JP2962238B2 - 論理回路及びその試験方法 - Google Patents
論理回路及びその試験方法Info
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- JP2962238B2 JP2962238B2 JP8233621A JP23362196A JP2962238B2 JP 2962238 B2 JP2962238 B2 JP 2962238B2 JP 8233621 A JP8233621 A JP 8233621A JP 23362196 A JP23362196 A JP 23362196A JP 2962238 B2 JP2962238 B2 JP 2962238B2
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/50—Marginal testing, e.g. race, voltage or current testing
- G11C29/50012—Marginal testing, e.g. race, voltage or current testing of timing
-
- G—PHYSICS
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- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、論理回路及びその
試験方法に関する。
試験方法に関する。
【０００２】
【従来の技術】近年、ＬＳＩの微細加工技術の進歩に伴
い、従来個別のＬＳＩであったＣＰＵ、メモリ等を始め
とした大規模な回路を、機能マクロとして、１つの半導
体基板上に搭載し、大規模回路を開発することが行われ
ている。
い、従来個別のＬＳＩであったＣＰＵ、メモリ等を始め
とした大規模な回路を、機能マクロとして、１つの半導
体基板上に搭載し、大規模回路を開発することが行われ
ている。
【０００３】そして、このようなＬＳＩの試験において
は、効率化のため、それぞれ機能マクロ毎に試験する方
法が一般的に採られている。これら機能マクロの１つで
ある高速メモリの開発において、アクセスタイムを正確
に測定する技術の確立は必須である。
は、効率化のため、それぞれ機能マクロ毎に試験する方
法が一般的に採られている。これら機能マクロの１つで
ある高速メモリの開発において、アクセスタイムを正確
に測定する技術の確立は必須である。
【０００４】メモリのアクセスタイムの測定方法の従来
技術について、図５を参照して以下に説明する。
技術について、図５を参照して以下に説明する。
【０００５】この従来の測定方法において、アドレス入
力ピン１０より入力されたアドレスデータは、ラッチ１
１により一時的にデータが保持され、クロック９の入力
に同期して、アドレス情報６に伝えられる。アドレス情
報６は、非同期メモリ２の所定メモリデータを読み出
す。ここで読み出されたデータは、ＬＳＩテスタ等で測
定するために外部配線等の負荷を駆動するべくバッファ
３を介して、測定ピン４に出力される。
力ピン１０より入力されたアドレスデータは、ラッチ１
１により一時的にデータが保持され、クロック９の入力
に同期して、アドレス情報６に伝えられる。アドレス情
報６は、非同期メモリ２の所定メモリデータを読み出
す。ここで読み出されたデータは、ＬＳＩテスタ等で測
定するために外部配線等の負荷を駆動するべくバッファ
３を介して、測定ピン４に出力される。
【０００６】このとき、メモリのアクセスタイムは、ク
ロック９の入力時刻から測定ピン４にメモリデータが出
力される時刻までの時間をＬＳＩテスタ等で測定するこ
とにより得られる。
ロック９の入力時刻から測定ピン４にメモリデータが出
力される時刻までの時間をＬＳＩテスタ等で測定するこ
とにより得られる。
【０００７】また、例えば特開平４−２７４１００号公
報には、出力データをラッチできるタイミングを複数の
異なるディレイで用いて探すようにした方式が提案され
ている。
報には、出力データをラッチできるタイミングを複数の
異なるディレイで用いて探すようにした方式が提案され
ている。
【０００８】
【発明が解決しようとする課題】図５に示した上記従来
技術により、メモリのアクセスタイムを測定すると、メ
モリのデータを一度測定ピンに出力する必要があり、メ
モリ単体のアクセススピードに加えて、ラッチ１１やバ
ッファ３の遅延が、そのアクセスタイムに含まれてしま
い、正確なメモリのアクセスタイムを測定することがで
きないという問題点を有している。
技術により、メモリのアクセスタイムを測定すると、メ
モリのデータを一度測定ピンに出力する必要があり、メ
モリ単体のアクセススピードに加えて、ラッチ１１やバ
ッファ３の遅延が、そのアクセスタイムに含まれてしま
い、正確なメモリのアクセスタイムを測定することがで
きないという問題点を有している。
【０００９】また、外部負荷状態等に依存するため、ア
クセスタイムの測定のために不要な駆動力をもつバッフ
ァ３を用意することが必要とされ、消費電流の増加、回
路規模の増大を招してしまうことになる。
クセスタイムの測定のために不要な駆動力をもつバッフ
ァ３を用意することが必要とされ、消費電流の増加、回
路規模の増大を招してしまうことになる。
【００１０】さらに、メモリに対して、アドレスデータ
を外部より与える必要があり、テスト時の入力ピンの増
加を招く、という問題もある。
を外部より与える必要があり、テスト時の入力ピンの増
加を招く、という問題もある。
【００１１】また、上記特開平４−２７４１００号公報
に記載のアクセスタイム測定の方式では、異なるディレ
イ回路を数多く備えることが必要とされ、そのディレイ
間隔単位でしかアクセスタイムを測定することができな
い、という問題点を有している。
に記載のアクセスタイム測定の方式では、異なるディレ
イ回路を数多く備えることが必要とされ、そのディレイ
間隔単位でしかアクセスタイムを測定することができな
い、という問題点を有している。
【００１２】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、メモリの入力
部、出力部にあるバッファ等の遅延の影響をできるだけ
少なくし、メモリ単体のアクセススピードを測定するこ
と可能とする半導体集積回路及びメモリのアクセスタイ
ム測定方法を提供することにある。
てなされたものであって、その目的は、メモリの入力
部、出力部にあるバッファ等の遅延の影響をできるだけ
少なくし、メモリ単体のアクセススピードを測定するこ
と可能とする半導体集積回路及びメモリのアクセスタイ
ム測定方法を提供することにある。
【００１３】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る論理回路は、アドレス順に、少なくと
も１ビット以上のビットデータが、順次反転するように
保持、出力するメモリと、前記メモリの出力データを受
けてカウント値を歩進させるカウンタと、前記メモリの
アドレス入力を前記カウンタの出力に切り替えるアドレ
ス入力切り替え回路と、を備えたことを特徴とする。
め、本発明に係る論理回路は、アドレス順に、少なくと
も１ビット以上のビットデータが、順次反転するように
保持、出力するメモリと、前記メモリの出力データを受
けてカウント値を歩進させるカウンタと、前記メモリの
アドレス入力を前記カウンタの出力に切り替えるアドレ
ス入力切り替え回路と、を備えたことを特徴とする。
【００１４】また、本発明に係るアクセスタイムの試験
方法は、アドレス順に、少なくとも１ビット以上のビッ
トデータが、順次反転するように保持、出力するメモリ
と、前記メモリの出力データを受けてカウント値を歩進
させるカウンタと、前記メモリのアドレス入力を前記カ
ウンタの出力に切り替えるアドレス入力切り替え回路
と、メモリ出力のパルス幅を測定することによる回路の
アクセスタイムを測定することを特徴とする。
方法は、アドレス順に、少なくとも１ビット以上のビッ
トデータが、順次反転するように保持、出力するメモリ
と、前記メモリの出力データを受けてカウント値を歩進
させるカウンタと、前記メモリのアドレス入力を前記カ
ウンタの出力に切り替えるアドレス入力切り替え回路
と、メモリ出力のパルス幅を測定することによる回路の
アクセスタイムを測定することを特徴とする。
【００１５】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００１６】図１は、本発明の実施の形態に係るメモリ
アクセススピード測定システムの構成をブロック図にて
示したものであり、図２は、本発明の第１の実施の形態
の動作を示す各部のタイミングチャートである。
アクセススピード測定システムの構成をブロック図にて
示したものであり、図２は、本発明の第１の実施の形態
の動作を示す各部のタイミングチャートである。
【００１７】図１を参照して、テスト用プログラムカウ
ンタ１は、テスト信号５の入力により、外部入力をクロ
ック９からメモリ出力７に切り替え、カウント動作を開
始し、メモリ出力７の変化で、カウントアップする。
ンタ１は、テスト信号５の入力により、外部入力をクロ
ック９からメモリ出力７に切り替え、カウント動作を開
始し、メモリ出力７の変化で、カウントアップする。
【００１８】カウントアップされた信号は、アドレス情
報６として、非同期メモリ２に入力される。非同期メモ
リ２には、アドレスの順番通りに“０”と“１”（正と
反）のデータが保持されており、アドレス情報６が入力
される毎にデータ“０”と“１”が交互にメモリ出力信
号７に出力される。
報６として、非同期メモリ２に入力される。非同期メモ
リ２には、アドレスの順番通りに“０”と“１”（正と
反）のデータが保持されており、アドレス情報６が入力
される毎にデータ“０”と“１”が交互にメモリ出力信
号７に出力される。
【００１９】メモリ出力信号７は、テスト用プログラム
カウンタ１に入力されると共にバッファ３に入力され
る。
カウンタ１に入力されると共にバッファ３に入力され
る。
【００２０】テスト用プログラムカウンタ１は、再びカ
ウント動作を行い、次のアドレス情報６を出力する。バ
ッファ３は、メモリ出力信号７を増幅し、測定出力信号
８により測定ピン４に出力される。測定ピン４に出力さ
れるデータは、“Ｌ”と“Ｈ”を交互に繰り返し、この
データのパルス幅をＬＳＩテスタ等のテスト装置により
測定すれば、非同期メモリ２のアクセスタイムが得られ
る。
ウント動作を行い、次のアドレス情報６を出力する。バ
ッファ３は、メモリ出力信号７を増幅し、測定出力信号
８により測定ピン４に出力される。測定ピン４に出力さ
れるデータは、“Ｌ”と“Ｈ”を交互に繰り返し、この
データのパルス幅をＬＳＩテスタ等のテスト装置により
測定すれば、非同期メモリ２のアクセスタイムが得られ
る。
【００２１】この時、測定ピン４に出力されるデータ
は、バッファ３を通して出力されるが、出力パルスの立
ち上り、及び立ち下がり共に、このバッファ３の遅延分
があるため、結果的に、パルス幅を測定すれば、バッフ
ァ３の遅延量は相殺される。
は、バッファ３を通して出力されるが、出力パルスの立
ち上り、及び立ち下がり共に、このバッファ３の遅延分
があるため、結果的に、パルス幅を測定すれば、バッフ
ァ３の遅延量は相殺される。
【００２２】メモリのアクセスタイム測定の終了は、テ
スト信号５によりテスト用プログラムカウンタ１のカウ
ントアップ動作を中止させることにより行う。
スト信号５によりテスト用プログラムカウンタ１のカウ
ントアップ動作を中止させることにより行う。
【００２３】［実施例１］図３に、本発明の一実施例と
して、図１のテスト用プログラムカウンタ１の構成の一
例を示す。
して、図１のテスト用プログラムカウンタ１の構成の一
例を示す。
【００２４】テスト用プログラムカウンタ１は、セレク
タ１、セレクタ１３、ラッチ１４、インクリメント回路
（以下「ＩＮＣ」という）１５、タイミング生成回路１
６を備えて構成される。
タ１、セレクタ１３、ラッチ１４、インクリメント回路
（以下「ＩＮＣ」という）１５、タイミング生成回路１
６を備えて構成される。
【００２５】セレクタ１２は、ラッチ１４の同期信号を
選択する回路で、通常、メモリ使用時には、クロック９
を選択し、アクセスタイム測定時には、タイミング生成
回路１６の出力を選択する。このセレクタ１２の選択制
御線としてテスト信号５が用いられる。
選択する回路で、通常、メモリ使用時には、クロック９
を選択し、アクセスタイム測定時には、タイミング生成
回路１６の出力を選択する。このセレクタ１２の選択制
御線としてテスト信号５が用いられる。
【００２６】タイミング生成回路１６は、メモリ出力７
の立ち上がり、立ち下がりに同期したパルス信号を生成
する回路である。
の立ち上がり、立ち下がりに同期したパルス信号を生成
する回路である。
【００２７】アクセスタイムの測定において、このタイ
ミング生成回路１６の遅延量は、アクセスタイムに含ま
れるが、図１のバッファ３に比べて、配線負荷等が軽い
ため、その遅延量は、バッファ３の遅延量に対して無視
できる程度である。
ミング生成回路１６の遅延量は、アクセスタイムに含ま
れるが、図１のバッファ３に比べて、配線負荷等が軽い
ため、その遅延量は、バッファ３の遅延量に対して無視
できる程度である。
【００２８】ＩＮＣ１５は、ラッチ１４の出力を入力と
し、ラッチ１４の出力が変化する毎に、アドレス情報の
インクリメントを行なって、セレクタ１３に出力する。
し、ラッチ１４の出力が変化する毎に、アドレス情報の
インクリメントを行なって、セレクタ１３に出力する。
【００２９】セレクタ１３は、メモリのアドレス入力を
選択する回路で、通常、メモリ使用時には、アドレス入
力ピン１０からのアドレス入力を選択し、アクセスタイ
ム測定時は、ＩＮＣ１５からのアドレス入力を選択す
る。セレクタ１３におけるアドレスの選択は、テスト信
号５で制御する。
選択する回路で、通常、メモリ使用時には、アドレス入
力ピン１０からのアドレス入力を選択し、アクセスタイ
ム測定時は、ＩＮＣ１５からのアドレス入力を選択す
る。セレクタ１３におけるアドレスの選択は、テスト信
号５で制御する。
【００３０】ラッチ１４は、セレクタ１２により選択さ
れた信号で、セレクタ１３により選択された信号をラッ
チ、出力する。
れた信号で、セレクタ１３により選択された信号をラッ
チ、出力する。
【００３１】アクセスタイムの測定時には、テスト信号
５の入力により、セレクタ１２がラッチ１４の同期信号
をクロック９からメモリ出力７へ切り替え、また、セレ
クタ１３は、ラッチ１４のデータ入力をアドレス入力ピ
ン１０からＩＮＣ１５に切り替える。
５の入力により、セレクタ１２がラッチ１４の同期信号
をクロック９からメモリ出力７へ切り替え、また、セレ
クタ１３は、ラッチ１４のデータ入力をアドレス入力ピ
ン１０からＩＮＣ１５に切り替える。
【００３２】タイミング生成回路１６により、メモリ出
力７のデータが、ＬｏｗからＨｉｇｈへ（“０”から
“１”へ）、または、ＨｉｇｈからＬｏｗへ（“１”か
ら“０”へ）変化する度に、ラッチ１４は、アドレスを
アドレス情報６に出力し、メモリデータの読み出し動作
を開始する。
力７のデータが、ＬｏｗからＨｉｇｈへ（“０”から
“１”へ）、または、ＨｉｇｈからＬｏｗへ（“１”か
ら“０”へ）変化する度に、ラッチ１４は、アドレスを
アドレス情報６に出力し、メモリデータの読み出し動作
を開始する。
【００３３】新しいアドレスがアドレス情報６にセット
されると、ＩＮＣ１５は、次のアドレスをセレクタ１３
を通して、ラッチ１４の入力にセットする。
されると、ＩＮＣ１５は、次のアドレスをセレクタ１３
を通して、ラッチ１４の入力にセットする。
【００３４】これにより、テスト用プログラムカウンタ
１は、メモリ出力７の立ち上がりと立ち下がりの変化毎
に、メモリアドレスをインクリメントし、アドレス情報
を更新する。
１は、メモリ出力７の立ち上がりと立ち下がりの変化毎
に、メモリアドレスをインクリメントし、アドレス情報
を更新する。
【００３５】［実施例２］本発明の第２の実施例を以下
に説明する。図４は、前記第１の実施例における図３の
メモリ出力７が、マルチビット出力の場合とされた、テ
スト用プログラムカウンタの構成を示したものである。
図４を参照して、本実施例においては、テスト用プログ
ラムカウンタは、図３に示した構成に、ビットセレクタ
１７と、ビット選択信号１８を加えて構成されている。
に説明する。図４は、前記第１の実施例における図３の
メモリ出力７が、マルチビット出力の場合とされた、テ
スト用プログラムカウンタの構成を示したものである。
図４を参照して、本実施例においては、テスト用プログ
ラムカウンタは、図３に示した構成に、ビットセレクタ
１７と、ビット選択信号１８を加えて構成されている。
【００３６】ビットセレクタ１７は、メモリ出力７のマ
ルチビットの中からアクセスタイムの測定に用いるビッ
トを１ビット選択し、タイミング生成回路１６に出力す
る。ビットセレクタ１７のメモリ出力ビットの選択は、
ビット選択信号１８で行なう。
ルチビットの中からアクセスタイムの測定に用いるビッ
トを１ビット選択し、タイミング生成回路１６に出力す
る。ビットセレクタ１７のメモリ出力ビットの選択は、
ビット選択信号１８で行なう。
【００３７】
【発明の効果】以上説明したように、本発明によれば、
メモリ出力でメモリ入力の同期を取って、パルスを形成
することによって、測定ピンへ出力のためのバッファ
は、パルスの立ち上り、立ち下がりともに同等の遅延量
をもたらす。そのパルス幅をメモリアクセスタイムとし
て測定すれば、バッファの遅延量は相殺され、メモリの
内部動作でのアクセスタイムを高精度に測定できるとい
う効果を奏する。
メモリ出力でメモリ入力の同期を取って、パルスを形成
することによって、測定ピンへ出力のためのバッファ
は、パルスの立ち上り、立ち下がりともに同等の遅延量
をもたらす。そのパルス幅をメモリアクセスタイムとし
て測定すれば、バッファの遅延量は相殺され、メモリの
内部動作でのアクセスタイムを高精度に測定できるとい
う効果を奏する。
【００３８】また、本発明の測定方法によれば、メモリ
をアクセスするために外部からアドレスを入力する必要
がなく、したがってＬＳＩのピンを削減することができ
る。
をアクセスするために外部からアドレスを入力する必要
がなく、したがってＬＳＩのピンを削減することができ
る。
【００３９】さらに、本発明においては、外部負荷状態
等に依存することなく、アクセスタイムの測定のための
不要な駆動力をもつバッファを用意する必要が無いた
め、低消費電流化、回路規模の縮小を図れる。
等に依存することなく、アクセスタイムの測定のための
不要な駆動力をもつバッファを用意する必要が無いた
め、低消費電流化、回路規模の縮小を図れる。
【図１】本発明の実施の形態におけるメモリ回路のブロ
ック図である。
ック図である。
【図２】本発明の実施の形態の動作を示すメモリ回路の
タイミングチャートである。
タイミングチャートである。
【図３】本発明の一実施例として、図１に示したテスト
用プログラムカウンタ１の構成を示す図である。
用プログラムカウンタ１の構成を示す図である。
【図４】本発明の別の実施例として図１に示したテスト
用プログラムカウンタ１の構成を示す図である。
用プログラムカウンタ１の構成を示す図である。
【図５】従来例を示すメモリ回路のブロック図である。
１ テスト用プログラムカウンタ ２ 非同期メモリ ３ バッファ ４ 測定ピン ５ テスト信号 ６ アドレス情報 ７ メモリ出力信号 ８ 測定出力信号 ９ クロック １０ アドレス入力ピン １１ ラッチ １２ セレクタ １３ セレクタ １４ ラッチ １５ ＩＮＣ １６ タイミング生成回路 １７ ビットセレクタ １８ ビット選択信号
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 - 31/3193 G11C 29/00 H01L 21/822 H01L 27/04
Claims (2)
- 【請求項１】アドレス順に、少なくとも１ビット以上の
ビットデータが、順次反転するように保持、出力するメ
モリと、 前記メモリの出力データを受けてカウント値を歩進させ
るカウンタと、 前記メモリのアドレス入力を前記カウンタの出力に切り
替えるアドレス入力切り替え回路と、 を備えたことを特徴とする論理回路。 - 【請求項２】アドレス順に、少なくとも１ビット以上の
ビットデータが、順次反転するように保持、出力するメ
モリと、 前記メモリの出力データを受けてカウント値を歩進させ
るカウンタと、 前記メモリのアドレス入力を前記カウンタの出力に切り
替えるアドレス入力切り替え回路と、を備え前記メモリ
出力のパルス幅を測定することにより、アクセスタイム
を測定することを特徴とする半導体集積回路の試験方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8233621A JP2962238B2 (ja) | 1996-08-15 | 1996-08-15 | 論理回路及びその試験方法 |
| US08/911,935 US6115783A (en) | 1996-08-15 | 1997-08-15 | Integrated circuit |
| DE69722099T DE69722099T2 (de) | 1996-08-15 | 1997-08-18 | Vorrichtung und Verfahren zur Messung der Geschwindigkeit einer Speichereinheit in einer integrierten Schaltung |
| EP97114205A EP0825614B1 (en) | 1996-08-15 | 1997-08-18 | Arrangement and method of measuring the speed of memory unit in an integrated circuit |
| US09/585,837 US6321291B1 (en) | 1996-08-15 | 2000-06-01 | Method of measuring the speed of a memory unit in an integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8233621A JP2962238B2 (ja) | 1996-08-15 | 1996-08-15 | 論理回路及びその試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1062498A JPH1062498A (ja) | 1998-03-06 |
| JP2962238B2 true JP2962238B2 (ja) | 1999-10-12 |
Family
ID=16957925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8233621A Expired - Fee Related JP2962238B2 (ja) | 1996-08-15 | 1996-08-15 | 論理回路及びその試験方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US6115783A (ja) |
| EP (1) | EP0825614B1 (ja) |
| JP (1) | JP2962238B2 (ja) |
| DE (1) | DE69722099T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6658544B2 (en) | 2000-12-27 | 2003-12-02 | Koninklijke Philips Electronics N.V. | Techniques to asynchronously operate a synchronous memory |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3805152A (en) * | 1971-08-04 | 1974-04-16 | Ibm | Recirculating testing methods and apparatus |
| JPS62120698A (ja) * | 1985-11-20 | 1987-06-01 | Fujitsu Ltd | 半導体記憶回路 |
| JPS6425400A (en) * | 1987-07-22 | 1989-01-27 | Nec Corp | Circuit for testing access time |
| JPH01120660A (ja) * | 1987-11-04 | 1989-05-12 | Nec Corp | マイクロコンピュータ装置 |
| JPH0812230B2 (ja) * | 1988-09-06 | 1996-02-07 | 株式会社日立製作所 | Ｉｃ試験装置 |
| JPH0330200A (ja) * | 1989-06-28 | 1991-02-08 | Hitachi Ltd | 半導体記憶装置の試験方法 |
| JPH04274100A (ja) * | 1991-03-01 | 1992-09-30 | Nec Corp | テスト回路内蔵のメモリーｌｓｉ |
| JP3193810B2 (ja) * | 1993-08-31 | 2001-07-30 | 富士通株式会社 | 不揮発性半導体記憶装置及びその試験方法 |
| US5704035A (en) * | 1994-07-28 | 1997-12-30 | Intel Corporation | Computer method/apparatus for performing a basic input/output system (BIOS) power on test (POST) that uses three data patterns and variable granularity |
| JP3761612B2 (ja) * | 1995-09-26 | 2006-03-29 | 富士通株式会社 | 半導体集積回路及びその試験方法 |
| JPH0991997A (ja) * | 1995-09-28 | 1997-04-04 | Mitsubishi Electric Corp | メモリテスト回路 |
| JPH10283777A (ja) * | 1997-04-04 | 1998-10-23 | Mitsubishi Electric Corp | Ｓｄｒａｍコアと論理回路を単一チップ上に混載した半導体集積回路装置およびｓｄｒａｍコアのテスト方法 |
-
1996
- 1996-08-15 JP JP8233621A patent/JP2962238B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-15 US US08/911,935 patent/US6115783A/en not_active Expired - Lifetime
- 1997-08-18 DE DE69722099T patent/DE69722099T2/de not_active Expired - Fee Related
- 1997-08-18 EP EP97114205A patent/EP0825614B1/en not_active Expired - Lifetime
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2000
- 2000-06-01 US US09/585,837 patent/US6321291B1/en not_active Expired - Lifetime
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