JP2565657B2 - アレイクロックジェネレータ回路 - Google Patents
アレイクロックジェネレータ回路Info
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- JP2565657B2 JP2565657B2 JP6086983A JP8698394A JP2565657B2 JP 2565657 B2 JP2565657 B2 JP 2565657B2 JP 6086983 A JP6086983 A JP 6086983A JP 8698394 A JP8698394 A JP 8698394A JP 2565657 B2 JP2565657 B2 JP 2565657B2
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- Japan
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- input
- signal
- gate
- abist
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
- G11C29/30—Accessing single arrays
- G11C29/32—Serial access; Scan testing
-
- G—PHYSICS
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- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/15013—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs
- H03K5/1502—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with more than two outputs programmable
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Logic Circuits (AREA)
- Static Random-Access Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、論理及びメモリ故障を
検出するための組み込まれた自己テスト能力を備え、半
導体チップ内に製造される、独立型SRAM又は埋め込まれ
たSRAMマクロを備えた論理アレイ等のメモリタイプの集
積回路に関する。本発明は、特に、本明細書で用いられ
る新規の高速及びプログラマブルアレイクロックジェネ
レータ回路に関する。メモリがより速く、より複雑で且
つより高密度になるにつれて、高速かつ高いテスト範囲
を提供すると共に、半導体チップ上で最小限の領域を使
用するようなABIST 構造体への需要が高まる。
検出するための組み込まれた自己テスト能力を備え、半
導体チップ内に製造される、独立型SRAM又は埋め込まれ
たSRAMマクロを備えた論理アレイ等のメモリタイプの集
積回路に関する。本発明は、特に、本明細書で用いられ
る新規の高速及びプログラマブルアレイクロックジェネ
レータ回路に関する。メモリがより速く、より複雑で且
つより高密度になるにつれて、高速かつ高いテスト範囲
を提供すると共に、半導体チップ上で最小限の領域を使
用するようなABIST 構造体への需要が高まる。
【０００２】
【従来の技術】説明のため、図１はABIST ユニット１１
を備えた現行のSRAMマクロ１０のブロック図アーキテク
チャを示している。同様のアーキテクチャは、本発明の
譲受人へ譲渡された参考文献D1米国特許第５、１７３、
９０６号に記載されている。図１に示される機能ユニッ
トは、独立型SRAMの一部又は集積回路チップの論理アレ
イのSRAMマクロを形成する。後者の場合、チップは、各
々が専用のABIST ユニットを備える複数のSRAMマクロを
含むことが可能である。前記集積回路チップは、超大規
模集積回路(VLSI)半導体技術で製造されるウェハの一部
であり、レベルセンシティブ走査設計(LSSD)規則に従っ
て設計される。
を備えた現行のSRAMマクロ１０のブロック図アーキテク
チャを示している。同様のアーキテクチャは、本発明の
譲受人へ譲渡された参考文献D1米国特許第５、１７３、
９０６号に記載されている。図１に示される機能ユニッ
トは、独立型SRAMの一部又は集積回路チップの論理アレ
イのSRAMマクロを形成する。後者の場合、チップは、各
々が専用のABIST ユニットを備える複数のSRAMマクロを
含むことが可能である。前記集積回路チップは、超大規
模集積回路(VLSI)半導体技術で製造されるウェハの一部
であり、レベルセンシティブ走査設計(LSSD)規則に従っ
て設計される。
【０００３】当業者に公知のように、図１のSRAMマクロ
１０は３つの基本的な作動モードを有する。第１モード
はSYSTEM（システム) モードであり、SYSTEMモードに従
ってSRAMマクロ１０は通常の動作を行う。即ち、メモリ
ユニット１２が、データイン信号DATAIN1 乃至DATAINM
、SRAMアドレス信号ADDIN1乃至ADDINP、読み取り/ 書
き込み制御信号R/WIN を用いて、読み取り又は書き込み
される（ここで、M 及びP はデータインバスDATAIN及び
SRAMアドレスバスADDIN のそれぞれのビット幅である)
。第２モードは、LSSD構造のために必要とされる。即
ち、図１のSRAMマクロアーキテクチャに広く使用されて
いるラッチ対の全てのデータを初期化／解析(SCAN-IN/S
CAN-OUT)するために用いられて、LSSDチェーンを形成す
るSCAN（走査）モードである。最後に、第３モードはメ
モリユニット１２の機能性がテストされるABIST モード
である。これは、チップが市場に出る前に、製造環境で
最初に行われる自己テストである。僅かに異なったより
緩やかな自己テストは、チップがシステムに組み込まれ
る間、例えば、顧客の場所、従って、システム環境で行
われる。結果として、ABIST モードは、以下にABIST 製
造サブモード及びABISTシステムサブモードと称される
異なった環境で使用される。
１０は３つの基本的な作動モードを有する。第１モード
はSYSTEM（システム) モードであり、SYSTEMモードに従
ってSRAMマクロ１０は通常の動作を行う。即ち、メモリ
ユニット１２が、データイン信号DATAIN1 乃至DATAINM
、SRAMアドレス信号ADDIN1乃至ADDINP、読み取り/ 書
き込み制御信号R/WIN を用いて、読み取り又は書き込み
される（ここで、M 及びP はデータインバスDATAIN及び
SRAMアドレスバスADDIN のそれぞれのビット幅である)
。第２モードは、LSSD構造のために必要とされる。即
ち、図１のSRAMマクロアーキテクチャに広く使用されて
いるラッチ対の全てのデータを初期化／解析(SCAN-IN/S
CAN-OUT)するために用いられて、LSSDチェーンを形成す
るSCAN（走査）モードである。最後に、第３モードはメ
モリユニット１２の機能性がテストされるABIST モード
である。これは、チップが市場に出る前に、製造環境で
最初に行われる自己テストである。僅かに異なったより
緩やかな自己テストは、チップがシステムに組み込まれ
る間、例えば、顧客の場所、従って、システム環境で行
われる。結果として、ABIST モードは、以下にABIST 製
造サブモード及びABISTシステムサブモードと称される
異なった環境で使用される。
【０００４】ABIST モードでは、自己テスト技術の原理
に従って、ABIST ユニット１１が複数のテストパターン
シーケンスを生成する。各テストパターンは、先ずメモ
リユニット１２へ書き込まれ、読み出されて、期待され
るパターンと比較されるような決定的な１及びゼロのセ
ットから成る。従って、前記テストパターンシーケンス
は、所定の精度によって、テスト下にあるメモリユニッ
ト１２が適切に機能しているかどうかを確認する、即
ち、READ動作又はWRITE 動作が成功したかどうかを決定
するために、メモリユニット１２を作動する重要な役割
を有する。このために、ABIST ユニット１１は自己テス
トデータ信号STDATA、自己テストアドレス信号STADD 、
及び自己テスト読み取り／書き込み制御信号STRWを生成
する。
に従って、ABIST ユニット１１が複数のテストパターン
シーケンスを生成する。各テストパターンは、先ずメモ
リユニット１２へ書き込まれ、読み出されて、期待され
るパターンと比較されるような決定的な１及びゼロのセ
ットから成る。従って、前記テストパターンシーケンス
は、所定の精度によって、テスト下にあるメモリユニッ
ト１２が適切に機能しているかどうかを確認する、即
ち、READ動作又はWRITE 動作が成功したかどうかを決定
するために、メモリユニット１２を作動する重要な役割
を有する。このために、ABIST ユニット１１は自己テス
トデータ信号STDATA、自己テストアドレス信号STADD 、
及び自己テスト読み取り／書き込み制御信号STRWを生成
する。
【０００５】３つのグループのマルチプレクサは、メモ
リユニット１２に送り込まれる信号を選択する役割を有
する。信号とは、即ち、SRAMマクロ１０の外部からの上
記の外部信号、即ち、DATAIN1 乃至DATAINM 信号、ADDI
N1乃至ADDINP信号、及びR/WIN 信号、若しくは、上記の
ABIST ユニット１１によって生成される内部自己テスト
信号、即ち、STDATA信号、STADD 信号、及びSTRW信号で
ある。図１において、これら３つのグループを形成する
マルチプレクサは、それぞれ13-1乃至13-M、13'-1 乃至
13'-P 、並びに、13" と称される。信号の選択は、ABIS
T 制御信号の制御下で行われる。通常、ABIST 信号がロ
ジック"0" で保持されると、外部信号が選択され、ロジ
ック"1" で保持されると、ABIST ユニット１１によって
内部に生成される信号が選択される。従って、ABIST 信
号によって、SRAMマクロ１０がSYSTEMモード又はABIST
モードで作動することができる。前記３つのグループの
マルチプレクサ、即ち、13-1乃至13-M、13'-1 乃至13'-
P 、並びに、13" は、マルチプレクサブロック１３を形
成する。第１グループ及び第２グループの出力は、M 及
びP がそれぞれのビット幅の、DATAバス及びADD バスと
ラベル付けされる。マルチプレクサ13”の出力は、メモ
リユニット１２のREAD/WRITE作動モードを決定するため
のR/W 制御信号を転送する単一の配線である。
リユニット１２に送り込まれる信号を選択する役割を有
する。信号とは、即ち、SRAMマクロ１０の外部からの上
記の外部信号、即ち、DATAIN1 乃至DATAINM 信号、ADDI
N1乃至ADDINP信号、及びR/WIN 信号、若しくは、上記の
ABIST ユニット１１によって生成される内部自己テスト
信号、即ち、STDATA信号、STADD 信号、及びSTRW信号で
ある。図１において、これら３つのグループを形成する
マルチプレクサは、それぞれ13-1乃至13-M、13'-1 乃至
13'-P 、並びに、13" と称される。信号の選択は、ABIS
T 制御信号の制御下で行われる。通常、ABIST 信号がロ
ジック"0" で保持されると、外部信号が選択され、ロジ
ック"1" で保持されると、ABIST ユニット１１によって
内部に生成される信号が選択される。従って、ABIST 信
号によって、SRAMマクロ１０がSYSTEMモード又はABIST
モードで作動することができる。前記３つのグループの
マルチプレクサ、即ち、13-1乃至13-M、13'-1 乃至13'-
P 、並びに、13" は、マルチプレクサブロック１３を形
成する。第１グループ及び第２グループの出力は、M 及
びP がそれぞれのビット幅の、DATAバス及びADD バスと
ラベル付けされる。マルチプレクサ13”の出力は、メモ
リユニット１２のREAD/WRITE作動モードを決定するため
のR/W 制御信号を転送する単一の配線である。
【０００６】メモリユニット１２によって出力されるデ
ータ出力信号は、データアウトシフトレジスタユニット
１４を形成するデータアウトL1/L2 ラッチ対14-1乃至14
-Mのバッテリーに記憶される。概して、これらデータア
ウトラッチ対はメモリユニット１２に組み込まれる。L1
ラッチ及びL2ラッチによって出力されるデータ出力信号
は、それぞれDATAOUT1乃至DATAOUTM (DATAOUT バス) 及
びDOUT1 乃至DOUTM (DOUT バス) とラベル付けされる。
ABIST モードにおいて、READ動作が実行された後で、期
待されるデータ信号EXDATAがABIST ユニット１１によっ
てEXDATAバス上で生成され、データ圧縮ユニット１５に
おいてデータアウト信号DOUT1 乃至DOUTM と比較され
る。一般的に、４つのテストパターン、即ち、交互のゼ
ロと１（即ち、0101...01 及び1010...10 ）、全てゼ
ロ、及び全て１、だけがメモリユニット１２の各ワード
で用いられる。換言すれば、ラベル付けされたSTDATA0
、STDATA1 及びそれぞれの補数の４つの自己テストデ
ータ信号だけしかない。これら４つのテストパターンの
特定の構造のために、データアウト信号DOUT1 乃至DOUT
Mは偶数及び奇数のデータアウト信号へ分割される。デ
ータアウトシフトレジスタユニット１４から出力される
偶数のデータアウト信号はDOUT2, DOUT4, ...,DOUT2jと
ラベル付けされ、同様に、奇数のデータアウト信号はDO
UT1, DOUT3, ...,DOUT(2j-1)とラベル付けされる（ここ
で、j はM を偶数と仮定した場合の、M/2 に等しい整数
である）。従って、データアウト信号の全ての偶数ビッ
トと奇数ビットが同時に'0' 又は'1' の値ならば、各々
が単一のビットから成る２つの期待されるデータ信号EX
DATA0 及びEXDATA1 だけが必要とされる。例えば、DOUT
バス上で読み取られるデータアウト信号が010101...01
と仮定すると、期待されるデータ信号EXDATA0 ( 偶数ビ
ットの場合) は"1" になり、期待されるデータ信号EXDA
TA1 （奇数ビットの場合）は"0" になる。従って、前記
EXDATA0 信号及びEXDATA1 信号は、それぞれ偶数及び奇
数のデータアウト信号の期待される結果となる。最後
に、信号の比較の間で不整合があるならば、データ圧縮
ユニット１５は高論理レベル、即ち、"1" 論理状態、で
保持される信号RESULTを生成する。不整合によって、少
なくとも１つのデータアウト信号が、ABIST 構造体１１
によって生成される、対応する偶数又は奇数の期待され
るデータと同じ論理値を有していないことがわかる。こ
の不整合は、メモリユニット１２における欠陥のあるワ
ードラインによって、所定のアドレスでしばしば起こ
る。この不整合は、通常、「故障(fail)」と称される。
反対に、もし全てのデータアウト信号が対応する偶数又
は奇数の期待されるデータ信号と整合する( いかなる故
障も検出されないことを意味する) ならば、RESULT信号
は低論理レベル、即ち、"0" 論理状態で保持される。文
献ではしばしばFAIL FOUND LAST CYCLE(故障が発見され
た最後のサイクル)信号と称されるRESULT信号は、READ
動作の後、テストされている現行のアドレスにおいてメ
モリユニット１２に欠陥があるかどうかを示す。従っ
て、RESULT信号はサイクル毎にメモリユニット１２の故
障／故障なし状況を示す。現行のSRAMマクロ１０の状態
のもう１つの重要な構成要素は、故障レジスタユニット
１６である。故障レジスタユニットは、ABIST 製造サブ
モードにおいて、欠陥のあるワードラインのアドレスが
識別されて、SYSTEMモードでの次の使用のために記憶さ
れなければならないので必要である。RESULT信号が故障
の存在を示すロジック"1"へ立ち上げられると、ABIST
ユニット１１によってSTADD バスSTADD * 上に生成され
る現行のアドレスのワード部分は、この故障アドレスレ
ジスタユニット１６のラッチ対のバンクに記憶される。
従って、この記憶されたワードアドレスは、欠陥のある
ワードラインのアドレスに対応する。
ータ出力信号は、データアウトシフトレジスタユニット
１４を形成するデータアウトL1/L2 ラッチ対14-1乃至14
-Mのバッテリーに記憶される。概して、これらデータア
ウトラッチ対はメモリユニット１２に組み込まれる。L1
ラッチ及びL2ラッチによって出力されるデータ出力信号
は、それぞれDATAOUT1乃至DATAOUTM (DATAOUT バス) 及
びDOUT1 乃至DOUTM (DOUT バス) とラベル付けされる。
ABIST モードにおいて、READ動作が実行された後で、期
待されるデータ信号EXDATAがABIST ユニット１１によっ
てEXDATAバス上で生成され、データ圧縮ユニット１５に
おいてデータアウト信号DOUT1 乃至DOUTM と比較され
る。一般的に、４つのテストパターン、即ち、交互のゼ
ロと１（即ち、0101...01 及び1010...10 ）、全てゼ
ロ、及び全て１、だけがメモリユニット１２の各ワード
で用いられる。換言すれば、ラベル付けされたSTDATA0
、STDATA1 及びそれぞれの補数の４つの自己テストデ
ータ信号だけしかない。これら４つのテストパターンの
特定の構造のために、データアウト信号DOUT1 乃至DOUT
Mは偶数及び奇数のデータアウト信号へ分割される。デ
ータアウトシフトレジスタユニット１４から出力される
偶数のデータアウト信号はDOUT2, DOUT4, ...,DOUT2jと
ラベル付けされ、同様に、奇数のデータアウト信号はDO
UT1, DOUT3, ...,DOUT(2j-1)とラベル付けされる（ここ
で、j はM を偶数と仮定した場合の、M/2 に等しい整数
である）。従って、データアウト信号の全ての偶数ビッ
トと奇数ビットが同時に'0' 又は'1' の値ならば、各々
が単一のビットから成る２つの期待されるデータ信号EX
DATA0 及びEXDATA1 だけが必要とされる。例えば、DOUT
バス上で読み取られるデータアウト信号が010101...01
と仮定すると、期待されるデータ信号EXDATA0 ( 偶数ビ
ットの場合) は"1" になり、期待されるデータ信号EXDA
TA1 （奇数ビットの場合）は"0" になる。従って、前記
EXDATA0 信号及びEXDATA1 信号は、それぞれ偶数及び奇
数のデータアウト信号の期待される結果となる。最後
に、信号の比較の間で不整合があるならば、データ圧縮
ユニット１５は高論理レベル、即ち、"1" 論理状態、で
保持される信号RESULTを生成する。不整合によって、少
なくとも１つのデータアウト信号が、ABIST 構造体１１
によって生成される、対応する偶数又は奇数の期待され
るデータと同じ論理値を有していないことがわかる。こ
の不整合は、メモリユニット１２における欠陥のあるワ
ードラインによって、所定のアドレスでしばしば起こ
る。この不整合は、通常、「故障(fail)」と称される。
反対に、もし全てのデータアウト信号が対応する偶数又
は奇数の期待されるデータ信号と整合する( いかなる故
障も検出されないことを意味する) ならば、RESULT信号
は低論理レベル、即ち、"0" 論理状態で保持される。文
献ではしばしばFAIL FOUND LAST CYCLE(故障が発見され
た最後のサイクル)信号と称されるRESULT信号は、READ
動作の後、テストされている現行のアドレスにおいてメ
モリユニット１２に欠陥があるかどうかを示す。従っ
て、RESULT信号はサイクル毎にメモリユニット１２の故
障／故障なし状況を示す。現行のSRAMマクロ１０の状態
のもう１つの重要な構成要素は、故障レジスタユニット
１６である。故障レジスタユニットは、ABIST 製造サブ
モードにおいて、欠陥のあるワードラインのアドレスが
識別されて、SYSTEMモードでの次の使用のために記憶さ
れなければならないので必要である。RESULT信号が故障
の存在を示すロジック"1"へ立ち上げられると、ABIST
ユニット１１によってSTADD バスSTADD * 上に生成され
る現行のアドレスのワード部分は、この故障アドレスレ
ジスタユニット１６のラッチ対のバンクに記憶される。
従って、この記憶されたワードアドレスは、欠陥のある
ワードラインのアドレスに対応する。
【０００７】ABIST ユニット１１はまた、テストパター
ンシーケンスの全体がメモリユニット１２上で十分に作
動されたとき、ABIST 自己テストモードを禁止するため
のCNOOP (NOOP はNO OPERATION（作動せず) を表す）信
号を生成する。この信号は、単一の半導体チップに埋め
込まれる複数のSRAMマクロがあるときに絶対的に必要と
なる。前記マクロはサイズが異なってもよく、従って、
それぞれのテストで異なる持続時間を要する。各SRAMマ
クロのABIST ユニットによって生成されるCNOOP 信号に
よって、全てのマクロのメモリユニットを同時にテスト
させるのが可能になる。
ンシーケンスの全体がメモリユニット１２上で十分に作
動されたとき、ABIST 自己テストモードを禁止するため
のCNOOP (NOOP はNO OPERATION（作動せず) を表す）信
号を生成する。この信号は、単一の半導体チップに埋め
込まれる複数のSRAMマクロがあるときに絶対的に必要と
なる。前記マクロはサイズが異なってもよく、従って、
それぞれのテストで異なる持続時間を要する。各SRAMマ
クロのABIST ユニットによって生成されるCNOOP 信号に
よって、全てのマクロのメモリユニットを同時にテスト
させるのが可能になる。
【０００８】SRAMマクロ１０の一般的なクロッキング
は、LSSD規則に従った規格として達成される。図１に示
されるSRAMマクロ１０の現行のアーキテクチャにおい
て、クロッキングは、通常、標準外部LSSDクロック信号
A 、B 、C 及びS 、並びに、CS (独立型SRAMチップの場
合はCHIP SELECT 、SRAMマクロの場合はARRAY SELECT)
信号によって実施される。B クロック信号と略同じS ク
ロック信号は、データアウトシフトレジスタユニット１
４のラッチ対14-1乃至14-MのL2ラッチへ入力される。AB
IST 製造サブモードにおいて、クロック信号及びCS信号
はテスターから導出される。ABIST システムサブモード
において、これらの信号はシステムクロックから導出さ
れる。図１に示されるように、SCAN-IN(SI) 信号は、標
準LSSD規則に従ってABIST ユニット１１へ入力される。
しかしながら、簡潔にするために、SCAN-IN 信号に応じ
てABIST ユニット１１によって生成され、LSSDチェーン
全体に沿って次のラッチ対等へSCAN-IN 信号として入力
される、SCAN-OUT信号は、表示されていない。次の説明
では、LSSD概念に従って、実際にラッチ対であることが
明らかな場合のラッチだけが述べられる。C クロック信
号及びCS信号を除くこれら全ての信号は、ABIST ユニッ
ト１１とメモリユニット１２の内の少なくとも一方へ直
接入力される。C クロック信号は、２方向AND ゲート１
７Ａの一方の入力へ入力される。CS信号は、２方向AND
ゲート１７Ｂの一方の入力へ入力される。CNOOP 信号
は、必要なとき、C クロック信号及びCS信号のそれぞれ
の伝送をブロックするために、ゲーティング信号として
これらのAND ゲート１７Ａ及び１７Ｂの他方の入力へ入
力される。CNOOP 信号の入力は、自己テストがABIST モ
ードで終了し、SYSTEMモードに永久的にあるときに起こ
る。A 、B 及びS クロック信号はSCANモードの間に使用
され、B 、C 、S 及びCS信号はABIST モードの間に使用
される。CS信号はSYSTEMモードに単独で用いられ、LSSD
クロック信号は非作動状態で保持される。参照番号１８
はSRAMマクロ１０におけるクロック分配設計を概略的に
示し、設計を作動する内部チップクロック分配ネットワ
ークも含む。以上が、ABIST 構造体を備えた現行のSRAM
についての説明である。
は、LSSD規則に従った規格として達成される。図１に示
されるSRAMマクロ１０の現行のアーキテクチャにおい
て、クロッキングは、通常、標準外部LSSDクロック信号
A 、B 、C 及びS 、並びに、CS (独立型SRAMチップの場
合はCHIP SELECT 、SRAMマクロの場合はARRAY SELECT)
信号によって実施される。B クロック信号と略同じS ク
ロック信号は、データアウトシフトレジスタユニット１
４のラッチ対14-1乃至14-MのL2ラッチへ入力される。AB
IST 製造サブモードにおいて、クロック信号及びCS信号
はテスターから導出される。ABIST システムサブモード
において、これらの信号はシステムクロックから導出さ
れる。図１に示されるように、SCAN-IN(SI) 信号は、標
準LSSD規則に従ってABIST ユニット１１へ入力される。
しかしながら、簡潔にするために、SCAN-IN 信号に応じ
てABIST ユニット１１によって生成され、LSSDチェーン
全体に沿って次のラッチ対等へSCAN-IN 信号として入力
される、SCAN-OUT信号は、表示されていない。次の説明
では、LSSD概念に従って、実際にラッチ対であることが
明らかな場合のラッチだけが述べられる。C クロック信
号及びCS信号を除くこれら全ての信号は、ABIST ユニッ
ト１１とメモリユニット１２の内の少なくとも一方へ直
接入力される。C クロック信号は、２方向AND ゲート１
７Ａの一方の入力へ入力される。CS信号は、２方向AND
ゲート１７Ｂの一方の入力へ入力される。CNOOP 信号
は、必要なとき、C クロック信号及びCS信号のそれぞれ
の伝送をブロックするために、ゲーティング信号として
これらのAND ゲート１７Ａ及び１７Ｂの他方の入力へ入
力される。CNOOP 信号の入力は、自己テストがABIST モ
ードで終了し、SYSTEMモードに永久的にあるときに起こ
る。A 、B 及びS クロック信号はSCANモードの間に使用
され、B 、C 、S 及びCS信号はABIST モードの間に使用
される。CS信号はSYSTEMモードに単独で用いられ、LSSD
クロック信号は非作動状態で保持される。参照番号１８
はSRAMマクロ１０におけるクロック分配設計を概略的に
示し、設計を作動する内部チップクロック分配ネットワ
ークも含む。以上が、ABIST 構造体を備えた現行のSRAM
についての説明である。
【０００９】ABIST モードでは、非常に短いシステムサ
イクルタイム(tc)でメモリユニット１２の機能を正確に
検査する必要がある。特に、ABIST 製造サブモードで
は、メモリアクセスタイム(ta)を非常に正確に測定する
ことが絶対に必要とされる。今日まで、システムサイク
ルタイムを減らすと共に、非常に減少したメモリアクセ
スタイムを有する高速SRAMマクロを設計する傾向が続い
ている。その点で、図１のSRAMマクロ１０のメモリユニ
ット１２をそうした短いシステムサイクルタイムでテス
トし、クロック分配設計１８でメモリアクセスタイムの
測定を正確に行うのは、制御不可能なクロック信号スキ
ューによる不正確さを受け入れられないために、不可能
でないにしても、非常に難しい。
イクルタイム(tc)でメモリユニット１２の機能を正確に
検査する必要がある。特に、ABIST 製造サブモードで
は、メモリアクセスタイム(ta)を非常に正確に測定する
ことが絶対に必要とされる。今日まで、システムサイク
ルタイムを減らすと共に、非常に減少したメモリアクセ
スタイムを有する高速SRAMマクロを設計する傾向が続い
ている。その点で、図１のSRAMマクロ１０のメモリユニ
ット１２をそうした短いシステムサイクルタイムでテス
トし、クロック分配設計１８でメモリアクセスタイムの
測定を正確に行うのは、制御不可能なクロック信号スキ
ューによる不正確さを受け入れられないために、不可能
でないにしても、非常に難しい。
【００１０】これは、このクロック分配設計１８に特有
の不正確さが、テスタ制限、テスタによって生じるクロ
ック信号の幅の変化（バラツキ）、テスタとチップの間
のラインによって生じるオフチップライン遅延、チップ
内部クロック分配ネットワーク、... 等の、異なる要因
からくるようなABIST 製造サブモードに特に当てはま
る。更に、図１の現行のSRAMマクロ１０によって、テス
タによって生成されるクロック信号の較正が必要とされ
る。この較正はプロセスに依存して、各製品チップロッ
ト毎に行われなければならない。較正は、正確な切溝
（カーフ）測定後に、内部遅延を測定することによって
行われる。結果として、ABIST 製造サブモードにおける
正確なメモリアクセスタイムの測定は、高性能で高価な
テスタを必要とするために、非常に高価になり且つ時間
がかかる。
の不正確さが、テスタ制限、テスタによって生じるクロ
ック信号の幅の変化（バラツキ）、テスタとチップの間
のラインによって生じるオフチップライン遅延、チップ
内部クロック分配ネットワーク、... 等の、異なる要因
からくるようなABIST 製造サブモードに特に当てはま
る。更に、図１の現行のSRAMマクロ１０によって、テス
タによって生成されるクロック信号の較正が必要とされ
る。この較正はプロセスに依存して、各製品チップロッ
ト毎に行われなければならない。較正は、正確な切溝
（カーフ）測定後に、内部遅延を測定することによって
行われる。結果として、ABIST 製造サブモードにおける
正確なメモリアクセスタイムの測定は、高性能で高価な
テスタを必要とするために、非常に高価になり且つ時間
がかかる。
【００１１】しかしながら、このスキュー問題はABIST
システムサブモードにもある。この問題は、前記チップ
内部クロック分配ネットワーク、並びに、ネットワーク
の内部チップ経路遅延での不整合によっても生じる。各
クロック信号において、不整合は物理的配線レイアウト
の不均衡と、クロック信号をバッファするドライバ回路
同士の間のデバイスの差から生じて、レイアウト及びプ
ロセスに依存することとなる。
システムサブモードにもある。この問題は、前記チップ
内部クロック分配ネットワーク、並びに、ネットワーク
の内部チップ経路遅延での不整合によっても生じる。各
クロック信号において、不整合は物理的配線レイアウト
の不均衡と、クロック信号をバッファするドライバ回路
同士の間のデバイスの差から生じて、レイアウト及びプ
ロセスに依存することとなる。
【００１２】
【発明が解決しようとする課題】従って、本発明の目的
は、サイクルタイムの短いシステムでABIST ユニットを
含むあらゆる高速SRAMマクロも作動させることができ
る、専用のアレイクロックジェネレータ回路を提供する
ことである。
は、サイクルタイムの短いシステムでABIST ユニットを
含むあらゆる高速SRAMマクロも作動させることができ
る、専用のアレイクロックジェネレータ回路を提供する
ことである。
【００１３】本発明のもう１つの目的は、最小限のクロ
ック信号スキューでABIST モードの間で必要とされるク
ロック信号を生成するために、ABIST ユニットを含む高
速SRAMマクロ用のアレイクロックジェネレータ回路を提
供することである。
ック信号スキューでABIST モードの間で必要とされるク
ロック信号を生成するために、ABIST ユニットを含む高
速SRAMマクロ用のアレイクロックジェネレータ回路を提
供することである。
【００１４】本発明のもう１つの目的は、ABIST 製造サ
ブモードの間にメモリアクセスタイムの正確な測定を行
うための高性能且つ高価なテスタを必要としない、ABIS
T ユニットを含む高速SRAMマクロ用のアレイクロックジ
ェネレータ回路を提供することである。
ブモードの間にメモリアクセスタイムの正確な測定を行
うための高性能且つ高価なテスタを必要としない、ABIS
T ユニットを含む高速SRAMマクロ用のアレイクロックジ
ェネレータ回路を提供することである。
【００１５】本発明の更にもう１つの目的は、各々がAB
IST サブモードで最適に実行される選択可能な２つの回
路構造を有するABIST ユニットを含んだ、高速SRAMマク
ロ用のアレイクロックジェネレータ回路を提供すること
である。
IST サブモードで最適に実行される選択可能な２つの回
路構造を有するABIST ユニットを含んだ、高速SRAMマク
ロ用のアレイクロックジェネレータ回路を提供すること
である。
【００１６】
【課題を解決するための手段と作用】上記の目的は、特
に、メモリユニット及びABIST ユニットを含み、請求項
１に従った専用のアレイクロックジェネレータ回路を更
に含んだ、少なくとも１個のSRAMマクロを組み込んでい
る集積回路によって達成される。
に、メモリユニット及びABIST ユニットを含み、請求項
１に従った専用のアレイクロックジェネレータ回路を更
に含んだ、少なくとも１個のSRAMマクロを組み込んでい
る集積回路によって達成される。
【００１７】図１に関して説明された方法に対して、本
発明は、高速SRAMマクロの開発が、クロック分配設計１
８の代わりに、好ましくは各マクロ内に専用のアレイク
ロックジェネレータ(ACG) を含む必要があるということ
に基づいて、これら全ての不都合な点を克服することを
目的とする。このACG 回路は、信号入力D クロック信号
によって駆動され、ABIST モードの適切な動作に必要と
される全てのクロック信号を生成する。前記入力D クロ
ック信号は、SRAMマクロの外部から供給され、ABIST 製
造サブモードにおいてはテスタから、また、ABIST シス
テムサブモードにおいてはシステムクロックから直接導
出される信号から供給される。要するに、新規のACG 回
路は、単一の入力D クロック信号から、ABIST 構造体に
よって必要とされるLSSD B、C 及びS クロック信号、並
びに、メモリユニットによって必要とされるCS信号を生
成する。
発明は、高速SRAMマクロの開発が、クロック分配設計１
８の代わりに、好ましくは各マクロ内に専用のアレイク
ロックジェネレータ(ACG) を含む必要があるということ
に基づいて、これら全ての不都合な点を克服することを
目的とする。このACG 回路は、信号入力D クロック信号
によって駆動され、ABIST モードの適切な動作に必要と
される全てのクロック信号を生成する。前記入力D クロ
ック信号は、SRAMマクロの外部から供給され、ABIST 製
造サブモードにおいてはテスタから、また、ABIST シス
テムサブモードにおいてはシステムクロックから直接導
出される信号から供給される。要するに、新規のACG 回
路は、単一の入力D クロック信号から、ABIST 構造体に
よって必要とされるLSSD B、C 及びS クロック信号、並
びに、メモリユニットによって必要とされるCS信号を生
成する。
【００１８】本発明のACG 回路は、前記単一の入力D ク
ロック信号に応じて、その出力にゲーティングされない
クロック信号(CACG * ) を生成するチョッパー回路を含
む。ABIST ユニット１１によって供給されるこのゲーテ
ィングされない信号及びゲーティング信号(CNOOP) は、
２方向AND ゲートへ入力され、LSSD Cクロック信号(CAC
G)を生成することによって、SRAMマクロ１０がABIST モ
ードにないときに禁止される。ARRAY SELECT（アレイ選
択)(CSACG)信号は、第４インバータを介してAND ゲート
から導出される。このチョッパー回路は、第１入力が前
記Ｄクロック信号によって駆動され、第２入力も前記Ｄ
クロック信号によって同様に駆動されるが、直列に接続
された第１インバータ及び第１遅延ライン（遅延DEL2)
を介する、第１２方向AND ゲート（固有の遅延DEL1) か
ら成る。前記第１遅延ラインの出力はまた、第２インバ
ータ及び第２遅延ライン（遅延DEL3) を介して２方向AN
Dゲート（固有の遅延DEL4）の第１入力へ接続される。
制御信号STDS0 によって制御される２方向マルチプレク
サ（固有の遅延DEL5) は、前記D クロック信号を前記第
２の２方向AND ゲートの第２入力へ直接入力するか、又
は前記第２遅延ラインによって出力される信号を第３イ
ンバータを介して前記第２の２方向AND ゲートの第２入
力へ入力する。LSSDクロック信号B (BACG)及びLSSDクロ
ック信号S(SACG) は、前記第２の２方向AND ゲートの出
力で使用可能である。従って、制御信号STDS0 の役割
は、２つのABIST サブモードのいずれかでACG 回路を最
適化して作動するための適切な構造を選択することであ
る。
ロック信号に応じて、その出力にゲーティングされない
クロック信号(CACG * ) を生成するチョッパー回路を含
む。ABIST ユニット１１によって供給されるこのゲーテ
ィングされない信号及びゲーティング信号(CNOOP) は、
２方向AND ゲートへ入力され、LSSD Cクロック信号(CAC
G)を生成することによって、SRAMマクロ１０がABIST モ
ードにないときに禁止される。ARRAY SELECT（アレイ選
択)(CSACG)信号は、第４インバータを介してAND ゲート
から導出される。このチョッパー回路は、第１入力が前
記Ｄクロック信号によって駆動され、第２入力も前記Ｄ
クロック信号によって同様に駆動されるが、直列に接続
された第１インバータ及び第１遅延ライン（遅延DEL2)
を介する、第１２方向AND ゲート（固有の遅延DEL1) か
ら成る。前記第１遅延ラインの出力はまた、第２インバ
ータ及び第２遅延ライン（遅延DEL3) を介して２方向AN
Dゲート（固有の遅延DEL4）の第１入力へ接続される。
制御信号STDS0 によって制御される２方向マルチプレク
サ（固有の遅延DEL5) は、前記D クロック信号を前記第
２の２方向AND ゲートの第２入力へ直接入力するか、又
は前記第２遅延ラインによって出力される信号を第３イ
ンバータを介して前記第２の２方向AND ゲートの第２入
力へ入力する。LSSDクロック信号B (BACG)及びLSSDクロ
ック信号S(SACG) は、前記第２の２方向AND ゲートの出
力で使用可能である。従って、制御信号STDS0 の役割
は、２つのABIST サブモードのいずれかでACG 回路を最
適化して作動するための適切な構造を選択することであ
る。
【００１９】この構造から、正確なクロッキング及び最
小限のクロックスキューが得られるために、クロック信
号（例えば、BACG, CACG, ...)、ABIST モードでABIST
ユニット１１によって生成される信号（例えば、STDAT
A, EXDATA, ...)、及びメモリデータアウト信号(DOUT1,
..., DOUTM) の間でより良好な同期化が行われる。新
規のACG 回路は、各々が各ABIST サブモードで最適化さ
れる２つの回路構造を可能にする。結果として、メモリ
ユニットの正確な機能が、サイクルタイムの短いメモリ
ユニットにおいて２つのABIST サブモードの内のいずれ
かで実行される。最後に、新規のACG 回路は新たな低コ
ストテスト方法（高価なテスタはもはや必要とされな
い) に適し、非常に正確なメモリアクセスタイムが測定
される。
小限のクロックスキューが得られるために、クロック信
号（例えば、BACG, CACG, ...)、ABIST モードでABIST
ユニット１１によって生成される信号（例えば、STDAT
A, EXDATA, ...)、及びメモリデータアウト信号(DOUT1,
..., DOUTM) の間でより良好な同期化が行われる。新
規のACG 回路は、各々が各ABIST サブモードで最適化さ
れる２つの回路構造を可能にする。結果として、メモリ
ユニットの正確な機能が、サイクルタイムの短いメモリ
ユニットにおいて２つのABIST サブモードの内のいずれ
かで実行される。最後に、新規のACG 回路は新たな低コ
ストテスト方法（高価なテスタはもはや必要とされな
い) に適し、非常に正確なメモリアクセスタイムが測定
される。
【００２０】
【００２１】
【００２２】
【００２３】
【００２４】
【００２５】
【００２６】
【００２７】
【００２８】
【実施例】図２は、ABIST 製造サブモード用に最適化さ
れた本発明のACG 回路の好ましい実施例の詳細な回路構
造を示す。この第１構造において、図２に示された回路
２０は、このサブモードでテスタによって生成される入
力クロック信号D の２つのエッジを用いる。回路２０
は、実質的に、それぞれの遅延がDEL2及びDEL3と称され
る２つの遅延ライン21-1及び21-2、２つの２方向AND ゲ
ート２２及び２３、並びにインバータ２４乃至２６から
成る。回路２０は、更に２方向AND ゲート１７を含み、
その役割は順を追って説明される。入力及び出力端子は
概略的に２７と称される。D クロック信号は入力端子27
-1へ入力され、入力端子27-1はAND ゲート２２の第１入
力及びインバータ２４の入力へ接続される。インバータ
２４の出力は遅延ライン21-1の入力へ接続され、その出
力がAND ゲート２２の第２入力、並びにインバータ２５
及び遅延ライン21-2を介してAND ゲート２３の第１入力
へ接続される。遅延ライン21-1及び21-2の出力における
信号は、それぞれD * 及びD **とラベル付けされる。AN
D ゲート２２、インバータ２４及び遅延ライン21-1の構
造は、図２の従来の信号チョッパー回路２８となる。AN
D ゲート２２及び２３に固有の遅延は、それぞれDEL1及
びDEL4と称される。D クロック信号は、接続部（ライ
ン）２９によって、或いは、任意で、遅延DEL5を導入す
る遅延ライン21-3を介して、AND ゲート２３の第２入力
へ入力される。メモリアクセスタイムの測定を容易にす
るために、DEL1 = DEL4 （又は、上記のオプションが実
施される場合はDEL1 = DEL4 + DEL5) が好ましい。AND
ゲート２２の出力において使用可能なゲーティングされ
ていないクロック信号CACG* は、出力端子27-2において
クロック信号CACGを禁止する必要があるとき、ABIST ユ
ニット１１によって生成されるゲーティング信号CNOOP
によって、２方向AND ゲート１７でゲーティングされ
る。従って、２方向AND ゲート１７は、図１のAND ゲー
ト１７Ａ及び１７Ｂの役割を果たす。CSACG 信号は、イ
ンバータ２６を介して出力端子27-3において使用可能で
ある。BACG信号及びSACG信号は、AND ゲート２３によっ
て生成され、共通の出力端子27-4において使用可能であ
る。
れた本発明のACG 回路の好ましい実施例の詳細な回路構
造を示す。この第１構造において、図２に示された回路
２０は、このサブモードでテスタによって生成される入
力クロック信号D の２つのエッジを用いる。回路２０
は、実質的に、それぞれの遅延がDEL2及びDEL3と称され
る２つの遅延ライン21-1及び21-2、２つの２方向AND ゲ
ート２２及び２３、並びにインバータ２４乃至２６から
成る。回路２０は、更に２方向AND ゲート１７を含み、
その役割は順を追って説明される。入力及び出力端子は
概略的に２７と称される。D クロック信号は入力端子27
-1へ入力され、入力端子27-1はAND ゲート２２の第１入
力及びインバータ２４の入力へ接続される。インバータ
２４の出力は遅延ライン21-1の入力へ接続され、その出
力がAND ゲート２２の第２入力、並びにインバータ２５
及び遅延ライン21-2を介してAND ゲート２３の第１入力
へ接続される。遅延ライン21-1及び21-2の出力における
信号は、それぞれD * 及びD **とラベル付けされる。AN
D ゲート２２、インバータ２４及び遅延ライン21-1の構
造は、図２の従来の信号チョッパー回路２８となる。AN
D ゲート２２及び２３に固有の遅延は、それぞれDEL1及
びDEL4と称される。D クロック信号は、接続部（ライ
ン）２９によって、或いは、任意で、遅延DEL5を導入す
る遅延ライン21-3を介して、AND ゲート２３の第２入力
へ入力される。メモリアクセスタイムの測定を容易にす
るために、DEL1 = DEL4 （又は、上記のオプションが実
施される場合はDEL1 = DEL4 + DEL5) が好ましい。AND
ゲート２２の出力において使用可能なゲーティングされ
ていないクロック信号CACG* は、出力端子27-2において
クロック信号CACGを禁止する必要があるとき、ABIST ユ
ニット１１によって生成されるゲーティング信号CNOOP
によって、２方向AND ゲート１７でゲーティングされ
る。従って、２方向AND ゲート１７は、図１のAND ゲー
ト１７Ａ及び１７Ｂの役割を果たす。CSACG 信号は、イ
ンバータ２６を介して出力端子27-3において使用可能で
ある。BACG信号及びSACG信号は、AND ゲート２３によっ
て生成され、共通の出力端子27-4において使用可能であ
る。
【００２９】回路２０の動作は、図３を参照することに
よってよく理解される。図３から明らかなように、これ
は、図２のACG 回路２０によってABIST 製造サブモード
で生成される信号のタイミング図を示す。D クロック信
号パルスの立ち上がりエッジは、完全に正のCACGクロッ
ク信号、完全に負のCSACG 信号、並びにBACGクロック信
号及びSACGクロック信号双方の立ち上がりエッジの生成
を開始する。D クロック信号の立ち下がりエッジは、遅
延がDEL4 (又は、DEL4 + DEL5)と等しくなった後で、BA
CG及びSACG(BACG/SACG) クロック信号の立ち下がりエッ
ジの生成を開始する。D クロック信号の幅、即ち、持続
時間W によって、SACGクロック信号がいつ立ち下がるか
が決定され、次に、メモリユニット１２からのデータア
ウト信号をデータアウトシフトレジスタユニット１４
（図１）で捕獲させる。従って、BACG及びSACGクロック
信号は、主に入力D クロック信号のパルス幅W を変える
ことによって制御されて、図３の遅延taによって示され
るメモリアクセスタイムの測定が、ABIST ユニット１１
によって実行される。AND ゲート２２の遅延DEL1が遅延
DEL4 (又は、DEL4 + DEL5)と等しいのが好ましい場合、
図３から明らかなようにta = Wとなる。更に、これらの
遅延はプロセスの変化（バラツキ）によって互いに非常
に密接にトラッキングするように設計されるのが好まし
い。これは、ACG 回路２０のいかなるプロセスの変化
（バラツキ）も、メモリアクセスタイムの測定から差し
引かれることを意味する。これら遅延DEL1及びDEL4（及
び可能性としてDEL5) のトラッキングによって、ACG 回
路２０がより一層プロセス及びレイアウトから独立して
いるために、より正確なアクセスタイムの測定が保証さ
れる。この第１構造は、マクロがD クロック信号の前記
幅W を正確に制御できる外部テスタによって直列方式で
個々にテストされるとき、ABIST 製造サブモード用に最
適化され、それはチップの全てのマクロで同じである。
従って、回路２０はチップがABIST 製造サブモードの間
にテストされるときに、D クロック信号パルス幅を単に
変えるだけで正確なメモリアクセスタイムの測定を可能
にし、作動限界を決定することが非常に容易である。し
かし、パルス幅の正確な制御がテスタのおかげで製造環
境において比較的簡単ならば、システム環境では殆ど不
可能である。メモリアクセスタイムの測定は、以下に説
明されるABIST システムサブモードでは実行されない。
よってよく理解される。図３から明らかなように、これ
は、図２のACG 回路２０によってABIST 製造サブモード
で生成される信号のタイミング図を示す。D クロック信
号パルスの立ち上がりエッジは、完全に正のCACGクロッ
ク信号、完全に負のCSACG 信号、並びにBACGクロック信
号及びSACGクロック信号双方の立ち上がりエッジの生成
を開始する。D クロック信号の立ち下がりエッジは、遅
延がDEL4 (又は、DEL4 + DEL5)と等しくなった後で、BA
CG及びSACG(BACG/SACG) クロック信号の立ち下がりエッ
ジの生成を開始する。D クロック信号の幅、即ち、持続
時間W によって、SACGクロック信号がいつ立ち下がるか
が決定され、次に、メモリユニット１２からのデータア
ウト信号をデータアウトシフトレジスタユニット１４
（図１）で捕獲させる。従って、BACG及びSACGクロック
信号は、主に入力D クロック信号のパルス幅W を変える
ことによって制御されて、図３の遅延taによって示され
るメモリアクセスタイムの測定が、ABIST ユニット１１
によって実行される。AND ゲート２２の遅延DEL1が遅延
DEL4 (又は、DEL4 + DEL5)と等しいのが好ましい場合、
図３から明らかなようにta = Wとなる。更に、これらの
遅延はプロセスの変化（バラツキ）によって互いに非常
に密接にトラッキングするように設計されるのが好まし
い。これは、ACG 回路２０のいかなるプロセスの変化
（バラツキ）も、メモリアクセスタイムの測定から差し
引かれることを意味する。これら遅延DEL1及びDEL4（及
び可能性としてDEL5) のトラッキングによって、ACG 回
路２０がより一層プロセス及びレイアウトから独立して
いるために、より正確なアクセスタイムの測定が保証さ
れる。この第１構造は、マクロがD クロック信号の前記
幅W を正確に制御できる外部テスタによって直列方式で
個々にテストされるとき、ABIST 製造サブモード用に最
適化され、それはチップの全てのマクロで同じである。
従って、回路２０はチップがABIST 製造サブモードの間
にテストされるときに、D クロック信号パルス幅を単に
変えるだけで正確なメモリアクセスタイムの測定を可能
にし、作動限界を決定することが非常に容易である。し
かし、パルス幅の正確な制御がテスタのおかげで製造環
境において比較的簡単ならば、システム環境では殆ど不
可能である。メモリアクセスタイムの測定は、以下に説
明されるABIST システムサブモードでは実行されない。
【００３０】ABIST システムサブモード用の本発明のAC
G 回路３０の好ましい実施例が、図４に示されている。
この第２構造に従って、回路３０は後で説明するように
Ｄクロック信号の立ち上がりエッジのみを使用する。本
発明の重要な特徴に従って、図２及び図４から明らかな
ように（共通部分は太線で強調されている）、図４の回
路は図２の回路と共通する回路素子が多い。同一のハー
ドウェアは、それぞれの遅延がDEL2及びDEL3と称された
ままの２つの遅延ライン21-1及び21-2、２つの２方向AN
D ゲート２２及び２３、並びに、同様に相互接続される
インバータ２４乃至２６から成る。同様に、ハードウェ
アはCACG* クロック信号をCNOOP 信号とゲーティングさ
せるためのAND ゲート１７を含む。だが今や、遅延ライ
ン21-2の出力はAND ゲート２３の第１入力へ接続される
だけでなく、インバータ３１及び遅延ライン21-4（遅延
DEL5) を介して前記AND ゲート２３の第２入力へ接続さ
れる。AND ゲート２３、インバータ２５及び３１、遅延
ライン21-2及び21-4はブロック３３を形成する。入力及
び出力端子は概略的に３４と称される。D クロック信号
は入力端子34-1へ入力され、ACG 回路３０によって生成
されるクロック信号CACG, CSACG, BACG/SACGは、それぞ
れ出力端子34-2乃至34-4で使用可能である。
G 回路３０の好ましい実施例が、図４に示されている。
この第２構造に従って、回路３０は後で説明するように
Ｄクロック信号の立ち上がりエッジのみを使用する。本
発明の重要な特徴に従って、図２及び図４から明らかな
ように（共通部分は太線で強調されている）、図４の回
路は図２の回路と共通する回路素子が多い。同一のハー
ドウェアは、それぞれの遅延がDEL2及びDEL3と称された
ままの２つの遅延ライン21-1及び21-2、２つの２方向AN
D ゲート２２及び２３、並びに、同様に相互接続される
インバータ２４乃至２６から成る。同様に、ハードウェ
アはCACG* クロック信号をCNOOP 信号とゲーティングさ
せるためのAND ゲート１７を含む。だが今や、遅延ライ
ン21-2の出力はAND ゲート２３の第１入力へ接続される
だけでなく、インバータ３１及び遅延ライン21-4（遅延
DEL5) を介して前記AND ゲート２３の第２入力へ接続さ
れる。AND ゲート２３、インバータ２５及び３１、遅延
ライン21-2及び21-4はブロック３３を形成する。入力及
び出力端子は概略的に３４と称される。D クロック信号
は入力端子34-1へ入力され、ACG 回路３０によって生成
されるクロック信号CACG, CSACG, BACG/SACGは、それぞ
れ出力端子34-2乃至34-4で使用可能である。
【００３１】回路３０の動作は、図５を参照することに
よってよく理解される。図４のACG回路３０によって、A
BIST システムサブモードで生成される信号のタイミン
グ図を示す図５から明らかなように、D クロック信号パ
ルスの立ち上がりエッジは完全な正のCACGクロック信
号、完全な負のCSACG 信号、及び完全なBACG及びSACGク
ロック信号の生成を開始する。従って、LSSD BACG クロ
ック信号及びLSSD SACGクロック信号のパルス幅は、D
クロック信号パルス幅から独立している。
よってよく理解される。図４のACG回路３０によって、A
BIST システムサブモードで生成される信号のタイミン
グ図を示す図５から明らかなように、D クロック信号パ
ルスの立ち上がりエッジは完全な正のCACGクロック信
号、完全な負のCSACG 信号、及び完全なBACG及びSACGク
ロック信号の生成を開始する。従って、LSSD BACG クロ
ック信号及びLSSD SACGクロック信号のパルス幅は、D
クロック信号パルス幅から独立している。
【００３２】回路３０の構造は、LSSD SACG 及びBACGク
ロック信号の立ち下がりエッジを制御するのにD クロッ
ク信号の立ち下がりエッジを使用できないようなABIST
システムサブモードでの最適な動作に適している。この
サブモードにおいて、D クロック信号の立ち下がりエッ
ジを使用できない理由は２つある。第１は、D クロック
信号のバルス幅W が容易に制御できないからであり、第
２は、メモリユニットが並列にテストされるために、D
クロック信号パルス幅が前記マクロ全てに適切であるか
を確かめられないからである。回路３０の構造の追加の
利点は、単一チップに組み込まれる全てのSRAMマクロの
メモリユニットが並行してテストされることである。第
１構造に対して、この第２構造はメモリユニットの正確
なアクセスタイムの測定を可能にせず、従って、この測
定はABIST システムサブモードで実行されない。単に、
メモリユニット１２の自己テストがABIST ユニット１１
によって行われるだけである。
ロック信号の立ち下がりエッジを制御するのにD クロッ
ク信号の立ち下がりエッジを使用できないようなABIST
システムサブモードでの最適な動作に適している。この
サブモードにおいて、D クロック信号の立ち下がりエッ
ジを使用できない理由は２つある。第１は、D クロック
信号のバルス幅W が容易に制御できないからであり、第
２は、メモリユニットが並列にテストされるために、D
クロック信号パルス幅が前記マクロ全てに適切であるか
を確かめられないからである。回路３０の構造の追加の
利点は、単一チップに組み込まれる全てのSRAMマクロの
メモリユニットが並行してテストされることである。第
１構造に対して、この第２構造はメモリユニットの正確
なアクセスタイムの測定を可能にせず、従って、この測
定はABIST システムサブモードで実行されない。単に、
メモリユニット１２の自己テストがABIST ユニット１１
によって行われるだけである。
【００３３】図６を参照すると、図２及び図４の２つの
回路構造を組み込んでいる本発明のアレイクロックジェ
ネレータ(ACG) の好ましい実施例が示されている。この
ために、アレイクロックジェネレータ回路４０は、ACG
回路に２つのABIST サブモードのいずれかで作動させる
２方向マルチプレクサ４１を備えている。このマルチプ
レクサ４１は、ABIST ユニット１１からの制御信号STDS
0 によって制御されて、選択されたABIST サブモードに
応じて回路４０の適切な構造のディジタルプログラメー
ション(programmation: プログラム化) を可能にする。
このプログラメーションの概念は、N 個の制御信号STDS
0, ...によって制御される2 N 方向マルチプレクサを用
いて拡張され、他の特徴（例えば、分類、ゆるやかなタ
イミング測定及びテスト便宜）が必要とされるならば、
更に前記２つのABIST サブモードを細分する。入力及び
出力端子は概略的に４２と称される。D 入力クロック信
号は入力端子42-1に入力されて、２方向AND ゲート２２
の第１入力へ直接送り込まれると共に、インバータ２４
及び遅延ライン21-1を介してAND ゲート２２の第２入力
へ送り込まれる。この構造は上記のようなチョッパー回
路２８を形成する。AND ゲート２２（チョッパー回路2
8）はCACG* 信号を生成し、AND ゲート１７でCNOOP 信
号によってゲーティングされる。CSACG 信号はAND ゲー
ト１７からインバータ２６を介して導出され、出力端子
42-5で使用可能になる。CNOOP 信号がローのときは、CA
CGクロック信号及びCSACG クロック信号はゲートオフさ
れなければならない。CNOOP 信号がハイのときは、CACG
クロック信号及びCSACG クロック信号はACG 回路４０か
ら生成される。遅延ライン21-1によって出力される信号
D * もまた、インバータ２５及び遅延ライン21-2を介し
て、２方向AND ゲート２３の第１入力Ｄ**へ入力され
る。マルチプレクサ４１は、通常、図２の任意の遅延ラ
イン21-3又は図４の遅延ライン21-4によって生成される
遅延に対応する固有の遅延DEL5を導入する。マルプレク
サ４１は、短縮された接続配線２９Ａを介するD クロッ
ク信号、又は、遅延ライン21-2によって出力されてイン
バータ３１を介する信号Ｄ**を、AND ゲート２３の第２
入力へ入力させる。この選択は、選択されたABIST サブ
モードに応じて、入力端子42-3へ入力される制御信号ST
DS0 によって実行される。
回路構造を組み込んでいる本発明のアレイクロックジェ
ネレータ(ACG) の好ましい実施例が示されている。この
ために、アレイクロックジェネレータ回路４０は、ACG
回路に２つのABIST サブモードのいずれかで作動させる
２方向マルチプレクサ４１を備えている。このマルチプ
レクサ４１は、ABIST ユニット１１からの制御信号STDS
0 によって制御されて、選択されたABIST サブモードに
応じて回路４０の適切な構造のディジタルプログラメー
ション(programmation: プログラム化) を可能にする。
このプログラメーションの概念は、N 個の制御信号STDS
0, ...によって制御される2 N 方向マルチプレクサを用
いて拡張され、他の特徴（例えば、分類、ゆるやかなタ
イミング測定及びテスト便宜）が必要とされるならば、
更に前記２つのABIST サブモードを細分する。入力及び
出力端子は概略的に４２と称される。D 入力クロック信
号は入力端子42-1に入力されて、２方向AND ゲート２２
の第１入力へ直接送り込まれると共に、インバータ２４
及び遅延ライン21-1を介してAND ゲート２２の第２入力
へ送り込まれる。この構造は上記のようなチョッパー回
路２８を形成する。AND ゲート２２（チョッパー回路2
8）はCACG* 信号を生成し、AND ゲート１７でCNOOP 信
号によってゲーティングされる。CSACG 信号はAND ゲー
ト１７からインバータ２６を介して導出され、出力端子
42-5で使用可能になる。CNOOP 信号がローのときは、CA
CGクロック信号及びCSACG クロック信号はゲートオフさ
れなければならない。CNOOP 信号がハイのときは、CACG
クロック信号及びCSACG クロック信号はACG 回路４０か
ら生成される。遅延ライン21-1によって出力される信号
D * もまた、インバータ２５及び遅延ライン21-2を介し
て、２方向AND ゲート２３の第１入力Ｄ**へ入力され
る。マルチプレクサ４１は、通常、図２の任意の遅延ラ
イン21-3又は図４の遅延ライン21-4によって生成される
遅延に対応する固有の遅延DEL5を導入する。マルプレク
サ４１は、短縮された接続配線２９Ａを介するD クロッ
ク信号、又は、遅延ライン21-2によって出力されてイン
バータ３１を介する信号Ｄ**を、AND ゲート２３の第２
入力へ入力させる。この選択は、選択されたABIST サブ
モードに応じて、入力端子42-3へ入力される制御信号ST
DS0 によって実行される。
【００３４】クロック信号BACG及びSACGは、単一の共通
出力端子（例えば、42-4、図示せず) で使用可能だが、
図６に示されるような別個の端子42-4' 及び42-4" で使
用されるのが好ましい。後者の場合、クロック信号SACG
が信号D **からAND ゲート２３によって生成され続ける
と共に、クロック信号BACGが回路33' によって生成され
る。回路33' は構造的に図４の回路３３と同じだが、更
に最適化を行うために異なる遅延を持つ。この特徴は、
論理設計者がより多くの自由度を必要とする場合に何ら
かの興味を示す。ACG 回路４０は、一方がD クロック信
号で、他方がSTDS0 制御信号の２つの入力を有する。ま
た、ABIST モードにおいて、ACG 回路４０は図１のABIS
T ユニット１１にLSSD BACG 及びLSSD CACG クロック信
号を生成し、メモリユニット１２及びデータアウトシフ
トレジスタ１４にそれぞれCSACG信号及びSACGクロック
信号を生成する。
出力端子（例えば、42-4、図示せず) で使用可能だが、
図６に示されるような別個の端子42-4' 及び42-4" で使
用されるのが好ましい。後者の場合、クロック信号SACG
が信号D **からAND ゲート２３によって生成され続ける
と共に、クロック信号BACGが回路33' によって生成され
る。回路33' は構造的に図４の回路３３と同じだが、更
に最適化を行うために異なる遅延を持つ。この特徴は、
論理設計者がより多くの自由度を必要とする場合に何ら
かの興味を示す。ACG 回路４０は、一方がD クロック信
号で、他方がSTDS0 制御信号の２つの入力を有する。ま
た、ABIST モードにおいて、ACG 回路４０は図１のABIS
T ユニット１１にLSSD BACG 及びLSSD CACG クロック信
号を生成し、メモリユニット１２及びデータアウトシフ
トレジスタ１４にそれぞれCSACG信号及びSACGクロック
信号を生成する。
【００３５】STDS0 = 1 のとき、ACG 回路４０は第１構
造（回路２０）に従って作動する。LSSD SACG クロック
信号及びLSSD BACG クロック信号の立ち下がりエッジ
は、図３に示されるようなＤクロック信号の立ち下がり
エッジに依存する。STDS0 = 0のとき、ACG 回路４０は
第２構造（回路３０）に従って作動する。LSSD BACG ク
ロック信号及びLSSD SACG クロック信号の立ち下がりエ
ッジは、D クロック信号の立ち上がりエッジの後、即
ち、固定された遅延が図５から明らかな内部遅延の合計
に等しくなった後、に発生する。
造（回路２０）に従って作動する。LSSD SACG クロック
信号及びLSSD BACG クロック信号の立ち下がりエッジ
は、図３に示されるようなＤクロック信号の立ち下がり
エッジに依存する。STDS0 = 0のとき、ACG 回路４０は
第２構造（回路３０）に従って作動する。LSSD BACG ク
ロック信号及びLSSD SACG クロック信号の立ち下がりエ
ッジは、D クロック信号の立ち上がりエッジの後、即
ち、固定された遅延が図５から明らかな内部遅延の合計
に等しくなった後、に発生する。
【００３６】結果として、マルチプレクサ４１は双方の
ABIST サブモードの要件を最適に満たすために、ACG 回
路４０にプログラマブル性のレベルを提供する。ABIST
製造サブモード（図３）では、SACGクロック信号の立ち
下がりエッジはD クロック信号の立ち下がりエッジによ
って与えられて、メモリアクセスタイムの正確な測定を
可能にする。また、各SRAMマクロがそれ自体のACG 回路
を含むために、専用のABIST ユニット１１を用いて、各
メモリユニットのメモリアクセスタイムを測定するため
に、D クロック信号の立ち下がりエッジを調整するのは
極めて容易である。更に、ABIST 製造サブモードは比較
的プロセスから独立している。ABIST システムサブモー
ドでは、SACGクロック信号パルス幅は、ACG 回路４０
（メモリユニット１２からのデータアウト信号がユニッ
ト１４のラッチ14-1乃至14-Mで捕獲されるのを保証する
ように設計された) の内部遅延の合計によってのみ固定
される。このABIST システムサブモードでは、クロック
信号の生成はD クロック信号パルス幅から独立し、メモ
リアクセスタイムの測定はない。
ABIST サブモードの要件を最適に満たすために、ACG 回
路４０にプログラマブル性のレベルを提供する。ABIST
製造サブモード（図３）では、SACGクロック信号の立ち
下がりエッジはD クロック信号の立ち下がりエッジによ
って与えられて、メモリアクセスタイムの正確な測定を
可能にする。また、各SRAMマクロがそれ自体のACG 回路
を含むために、専用のABIST ユニット１１を用いて、各
メモリユニットのメモリアクセスタイムを測定するため
に、D クロック信号の立ち下がりエッジを調整するのは
極めて容易である。更に、ABIST 製造サブモードは比較
的プロセスから独立している。ABIST システムサブモー
ドでは、SACGクロック信号パルス幅は、ACG 回路４０
（メモリユニット１２からのデータアウト信号がユニッ
ト１４のラッチ14-1乃至14-Mで捕獲されるのを保証する
ように設計された) の内部遅延の合計によってのみ固定
される。このABIST システムサブモードでは、クロック
信号の生成はD クロック信号パルス幅から独立し、メモ
リアクセスタイムの測定はない。
【００３７】なお、図１の従来のSRAMマクロアーキテク
チャの状態は、本発明に従ってACG回路４０からの内部
生成クロック信号、又は標準的な別個の外部LSSDクロッ
ク信号によって作動可能である（図６に示されていな
い）。当業者の技術範囲内で信号経路に適切なORゲート
を明確に導入するだけで十分である。しかしながら、本
発明のACG 回路４０を用いると、単一のクロック信号で
ABIST ユニット１１を作動するのが可能になって、ARRA
Y SELECT (CSACG)信号、LSSD B (BACG) クロック信号、
LSSD C (CACG) クロック信号、並びに、LSSD S (SACG)
クロック信号を生成する。反対に、クロック分配設計１
８に従って別個のLSSDクロック信号で作動すると、SRAM
マクロ１０の外部でCSACG 信号、BACG信号、CACG信号、
並びに、SACG信号を制御する必要がある。交互のA クロ
ック信号及びB クロック信号から成るSCAN-IN モード
は、別個の外部LSSDクロック信号によってのみ制御で
き、ACG回路４０によって制御できない。
チャの状態は、本発明に従ってACG回路４０からの内部
生成クロック信号、又は標準的な別個の外部LSSDクロッ
ク信号によって作動可能である（図６に示されていな
い）。当業者の技術範囲内で信号経路に適切なORゲート
を明確に導入するだけで十分である。しかしながら、本
発明のACG 回路４０を用いると、単一のクロック信号で
ABIST ユニット１１を作動するのが可能になって、ARRA
Y SELECT (CSACG)信号、LSSD B (BACG) クロック信号、
LSSD C (CACG) クロック信号、並びに、LSSD S (SACG)
クロック信号を生成する。反対に、クロック分配設計１
８に従って別個のLSSDクロック信号で作動すると、SRAM
マクロ１０の外部でCSACG 信号、BACG信号、CACG信号、
並びに、SACG信号を制御する必要がある。交互のA クロ
ック信号及びB クロック信号から成るSCAN-IN モード
は、別個の外部LSSDクロック信号によってのみ制御で
き、ACG回路４０によって制御できない。
【００３８】上記のACG 回路４０は、BiCMOS 0.8umの技
術を用いてシリコンチップに実施されてきた。ACG 回路
４０は、200 MHz （即ち、5ns のシステムサイクルタイ
ム)で作動するD クロック信号によって作動可能である
ことが示されている。更に、ACG 回路４０はこのシステ
ムサイクルタイムよりも速く作動するために高性能回路
である。回路４０は、あらゆるバイポーラBiCMOS技術及
びCMOS技術で実施可能である。ACG 回路４０は、テスタ
の不正確さによるクロック信号間でのスキューを最小
限、即ち、デバイス不整合による一般的に300ps から約
50psのスキュー、へと減らす。
術を用いてシリコンチップに実施されてきた。ACG 回路
４０は、200 MHz （即ち、5ns のシステムサイクルタイ
ム)で作動するD クロック信号によって作動可能である
ことが示されている。更に、ACG 回路４０はこのシステ
ムサイクルタイムよりも速く作動するために高性能回路
である。回路４０は、あらゆるバイポーラBiCMOS技術及
びCMOS技術で実施可能である。ACG 回路４０は、テスタ
の不正確さによるクロック信号間でのスキューを最小
限、即ち、デバイス不整合による一般的に300ps から約
50psのスキュー、へと減らす。
【００３９】実際、この後者のスキューは内部でバッフ
ァされるあらゆるクロック分配設計に特有のものであ
る。新規のACG 回路は、新しい低コストのテスト方法を
十分に満足し、現行で必要とされている非常に正確な測
定を行う。
ァされるあらゆるクロック分配設計に特有のものであ
る。新規のACG 回路は、新しい低コストのテスト方法を
十分に満足し、現行で必要とされている非常に正確な測
定を行う。
【００４０】本発明はSRAMマクロに関して記載された
が、ACG 回路４０はDRAM、フラッシュメモリ、... 等に
広く適用されてもよい。
が、ACG 回路４０はDRAM、フラッシュメモリ、... 等に
広く適用されてもよい。
【００４１】
【発明の効果】本発明は上記より構成され、サイクルタ
イムの短いシステムでABIST ユニットを含むあらゆる高
速SRAMマクロも作動させることができる、専用のアレイ
クロックジェネレータ回路が提供される。
イムの短いシステムでABIST ユニットを含むあらゆる高
速SRAMマクロも作動させることができる、専用のアレイ
クロックジェネレータ回路が提供される。
【図１】ABIST ユニットを含む現行のSRAMマクロのブロ
ック図アーキテクチャの部分的概略図を示す。
ック図アーキテクチャの部分的概略図を示す。
【図２】ABIST 製造サブモードにおける、本発明のアレ
イクロックジェネレータ回路の好ましい実施例の概略ブ
ロック図を示す。
イクロックジェネレータ回路の好ましい実施例の概略ブ
ロック図を示す。
【図３】図２のアレイクロックジェネレータ回路によっ
て生成されるクロッキング信号の波形を示す。
て生成されるクロッキング信号の波形を示す。
【図４】ABIST システムサブモードにおける、本発明の
アレイクロックジェネレータ回路の好ましい実施例の概
略ブロック図を示す。
アレイクロックジェネレータ回路の好ましい実施例の概
略ブロック図を示す。
【図５】図４のアレイクロックジェネレータ回路によっ
て生成されるクロッキング信号の波形を示す。
て生成されるクロッキング信号の波形を示す。
【図６】図２及び図４の２つの好ましい実施例を組み込
む本発明の新規のアレイクロックジェネレータ回路を示
す。
む本発明の新規のアレイクロックジェネレータ回路を示
す。
１７、２２、２３、２３’ ＡＮＤゲート ２１ 遅延ライン ２４、２５、２５’、２６、３１、３１’ インバー
タ ２８ チョッパー回路 ３３’ 回路 ４０ ACG 回路 ４２ 端子
タ ２８ チョッパー回路 ３３’ 回路 ４０ ACG 回路 ４２ 端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジャン−ポール ミフス フランス国、77127 リョーサン、ルー デ グラン シャンプ 74 (72)発明者 スチュアート ラポポート アメリカ合衆国20016、ワシントン デ ィーシー、フォーティーフォース プレ イス ノースウエスト 3010
Claims (2)
- 【請求項１】 メモリユニット及び該メモリユニットを
テストするためのテストユニットを含むSRAMマクロ内に
設けられ、前記メモリユニットのテストに使用する複数
のクロック信号を発生するためのアレイクロックジェネ
レータ回路であって、 入力クロック信号を受け取る入力端子と、 第１の遅延時間DEL1を有し、前記入力クロック信号を第
１入力に受け取る第１AND ゲートと、 前記入力クロック信号を反転して第２の遅延時間DEL2だ
け遅延した信号を前記第１AND ゲートの第２入力に供給
する第１反転遅延手段と、 前記第１反転遅延手段からの信号を反転して第３の遅延
時間DEL3だけ遅延する第２反転遅延手段と、 第４の遅延時間DEL1を有し、前記第２反転遅延手段から
の信号を第１入力に受け取る第２AND ゲートと、 前記入力クロック信号を第５の遅延時間DEL5だけ遅延さ
せて前記第２AND ゲートの第２入力に供給する遅延手段
とを含み、 前記第１AND ゲートの出力をLSSDのＣクロックとして使
用し、前記第２AND ゲートの出力をLSSDのＢ及びＳクロ
ックとして使用する、 アレイクロックジェネレータ回路。 - 【請求項２】 メモリユニット及び該メモリユニットを
テストするためのテストユニットを含むSRAMマクロ内に
設けられ、前記メモリユニットのテストに使用する複数
のクロック信号を発生するためのアレイクロックジェネ
レータ回路であって、 入力クロック信号を受け取る入力端子と、 第１の遅延時間DEL1を有し、前記入力クロック信号を第
１入力に受け取る第１AND ゲートと、 前記入力クロック信号を反転して第２の遅延時間DEL2だ
け遅延した信号を前記第１AND ゲートの第２入力に供給
する第１反転遅延手段と、 前記第１反転遅延手段からの信号を反転して第３の遅延
時間DEL3だけ遅延する第２反転遅延手段と、 第４の遅延時間DEL1を有し、前記第２反転遅延手段から
の信号を第１入力に受け取る第２AND ゲートと、 前記第２反転遅延手段からの信号を反転して第５の遅延
時間DEL5だけ遅延した信号を前記第２AND ゲートの第２
入力に供給する第３反転遅延手段とを含み、 前記第１AND ゲートの出力をLSSDのＣクロックとして使
用し、前記第２AND ゲートの出力をLSSDのＢ及びＳクロ
ックとして使用する、 アレイクロックジェネレータ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP93480085A EP0632384A1 (en) | 1993-06-30 | 1993-06-30 | High speed and programmable array clock generator circuit for abist semiconductor memory chips |
| FR93480085/5 | 1993-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0793999A JPH0793999A (ja) | 1995-04-07 |
| JP2565657B2 true JP2565657B2 (ja) | 1996-12-18 |
Family
ID=8214837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6086983A Expired - Lifetime JP2565657B2 (ja) | 1993-06-30 | 1994-04-25 | アレイクロックジェネレータ回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5386392A (ja) |
| EP (1) | EP0632384A1 (ja) |
| JP (1) | JP2565657B2 (ja) |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528600A (en) | 1991-01-28 | 1996-06-18 | Actel Corporation | Testability circuits for logic arrays |
| DE4318422A1 (de) * | 1993-06-03 | 1994-12-08 | Philips Patentverwaltung | Integrierte Schaltung mit Registerstufen |
| US5557619A (en) * | 1994-04-04 | 1996-09-17 | International Business Machines Corporation | Integrated circuits with a processor-based array built-in self test circuit |
| US5661732A (en) * | 1995-05-31 | 1997-08-26 | International Business Machines Corporation | Programmable ABIST microprocessor for testing arrays with two logical views |
| US5659551A (en) * | 1995-05-31 | 1997-08-19 | International Business Machines Corporation | Programmable computer system element with built-in self test method and apparatus for repair during power-on |
| US5692165A (en) * | 1995-09-12 | 1997-11-25 | Micron Electronics Inc. | Memory controller with low skew control signal |
| US5640509A (en) * | 1995-10-03 | 1997-06-17 | Intel Corporation | Programmable built-in self-test function for an integrated circuit |
| US5640402A (en) * | 1995-12-08 | 1997-06-17 | International Business Machines Corporation | Fast flush load of LSSD SRL chains |
| US5825785A (en) * | 1996-05-24 | 1998-10-20 | Internaitonal Business Machines Corporation | Serial input shift register built-in self test circuit for embedded circuits |
| EP0867887A3 (en) * | 1997-03-14 | 1998-11-25 | Texas Instruments Incorporated | Memory access time measurement circuit and method |
| US6014763A (en) * | 1998-01-15 | 2000-01-11 | International Business Machines Corporation | At-speed scan testing |
| US6966021B2 (en) * | 1998-06-16 | 2005-11-15 | Janusz Rajski | Method and apparatus for at-speed testing of digital circuits |
| KR100318266B1 (ko) * | 1999-06-28 | 2001-12-24 | 박종섭 | 출력 데이터 압축방법 및 패킷명령어 구동형 메모리소자 |
| US6327218B1 (en) | 2000-03-07 | 2001-12-04 | Texas Instruments Incorporated | Integrated circuit time delay measurement apparatus |
| US6434081B1 (en) * | 2000-05-12 | 2002-08-13 | Micron Technology, Inc. | Calibration technique for memory devices |
| US6333872B1 (en) | 2000-11-06 | 2001-12-25 | International Business Machines Corporation | Self-test method for testing read stability in a dual-port SRAM cell |
| US6738921B2 (en) | 2001-03-20 | 2004-05-18 | International Business Machines Corporation | Clock controller for AC self-test timing analysis of logic system |
| US6763444B2 (en) | 2001-05-08 | 2004-07-13 | Micron Technology, Inc. | Read/write timing calibration of a memory array using a row or a redundant row |
| US20030084390A1 (en) * | 2001-10-26 | 2003-05-01 | Mentor Graphics Corporation | At-speed test using on-chip controller |
| US20040093388A1 (en) * | 2002-11-13 | 2004-05-13 | Chandler James E. | Test validation of an integrated device |
| DE10336097B3 (de) * | 2003-08-06 | 2005-03-10 | Testo Ag | Visiereinrichtung für ein Radiometer sowie Verfahren |
| JP5011781B2 (ja) | 2006-03-28 | 2012-08-29 | 富士通セミコンダクター株式会社 | チョッパー回路 |
| US7301384B2 (en) * | 2006-03-31 | 2007-11-27 | Qualcomm Incorporated | Multimode, uniform-latency clock generation circuit |
| US8299833B2 (en) | 2010-06-09 | 2012-10-30 | International Business Machines Corporation | Programmable control clock circuit including scan mode |
| US9330148B2 (en) | 2011-06-30 | 2016-05-03 | International Business Machines Corporation | Adapting data quality rules based upon user application requirements |
| KR102471608B1 (ko) * | 2016-06-03 | 2022-11-29 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그의 구동 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4692633A (en) * | 1984-07-02 | 1987-09-08 | International Business Machines Corporation | Edge sensitive single clock latch apparatus with a skew compensated scan function |
| US5172010A (en) * | 1991-06-07 | 1992-12-15 | International Business Machines Corp. | Clock chopper/stretcher for high end machines |
| US5327394A (en) * | 1992-02-04 | 1994-07-05 | Micron Technology, Inc. | Timing and control circuit for a static RAM responsive to an address transition pulse |
-
1993
- 1993-06-30 EP EP93480085A patent/EP0632384A1/en not_active Withdrawn
-
1994
- 1994-04-25 JP JP6086983A patent/JP2565657B2/ja not_active Expired - Lifetime
- 1994-06-08 US US08/255,697 patent/US5386392A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5386392A (en) | 1995-01-31 |
| JPH0793999A (ja) | 1995-04-07 |
| EP0632384A1 (en) | 1995-01-04 |
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