JP2000171528A - テスタ - Google Patents
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- 239000004065 semiconductor Substances 0.000 claims abstract description 59
- 238000012360 testing method Methods 0.000 claims description 20
- 238000000034 method Methods 0.000 abstract description 14
- 230000007704 transition Effects 0.000 description 27
- 238000010586 diagram Methods 0.000 description 9
- 230000000630 rising effect Effects 0.000 description 4
- 230000002950 deficient Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
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- G—PHYSICS
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
-
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
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Abstract
(57)【要約】
【課題】半導体装置の入出力ピンから出力されるデータ
間のデータスキューを測定し得るテスタを提供するにあ
る。 【解決手段】データ入出力ピン及び制御信号入力ピンを
具備した半導体装置をテストするためのテスタにおい
て、前記データ入出力ピンから出力される所定数のデー
タを排他的論理和する第１信号発生手段と、前記データ
入出力ピンから出力される所定数のデータを非排他的論
理和する第２信号発生手段と、前記第１信号発生手段の
出力信号に応じてセットされ前記第２信号発生手段の出
力信号に応じてリセットされる信号を発生する第３信号
発生手段とを備える。
間のデータスキューを測定し得るテスタを提供するにあ
る。 【解決手段】データ入出力ピン及び制御信号入力ピンを
具備した半導体装置をテストするためのテスタにおい
て、前記データ入出力ピンから出力される所定数のデー
タを排他的論理和する第１信号発生手段と、前記データ
入出力ピンから出力される所定数のデータを非排他的論
理和する第２信号発生手段と、前記第１信号発生手段の
出力信号に応じてセットされ前記第２信号発生手段の出
力信号に応じてリセットされる信号を発生する第３信号
発生手段とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置のテス
タに係り、特に、半導体装置のテストのときに半導体装
置のデータ入出力ピンから出力されるデータ間のスキュ
ー(skew)を測定することができるテスタに関する。
タに係り、特に、半導体装置のテストのときに半導体装
置のデータ入出力ピンから出力されるデータ間のスキュ
ー(skew)を測定することができるテスタに関する。
【０００２】
【従来の技術】図５は、従来の半導体装置のテスタのブ
ロック図であって、半導体装置100とテスタ200が示され
ている。半導体装置100は、制御信号入力ピンとデータ
入出力ピンを有し、テスタ200は、制御信号入力ドライ
バ10、データ入力ドライバ12-1,12-2,...,12-n、比較回
路14-1,14-2,...,14-n,16-1,16-2,...,16-n、インバー
ター18-1,18-2,...,18-n、ANDゲート20-1,20-2,..,20-
n,22-1,22-2,...,22-n,26-1,26-2,...,26-n、ORゲート2
4-1,24-2,...,24-n、Dフリップフロップ28-1,28-2,...,
28-n、テストパターン発生器30、及びタイミング発生回
路32を有する。
ロック図であって、半導体装置100とテスタ200が示され
ている。半導体装置100は、制御信号入力ピンとデータ
入出力ピンを有し、テスタ200は、制御信号入力ドライ
バ10、データ入力ドライバ12-1,12-2,...,12-n、比較回
路14-1,14-2,...,14-n,16-1,16-2,...,16-n、インバー
ター18-1,18-2,...,18-n、ANDゲート20-1,20-2,..,20-
n,22-1,22-2,...,22-n,26-1,26-2,...,26-n、ORゲート2
4-1,24-2,...,24-n、Dフリップフロップ28-1,28-2,...,
28-n、テストパターン発生器30、及びタイミング発生回
路32を有する。
【０００３】図５の構成は、半導体装置のデータ入力ピ
ンと出力ピンとが共通している場合の例であり、半導体
装置のデータ入力ピンと出力ピンとが共通していない場
合は、データ入力ドライバをデータ入力ピンに連結し、
比較回路をデータ出力ピンに連結するように構成すれば
よい。
ンと出力ピンとが共通している場合の例であり、半導体
装置のデータ入力ピンと出力ピンとが共通していない場
合は、データ入力ドライバをデータ入力ピンに連結し、
比較回路をデータ出力ピンに連結するように構成すれば
よい。
【０００４】以下、上述のような構成を有するテスタに
よる半導体装置のテスト動作を説明する。
よる半導体装置のテスト動作を説明する。
【０００５】まず、テスタ200は、制御信号入力ドライ
バ10を通じて半導体装置100の制御信号入力ピンとテス
トパターン発生器30に制御信号を入力する。これによ
り、テストパターン発生器30から出力されるテストパタ
ーンを半導体装置100のそれぞれのデータ入出力ピンに
連結されたデータ入力ドライバ12-1,12-2,...,12-nを通
じて半導体装置100に入力することが可能になる。
バ10を通じて半導体装置100の制御信号入力ピンとテス
トパターン発生器30に制御信号を入力する。これによ
り、テストパターン発生器30から出力されるテストパタ
ーンを半導体装置100のそれぞれのデータ入出力ピンに
連結されたデータ入力ドライバ12-1,12-2,...,12-nを通
じて半導体装置100に入力することが可能になる。
【０００６】次いで、テスタ200は、制御信号入力ドラ
イバ10を通じて半導体装置100の制御信号入力ピンに制
御信号を入力すると共にテストパターン発生器30を起動
することにより半導体装置100のデータ入出力ピンにテ
ストパターンを入力する。これにより、半導体装置100
は、入力されたテストパターンに応じたデータを出力
し、一方、テストパターン発生器30は、期待値を出力す
る。
イバ10を通じて半導体装置100の制御信号入力ピンに制
御信号を入力すると共にテストパターン発生器30を起動
することにより半導体装置100のデータ入出力ピンにテ
ストパターンを入力する。これにより、半導体装置100
は、入力されたテストパターンに応じたデータを出力
し、一方、テストパターン発生器30は、期待値を出力す
る。
【０００７】比較回路14-1,14-2,...,14-nのそれぞれ
は、対応する入出力ピンを通じて出力される電圧が電圧
VOHよりも高い場合は"ハイ"レベルの信号を発生し、比
較回路16-1,16-2,..,16-nのそれぞれは対応する入出力
ピンを通じて出力される電圧が電圧VOLよりも低い場合
は"ハイ"レベルの信号を発生する。
は、対応する入出力ピンを通じて出力される電圧が電圧
VOHよりも高い場合は"ハイ"レベルの信号を発生し、比
較回路16-1,16-2,..,16-nのそれぞれは対応する入出力
ピンを通じて出力される電圧が電圧VOLよりも低い場合
は"ハイ"レベルの信号を発生する。
【０００８】ANDゲート20-1,20-2,...,20-nのそれぞれ
は、対応する比較回路14-1,14-2,...,14-nの出力信号と
テストパターン発生器30から出力される"ハイ"レベルの
値との論理積を演算して両入力が"ハイ"レベルである場
合に"ハイ"レベルの信号を発生する。
は、対応する比較回路14-1,14-2,...,14-nの出力信号と
テストパターン発生器30から出力される"ハイ"レベルの
値との論理積を演算して両入力が"ハイ"レベルである場
合に"ハイ"レベルの信号を発生する。
【０００９】ANDゲート22-1,22-2,...,22-nのそれぞれ
は、対応する比較回路16-1,16-2,..,16-nの出力信号と
テストパターン発生器30から出力される"ロー"レベルの
信号をインバーター18-1,18-2,...,18-nにより反転し
た"ハイ"レベルの信号との論理積を演算して両入力が"
ハイ"レベルである場合に"ハイ"レベルの信号を発生す
る。
は、対応する比較回路16-1,16-2,..,16-nの出力信号と
テストパターン発生器30から出力される"ロー"レベルの
信号をインバーター18-1,18-2,...,18-nにより反転し
た"ハイ"レベルの信号との論理積を演算して両入力が"
ハイ"レベルである場合に"ハイ"レベルの信号を発生す
る。
【００１０】即ち、比較回路14-1,14-2,...,14-nのそれ
ぞれと対応するANDゲート20-1,20-2,...,20-nは、入出
力ピンを通じて出力される"ハイ"レベルの値を検出し、
比較回路16-1,16-2,...,16-nのそれぞれと対応するAND
ゲート22-1,22-2,...,22-nは、入出力ピンを通じて出力
される"ロー"レベルの値を検出する。
ぞれと対応するANDゲート20-1,20-2,...,20-nは、入出
力ピンを通じて出力される"ハイ"レベルの値を検出し、
比較回路16-1,16-2,...,16-nのそれぞれと対応するAND
ゲート22-1,22-2,...,22-nは、入出力ピンを通じて出力
される"ロー"レベルの値を検出する。
【００１１】ORゲート24-1,24-2,...,24-nのそれぞれ
は、ANDゲート20-1,20-2,...,20-nを通じて"ハイ"レベ
ルの値が検出されるか、或いは、ANDゲート22-1,22-
2,...,22-nを通じて"ロー"レベルの値が検出される
と、"ハイ"レベルの信号を発生する。ORゲート24-1,24-
2,...,24-nの出力信号が"ロー"レベルである場合は、半
導体装置100が不良であるものと判断され、"ハイ"レベ
ルである場合は、半導体装置100が正常であるものと判
断される。
は、ANDゲート20-1,20-2,...,20-nを通じて"ハイ"レベ
ルの値が検出されるか、或いは、ANDゲート22-1,22-
2,...,22-nを通じて"ロー"レベルの値が検出される
と、"ハイ"レベルの信号を発生する。ORゲート24-1,24-
2,...,24-nの出力信号が"ロー"レベルである場合は、半
導体装置100が不良であるものと判断され、"ハイ"レベ
ルである場合は、半導体装置100が正常であるものと判
断される。
【００１２】ANDゲート26-1,26-2,...,26-nのそれぞれ
は、テストパターン発生器30から出力される"ハイ"レベ
ルの信号COM ENとORゲート24-1,24-2,...,24-nから出力
される"ハイ"レベル又は"ロー"レベルの出力信号との論
理積を演算して"ハイ"レベル又は"ロー"レベルの信号を
それぞれ発生する。
は、テストパターン発生器30から出力される"ハイ"レベ
ルの信号COM ENとORゲート24-1,24-2,...,24-nから出力
される"ハイ"レベル又は"ロー"レベルの出力信号との論
理積を演算して"ハイ"レベル又は"ロー"レベルの信号を
それぞれ発生する。
【００１３】Dフリップフロップ28-1,28-2,...,28-n
は、タイミング発生回路32から発生されるストローブ(s
trobe)信号の立上がりエッジに応じて、ANDゲート26-1,
26-2,...,26-nの出力信号をラッチして、それぞれ出力
信号OUT1,OUT2,...,OUTnとして出力する。即ち、ストロ
ーブ信号の立上がりエッジの時刻において半導体装置10
0の出力が期待値と一致している場合は、ストローブ信
号の立上がりエッジの前にデータの遷移があったと判断
され、ストローブ信号の立上がりエッジの時刻において
半導体装置100の出力が期待値と一致していない場合
は、データの遷移がなかったと判断される。
は、タイミング発生回路32から発生されるストローブ(s
trobe)信号の立上がりエッジに応じて、ANDゲート26-1,
26-2,...,26-nの出力信号をラッチして、それぞれ出力
信号OUT1,OUT2,...,OUTnとして出力する。即ち、ストロ
ーブ信号の立上がりエッジの時刻において半導体装置10
0の出力が期待値と一致している場合は、ストローブ信
号の立上がりエッジの前にデータの遷移があったと判断
され、ストローブ信号の立上がりエッジの時刻において
半導体装置100の出力が期待値と一致していない場合
は、データの遷移がなかったと判断される。
【００１４】
【発明が解決しようとする課題】ところが、従来のテス
タは、半導体装置をテストするときに特定ピンの出力デ
ータの遷移を検出するか、又は特定ピンのデータ出力速
度を検出することは可能であったが、半導体装置のデー
タ入出力ピンから出力されるデータ間のスキューを測定
することはできなかった。
タは、半導体装置をテストするときに特定ピンの出力デ
ータの遷移を検出するか、又は特定ピンのデータ出力速
度を検出することは可能であったが、半導体装置のデー
タ入出力ピンから出力されるデータ間のスキューを測定
することはできなかった。
【００１５】しかし、半導体装置の高速化の他、半導体
装置を採用したシステムの高速化に従って、半導体装置
のデータ入出力ピンから出力されるデータ間のスキュー
を減らすことが重要になっている。半導体装置の出力デ
ータ間のスキューが大きい場合は、半導体装置を採用す
るシステムが誤動作する場合もある。
装置を採用したシステムの高速化に従って、半導体装置
のデータ入出力ピンから出力されるデータ間のスキュー
を減らすことが重要になっている。半導体装置の出力デ
ータ間のスキューが大きい場合は、半導体装置を採用す
るシステムが誤動作する場合もある。
【００１６】つまり、従来のテスタは、ストローブ信号
の発生時点で出力データの遷移が発生したか否かを判断
するだけであり、異なる出力データ間の遷移時刻の差
（スキュー）は測定することができないという問題点が
あった。
の発生時点で出力データの遷移が発生したか否かを判断
するだけであり、異なる出力データ間の遷移時刻の差
（スキュー）は測定することができないという問題点が
あった。
【００１７】本発明の目的は、例えば、半導体装置の入
出力ピンから出力されるデータ間のデータスキューを測
定し得るテスタを提供することにある。
出力ピンから出力されるデータ間のデータスキューを測
定し得るテスタを提供することにある。
【００１８】
【課題を解決するための手段】このような目的を達成す
るため本発明に係るテスタは、データ入出力ピン及び制
御信号入力ピンを具備した半導体装置をテストするため
のテスタにおいて、前記データ入出力ピンから出力され
る所定数のデータの排他的論理和を演算する第１信号発
生手段と、前記データ入出力ピンから出力される所定数
のデータの非排他的論理和を演算する第２信号発生手段
と、前記第１信号発生手段の出力信号に応じてセットさ
れ、前記第２信号発生手段の出力信号に応じてリセット
される信号を発生する第３信号発生手段とを備えたこと
を特徴とする。
るため本発明に係るテスタは、データ入出力ピン及び制
御信号入力ピンを具備した半導体装置をテストするため
のテスタにおいて、前記データ入出力ピンから出力され
る所定数のデータの排他的論理和を演算する第１信号発
生手段と、前記データ入出力ピンから出力される所定数
のデータの非排他的論理和を演算する第２信号発生手段
と、前記第１信号発生手段の出力信号に応じてセットさ
れ、前記第２信号発生手段の出力信号に応じてリセット
される信号を発生する第３信号発生手段とを備えたこと
を特徴とする。
【００１９】本発明の他の側面に係るテスタは、半導体
装置の２以上の出力ピンから出力されるデータの排他的
論理和を演算する第１信号発生手段と、該出力ピンから
出力されるデータの非排他的論理和を演算する第２信号
発生手段と、前記第１信号発生手段の出力信号に応じて
出力信号の論理状態を反転し、前記第２信号発生手段の
出力信号に応じて該出力信号の論理状態を反転する第３
信号発生手段とを備えることを特徴とする。
装置の２以上の出力ピンから出力されるデータの排他的
論理和を演算する第１信号発生手段と、該出力ピンから
出力されるデータの非排他的論理和を演算する第２信号
発生手段と、前記第１信号発生手段の出力信号に応じて
出力信号の論理状態を反転し、前記第２信号発生手段の
出力信号に応じて該出力信号の論理状態を反転する第３
信号発生手段とを備えることを特徴とする。
【００２０】
【発明の実施の形態】以下、本発明の好適な実施の形態
に係るテスタを説明する。
に係るテスタを説明する。
【００２１】図１は、本発明の第１の実施の形態に係る
テスタの構成を示すブロック図である。この実施の形態
に係るテスタ300は、図５に示すテスタ200の構成にXOR
ゲート42-1,42-2,...,42-(n/2)、XNORゲート44-1,44-
2,...,44-(n/2)、及びSRフリップフロップ40-1,40-
2,...,40-(n/2)を追加した構成を有する。
テスタの構成を示すブロック図である。この実施の形態
に係るテスタ300は、図５に示すテスタ200の構成にXOR
ゲート42-1,42-2,...,42-(n/2)、XNORゲート44-1,44-
2,...,44-(n/2)、及びSRフリップフロップ40-1,40-
2,...,40-(n/2)を追加した構成を有する。
【００２２】即ち、図１に示すテスタは、半導体装置10
0の２つの入出力ピンから出力される出力データをそれ
ぞれ入力するXORゲート42-1,42-2,...,42-(n/2)と、XNO
Rゲート44-1,44-2,...,44-(n/2)と、XORゲート42-1,42-
2,...,42-(n/2)の出力信号が印加されるS（セット）入
力端子とXNORゲート44-1,44-2,...,44-(n/2)の出力信号
が印加されるR（リセット）入力端子とを有するSRフリ
ップフロップ40-1,40-2,...,40-(n/2)とを、図５に示す
テスタ200に追加しした構成を有する。
0の２つの入出力ピンから出力される出力データをそれ
ぞれ入力するXORゲート42-1,42-2,...,42-(n/2)と、XNO
Rゲート44-1,44-2,...,44-(n/2)と、XORゲート42-1,42-
2,...,42-(n/2)の出力信号が印加されるS（セット）入
力端子とXNORゲート44-1,44-2,...,44-(n/2)の出力信号
が印加されるR（リセット）入力端子とを有するSRフリ
ップフロップ40-1,40-2,...,40-(n/2)とを、図５に示す
テスタ200に追加しした構成を有する。
【００２３】図１に示すテスタによって半導体装置をテ
ストする動作は、図５に示す従来のテスタのテスト動作
と同様であるので、これに関する説明は省略する。
ストする動作は、図５に示す従来のテスタのテスト動作
と同様であるので、これに関する説明は省略する。
【００２４】ここでは、半導体装置のデータ入出力ピン
間のデータスキューを測定する方法に関して説明する。
間のデータスキューを測定する方法に関して説明する。
【００２５】まず、テスタ300は、制御信号入力ドライ
バを通じて半導体装置100に制御信号を入力する。これ
により、XORゲート42-1,42-2,...,42-nは、それぞれ２
つのデータ入出力ピンから出力されるデータを入力し
て、両者が一致してい場合は"ロー"レベルの信号を発生
し、両者が一致していない場合は"ハイ"レベルの信号を
発生する。XNORゲート44-1,44-2,...,44-nは、それぞれ
２つのデータ入出力ピンから出力されるデータを入力し
て、両者が一致していない場合は"ロー"レベルの信号を
発生し、両者が一致している場合は"ハイ"レベルの信号
を発生する。
バを通じて半導体装置100に制御信号を入力する。これ
により、XORゲート42-1,42-2,...,42-nは、それぞれ２
つのデータ入出力ピンから出力されるデータを入力し
て、両者が一致してい場合は"ロー"レベルの信号を発生
し、両者が一致していない場合は"ハイ"レベルの信号を
発生する。XNORゲート44-1,44-2,...,44-nは、それぞれ
２つのデータ入出力ピンから出力されるデータを入力し
て、両者が一致していない場合は"ロー"レベルの信号を
発生し、両者が一致している場合は"ハイ"レベルの信号
を発生する。
【００２６】SRフリップフロップ40-1,40-2,...,40-n
は、S（セット）入力端子に印加される信号が"ハイ"レ
ベルで、R（リセット）入力端子に印加される信号が"ロ
ー"レベルである場合に、"ハイ"レベルの信号を発生
し、S（セット）入力端子に印加される信号が"ロー"レ
ベルで、R（リセット）入力端子に印加される信号が"ハ
イ"レベルである場合に、"ロー"レベルの信号を発生す
る。そして、S入力端子とR入力端子に印加される信号が
共に"ロー"レベルであると以前の状態をそのまま維持
し、両者が共に"ハイ"レベルであると不定状態となる。
は、S（セット）入力端子に印加される信号が"ハイ"レ
ベルで、R（リセット）入力端子に印加される信号が"ロ
ー"レベルである場合に、"ハイ"レベルの信号を発生
し、S（セット）入力端子に印加される信号が"ロー"レ
ベルで、R（リセット）入力端子に印加される信号が"ハ
イ"レベルである場合に、"ロー"レベルの信号を発生す
る。そして、S入力端子とR入力端子に印加される信号が
共に"ロー"レベルであると以前の状態をそのまま維持
し、両者が共に"ハイ"レベルであると不定状態となる。
【００２７】図２Ａ〜図２Ｄは、図１に示すテスタの動
作を説明するための動作タイミング図である。
作を説明するための動作タイミング図である。
【００２８】図２Ａは、半導体装置100の２個のデータ
入出力ピンから出力されるデータA,Bが共に"ハイ"レベ
ルから"ロー"レベルに遷移する場合の動作を説明する動
作タイミング図である。データAが時刻t1に"ハイ"レベ
ルから"ロー"レベルに遷移し、データBがその所定時間
後の時刻t2に"ハイ"レベルから"ロー"レベルに遷移する
と、時刻t1までは２個のデータが共に"ハイ"レベルであ
るので、XORゲートの出力信号Cは"ロー"レベルであり、
XNORゲートの出力信号Dは"ハイ"レベルである。従っ
て、SRフリップフロップの出力信号Eは"ロー"レベルで
ある。
入出力ピンから出力されるデータA,Bが共に"ハイ"レベ
ルから"ロー"レベルに遷移する場合の動作を説明する動
作タイミング図である。データAが時刻t1に"ハイ"レベ
ルから"ロー"レベルに遷移し、データBがその所定時間
後の時刻t2に"ハイ"レベルから"ロー"レベルに遷移する
と、時刻t1までは２個のデータが共に"ハイ"レベルであ
るので、XORゲートの出力信号Cは"ロー"レベルであり、
XNORゲートの出力信号Dは"ハイ"レベルである。従っ
て、SRフリップフロップの出力信号Eは"ロー"レベルで
ある。
【００２９】そして、時刻t1からt2までの期間は、２個
のデータがそれぞれ"ロー"レベル、"ハイ"レベルである
ので、XONRゲートの２個の出力信号Cは"ハイ"レベルに
遷移し、XNORゲートの出力信号Dは"ロー"レベルに遷移
する。従って、SRフリップフロップの出力信号Eは"ハ
イ"レベルとなる。
のデータがそれぞれ"ロー"レベル、"ハイ"レベルである
ので、XONRゲートの２個の出力信号Cは"ハイ"レベルに
遷移し、XNORゲートの出力信号Dは"ロー"レベルに遷移
する。従って、SRフリップフロップの出力信号Eは"ハ
イ"レベルとなる。
【００３０】そして、時刻t2の以後は、２個のデータが
共に"ロー"レベルに遷移するのでXORゲートの出力信号C
は"ロー"レベルに遷移し、XNORゲートの出力信号Dは"ハ
イ"レベルに遷移する。従って、SRフリップフロップの
出力信号Eは"ロー"レベルに遷移する。
共に"ロー"レベルに遷移するのでXORゲートの出力信号C
は"ロー"レベルに遷移し、XNORゲートの出力信号Dは"ハ
イ"レベルに遷移する。従って、SRフリップフロップの
出力信号Eは"ロー"レベルに遷移する。
【００３１】図２Ｂは、半導体装置100の２個のデータ
入出力ピンから出力されるデータが共に"ロー"レベルか
ら"ハイ"レベルに遷移する場合の動作を説明するための
動作タイミング図である。データAが時刻t1に"ロー"レ
ベルから"ハイ"レベルに遷移し、データBがその所定時
間後の時刻t2に"ロー"レベルから"ハイ"レベルに遷移す
ると、時刻t1までは２個のデータが共に"ロー"レベルで
あるので、XORゲートの出力信号Cは"ロー"レベルであ
り、XNORゲートの出力信号Dは"ハイ"レベルである。従
って、SRフリップフロップの出力信号Eは"ロー"レベル
である。
入出力ピンから出力されるデータが共に"ロー"レベルか
ら"ハイ"レベルに遷移する場合の動作を説明するための
動作タイミング図である。データAが時刻t1に"ロー"レ
ベルから"ハイ"レベルに遷移し、データBがその所定時
間後の時刻t2に"ロー"レベルから"ハイ"レベルに遷移す
ると、時刻t1までは２個のデータが共に"ロー"レベルで
あるので、XORゲートの出力信号Cは"ロー"レベルであ
り、XNORゲートの出力信号Dは"ハイ"レベルである。従
って、SRフリップフロップの出力信号Eは"ロー"レベル
である。
【００３２】そして、時刻t1からt2までの期間は、デー
タAが"ハイ"レベルで、データBが"ロー"レベルであるの
で、XORゲートの出力信号Cは"ハイ"レベルに遷移し、XN
ORゲートの出力信号Dは"ロー"レベルに遷移する。従っ
て、SRフリップフロップの出力信号Ｅは"ハイ"レベルと
なる。
タAが"ハイ"レベルで、データBが"ロー"レベルであるの
で、XORゲートの出力信号Cは"ハイ"レベルに遷移し、XN
ORゲートの出力信号Dは"ロー"レベルに遷移する。従っ
て、SRフリップフロップの出力信号Ｅは"ハイ"レベルと
なる。
【００３３】そして、時刻t2の以後にデータが共に"ハ
イ"レベルに遷移するので、XORゲートの出力信号Cは"ロ
ー"レベルに遷移し、XNORゲートの出力信号Ｄは"ハイ"
レベルに遷移する。従って、SRフリップフロップの出力
信号Eは"ロー"レベルになる。
イ"レベルに遷移するので、XORゲートの出力信号Cは"ロ
ー"レベルに遷移し、XNORゲートの出力信号Ｄは"ハイ"
レベルに遷移する。従って、SRフリップフロップの出力
信号Eは"ロー"レベルになる。
【００３４】即ち、図２Ａ及び図２Ｂに示したように、
２個の出力データが共に同一の状態に遷移する場合は、
SRフリップフロップの出力信号Ｅがイネーブルされる時
刻からディスエーブルされる時刻までの時間を測定する
ことによって２個の出力データのスキューを測定するこ
とができる。 図２Ｃは、半導体装置100の２個のデー
タ入出力ピンから出力されるデータの１つは"ハイ"レベ
ルから"ロー"レベルに遷移し、他の１つは"ロー"レベル
から"ハイ"レベルに遷移する場合の動作を説明するため
の動作タイミング図である。
２個の出力データが共に同一の状態に遷移する場合は、
SRフリップフロップの出力信号Ｅがイネーブルされる時
刻からディスエーブルされる時刻までの時間を測定する
ことによって２個の出力データのスキューを測定するこ
とができる。 図２Ｃは、半導体装置100の２個のデー
タ入出力ピンから出力されるデータの１つは"ハイ"レベ
ルから"ロー"レベルに遷移し、他の１つは"ロー"レベル
から"ハイ"レベルに遷移する場合の動作を説明するため
の動作タイミング図である。
【００３５】データAが時刻t1に"ハイ"レベルから"ロ
ー"レベルに遷移し、データBがその所定時間後の時刻t2
に"ロー"レベルから"ハイ"レベルに遷移すると、時刻t1
まではデータAが"ハイ"レベルで、データBが"ロー"レベ
ルであるので、XORゲートの出力信号Cは"ハイ"レベルで
あり、XNORゲートの出力信号Dは"ロー"レベルである。
従って、SRフリップフロップの出力信号Eは"ハイ"レベ
ルである。
ー"レベルに遷移し、データBがその所定時間後の時刻t2
に"ロー"レベルから"ハイ"レベルに遷移すると、時刻t1
まではデータAが"ハイ"レベルで、データBが"ロー"レベ
ルであるので、XORゲートの出力信号Cは"ハイ"レベルで
あり、XNORゲートの出力信号Dは"ロー"レベルである。
従って、SRフリップフロップの出力信号Eは"ハイ"レベ
ルである。
【００３６】そして、時刻t1〜t2までは、データが共
に"ロー"レベルであるので、XORゲートの出力信号Cは"
ロー"レベルになり、XNORゲートの出力信号Dは"ハイ"レ
ベルになる。従って、SRフリップフロップの出力信号E
は"ロー"レベルになる。そして、時刻t2の以後にデータ
Aが"ロー"レベルで、データ"B"が"ハイ"レベルに遷移す
るので、XORゲートの出力信号Cは"ハイ"レベルとなり、
XNORゲートの出力信号Dは"ロー"レベルとなる。従っ
て、SRフリップフロップの出力信号Eは"ハイ"レベルと
なる。
に"ロー"レベルであるので、XORゲートの出力信号Cは"
ロー"レベルになり、XNORゲートの出力信号Dは"ハイ"レ
ベルになる。従って、SRフリップフロップの出力信号E
は"ロー"レベルになる。そして、時刻t2の以後にデータ
Aが"ロー"レベルで、データ"B"が"ハイ"レベルに遷移す
るので、XORゲートの出力信号Cは"ハイ"レベルとなり、
XNORゲートの出力信号Dは"ロー"レベルとなる。従っ
て、SRフリップフロップの出力信号Eは"ハイ"レベルと
なる。
【００３７】図２Dは、半導体装置100の２個のデータ入
出力ピンから出力されるデータの１つは"ロー"レベルか
ら"ハイ"レベルに遷移し、他の１つは"ハイ"レベルか
ら"ロー"レベルに遷移する場合の動作を説明するための
動作タイミング図である。
出力ピンから出力されるデータの１つは"ロー"レベルか
ら"ハイ"レベルに遷移し、他の１つは"ハイ"レベルか
ら"ロー"レベルに遷移する場合の動作を説明するための
動作タイミング図である。
【００３８】時刻t1までは、データAが"ロー"レベル
で、データBが"ハイ"レベルであるので、XORゲートの出
力信号Cは"ハイ"レベルになり、XNORゲートの出力信号D
は"ロー"レベルとなる。従って、SRフリップフロップの
出力信号Eはハイ"レベルとなる。
で、データBが"ハイ"レベルであるので、XORゲートの出
力信号Cは"ハイ"レベルになり、XNORゲートの出力信号D
は"ロー"レベルとなる。従って、SRフリップフロップの
出力信号Eはハイ"レベルとなる。
【００３９】そして、時刻t1からt2までは、データが"
ハイ"レベルであるのでXORゲートの出力信号Cは"ロー"
レベルになり、XONRゲートの出力信号Dは"ハイ"レベル
となる。従って、SRフリップフロップの出力信号Eは"ロ
ー"レベルとなる。
ハイ"レベルであるのでXORゲートの出力信号Cは"ロー"
レベルになり、XONRゲートの出力信号Dは"ハイ"レベル
となる。従って、SRフリップフロップの出力信号Eは"ロ
ー"レベルとなる。
【００４０】そして、時刻t2の以後は、データAが"ハ
イ"レベルで、データ(B)が"ロー"レベルであるので、XO
Rゲートの出力信号Eは"ハイ"レベルとなり、XNORゲート
の出力信号は"ロー"レベルとなる。従って、SRフリップ
フロップの出力信号Eは"ハイ"レベルとなる。
イ"レベルで、データ(B)が"ロー"レベルであるので、XO
Rゲートの出力信号Eは"ハイ"レベルとなり、XNORゲート
の出力信号は"ロー"レベルとなる。従って、SRフリップ
フロップの出力信号Eは"ハイ"レベルとなる。
【００４１】即ち、図２Ｃ及び図２Ｄに示したように、
２個の出力データが互いに異なった状態に遷移する場合
は、SRフリップフロップの出力信号Eがディスエーブル
される時刻からイネーブルされる時刻までの時間を測定
することにより２個の出力データのスキューを測定する
ことができる。
２個の出力データが互いに異なった状態に遷移する場合
は、SRフリップフロップの出力信号Eがディスエーブル
される時刻からイネーブルされる時刻までの時間を測定
することにより２個の出力データのスキューを測定する
ことができる。
【００４２】上述のように、半導体装置の２個の入出力
ピンから出力されるデータ間のスキューを測定するため
に、該２個の入出力ピンから出力されるデータの排他的
論理和を演算し、その出力信号をSRフリップフロップの
S入力端子に印加し、また、該２個の入出力ピンから出
力されるデータの排他的論理和の反転を演算し、その出
力信号を該SRフリップフロップのR入力端子に印加し
て、該SRフリップフロップから出力されるデータがイネ
ーブルされる時刻からディスエーブルされる時刻までの
時間を測定することにより、データスキューを測定する
ことができる。このテスタ300は、この時間を測定する
ための測定装置を含む。
ピンから出力されるデータ間のスキューを測定するため
に、該２個の入出力ピンから出力されるデータの排他的
論理和を演算し、その出力信号をSRフリップフロップの
S入力端子に印加し、また、該２個の入出力ピンから出
力されるデータの排他的論理和の反転を演算し、その出
力信号を該SRフリップフロップのR入力端子に印加し
て、該SRフリップフロップから出力されるデータがイネ
ーブルされる時刻からディスエーブルされる時刻までの
時間を測定することにより、データスキューを測定する
ことができる。このテスタ300は、この時間を測定する
ための測定装置を含む。
【００４３】図３は、本発明の第２の実施の形態に係る
テスタの構成を示すブロック図である。この実施の形態
に係るテスタは、図５に示すテスタ200に対して、半導
体装置100の入出力ピンから出力される３つの出力デー
タをそれぞれ入力するXNORゲート42-1,42-2,...,42-(n/
3)と、XNORゲート44-1,44-2,...,44-(n/3)と、XORゲー
ト42-1,42-2,...,42-(n/3)の出力信号がそれぞれ印加さ
れるS（セット）入力端子とXNORゲート44-1,44-2,...,4
4-(n/3)の出力信号がそれぞれ印加されるR（リセット）
入力端子とを有するSRフリップフロップ40-1,40-2,..,4
0-(n/3)とを追加した構成を有する。
テスタの構成を示すブロック図である。この実施の形態
に係るテスタは、図５に示すテスタ200に対して、半導
体装置100の入出力ピンから出力される３つの出力デー
タをそれぞれ入力するXNORゲート42-1,42-2,...,42-(n/
3)と、XNORゲート44-1,44-2,...,44-(n/3)と、XORゲー
ト42-1,42-2,...,42-(n/3)の出力信号がそれぞれ印加さ
れるS（セット）入力端子とXNORゲート44-1,44-2,...,4
4-(n/3)の出力信号がそれぞれ印加されるR（リセット）
入力端子とを有するSRフリップフロップ40-1,40-2,..,4
0-(n/3)とを追加した構成を有する。
【００４４】図３に示すテスタ400の半導体装置のテス
ト動作は図１に示す半導体装置のテスト動作と同一であ
る。
ト動作は図１に示す半導体装置のテスト動作と同一であ
る。
【００４５】但し、図３に示すテスタ400は、半導体装
置100の３個のデータ入出力ピンから出力されるデータ
間のスキューを測定するために、XORゲート42-1,42-
2,...,42-n及びXNORゲート44-1,44-2,...,44-nに対し
て、それぞれ３個のデータ入出力ピンから出力されるデ
ータが印加されるように構成したことが図１に示したテ
スタ300の構成と異なる。 図４Ａ〜図４Ｄは、図３に
示すテスタの動作を説明するための動作タイミング図で
ある。
置100の３個のデータ入出力ピンから出力されるデータ
間のスキューを測定するために、XORゲート42-1,42-
2,...,42-n及びXNORゲート44-1,44-2,...,44-nに対し
て、それぞれ３個のデータ入出力ピンから出力されるデ
ータが印加されるように構成したことが図１に示したテ
スタ300の構成と異なる。 図４Ａ〜図４Ｄは、図３に
示すテスタの動作を説明するための動作タイミング図で
ある。
【００４６】図４Ａは、３個のデータの全てが"ハイ"レ
ベルから"ロー"レベルに遷移する場合の動作を説明する
ための動作タイミング図である。時刻t1までは、データ
X,Y,Zの全てが"ハイ"レベルであるので、XORゲートの出
力信号Cは"ハイ"レベルになり、XNORゲートの出力信号D
は"ロー"レベルになる。従って、SRフリップフロップの
出力信号Fは"ハイ"レベルとなる。
ベルから"ロー"レベルに遷移する場合の動作を説明する
ための動作タイミング図である。時刻t1までは、データ
X,Y,Zの全てが"ハイ"レベルであるので、XORゲートの出
力信号Cは"ハイ"レベルになり、XNORゲートの出力信号D
は"ロー"レベルになる。従って、SRフリップフロップの
出力信号Fは"ハイ"レベルとなる。
【００４７】そして、時刻t1から時刻t2までは、データ
Xが"ロー"レベルで、データB,Cが"ハイ"レベルであるの
で、XORゲートの出力信号Cは"ロー"レベルになり、XNOR
ゲートの出力信号Dは"ハイ"レベルになる。従って、SR
フリップフロップの出力信号Fは"ロー"レベルになる。
Xが"ロー"レベルで、データB,Cが"ハイ"レベルであるの
で、XORゲートの出力信号Cは"ロー"レベルになり、XNOR
ゲートの出力信号Dは"ハイ"レベルになる。従って、SR
フリップフロップの出力信号Fは"ロー"レベルになる。
【００４８】そして、時刻t2から時刻t3までは、データ
X,Yが"ロー"レベルで、データZが"ハイ"レベルであるの
で、XORゲートの出力信号Cは"ハイ"レベルになり、XNOR
ゲートの出力信号Dは"ロー"レベルになる。従って、SR
フリップフロップの出力信号Fは"ハイ"レベルになる。
X,Yが"ロー"レベルで、データZが"ハイ"レベルであるの
で、XORゲートの出力信号Cは"ハイ"レベルになり、XNOR
ゲートの出力信号Dは"ロー"レベルになる。従って、SR
フリップフロップの出力信号Fは"ハイ"レベルになる。
【００４９】そして、時刻t3の以後は、データX,Y,Zの
全てが"ロー"レベルであるので、XORゲートの出力信号C
は"ロー"レベルになり、XNORゲートの出力信号Dは"ハ
イ"レベルになる。従って、SRフリップフロップの出力
信号Fは"ロー"レベルになる。
全てが"ロー"レベルであるので、XORゲートの出力信号C
は"ロー"レベルになり、XNORゲートの出力信号Dは"ハ
イ"レベルになる。従って、SRフリップフロップの出力
信号Fは"ロー"レベルになる。
【００５０】即ち、３個のデータ入出力ピン間のデータ
スキューを測定する場合は、テスタ300では、時刻t1か
ら時刻t2までの時間と時刻t2から時刻t3までの時間とを
例えば内蔵の測定装置によって測定すればよい。
スキューを測定する場合は、テスタ300では、時刻t1か
ら時刻t2までの時間と時刻t2から時刻t3までの時間とを
例えば内蔵の測定装置によって測定すればよい。
【００５１】図４Ｂは、３個のデータの全てが"ロー"レ
ベルから"ハイ"レベルに遷移する場合の動作を説明する
ための動作タイミング図である。時刻t1までは、データ
X,Y,Zの全てが"ロー"レベルであるので、XORゲートの出
力信号Cは"ロー"レベルになり、XNORゲートの出力信号D
は"ハイ"レベルになる。従って、SRフリップフロップの
出力信号Fは"ロー"レベルになる。
ベルから"ハイ"レベルに遷移する場合の動作を説明する
ための動作タイミング図である。時刻t1までは、データ
X,Y,Zの全てが"ロー"レベルであるので、XORゲートの出
力信号Cは"ロー"レベルになり、XNORゲートの出力信号D
は"ハイ"レベルになる。従って、SRフリップフロップの
出力信号Fは"ロー"レベルになる。
【００５２】そして、時刻t1から時刻t2までは、データ
Xが"ハイ"レベルで、データB,Cが"ロー"レベルであるの
で、XORゲートの出力信号Cは"ハイ"レベルになり、XNOR
ゲートの出力信号Dは"ロー"レベルになる。従って、SR
フリップフロップの出力信号Fは"ハイ"レベルになる。
Xが"ハイ"レベルで、データB,Cが"ロー"レベルであるの
で、XORゲートの出力信号Cは"ハイ"レベルになり、XNOR
ゲートの出力信号Dは"ロー"レベルになる。従って、SR
フリップフロップの出力信号Fは"ハイ"レベルになる。
【００５３】そして、時刻t2から時刻t3までは、データ
X,Yが"ハイ"レベルになり、データZは"ロー"レベルであ
るので、XORゲートの出力信号Cは"ロー"レベルになり、
XNORゲートの出力信号Dは"ハイ"レベルになる。従っ
て、SRフリップフロップの出力信号Fは"ロー"レベルに
なる。
X,Yが"ハイ"レベルになり、データZは"ロー"レベルであ
るので、XORゲートの出力信号Cは"ロー"レベルになり、
XNORゲートの出力信号Dは"ハイ"レベルになる。従っ
て、SRフリップフロップの出力信号Fは"ロー"レベルに
なる。
【００５４】そして、時刻t3の以後は、データX,Y,Zの
全てが"ハイ"レベルであるので、XORゲートの出力信号C
は"ハイ"レベルになり、XNORゲートの出力信号Dは"ロ
ー"レベルになる。従って、SRフリップフロップの出力
信号Fは"ハイ"レベルになる。即ち、図４Ｂのように、
半導体装置100の３個のデータ入出力ピン間のデータス
キューを測定する場合は、テスタによって、時刻t1から
時刻t2までの時間と時刻t2から時刻t3までの時間、又
は、時刻t1から時刻t3までの時間を例えば内蔵の測定装
置によって測定すればよい。
全てが"ハイ"レベルであるので、XORゲートの出力信号C
は"ハイ"レベルになり、XNORゲートの出力信号Dは"ロ
ー"レベルになる。従って、SRフリップフロップの出力
信号Fは"ハイ"レベルになる。即ち、図４Ｂのように、
半導体装置100の３個のデータ入出力ピン間のデータス
キューを測定する場合は、テスタによって、時刻t1から
時刻t2までの時間と時刻t2から時刻t3までの時間、又
は、時刻t1から時刻t3までの時間を例えば内蔵の測定装
置によって測定すればよい。
【００５５】図４Ｃは、データXが"ロー"レベルから"ハ
イ"レベルに遷移し、データYが"ハイ"レベルから"ロー"
レベルに遷移し、データZが"ロー"レベルから"ハイ"レ
ベルに遷移する場合の動作を説明するための動作タイミ
ング図である。
イ"レベルに遷移し、データYが"ハイ"レベルから"ロー"
レベルに遷移し、データZが"ロー"レベルから"ハイ"レ
ベルに遷移する場合の動作を説明するための動作タイミ
ング図である。
【００５６】時刻t1までは、データX,Y,Zがそれぞれ"ロ
ー"レベル、"ハイ"レベル、"ロー"レベルであるので、X
ORゲートの出力信号Cは"ハイ"レベルであり、XNORゲー
トの出力信号Dは"ロー"レベルである。従って、SRフリ
ップフロップの出力信号Fは"ハイ"レベルである。
ー"レベル、"ハイ"レベル、"ロー"レベルであるので、X
ORゲートの出力信号Cは"ハイ"レベルであり、XNORゲー
トの出力信号Dは"ロー"レベルである。従って、SRフリ
ップフロップの出力信号Fは"ハイ"レベルである。
【００５７】そして、時刻t1から時点t2までは、データ
X,Y,Zがそれぞれ"ハイ"レベル、"ハイ"レベル、"ロー"
レベルであるので、XORゲートの出力信号Cは"ロー"レベ
ルになり、XNORゲートの出力信号Dは"ハイ"レベルにな
る。従って、SRフリップフロップの出力信号Fは"ロー"
レベルになる。
X,Y,Zがそれぞれ"ハイ"レベル、"ハイ"レベル、"ロー"
レベルであるので、XORゲートの出力信号Cは"ロー"レベ
ルになり、XNORゲートの出力信号Dは"ハイ"レベルにな
る。従って、SRフリップフロップの出力信号Fは"ロー"
レベルになる。
【００５８】そして、時刻t2から時刻t3までは、データ
X,Y,Zがそれぞれ"ハイ"レベル、"ロー"レベル、"ロー"
レベルであるので、XORゲートの出力信号Cは"ハイ"レベ
ルになり、XNORゲートの出力信号Dは"ロー"レベルにな
る。従って、SRフリップフロップの出力信号Fは"ハイ"
レベルになる。
X,Y,Zがそれぞれ"ハイ"レベル、"ロー"レベル、"ロー"
レベルであるので、XORゲートの出力信号Cは"ハイ"レベ
ルになり、XNORゲートの出力信号Dは"ロー"レベルにな
る。従って、SRフリップフロップの出力信号Fは"ハイ"
レベルになる。
【００５９】そして、時刻t3の以後は、データX,Y,Zが"
ハイ"レベル、"ロー"レベル、"ハイ"レベルであるの
で、XORゲートの出力信号Cは"ロー"レベルになり、XNOR
ゲートの出力信号Dは"ハイ"レベルになる。従って、SR
フリップフロップの出力信号Fは"ロー"レベルになる。
ハイ"レベル、"ロー"レベル、"ハイ"レベルであるの
で、XORゲートの出力信号Cは"ロー"レベルになり、XNOR
ゲートの出力信号Dは"ハイ"レベルになる。従って、SR
フリップフロップの出力信号Fは"ロー"レベルになる。
【００６０】図４Ｄは、データXが"ロー"レベルから"ハ
イ"レベルに遷移し、データYが"ロー"レベルから"ハイ"
レベルに遷移し、データZが"ハイ"レベルから"ロー"レ
ベルに遷移する場合の動作タイミング図である。即ち、
図４Ｄの場合は、図４Ｃの場合と同一の出力信号Fが生
成される。
イ"レベルに遷移し、データYが"ロー"レベルから"ハイ"
レベルに遷移し、データZが"ハイ"レベルから"ロー"レ
ベルに遷移する場合の動作タイミング図である。即ち、
図４Ｄの場合は、図４Ｃの場合と同一の出力信号Fが生
成される。
【００６１】上述の第１及び第２の実施の形態では、２
個のデータ入出力ピン間のデータスキューと３つのデー
タ入出力ピン間のデータスキューを測定する方法に対し
説明したが、この方法は、４個以上のデータ入出力ピン
間のデータスキューを測定する方法にも拡張することが
できる。
個のデータ入出力ピン間のデータスキューと３つのデー
タ入出力ピン間のデータスキューを測定する方法に対し
説明したが、この方法は、４個以上のデータ入出力ピン
間のデータスキューを測定する方法にも拡張することが
できる。
【００６２】本発明は、上記の実施の形態に限定され
ず、本発明の技術的思想の範囲内で様々な変形や改良を
なすことができ、そのような実施の形態も本発明の技術
的範囲に含まれる。
ず、本発明の技術的思想の範囲内で様々な変形や改良を
なすことができ、そのような実施の形態も本発明の技術
的範囲に含まれる。
【００６３】
【発明の効果】本発明に係るテスタによれば、例えば、
半導体装置のデータ出力ピン間、或いは、データ入出力
ピン間のデータスキューを測定することができる。従っ
て、結果として、本発明に係るテスタでテストされた半
導体装置を採用するシステムの性能を向上させることが
できる。
半導体装置のデータ出力ピン間、或いは、データ入出力
ピン間のデータスキューを測定することができる。従っ
て、結果として、本発明に係るテスタでテストされた半
導体装置を採用するシステムの性能を向上させることが
できる。
【図１】本発明の第１の実施の形態に係る半導体装置の
テスタの構成を示すブロック図である。
テスタの構成を示すブロック図である。
【図２Ａ】図１に示すテスタによる半導体装置の出力デ
ータ間のスキュー測定方法を説明するための動作タイミ
ング図である。
ータ間のスキュー測定方法を説明するための動作タイミ
ング図である。
【図２Ｂ】図１に示すテスタによる半導体装置の出力デ
ータ間のスキュー測定方法を説明するための動作タイミ
ング図である。
ータ間のスキュー測定方法を説明するための動作タイミ
ング図である。
【図２Ｃ】図１に示すテスタによる半導体装置の出力デ
ータ間のスキュー測定方法を説明するための動作タイミ
ング図である。
ータ間のスキュー測定方法を説明するための動作タイミ
ング図である。
【図２Ｄ】図１に示すテスタによる半導体装置の出力デ
ータ間のスキュー測定方法を説明するための動作タイミ
ング図である。
ータ間のスキュー測定方法を説明するための動作タイミ
ング図である。
【図３】本発明の第２の実施の形態に係る半導体装置の
テスタの構成を示すブロック図である。
テスタの構成を示すブロック図である。
【図４Ａ】図３に示すテスタによる半導体装置の出力デ
ータ間のスキュー測定方法を説明するための動作タイミ
ング図である。
ータ間のスキュー測定方法を説明するための動作タイミ
ング図である。
【図４Ｂ】図３に示すテスタによる半導体装置の出力デ
ータ間のスキュー測定方法を説明するための動作タイミ
ング図である。
ータ間のスキュー測定方法を説明するための動作タイミ
ング図である。
【図４Ｃ】図３に示すテスタによる半導体装置の出力デ
ータ間のスキュー測定方法を説明するための動作タイミ
ング図である。
ータ間のスキュー測定方法を説明するための動作タイミ
ング図である。
【図４Ｄ】図３に示すテスタによる半導体装置の出力デ
ータ間のスキュー測定方法を説明するための動作タイミ
ング図である。
ータ間のスキュー測定方法を説明するための動作タイミ
ング図である。
【図５】従来の半導体装置のテスタの構成を示すブロッ
ク図である。
ク図である。
Claims (18)
- 【請求項１】 データ入出力ピン及び制御信号入力ピン
を備えた半導体装置をテストするためのテスタにおい
て、 前記データ入出力ピンから出力される２個のデータの状
態が同一である場合は第１状態の信号を発生し、該２個
のデータの状態が互いに異なる場合は第２状態の信号を
発生する第１信号発生手段と、 前記データ入出力ピンから出力される２個のデータの状
態が互いに異なる場合は第１状態の信号を発生し、該２
個のデータの状態が同一である場合は第１状態の信号を
発生する第２信号発生手段と、 前記第１信号発生手段の出力信号に応じてセットされ、
前記第２信号発生手段の出力信号に応じてリセットされ
る信号を発生する第３信号発生手段と、 を備えることを特徴とするテスタ。 - 【請求項２】 前記第１信号発生手段は、排他的論理和
ゲートを含むことを特徴とする請求項１に記載のテス
タ。 - 【請求項３】 前記第２信号発生手段は、非排他的論理
和ゲートを含むことを特徴とする請求項１に記載のテス
タ。 - 【請求項４】 前記第３信号発生手段は、フリップフロ
ップを含むことを特徴とする請求項１に記載のテスタ。 - 【請求項５】 前記フリップフロップの出力信号がイネ
ーブルされる時刻とディスエーブルされる時刻との時間
間隔を測定する測定手段を更に備えることを特徴とする
請求項４に記載のテスタ。 - 【請求項６】 前記フリップフロップは、SRフリップフ
ロップであることを特徴とする請求項４に記載のテス
タ。 - 【請求項７】 データ入出力ピン及び制御信号入力ピン
を具備した半導体装置をテストするためのテスタにおい
て、 前記データ入出力ピンから出力される３個のデータの排
他的論理和を演算する第１信号発生手段と、 前記データ入出力ピンから出力される３個のデータの排
他的論理和を演算する第２信号発生手段と、 前記第１信号発生手段の出力信号に応じてセットされ、
前記第２信号発生手段の出力信号に応じてリセットされ
る信号を発生する第３信号発生手段と、 を備えることを特徴とするテスタ。 - 【請求項８】 前記第１信号発生手段は、排他的論理和
ゲートを含むことを特徴とする請求項７に記載のテス
タ。 - 【請求項９】 前記第２信号発生手段は、非排他的論理
和ゲートを含むことを特徴とする請求項７に記載のテス
タ。 - 【請求項１０】 前記第３信号発生手段は、フリップフ
ロップを含むことを特徴とする請求項７に記載のテス
タ。 - 【請求項１１】 前記フリップフロップは、SRフリップ
フロップであることを特徴とする請求項１０に記載のテ
スタ。 - 【請求項１２】 前記フリップフロップの出力信号がイ
ネーブルされる時刻とディスエーブルされる時刻との時
間間隔を測定する測定手段を更に備えることを特徴とす
る請求項１０に記載のテスタ。 - 【請求項１３】 データ入出力ピン及び制御信号入力ピ
ンを具備した半導体装置をテストするためのテスタにお
いて、 前記データ入出力ピンから出力される所定数のデータの
排他的論理和を演算する第１信号発生手段と、 前記データ入出力ピンから出力される所定数のデータの
非排他的論理和を演算する第２信号発生手段と、 前記第１信号発生手段の出力信号に応じてセットされ、
前記第２信号発生手段の出力信号に応じてリセットされ
る信号を発生する第３信号発生手段と、 を備えたことを特徴とするテスタ。 - 【請求項１４】 前記第１信号発生手段は、排他的論理
和ゲートを含むことを特徴とする請求項１３に記載のテ
スタ。 - 【請求項１５】 前記第２信号発生手段は、非排他的論
理和ゲートを含むことを特徴とする請求項１３に記載の
テスタ。 - 【請求項１６】 前記第３信号発生手段は、フリップフ
ロップを含むことを特徴とする請求項１３に記載のテス
タ。 - 【請求項１７】 前記フリップフロップは、SRフリップ
フロップであることを特徴とする請求項１６に記載のテ
スタ。 - 【請求項１８】 前記フリップフロップの出力信号がイ
ネーブルされる時刻とディスエーブルされる時刻との時
間間隔を測定する測定手段を更に備えることを特徴とす
る請求項１６に記載のテスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR98-53644 | 1998-12-08 | ||
| KR1019980053644A KR100305678B1 (ko) | 1998-12-08 | 1998-12-08 | 반도체장치의테스터 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000171528A true JP2000171528A (ja) | 2000-06-23 |
| JP4499211B2 JP4499211B2 (ja) | 2010-07-07 |
Family
ID=19561799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20198799A Expired - Fee Related JP4499211B2 (ja) | 1998-12-08 | 1999-07-15 | テスタ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6587976B1 (ja) |
| JP (1) | JP4499211B2 (ja) |
| KR (1) | KR100305678B1 (ja) |
| TW (1) | TW565699B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6662126B2 (en) * | 2001-08-14 | 2003-12-09 | Sun Microsystems, Inc. | Measuring skew using on-chip sampling |
| JP2003156543A (ja) * | 2001-11-20 | 2003-05-30 | Advantest Corp | 半導体試験装置 |
| JP4133172B2 (ja) * | 2002-09-27 | 2008-08-13 | シャープ株式会社 | 論理回路テスト装置 |
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| JPH09166650A (ja) * | 1995-12-18 | 1997-06-24 | Hitachi Ltd | 信号間スキュー診断方法および半導体集積回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US5991890A (en) * | 1998-04-16 | 1999-11-23 | Lsi Logic Corporation | Device and method for characterizing signal skew |
-
1998
- 1998-12-08 KR KR1019980053644A patent/KR100305678B1/ko not_active IP Right Cessation
-
1999
- 1999-07-15 JP JP20198799A patent/JP4499211B2/ja not_active Expired - Fee Related
- 1999-11-22 TW TW088120354A patent/TW565699B/zh not_active IP Right Cessation
- 1999-12-03 US US09/454,339 patent/US6587976B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP4499211B2 (ja) | 2010-07-07 |
| KR100305678B1 (ko) | 2001-11-30 |
| US6587976B1 (en) | 2003-07-01 |
| TW565699B (en) | 2003-12-11 |
| KR20000038589A (ko) | 2000-07-05 |
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Legal Events
| Date | Code | Title | Description |
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| A621 | Written request for application examination |
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|
| RD03 | Notification of appointment of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
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|
| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
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|
| A601 | Written request for extension of time |
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|
| A602 | Written permission of extension of time |
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|
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|
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|
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|
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130423 Year of fee payment: 3 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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