JP4133172B2 - 論理回路テスト装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、被テスト論理回路の入力端子より少ない出力端子からテスト用の入力信号を発生し、また被テスト論理回路の出力端子より少ない出力端子から期待出力信号を発生することにより被テスト論理回路をテストする論理回路テスト装置に関する。
【０００２】
【従来の技術】
被テスト論理回路（Ｃｉｒｃｕｉｔ Ｕｎｄｅｒ Ｔｅｓｔ。以下ＣＵＴともいう）をテストするためには、目的とする動作をさせるために所定の論理信号の集合により構成される入力信号（以下入力テストパターンともいう）を論理回路テスト装置（以下テスタともいう）から、ＣＵＴの入力端子に入力する。ＣＵＴは入力された入力テストパターンにより所定の動作を行い、出力端子から動作結果としての出力信号を出力する。このＣＵＴの出力信号をＣＵＴが正常な場合に出力される期待出力信号（以下出力テストパターンともいう）と比較することによりＣＵＴが正常に動作しているか否かの判定を行う。
【０００３】
このようにＣＵＴのテストを行うテスタにおいては、入力テストパターンをＣＵＴの入力端子へ出力する端子数及びＣＵＴの出力信号を出力テストパターンと比較するためにＣＵＴの出力信号を入力する端子数は、それぞれＣＵＴの入力端子数及び出力端子数よりも多いことが必要である。つまり、テスタの端子数がＣＵＴの対応する端子数より少ないとＣＵＴをテストすることができない。このため、テスタの端子数が少なくてもテストができるようにテスタの端子数を削減してテストする方法が以下に述べるように提案されている。
【０００４】
テスタの入力テストパターン用の端子数を削減するために、例えばＬＦＳＲ（Linear Feedback Shift Register）により構成されるランダムパターン発生器を用いてテスタからの入力を削減する方法がある。この場合、発生させるテストパターンは周期性をもつ擬似ランダムパターンであるため、故障（不良）を見つけるための十分な入力状態が得られず、故障検出率の低い入力テストパターンになることが多い。また、ＣＵＴのテスト用に用意されたオリジナルな入力テストパターン（原入力テストパターン）と同じ入力テストパターンは印加できないため、原テストパターンと同等のテスト品質を確保することはできない。つまり、通常は故障検出率が低下することになる。
【０００５】
テスタの出力テストパターン用の端子数を削減するために、例えばＭＩＳＲ（Multiple Input Signature Register）により構成される圧縮回路を付加することにより端子数を削減する方法がある。この方法では、出力信号に含まれる故障情報が圧縮により見逃される虞がある。通常、ｍ個の出力端子をＭＩＳＲで圧縮した場合の見逃し率は１／（２m ）程度になる。
【０００６】
ＣＵＴの入力端子、出力端子の前後に設けたラッチ回路、シフトレジスタにより入力信号、出力信号の論理状態を維持して、少ない端子数でＣＵＴのテストを可能とする方法がある。これらはシリアル・パラレル変換により入力端子数、出力端子数の圧縮を実現する。この場合、例えばシフトレジスタの段数をｍ段とすると、テスタからはＣＵＴを動作させる速度のｍ倍の印加速度を有する入力テストパターンが要求される。
【０００７】
図１９は従来の入力端子削減方法の例を示すブロック図である。入力端子を同じ論理でまとめることにより端子数の削減を行う方法である（例えば、非特許文献１参照）。２ビットのカウンタにより構成されるテストパターン発生器５０からの出力（入力テストパターン）をＣＵＴ５２の入力端子Ｘ１〜Ｘ５に効率的に入力するために拡張結線回路５１により結線を行うものである。テストパターンを意識的に増加させることにより、入力テストパターンにＸ（ドントケア（don't care）と呼ぶ論理０でも論理１でも可能な状態）を置くことにより共有性を高めることができる。例示する入力端子Ｘ１〜Ｘ５はこのドントケア状態であることを示す。しかし、この方法ではオリジナルな入力テストパターンと同じ動作をＣＵＴ５２にさせることはできないし、テストパターンの加工も必要となる。また、テストパターン発生器５０及び拡張結線回路５１は集積回路内部に組み込んでテストを行うためのものであり、テスタに関するものではない。つまり、ＣＵＴ５２にあらかじめ用意されたテストパターンを使用するのではなく、上述したＬＦＳＲやカウンタ等を用いたパターン発生器５０を効率的に使用するためのものであり、ＣＵＴ５０の内部状態を考慮して端子数を削減するための割り振りを考えねばならず、現実的な回路では実現は困難である。
【０００８】
図２０は従来の入出力端子削減方法の例を示すブロック図である。このような従来例は例えば特許文献１に開示されている。ＩＥＥＥ１１４９．１により標準化されているＪＴＡＧ（Joint Test Action Group）と同様のバウンダリセル６０〜６２（双方向ドライブ／レシーブＩ／Ｏセル１〜Ｌ（ＢＩＤＩ１〜Ｌ））を用い、ＪＴＡＧのアーキテクチャではシリアルに接続するバウンダリセル６０〜６２の共通Ｉ／Ｏ線６３〜６５をサブグループ用の１本の共通Ｉ／Ｏ線６６にドッティング参照線６７において結線することにより外部への端子数削減を実現している。各バウンダリセル６０〜６２にはデータ入力線６８〜７０、受信データ線７１〜７３、ＨＺ制御線７４〜７６が接続されている。この方法では、バウンダリセル６０〜６２のいずれかしか選択できない。仮に同時に選択した場合でも共通Ｉ／Ｏ線６６から入力された信号と同じものが共通Ｉ／Ｏ線６３〜６５から受信データ線７１〜７３へ伝播するだけであり、論理の異なる入力信号が必要な場合はテストできない。また、内部からの信号を外部へ伝播する場合は、バウンダリセル６０〜６２を同時に活性化することはできないため、実質的な端子数削減にはならない。バウンダリセル６０〜６２をＪＴＡＧのアーキテクチャで結線した場合は、シリアル入力より任意の状態に設定可能であるが、内部データのイン・アウトに時間が必要とされるため内部を実際のスピードに近い動作をさせる事はできない上、テストパターンがシリアル化されるため、テストパターン長が膨大になるという問題がある。
【０００９】
なお、特許文献２、特許文献３に開示されている技術は、テストパターン全体の量を圧縮する方法であり、テスタの端子数を削減するものではない。
【００１０】
【特許文献１】
特開平１０−１３２９０２号公報
【特許文献２】
特開平１１−３１７６７１号公報
【特許文献３】
国際公開第９８／４３３５９号パンフレット
【非特許文献１】
ケイ・チャクラバーティ他（K.Chakrabarty，B.T.Murray，J.Liu and M.Zhu），ビルトインテストのためのテスト幅圧縮（Test Width Compression for Built-In Self Testing），「プロシーディングス・インターナショナル・テスト・コンファレンス」（Proceedings International Test Conference），アイ・イー・イー・イー・コンピュータ・ソサイアティ（ＩＥＥＥ ＣＯＭＰＵＴＥＲ ＳＯＣＩＥＴＹ）p.３２８〜p.３３７，１９９７
【００１１】
【発明が解決しようとする課題】
しかし、従来のテスタ及びテスト方法においては、ある程度の誤りを認めて出力を圧縮して端子数を削減する場合には出荷品質の低下を招くこと、テスタを高速に動作させることで必要な端子数を削減する場合にはテスタを数倍以上で高速動作させる必要があること、ＬＦＳＲ等によるテストパターンを印加することにより端子数を削減する場合には端子の共用化により端子数を削減して固定化した共通の配線では、自由度が低くなること、さらにＬＦＳＲ等固有のテストパターンではオリジナルのテストパターンを忠実に再現できないこと等の問題があった。
【００１２】
本発明は斯かる事情に鑑みなされたものであり、その目的とするところは、被テスト論理回路の入力端子のそれぞれに印加すべきオリジナルのテストパターン（原入力信号）の論理状態（例えば、論理０又は論理１）により被テスト論理回路の入力端子を適宜グループ分けすることにより被テスト論理回路の入力端子より少ない出力端子から原入力信号をまとめてテスト用の共用入力信号を生成して出力する共用入力信号生成手段と、共用入力信号を原入力信号に変換して被テスト論理回路の各入力端子に印加するために共用入力信号生成手段の出力端子と被テスト論理回路の入力端子との間の接続結線をグループ化の状況に応じて適宜切り替える入力結線切替手段とを備えることにより、被テスト論理回路の入力端子より少ない（共用入力信号用の）出力端子を有する論理回路テスト装置においても、圧縮による故障見逃しがなく、テスタに要求される速度は被テスト論理回路と同一でよく、被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置を提供することにある。
【００１３】
また、本発明の他の目的は、入力信号（原入力信号）に対応して被テスト論理回路の出力端子それぞれから出力されるべき期待出力信号の論理状態（例えば、論理０又は論理１）により被テスト論理回路の出力端子を適宜グループ分けすることにより被テスト論理回路の出力端子より少ない出力端子から期待出力信号をまとめて出力判定用の共用期待出力信号を生成して出力する共用期待出力信号生成手段と、被テスト論理回路の出力端子それぞれから出力される出力信号を共用期待出力信号と比較するために共用期待出力信号生成手段の出力端子に対応して設けられた出力信号測定用端子（比較用出力端子）と被テスト論理回路の出力端子との間の接続結線をグループ化の状況に応じて適宜切り替える出力結線切替手段とを備えることにより、被テスト論理回路の出力端子より少ない（共用期待出力信号用の）出力端子を有する論理回路テスト装置においても、圧縮による故障見逃しがなく、テスタに要求される速度は被テスト論理回路と同一でよく、被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置を提供することにある。
【００１４】
また、本発明の他の目的は、被テスト論理回路の入力端子に対応させた共用入力信号生成手段と入力結線切替手段とを備え、被テスト論理回路の出力端子に対応させた共用期待出力信号生成手段と出力結線切替手段とを備えることにより、被テスト論理回路の入力端子より少ない共用入力信号の出力端子と、被テスト論理回路の出力端子より少ない共用期待出力信号の出力端子と、を有する論理回路テスト装置においても、圧縮による故障見逃しがなく、テスタに要求される速度は被テスト論理回路と同一でよく、被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置を提供することにある。
【００１５】
また、本発明の他の目的は、原入力信号の論理状態に基づいて被テスト論理回路の入力端子をグループ分けし、グループ分けした入力端子を次周期における原入力信号の論理状態に基づいてさらにグループ分けするステップを入力端子のグループ数が共用入力信号生成手段の出力端子の数を超えるまで逐次繰り返し、グループの数が共用入力信号生成手段の出力端子の数を超えたとき、その直前のステップにおけるグループそれぞれの入力端子と共用入力信号生成手段の出力端子とを対応させて共用入力信号を生成することにより、被テスト論理回路の入力端子より少ない（共用入力信号用の）出力端子を有する論理回路テスト装置においても被テスト論理回路のテスト用に用意されたオリジナルなテストパターン（入力テストパターン）を忠実に再現したテストが可能な論理回路テスト装置を提供することにある。
【００１６】
また、本発明の他の目的は、期待出力信号の論理状態に基づいて被テスト論理回路の出力端子をグループ分けし、グループ分けした出力端子を次周期における期待出力信号の論理状態に基づいてさらにグループ分けするステップを出力端子のグループの数が共用期待出力信号生成手段の出力端子の数を超えるまで逐次繰り返し、グループの数が共用期待出力信号生成手段の出力端子の数を超えたとき、その直前のステップにおけるグループそれぞれの出力端子と共用期待出力信号生成手段の出力端子とを対応させて共用期待出力信号を生成することにより、被テスト論理回路の出力端子より少ない（共用期待出力信号用の）出力端子を有する論理回路テスト装置においても被テスト論理回路のテスト用に用意されたオリジナルなテストパターン（出力テストパターン）を忠実に再現したテストが可能な論理回路テスト装置を提供することにある。
【００１７】
また、本発明の他の目的は、原入力信号の論理状態に基づいて被テスト論理回路の入力端子をグループ分けし、グループそれぞれの入力端子と共用入力信号生成手段の出力端子とを対応させて共用入力信号を生成し、さらに期待出力信号の論理状態に基づいて被テスト論理回路の出力端子をグループ分けし、グループそれぞれの出力端子と共用期待出力信号生成手段の出力端子とを対応させて共用期待出力信号を生成することにより、被テスト論理回路の入力端子より少ない共用入力信号の出力端子と、被テスト論理回路の出力端子より少ない共用期待出力信号の出力端子とを有する論理回路テスト装置においても被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明に係る論理回路テスト装置は、複数の入力端子及び複数の出力端子を有する被テスト論理回路の入力端子へテスト用の入力信号を入力して出力端子からの出力信号をテストする論理回路テスト装置において、被テスト論理回路の入力端子それぞれに印加すべき原入力信号及び原入力信号を論理反転して得られる反転入力信号の論理状態に基づいて前記入力端子をグループ分けすることにより被テスト論理回路の入力端子より少ない出力端子から共用入力信号を出力する共用入力信号生成手段と、前記共用入力信号を原入力信号に変換して被テスト論理回路の各入力端子に印加すべく共用入力信号生成手段の出力端子と被テスト論理回路の入力端子との間の結線を切り替える入力結線切替手段とを備えることを特徴とする。
【００２０】
本発明に係る論理回路テスト装置においては、前記入力結線切替手段は、前記結線を切り替えるために共用入力信号生成手段の出力端子と被テスト論理回路の入力端子との間の結線を切り替えるのに必要な入力結線切替情報を記憶した入力結線切替情報メモリを備えることを特徴とする。
【００２１】
本発明に係る論理回路テスト装置は、複数の入力端子及び複数の出力端子を有する被テスト論理回路の入力端子へテスト用の入力信号を入力して出力端子からの出力信号をテストする論理回路テスト装置において、前記入力信号に対応して被テスト論理回路の出力端子それぞれから出力されるべき期待出力信号及び期待出力信号を論理反転して得られる反転期待出力信号の論理状態に基づいて被テスト論理回路の出力端子をグループ分けすることにより被テスト論理回路の出力端子より少ない出力端子から共用期待出力信号を出力する共用期待出力信号生成手段と、被テスト論理回路の出力端子それぞれから出力される出力信号を共用期待出力信号と比較すべく共用期待出力信号生成手段の出力端子に対応して設けられた出力信号測定用端子と被テスト論理回路の出力端子との間の結線を切り替える出力結線切替手段とを備えることを特徴とする。
【００２３】
本発明に係る論理回路テスト装置においては、前記出力結線切替手段は、前記結線を切り替えるために出力信号測定用端子と被テスト論理回路の出力端子との間の結線を切り替えるのに必要な出力結線切替情報を記憶した出力結線切替情報メモリを備えることを特徴とする。
【００２４】
本発明に係る論理回路テスト装置は、複数の入力端子及び複数の出力端子を有する被テスト論理回路の入力端子へテスト用の入力信号を入力して出力端子からの出力信号をテストする論理回路テスト装置において、被テスト論理回路の入力端子それぞれに印加すべき原入力信号の論理状態に基づいて前記入力端子をグループ分けすることにより被テスト論理回路の入力端子より少ない出力端子から共用入力信号を出力する共用入力信号生成手段と、前記共用入力信号を原入力信号に変換して被テスト論理回路の各入力端子に印加すべく共用入力信号生成手段の出力端子と被テスト論理回路の入力端子との間の結線を切り替える入力結線切替手段と、前記原入力信号に対応して被テスト論理回路の出力端子それぞれから出力されるべき期待出力信号の論理状態に基づいて被テスト論理回路の出力端子をグループ分けすることにより被テスト論理回路の出力端子より少ない出力端子から共用期待出力信号を出力する共用期待出力信号生成手段と、被テスト論理回路の出力端子それぞれから出力される出力信号を共用期待出力信号と比較すべく共用期待出力信号生成手段の出力端子に対応して設けられた出力信号測定用端子と被テスト論理回路の出力端子との間の結線を切り替える出力結線切替手段と、前記入力結線切替手段及び出力結線切替手段を同期させて制御する結線切替制御手段とを備えることを特徴とする。
【００２５】
本発明に係る論理回路テスト装置は、複数の入力端子及び複数の出力端子を有する被テスト論理回路の入力端子へテスト用の入力信号を入力して出力端子からの出力信号をテストする論理回路テスト装置において、被テスト論理回路の入力端子それぞれに印加すべき原入力信号を被テスト論理回路の入力端子より少ない出力端子から共用入力信号として出力するために、前記原入力信号の論理状態に基づいて前記入力端子をグループ分けすると共に、グループ分けした前記入力端子を次の周期における原入力信号の論理状態に基づいてさらに逐次繰返してグループ分けするグループ分け手段と、該グループ分け手段が逐次繰返してグループ分けしたグループの数が前記出力端子の数を超えたか否かを判定する判定手段と、該判定手段が超えたと判定したときに、その超える直前における前記グループそれぞれの入力端子と前記出力端子とを対応させて共用入力信号を生成する共用入力信号生成手段とを備えることを特徴とする。
【００２６】
本発明に係る論理回路テスト装置においては、前記グループ分け手段は、前記原入力信号及び原入力信号を論理反転して得られる反転入力信号の論理状態に基づいて前記入力端子をグループ分けすると共に、グループ分けした前記入力端子を次の周期における前記論理状態に基づいてさらに逐次繰返してグループ分けし、前記判定手段は、前記グループ分け手段が逐次繰返してグループ分けしたグループの数が前記出力端子の数の倍数を超えたか否かを判定し、前記判定手段が超えたと判定したときは、前記共用入力信号生成手段が、その超える直前における前記グループから等価なグループを削除して得られるグループそれぞれの入力端子と前記出力端子とを対応させて共用入力信号を生成することを特徴とする。
【００２７】
本発明に係る論理回路テスト装置は、複数の入力端子及び複数の第１出力端子を有する被テスト論理回路の入力端子へテスト用の入力信号を入力して第１出力端子からの出力信号をテストする論理回路テスト装置において、前記入力信号に対応して被テスト論理回路の第１出力端子それぞれから出力されるべき期待出力信号を被テスト論理回路の第１出力端子より少ない第２出力端子から共用期待出力信号として出力するために、前記期待出力信号の論理状態に基づいて被テスト論理回路の第１出力端子をグループ分けすると共に、グループ分けした前記第１出力端子を次の周期における期待出力信号の論理状態に基づいてさらに逐次繰返してグループ分けするグループ分け手段と、該グループ分け手段が逐次繰返してグループ分けしたグループの数が前記第２出力端子の数を超えたか否かを判定する判定手段と、該判定手段が超えたと判定したときに、その超える直前における前記グループそれぞれの第１出力端子と前記第２出力端子とを対応させて共用期待出力信号を生成する共用期待出力信号生成手段とを備えることを特徴とする。
【００２８】
本発明に係る論理回路テスト装置においては、前記グループ分け手段は、前記期待出力信号及び期待出力信号を論理反転して得られる反転出力信号の論理状態に基づいて被テスト論理回路の第１出力端子をグループ分けすると共に、グループ分けした前記第１出力端子を次の周期における前記論理状態に基づいてさらに逐次繰返してグループ分けし、前記判定手段は、前記グループ分け手段が逐次繰返してグループ分けしたグループの数が前記第２出力端子の数の倍数を超えたか否かを判定し、前記判定手段が超えたと判定したときは、前記共用期待出力信号生成手段が、その超える直前における前記グループから等価なグループを削除して得られるグループそれぞれの第１出力端子と前記第２出力端子とを対応させて共用期待出力信号を生成することを特徴とする。
【００２９】
本発明に係る論理回路テスト装置は、複数の入力端子及び複数の第１出力端子を有する被テスト論理回路の入力端子へテスト用の入力信号を入力して第１出力端子からの出力信号をテストする論理回路テスト装置において、被テスト論理回路の入力端子それぞれに印加すべき原入力信号を被テスト論理回路の入力端子より少ない第２出力端子から共用入力信号として出力するために、前記原入力信号の論理状態に基づいて前記入力端子をグループ分けすると共に、グループ分けした前記入力端子を次の周期における原入力信号の論理状態に基づいてさらに逐次繰返してグループ分けする手段と、該手段が逐次繰返してグループ分けしたグループの数が前記第２出力端子の数を超えたか否かを判定する手段と、該手段が超えたと判定したときに、その超える直前における前記グループそれぞれの入力端子と前記第２出力端子とを対応させて共用入力信号を生成する共用入力信号生成手段と、前記原入力信号に対応して被テスト論理回路の第１出力端子それぞれから出力されるべき期待出力信号を被テスト論理回路の第１出力端子より少ない第２出力端子から共用期待出力信号として出力するために、前記期待出力信号の論理状態に基づいて被テスト論理回路の第１出力端子をグループ分けすると共に、グループ分けした前記第１出力端子を次の周期における期待出力信号の論理状態に基づいてさらに逐次繰返してグループ分けする手段と、該手段が逐次繰返してグループ分けしたグループの数が前記第２出力端子の数を超えたか否かを判定する手段と、該手段が超えたと判定したときに、その超える直前における前記グループそれぞれの第１出力端子と前記第２出力端子とを対応させて共用期待出力信号を生成する共用期待出力信号生成手段とを備えることを特徴とする。
【００３０】
本発明においては、被テスト論理回路の入力端子のそれぞれに印加すべきオリジナルのテストパターン（原入力信号）の論理状態により被テスト論理回路の入力端子を適宜グループ分けすることにより被テスト論理回路の入力端子より少ない出力端子から原入力信号をまとめてテスト用の共用入力信号を生成して出力する共用入力信号生成手段と、共用入力信号を原入力信号に変換して被テスト論理回路の各入力端子に印加するために共用入力信号生成手段の出力端子と被テスト論理回路の入力端子との間の接続結線をグループ化の状況に応じて適宜切り替える入力結線切替手段とを備えることとしたので、被テスト論理回路の入力端子より少ない（共用入力信号用の）出力端子を有する論理回路テスト装置においても、圧縮による故障見逃しがなく、テスタに要求される速度は被テスト論理回路と同一でよく、被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置が可能となる。
【００３１】
本発明においては、入力信号（原入力信号）に対応して被テスト論理回路の出力端子それぞれから出力されるべき期待出力信号の論理状態により被テスト論理回路の出力端子を適宜グループ分けすることにより被テスト論理回路の出力端子より少ない出力端子から期待出力信号をまとめて出力判定用の共用期待出力信号を生成して出力する共用期待出力信号生成手段と、被テスト論理回路の出力端子それぞれから出力される出力信号を共用期待出力信号と比較するために共用期待出力信号生成手段の出力端子に対応して設けられた出力信号測定用端子（比較用出力端子）と被テスト論理回路の出力端子との間の接続結線をグループ化の状況に応じて適宜切り替える出力結線切替手段とを備えることとしたので、被テスト論理回路の出力端子より少ない（共用期待出力信号用の）出力端子を有する論理回路テスト装置においても、圧縮による故障見逃しがなく、テスタに要求される速度は被テスト論理回路と同一でよく、被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置が可能となる。
【００３２】
本発明においては、被テスト論理回路の入力端子に対応させた共用入力信号生成手段と入力結線切替手段とを備え、被テスト論理回路の出力端子に対応させた共用期待出力信号生成手段と出力結線切替手段とを備えることとしたので、被テスト論理回路の入力端子より少ない共用入力信号の出力端子と、被テスト論理回路の出力端子より少ない共用期待出力信号の出力端子とを備えた論理回路テスト装置においても、圧縮による故障見逃しがなく、テスタに要求される速度は被テスト論理回路と同一でよく、被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置が可能となる。
【００３３】
本発明においては、原入力信号の論理状態に基づいて被テスト論理回路の入力端子をグループ分けし、グループ分けした入力端子を次周期における原入力信号の論理状態に基づいてさらにグループ分けするステップを入力端子のグループ数が共用入力信号生成手段の出力端子の数を超えるまで逐次繰り返し、グループの数が共用入力信号生成手段の出力端子の数を超えたとき、その直前のステップにおけるグループそれぞれの入力端子と共用入力信号生成手段の出力端子とを対応させて共用入力信号を生成することとしたので、被テスト論理回路の入力端子より少ない（共用入力信号用の）出力端子を有する論理回路テスト装置においても被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置が可能となる。
【００３４】
本発明においては、期待出力信号の論理状態に基づいて被テスト論理回路の出力端子をグループ分けし、グループ分けした出力端子を次周期における期待出力信号の論理状態に基づいてさらにグループ分けするステップを出力端子のグループの数が共用期待出力信号生成手段の出力端子の数を超えるまで逐次繰り返し、グループの数が共用期待出力信号生成手段の出力端子の数を超えたとき、その直前のステップにおけるグループそれぞれの出力端子と共用期待出力信号生成手段の出力端子とを対応させて共用期待出力信号を生成することとしたので、被テスト論理回路の出力端子より少ない（共用期待出力信号用の）出力端子を有する論理回路テスト装置においても被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置が可能となる。
【００３５】
本発明においては、原入力信号の論理状態に基づいて被テスト論理回路の入力端子をグループ分けし、グループそれぞれの入力端子と共用入力信号生成手段の出力端子とを対応させて共用入力信号を生成し、さらに期待出力信号の論理状態に基づいて被テスト論理回路の出力端子をグループ分けし、グループそれぞれの出力端子と共用期待出力信号生成手段の出力端子とを対応させて共用期待出力信号を生成することとしたので、被テスト論理回路の入力端子より少ない共用入力信号の出力端子と、被テスト論理回路の出力端子より少ない共用期待出力信号の出力端子とを備えた論理回路テスト装置においても被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置が可能となる。
【００３６】
【発明の実施の形態】
以下本発明をその実施の形態を示す図面に基づいて詳述する。
＜実施の形態１＞
図１は実施の形態１に係るテスト装置の概略を示すブロック図である。１は論理回路テスト装置（以下テスタ１）であり、複数の入力端子ｃｈ１〜ｃｈ８及び複数の出力端子（不図示）を有する被テスト論理回路４（以下ＣＵＴ４）の入力端子ｃｈ１〜ｃｈ８へテスト用の入力信号を入力して出力端子からの出力信号をテストする。テスタ１は共用入力信号生成手段２と入力結線切替手段３とを構成として備える。共用入力信号生成手段２はＣＵＴ４の入力端子ｃｈ１〜ｃｈ８のそれぞれに印加すべき原入力信号（入力テストパターン）の論理状態（論理）に基づいて入力端子ｃｈ１〜ｃｈ８をグループ分けして出力端子Ｔｃｈ１〜Ｔｃｈ３を共用することにより入力端子ｃｈ１〜ｃｈ８（８個の入力端子）より少ない出力端子Ｔｃｈ１〜Ｔｃｈ３（３個の出力端子）に対応させた共用入力信号を生成し、出力端子Ｔｃｈ１〜Ｔｃｈ３から共用入力信号を出力する。共用入力信号は共用入力信号出力線５を介して共用入力信号生成手段２から入力結線切替手段３へ出力される。
【００３７】
入力結線切替手段３は共用入力信号生成手段２から供給される入力結線切替制御信号Ｓｃｉに従って共用入力信号生成手段２の出力端子Ｔｃｈ１〜Ｔｃｈ３とＣＵＴ４の入力端子ｃｈ１〜ｃｈ８との間の接続結線をグループ化の状況に応じて適宜切り替える。つまり、入力結線切替手段３は原入力信号から得られた共用入力信号を原入力信号に変換することにより、原入力信号入力線６を介してＣＵＴ４の入力端子ｃｈ１〜ｃｈ８それぞれへ原入力信号を入力する。したがって、ＣＵＴ４の入力端子ｃｈ１〜ｃｈ８より少ない（共用入力信号用の）出力端子Ｔｃｈ１〜Ｔｃｈ３を有するテスタ１においても入力結線切替手段３を備えることにより原入力信号を忠実に再現してテストすることができる。テスタ１（における共用入力信号生成手段２）は等価的にＣＵＴ４の入力端子ｃｈ１〜ｃｈ８へ入力すべき原入力信号に対し、出力端子Ｔｃｈ１〜Ｔｃｈ３を削減できることになる。
【００３８】
テスタ１は原入力信号に対応して予め用意されている期待出力信号の値とＣＵＴ４の出力端子からの出力信号が合致するか否かを比較手段（不図示）において比較し、その結果により良否を判定する。なお、ＣＵＴ４の出力端子からの出力信号については、入力側と同様に端子を共用化（実施の形態３）してテストしても良いし、共用化せずにテストしても良い。
【００３９】
図２は図１における原入力信号と共用入力信号との関係を示す説明図である。ＣＵＴ４の入力端子ｃｈ１〜ｃｈ８に対応して入力すべき原入力信号の例を周期Ｔｓ０〜Ｔｓ３の期間について示す。例えば、入力端子ｃｈ１には周期Ｔｓ０では論理１、Ｔｓ１では０、Ｔｓ２では０、Ｔｓ３では１が順次入力されるべきことを示す。また、入力端子ｃｈ７には周期Ｔｓ０では論理１、Ｔｓ１では０、Ｔｓ２では０、Ｔｓ３では１が順次入力されるべきことを示す。つまり、入力端子ｃｈ１と入力端子ｃｈ７には同一の入力信号が入力されることから、共用入力信号生成手段２から出力する際に同一のグループとして共通の出力端子Ｔｃｈ１を共用することが可能となる。その他の端子に関しても同様にグループ分けが可能である。したがって、周期Ｔｓ０〜Ｔｓ２においては、ＣＵＴ４の入力端子ｃｈ１、ｃｈ７は共用入力信号生成手段２の出力端子Ｔｃｈ１に、入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ６は出力端子Ｔｃｈ２に、入力端子ｃｈ５、ｃｈ８は出力端子Ｔｃｈ３にそれぞれグループ分けされ、グループ毎に出力端子Ｔｃｈ１〜Ｔｃｈ３を共用される。
【００４０】
周期Ｔｓ３においては例えば入力端子ｃｈ２、ｃｈ３は論理状態が異なることから出力端子Ｔｃｈ３に対応させて同一のグループを維持することはできない。つまり、この例では周期Ｔｓ０〜Ｔｓ２がグループ化の一つの区分（セグメント）になり、この周期Ｔｓ０〜Ｔｓ２をセグメント周期とも言う。論理状態に応じてさらに周期Ｔｓ３以降の周期を含めてグループ分けされることもある。なお、周期Ｔｓ０、Ｔｓ１、Ｔｓ２、Ｔｓ３等は原入力信号（テストパターン）の一部（セグメント）であり、全期間について同様な方法によりグループ分けを実行することによりＣＵＴ４のテストが可能なグループ分けした共用入力信号を得ることができる。
【００４１】
図３は図１における入力結線切替手段の概略を示すブロック図である。入力結線切替手段３は共用入力信号生成手段２の出力端子Ｔｃｈ１〜Ｔｃｈ３からの信号線である共用入力信号出力線５及びＣＵＴ４の入力端子ｃｈ１〜ｃｈ８への信号線である原入力信号入力線６に接続される入力結線切替スイッチブロック７を備え、入力結線切替スイッチブロック７は入力結線切替情報メモリ８のメモリ内容により開閉制御される。入力結線切替情報メモリ８は入力結線切替制御信号Ｓｃｉにより制御される。ここでは簡単のために、図２における周期Ｔｓ０〜Ｔｓ２の間の結線状況を固定結線で示す。したがって、入力結線切替スイッチブロック７において、出力端子Ｔｃｈ１は入力端子ｃｈ１、ｃｈ７に、出力端子Ｔｃｈ２は入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ６に、出力端子Ｔｃｈ３は入力端子ｃｈ５、ｃｈ８に接続され、結線されている。出力端子Ｔｃｈ１〜Ｔｃｈ３と入力端子ｃｈ１〜ｃｈ８との間の接続結線状況はグループ分けの状況（入力結線切替情報メモリ８のメモリ内容）に応じて適宜切り替えられる。また、周期Ｔｓ３以降の結線状況も原入力信号の論理状態に応じ別途切り替えられる。
【００４２】
実際のＣＵＴ４では様々なテストを行う中で原入力信号（入力テストパターン）の最後の周期まで共通の出力端子（Ｔｃｈ１〜Ｔｃｈ３）を共用できる場合は非常に少ないため、結線自体はＰＬＤ等のように再構成（結線切替）が可能なハードウェアで実現するのがより望ましい。ＰＬＤ等の再構成は共用入力信号生成手段２から直接制御すれば簡単であるが、ＰＬＤ等の再構成に要する時間が問題となる場合は、結線情報をあらかじめ入力結線切替情報メモリ８に記憶しておき、入力結線切替制御信号Ｓｃｉに応じて、高速に結線情報を切り替えることにより端子共用化の自由度が向上し、高速化が可能となる。
【００４３】
図４は図２における入力端子のグループ分けの方法を示す説明図である。原入力信号の論理状態に基づいて入力端子ｃｈ１〜ｃｈ８のグループ分けを行い、出力端子Ｔｃｈ１〜Ｔｃｈ３と対応させることにより、入力端子ｃｈ１〜ｃｈ８に入力すべき原入力信号（入力テストパターン）を変換して、出力端子Ｔｃｈ１〜Ｔｃｈ３から共用入力信号として出力させる例である。各周期における原入力信号の論理状態に基づいて入力端子ｃｈ１〜ｃｈ８をグループ分けする方法を述べる。なお、図においては簡略化のために適宜符合を省略して表記している。まず、周期Ｔｓ０においては、論理状態は論理０と論理１の２状態であり、周期Ｔｓ０における論理１のグループをグループＧｒ１と、論理０のグループをグループＧｒ０と表記する。以下においてもグループの区別は論理状態を用いて同様に表記する。図２において示した論理状態により、グループＧｒ１には入力端子ｃｈ１、ｃｈ７がグループ分けされ、グループＧｒ０には入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ５、ｃｈ６、ｃｈ８がグループ分けされる。この時点でのグループ数ｎは２である。
【００４４】
次に、周期Ｔｓ０においてグループ分けした入力端子ｃｈ１、ｃｈ７のグループＧｒ１と入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ５、ｃｈ６、ｃｈ８のグループＧｒ０を次の周期Ｔｓ１における論理状態に応じてさらにグループ分けする。つまり、周期Ｔｓ０、Ｔｓ１の両周期にわたる論理状態に応じてグループ分けをする。周期Ｔｓ０における論理１、周期Ｔｓ１における論理０のグループはグループＧｒ１０と、周期Ｔｓ０における論理１、周期Ｔｓ１における論理１のグループはグループＧｒ１１と、周期Ｔｓ０における論理０、周期Ｔｓ１における論理０のグループはグループＧｒ００と、周期Ｔｓ０における論理０、周期Ｔｓ１における論理１のグループはグループＧｒ０１と表記する。グループＧｒ１０には入力端子ｃｈ１、ｃｈ７がグループ分けされ、グループＧｒ１１には該当する入力端子は存在しないので空集合φとする。グループＧｒ００には入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ６がグループ分けされ、グループＧｒ０１には入力端子ｃｈ５、ｃｈ８がグループ分けされる。空集合φはグループとしての実態がない（対応する入力端子が存在しない）から、グループ数にはカウントしないので、この時点でのグループ数ｎは３である。
【００４５】
このようなグループ分けするステップを入力端子ｃｈ１〜ｃｈ８のグループ数ｎが共用入力信号生成手段２の出力端子Ｔｃｈ１〜Ｔｃｈ３の数Ｎ（共用目標端子数Ｎともいう。図４（図１）の場合はＮ＝３）を超えるまで逐次繰り返し、グループ数ｎが共用入力信号生成手段２の出力端子Ｔｃｈ１〜Ｔｃｈ３の数Ｎを超えたとき、その直前のステップにおけるグループそれぞれの入力端子と共用入力信号生成手段２の出力端子とを対応させて共用入力信号を生成する。
【００４６】
周期Ｔｓ０〜Ｔｓ２の間にわたる論理状態による入力端子ｃｈ１〜ｃｈ８のグループ数ｎは３であるので、さらに、周期Ｔｓ３における入力端子ｃｈ１〜ｃｈ８の論理状態によりグループ分けを行う。周期Ｔｓ０〜Ｔｓ３において、グループＧｒ１００１には入力端子ｃｈ１、ｃｈ７が、グループＧｒ００１０には入力端子ｃｈ３が、グループＧｒ００１１には入力端子ｃｈ２、ｃｈ４、ｃｈ６が、グループＧｒ０１１０には入力端子ｃｈ５が、グループＧｒ０１１１には入力端子ｃｈ８がそれぞれグループ分けされる。グループＧｒ１０００は対応する入力端子が存在しないから空集合であるので、グループ数ｎにはカウントしない。従って、この時点でのグループ数ｎは５である。グループ数ｎが共用目標端子数Ｎを超えたのでその直前のグループ、つまり、周期Ｔｓ０〜Ｔｓ２において得られた入力端子（ｃｈ１〜ｃｈ８）の３グループと出力端子Ｔｃｈ１〜Ｔｃｈ３とを対応させて、共用入力信号を生成する。周期Ｔｓ０〜Ｔｓ２において得られたグループはグループＧｒ１００、グループＧｒ００１、グループＧｒ０１１であり、グループ数ｎは３である。グループＧｒ１００には入力端子ｃｈ１、ｃｈ７が、グループＧｒ００１には入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ６が、グループＧｒ０１１には入力端子ｃｈ５、ｃｈ８が対応してグループ分けされる。グループＧｒ１００は出力端子Ｔｃｈ１に、グループＧｒ００１は出力端子Ｔｃｈ２に、グループＧｒ０１１は出力端子Ｔｃｈ３に対応する。これにより、８個の入力端子ｃｈ１〜ｃｈ８による原入力信号を３個の出力端子Ｔｃｈ１〜Ｔｃｈ３からの共用入力信号に変換でき、等価的に端子数を削減した共用入力信号を生成することができる。なお、グループＧｒ１０１、グループＧｒ０００、グループＧｒ０１０は対応する入力端子が存在しないから空集合でありグループ数ｎにはカウントしない。
【００４７】
上述したように基本的な考え方は同じ論理となる入力端子ｃｈ１〜ｃｈ８を共用化していくことでテストに必要な端子数を削減するものであり、あらかじめ定められた端子数（共用目標端子数Ｎ）以下になるように共用化できる入力端子を見いだす方法である。通常共用化が可能な入力端子を見いだすためには、オリジナルの入力テストパターン（原入力信号）の周期Ｔｓ０（１行目）より入力端子ｃｈ１〜ｃｈ８について順次同じものを探して共通となる入力端子をまとめるが、このような逐次比較では膨大な比較計算が必要となる。例えば１０入力端子の共有性を見いだす場合、１行目のテストパターンを想定すれば、逐次比較では４５回（１０個の中から２個を選ぶ組み合わせ数）必要であるが、論理０／論理１（論理が０か１か）によりグループ分けする（割り振る）だけであれば１０回で分離可能であり、入力テストパターンが長いほど計算量の負担は相対的に少なくなるという利点がある。
【００４８】
図５は図３における入力結線切替手段の詳細を示すブロック図である。入力結線切替スイッチブロック７は、出力端子Ｔｃｈ１〜Ｔｃｈ３に対応する共用入力信号出力線５と入力端子ｃｈ１〜ｃｈ８に対応する原入力信号入力線６とにより構成されるマトリックス（３×８）の交差するポイントに２４個の切替スイッチ７ｓを配置した構成とされる。切替スイッチ７ｓはその両端を共用入力信号出力線５と原入力信号入力線６とに接続され、共用入力信号出力線５と原入力信号入力線６との間の接続を開閉する。アナログスイッチで構成される切替スイッチ７ｓはスイッチ切替信号線９を介して入力結線切替情報メモリ８からメモリ内容に応じた切替信号（開閉信号）を与えられ、切替スイッチ７ｓの開閉を適宜切り替えられる。入力結線切替情報メモリ８はマトリックスに応じたビット構成とされ、ここでは３×８ビット構成として各マトリックスの交差ポイントに対応する切替情報を例えば論理１、０で記憶している。メモリ切替回路１０は入力結線切替制御信号Ｓｃｉに基づいて入力結線切替情報メモリ８に記憶されているメモリのアドレスを切り替えることにより、他のグループ分けに応じた切替情報を記憶している別のメモリに切り替えることができる。結線を変更する場合には、対応するメモリに切り替えることにより、切替情報を瞬時に変更でき、結線の接続を高速で切り替えることができる。
【００４９】
図６は切替スイッチの回路構成を示す回路図である。切替スイッチ７ｓはその両端を共用入力信号出力線５と原入力信号入力線６とに接続され、共用入力信号出力線５と原入力信号入力線６との間の接続を開閉する。切替スイッチ７ｓは例えばＭＯＳトランジスタにより構成され、ＭＯＳトランジスタはゲートに入力されるラッチ回路１５からの出力により制御される。ラッチ回路１５は入力結線切替情報メモリ８からスイッチ切替信号線９を介して送出された切替情報の内容を保持することにより切替スイッチ７ｓの開閉状況を制御する。ラッチ回路１５の出力Ｑが論理１の場合には、切替スイッチ７ｓは閉となり、共用入力信号出力線５と原入力信号入力線６とは接続され、例えば、対応する出力端子Ｔｃｈ１と入力端子ｃｈ１とは接続される。ラッチ回路１５の出力Ｑが論理０の場合には、切替スイッチ７ｓは開となり、共用入力信号出力線５と原入力信号入力線６とは切断され、例えば、対応する出力端子Ｔｃｈ１と入力端子ｃｈ１とは接続されない。
【００５０】
＜実施の形態２＞
図７は原入力信号及びその反転信号と共用入力信号との関係を示す説明図である。実施の形態１においては原入力信号の論理状態に基づいてＣＵＴ４の入力端子ｃｈ１〜ｃｈ８をグループ分けし、共用入力信号生成手段２の出力端子Ｔｃｈ１〜Ｔｃｈ３を共用するものであるが、原入力信号及び原入力信号の反転信号に基づいてＣＵＴ４の入力端子ｃｈ１〜ｃｈ８をグループ分けし、共用入力信号生成手段２の出力端子Ｔｃｈ１〜Ｔｃｈ３を共用することもできる。ここでは、原入力信号が図２と同一の場合について、原入力信号の反転信号を含めてグループ分けをした結果を示す。周期Ｔｓ０〜Ｔｓ２においては、ＣＵＴ４の入力端子ｃｈ１、ｃｈ７における原入力信号は論理１００である。同様に入力端子ｃｈ５、ｃｈ８における原入力信号は論理０１１であるから、入力端子ｃｈ５、ｃｈ８の原入力信号の反転信号は論理１００となる。つまり、反転信号を考慮すると入力端子ｃｈ１、ｃｈ７に加えて入力端子ｃｈ５、ｃｈ８も同一のグループとでき、共通の出力端子Ｔｃｈ１を共用することができる。入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ６における原入力信号は論理００１であるから、入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ６は同一のグループとして出力端子Ｔｃｈ２を共用することができる。 なお、図２の場合に比べて共用化する出力端子は出力端子Ｔｃｈ１、Ｔｃｈ２の２個で良く、周期Ｔｓ０〜Ｔｓ２においては、出力端子Ｔｃｈ３は利用する必要がない。図２の場合に比べてさらに少ない端子数での共用化が可能となる。つまり、反転した論理状態が合致する場合もグループ化が可能となることから、端子共用の自由度が２倍となりさらに端子削減効果を得ることが可能となる。
【００５１】
図８は図７における入力端子のグループ分けの方法を示す説明図である。基本的な方法は実施の形態１（図４）における方法と同様であり、重複する部分の説明は適宜省略する。なお、図においては簡略化のために適宜符合を省略して表記している。原入力信号及びその反転信号の論理状態に基づいて入力端子ｃｈ１〜ｃｈ８及び反転信号に対応させた想定の入力端子（反転時入力端子）ＣＨ１〜ＣＨ８（ｃｈの反転状態をＣＨとして表記する）についてグループ分けを行い、出力端子Ｔｃｈ１〜Ｔｃｈ３と対応させることにより、入力端子ｃｈ１〜ｃｈ８に入力すべき原入力信号（入力テストパターン）を変換して、出力端子Ｔｃｈ１〜Ｔｃｈ３から共用入力信号として出力させるものである。つまり、反転時入力端子ＣＨ１〜ＣＨ８についてもグループ分けする際に最初の集合に含めておく。なお、この際の共用目標端子数Ｎは出力端子（Ｔｃｈ１〜Ｔｃｈ３）の数の２倍に設定する。
【００５２】
周期Ｔｓ０においては、論理状態は論理０と論理１の２状態であり、周期Ｔｓ０における論理１のグループをグループＧｒ１と、論理０のグループをグループＧｒ０と表記する。グループＧｒ１には入力端子ｃｈ１、ｃｈ７、反転時入力端子ＣＨ２、ＣＨ３、ＣＨ４、ＣＨ５、ＣＨ６、ＣＨ８がグループ分けされ、グループＧｒ０には入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ５、ｃｈ６、ｃｈ８、反転時入力端子ＣＨ１、ＣＨ７がグループ分けされる。この時点でのグループ数ｎは２である。
【００５３】
上述のグループを実施の形態１と同様にさらにグループ分けする。このようなグループ分けするステップを入力端子ｃｈ１〜ｃｈ８及び反転時入力端子ＣＨ１〜ＣＨ８のグループ数ｎが共用入力信号生成手段２の出力端子（Ｔｃｈ１〜Ｔｃｈ３）の数の２倍（共用目標端子数Ｎともいう。ここではＮ＝６）を超えるまで逐次繰り返し、グループ数ｎが共用入力信号生成手段２の出力端子（Ｔｃｈ１〜Ｔｃｈ３）の数の２倍を超えたとき、その直前のステップにおけるグループそれぞれの入力端子及び反転時入力端子と共用入力信号生成手段２の出力端子とを対応させて共用入力信号を生成する。
【００５４】
周期Ｔｓ０〜Ｔｓ２の間にわたる論理状態による入力端子ｃｈ１〜ｃｈ８及び反転時入力端子ＣＨ１〜ＣＨ８のグループ数ｎは４であるので、さらに、周期Ｔｓ３における入力端子ｃｈ１〜ｃｈ８及び反転時入力端子ＣＨ１〜ＣＨ８の論理状態によりグループ分けを行う。周期Ｔｓ０〜Ｔｓ３において、グループＧｒ１００１には入力端子ｃｈ１、ｃｈ７、反転時入力端子ＣＨ５が、グループＧｒ１０００には反転時入力端子ＣＨ８が、グループＧｒ１１０１には反転時入力端子ＣＨ３が、グループＧｒ１１００には反転時入力端子ＣＨ２、ＣＨ４、ＣＨ６が、グループＧｒ００１１には入力端子ｃｈ２、ｃｈ４、ｃｈ６が、グループＧｒ００１０には入力端子ｃｈ３が、グループＧｒ０１１０には入力端子ｃｈ５、反転時入力端子ＣＨ１、ＣＨ７が、グループＧｒ０１１１には入力端子ｃｈ８がそれぞれグループ分けされる。この時点でのグループ数ｎは８である。グループ数ｎが共用目標端子数Ｎ（Ｎ＝６）を超えたのでその直前のグループ、つまり、周期Ｔｓ０〜Ｔｓ２において得られた入力端子（ｃｈ１〜ｃｈ８）、反転時入力端子（ＣＨ１〜ＣＨ８）の４グループと出力端子Ｔｃｈ１〜Ｔｃｈ３とを対応させて、共用入力信号を生成する。なお、４グループのままでは、出力端子（Ｔｃｈ１〜Ｔｃｈ３）数３と対応しないが、反転信号を含む４グループには等価なグループが含まれるので、次に述べるように実質的には２グループにでき、対応付けができる。
【００５５】
周期Ｔｓ０〜Ｔｓ２において得られたグループは、グループＧｒ１００、グループＧｒ１１０、グループＧｒ００１、グループＧｒ０１１であり、グループ数ｎは４である。グループＧｒ１００には反転時入力端子ｃｈ１、ｃｈ７、反転時入力端子ＣＨ５、ＣＨ８が、グループＧｒ１１０には反転時入力端子ＣＨ２、ＣＨ３、ＣＨ４、ＣＨ６が、グループＧｒ００１には入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ６が、グループＧｒ０１１には入力端子ｃｈ５、ｃｈ８、反転時入力端子ＣＨ１、ＣＨ７が対応してグループ分けされる。グループ分けに際して反転信号を集合に含めた結果、反転信号を含むグループができることになり、論理が反転した等価関係にあるグループが存在することになる。ここでは、Ｇｒ１００とグループＧｒ０１１とは単に論理が反転しているのみで等価関係にあり、またグループＧｒ１１０とグループＧｒ００１とも同様に等価関係にある。この等価関係にあるグループの一方は最終のグループからは削除することにより、グループＧｒ１００は出力端子Ｔｃｈ１に、グループＧｒ００１は出力端子Ｔｃｈ２に対応させることができる。これにより、８個の入力端子ｃｈ１〜ｃｈ８による原入力信号及びその反転信号を３個の出力端子Ｔｃｈ１〜Ｔｃｈ３の内の２個の出力端子Ｔｃｈ１、Ｔｃｈ２からの共用入力信号に変換でき、等価的に端子数を削減した共用入力信号を生成することができる。
【００５６】
上述したとおり、反転信号を含む実施の形態２（図７、図８）の場合は、実施の形態１（図２、図４）の場合に比べてさらに端子数の削減が期待できる。例えば、図７（図８）の例では入力端子ｃｈ５、ｃｈ８はその反転信号を考慮した反転時入力端子ＣＨ５、ＣＨ８のグループを選択することにより入力端子ｃｈ１、ｃｈ７と同一グループにまとめることが可能となり、共用入力信号生成手段２の出力端子を出力端子Ｔｃｈ１、Ｔｃｈ２の２個に削減できており、実施の形態１の場合の出力端子Ｔｃｈ１〜Ｔｃｈ３の３個に比べさらに端子数を削減できている。
【００５７】
計算および処理量を少なくするためには以下の方法もある。図８においては最初のグループ分けを論理０と論理１の場合の両方を明示したが、反転信号を含む場合、理論的には最初のグループ分けは論理０または論理１のどちらかで良い。最初のグループ分けでは、論理値が反対のものは必ず違うグループに入るため、実際の計算では最初の分割は０または１の場合だけで実施することで最終の等価なグループ処理も不要になる。但しこの場合は、目標とする共用目標端子数（グループ数）Ｎの値は２倍する必要はない。
【００５８】
図９は図７に対応する入力結線切替手段の詳細を示すブロック図である。基本的には実施の形態１（図５）と同様であり、重複する部分の説明は適宜省略する。共用入力信号を出力する共用入力信号出力線５から共用入力信号を反転させるインバータ１６を介して反転時共用入力信号出力線５Ｒを分岐させ、共用入力信号出力線５又は反転時共用入力信号出力線５Ｒのいずれかと原入力信号入力線６との結線を可能とする。例えば、出力端子Ｔｃｈ１に対応するグループが、原入力信号の論理状態に基づいてグループ分けされた入力端子（ｃｈ１〜ｃｈ８）に加え、原入力信号の反転信号に基づいてグループ分けされた反転時入力端子（ＣＨ１〜ＣＨ８）を含むグループである場合には、原入力信号の論理状態に基づいてグループ分けされた入力端子（ｃｈ１〜ｃｈ８）は共用入力信号出力線５を介して原入力信号入力線６と結線され、原入力信号の反転信号に基づく反転時入力端子（ＣＨ１〜ＣＨ８）は反転時共用入力信号出力線５Ｒを介して原入力信号入力線６と結線される構成とすることにより反転信号を用いることを可能としている。なお、入力端子（ｃｈ１〜ｃｈ８）は反転時共用入力信号出力線５Ｒを介して原入力信号入力線６と結線され、反転時入力端子（ＣＨ１〜ＣＨ８）は共用入力信号出力線５を介して原入力信号入力線６と結線されようにすることも可能である。
【００５９】
切替スイッチ７ｓについても同様に共用入力信号出力線５及び反転時共用入力信号出力線５Ｒと原入力信号入力線６との結線を制御する２ビットの切替信号がスイッチ切替信号線９を介して入力結線切替情報メモリ８から与えられ、開閉を適宜切り替えられる。入力結線切替情報メモリ８は図５の場合に加え、さらに共用入力信号出力線５及び反転時共用入力信号出力線５Ｒと原入力信号入力線６との結線を制御する２ビットの切替情報を記憶するために３×８×２ビットが基本構成となる。
【００６０】
図１０は図９における切替スイッチの回路構成を示す回路図である。基本的には実施の形態１（図６）と同様であり、重複する部分の説明は適宜省略する。切替スイッチ７ｓはさらに切替スイッチ７ｓａと切替スイッチ７ｓｂとにより構成され、いずれもＭＯＳトランジスタのアナログスイッチで構成される。したがってアナログスイッチは４８個配置される。切替スイッチ７ｓａは共用入力信号出力線５と原入力信号入力線６との結線を開閉する。切替スイッチ７ｓｂは反転時共用入力信号出力線５Ｒと原入力信号入力線６との結線を開閉する。スイッチ切替信号線９はさらにラッチ信号線９ａとセレクタ信号線９ｂとにより構成される。ラッチ信号線９ａは切替情報をラッチ回路１５に入力し、セレクタ信号線９ｂはセレクタ１７に切替スイッチ７ｓａ、切替スイッチ７ｓｂのセレクタ情報を入力することにより切替スイッチ７ｓａ、切替スイッチ７ｓｂの開閉を制御する。
【００６１】
なお、実施の形態２においては、入力側における論理反転を例に述べたが、実施の形態３の場合のような出力側における端子共用化の場合に論理反転を適用しても同様な効果が得られる。
【００６２】
＜実施の形態３＞
図１１は実施の形態３に係るテスト装置の概略を示すブロック図である。２１は論理回路テスト装置（以下テスタ２１）であり、複数の入力端子（不図示）及び複数の出力端子ｃｈ９〜ｃｈ１６を有する被テスト論理回路２４（以下ＣＵＴ２４）の入力端子へテスト用の入力信号を入力して出力端子ｃｈ９〜ｃｈ１６からの出力信号をテストする。テスタ２１は共用期待出力信号生成手段２２、出力結線切替手段２３、比較手段２７を構成として備える。共用期待出力信号生成手段２２はＣＵＴ４の出力端子ｃｈ９〜ｃｈ１６のそれぞれから出力されるべき期待出力信号（出力テストパターン）の論理状態（論理）に基づいて出力端子ｃｈ９〜ｃｈ１６をグループ分けして共用期待出力信号生成手段２２の出力端子Ｔｃｈ４〜Ｔｃｈ６を共用することによりＣＵＴ４の出力端子ｃｈ９〜ｃｈ１６（８個の出力端子）より少ない出力端子Ｔｃｈ４〜Ｔｃｈ６（３個の出力端子）に対応させた共用期待出力信号を生成し、出力端子Ｔｃｈ４〜Ｔｃｈ６から共用期待出力信号を出力する。共用期待出力信号は共用期待出力信号出力線２５を介して比較手段２７に入力される。したがって、ＣＵＴ２４の出力端子ｃｈ９〜ｃｈ１６より少ない（共用期待出力信号用の）出力端子Ｔｃｈ４〜Ｔｃｈ６を有するテスタ２１においても出力結線切替手段２３を備えることにより期待出力信号を忠実に再現してテストすることができる。
【００６３】
出力結線切替手段２３は共用期待出力信号生成手段２２から供給される出力結線切替制御信号Ｓｃｒに従って、共用期待出力信号生成手段２２の出力端子Ｔｃｈ４〜Ｔｃｈ６に対応する出力信号測定用端子でもある出力信号測定用信号線２８とＣＵＴ４の出力端子ｃｈ９〜ｃｈ１６からの出力信号出力線２６との間の接続結線をグループ化の状況に応じて適宜切り替える。これにより、出力端子ｃｈ９〜ｃｈ１６からの出力信号は共用期待出力信号と比較可能な共用出力信号として出力信号測定用端子（出力信号測定用信号線２８）から出力され、出力信号測定用信号線２８を介して比較手段２７に入力される。
【００６４】
比較手段２７は共用期待出力信号と共用出力信号とを比較して、ＣＵＴ２４の良否を判定（テスト）する。つまり、テスタ２１は原入力信号に対応して予め用意された期待出力信号の値とＣＵＴ２４の出力端子ｃｈ９〜ｃｈ１６からの出力信号が合致するか否か（所定範囲内か否か）を比較手段２７において比較し、その結果により良否を判定する。なお、ＣＵＴ２４の入力端子へ入力する原入力信号については、出力側と同様に端子を共用化（実施の形態１）してテストしても良いし、共用化せずにテストしても良い。
【００６５】
図１２は図１１における期待出力信号と共用期待出力信号との関係を示す説明図である。基本的な態様は実施の形態１（図２）の場合と同様である。論理ＣＵＴ２４の出力端子ｃｈ９〜ｃｈ１６を共用化するもの（つまり、出力端子に関するもの）であることを示すために論理状態を論理Ｈ、論理Ｌで示す。周期のＴｓ０〜Ｔｓ２においては、ＣＵＴ２４の出力端子ｃｈ９、ｃｈ１０、ｃｈ１２は共用期待出力信号生成手段２２の出力端子Ｔｃｈ４に、出力端子ｃｈ１１、ｃｈ１４は出力端子Ｔｃｈ５に、入力端子ｃｈ１３、ｃｈ１５、ｃｈ１６は出力端子Ｔｃｈ６にそれぞれグループ分けされ、グループ毎に出力端子Ｔｃｈ４〜Ｔｃｈ６を共用される。
【００６６】
図１３は図１１における出力結線切替手段の概略を示すブロック図である。基本的な態様は実施の形態１（図３）と同様である。出力結線切替手段２３は共用期待出力信号生成手段２２の出力端子Ｔｃｈ４〜Ｔｃｈ６に対応する出力信号測定用信号線２８及びＣＵＴ２４の出力端子ｃｈ９〜ｃｈ１６からの出力信号出力線２６に接続される出力結線切替スイッチブロック２９を備え、出力結線切替スイッチブロック２９は出力結線切替情報メモリ３０のメモリ内容により開閉制御される。出力結線切替情報メモリ３０は出力結線切替制御信号Ｓｃｒにより制御される。ここでは簡単のために、図１２における周期Ｔｓ０〜Ｔｓ２の間の結線状況を固定結線で示す。なお、説明を簡単にするため、同じ論理値の端子を単純に結線している例で説明しているが、実際の回路ではアナログ加算器等で実現する。ＣＵＴ２４の出力端子ｃｈ９〜ｃｈ１６からの出力信号については、期待値１か０のあるべき判定レベルの許容値以内に収まっているか否かでＨもしくはＬとするからである。
【００６７】
図１４は図１３における出力結線切替手段の詳細を示すブロック図である。基本的な態様は実施の形態１（図５）の場合と同様である。出力結線切替スイッチブロック２９は、８本の出力信号出力線２６と３本の出力信号測定用信号線２８との間の接続を制御するためのスイッチ回路部３３を備える。スイッチ回路部３３は、出力信号測定用信号線２８のそれぞれに対応して設けられ、出力信号出力線２６を入力側とし、出力信号測定用信号線２８を出力側としている。スイッチ回路部３３は出力信号測定用信号線２８の延長線上に配置され、出力信号出力線２６と交差する配置により、マトリックスを構成している。スイッチ回路部３３はスイッチ切替信号線３１を介して出力結線切替情報メモリ３０からメモリ内容に応じた切替信号（開閉信号）を与えられ、開閉を適宜切り替えられる。出力結線切替情報メモリ３０の構成は入力結線切替情報メモリ８の場合と同様であり、詳細説明は省略する。スイッチ回路部３３における開閉に伴い出力信号出力線２６と出力信号測定用信号線２８との間の接続が開閉される。メモリ切替回路３２は出力結線切替制御信号Ｓｃｒに基づいて出力結線切替情報メモリ３０に記憶されているメモリのアドレスを切り替えることにより、他のグループ分けに応じた切替情報を記憶している別のメモリに切り替えることができる。結線を変更する場合には、対応するメモリに切り替えることにより、切替情報を瞬時に変更でき、結線の接続を高速で切り替えることができる。
【００６８】
図１５はスイッチ回路部の回路構成を示す回路図である。基本的な態様は実施の形態１（図６）と同様である。スイッチ回路部３３は、各出力信号出力線２６に対応して切替スイッチ２９ｓを配置している。切替スイッチ２９ｓはアナログスイッチ（例えばＭＯＳトランジスタ）により構成され、ＭＯＳトランジスタはゲート電極に入力されるラッチ回路３４からの出力により制御される。ラッチ回路３４は出力結線切替情報メモリ３０からスイッチ切替信号線３１を介して送出された切替情報の内容を保持することにより切替スイッチ２９ｓの開閉状況を制御する。つまり基本動作は図６の場合と同様である。切替スイッチ２９ｓの一方の端子は出力信号出力線２６に接続され、他方の端子はＡＮＤ回路３５及びＯＲ回路３６に接続される。ＡＮＤ回路３５及びＯＲ回路３６の出力はそれぞれトランジスタ３７のゲート電極及びトランジスタ３８のゲート電極に接続されている。トランジスタ３７はｎチャンネルＭＯＳトランジスタで構成され、ソース電極は接地され、ドレイン電極はトランジスタ３８のドレイン電極に接続される。トランジスタ３８はｐチャンネルＭＯＳトランジスタで構成され、ソース電極は電源Ｖｓに接続される。トランジスタ３７及びトランジスタ３８のドレイン電極は出力信号測定用信号線２８に接続される。
【００６９】
ＣＵＴ２４の出力端子ｃｈ９〜ｃｈ１６からの出力信号を判定する場合、論理的に判定するためには結線された出力信号測定用信号線２８においては、出力端子ｃｈ９〜ｃｈ１６からの出力信号がすべて論理ＬであればＬを、すべて論理ＨであればＨを出力する必要がある。一方、論理Ｌと論理Ｈが混在した場合（ＣＵＴ２４が不良の場合）については、ＬとＨしか出力されない場合はアナログ加算器であれば判定レベルを設定することによりＬ出力とＨ出力が混在（すなわち不良品）した場合も判定可能であるが、論理回路で単純に結線した場合は判定できない。
【００７０】
スイッチ回路部３３は、ＡＬＬ”Ｈ”がＣＵＴ２４から出力された場合、出力信号測定用信号線２８の出力信号はＬに、ＡＬＬ”Ｌ”がＣＵＴ２４から出力された場合、出力信号測定用信号線２８の出力信号はＨに、それ以外（”Ｈ”と”Ｌ”が混在した場合）はハイ・インピーダンス出力となる回路になっている。すなわち、ＡＬＬ”Ｌ”の場合には、ＡＮＤ回路３５の出力はＬとなりトランジスタ３７はオフ、ＯＲ回路３６の出力はＬとなりトランジスタ３８はオンとなるから、出力信号測定用信号線２８からはＨが出力される。同様にＡＬＬ”Ｈ”の場合はＯＲ回路３６の出力はＨとなりトランジスタ３８はオフ、ＡＮＤ回路３５の出力はＨとなりトランジスタ３７はオンとなるから、出力信号測定用信号線２８からはＬが出力される。それ以外ではＯＲ回路３６の出力はＨ、ＡＮＤ回路３５の出力はＬのためトランジスタ３７、トランジスタ３８ともオフとなり出力信号測定用信号線２８はハイ・インピーダンス出力となる。
【００７１】
＜実施の形態４＞
実施の形態１の論理回路テスト装置１及び実施の形態３の論理回路テスト装置２１を同一の論理回路テスト装置とすることにより、より効果的な論理回路テスト装置とすることが可能となる。なお、この場合には入力結線切替手段３及び出力結線切替手段２３を同期させて制御する結線切替制御手段（不図示）を備える論理回路テスト装置とする。結線切替制御手段は入力結線切替制御信号Ｓｃｉ、出力結線切替制御信号Ｓｃｒを同期して制御する構成とする。さらに、実施の形態２の論理反転信号を用いて端子のグループ分けを行うこととしても良い。
【００７２】
＜実施の形態５＞
図１６、図１７は共用信号作成方法を示すフローチャートである。ここで共用信号とは、実施の形態１における共用入力信号、実施の形態３における共用期待出力信号を含めた概念である。つまり、被テスト論理回路（４、２４）の入力端子、出力端子いずれに対しても同様に適用可能な概念として用いる。このような共用信号を用いる論理回路テスト装置（１、２１）とすることにより、被テスト論理回路（４、２４）の入力端子、出力端子より少ない端子数の論理回路テスト装置を用いてテストをすることが可能となる。入力側でも、出力側でも同様に処理できることから、入力端子、出力端子、入力信号、出力信号の区別はせず、特に必要な場合の他は単に端子、信号として表現する。具体的な内容としては実施の形態１（図４）等が対応する。
【００７３】
パラメータを初期化する（Ｓ１）。例えば、周期ｊ（＝０）、最終テスト周期Ｌ、グループ数ｎ（＝０）、共用目標端子数Ｎ、被テスト論理回路のテスト用最大端子数Ｐ、原信号Ａｉ，ｊ等を設定する。原信号Ａｉ，ｊとは端子削減前のオリジナルな信号である。周期ｊはセグメント周期（周期Ｔｓ）の集合ともいえ、テストの最初から最後までの全周期を示し、０≦ｊ＜Ｌの関係を満たす。周期Ｔｓは端子を共用化して共用目標端子数Ｎ以下にまとめるための周期で、この周期において端子を削減された信号のブロック（セグメント）を得る。信号Ａｉ，ｊにおけるｉは端子の番号を示し、０≦ｉ＜Ｐの関係を満たす。
【００７４】
周期Ｔｓを初期化する（Ｓ２）。周期Ｔｓ０からスタートすることを示す。周期ｊにおける原信号Ａｉ，ｊを読み込む（Ｓ３）。原信号Ａｉ，ｊを論理状態に応じてグループ分けする（Ｓ４）。論理１（論理Ｈ）の場合（Ａｉ，ｊ＝０）及び論理０（論理Ｌ）の場合（Ａｉ，ｊ＝１）に分けられる。グループ分けをする毎に周期ｊ、周期Ｔｓをインクリメントする（Ｓ５）。ｊはｊ＋１に、ＴｓはＴｓ＋１に置き換えられる。
【００７５】
グループ数ｎは共用目標端子数Ｎを超えたか否かを判断する（Ｓ６）。ＹＥＳの場合には代入されたグループ数ｎ（保存されているひとつ前のグループ数ｎ）に対応するメンバ情報（各グループに属する端子番号）、周期Ｔｓ値を記録する（Ｓ７）。この際のグループ分けされ端子が共用化された集合をセグメントと呼ぶ。ＮＯの場合にはグループ数ｎを代入して（グループ数ｎを記録して）（Ｓ８）、ステップＳ３へ戻り、次の周期でのグループ分けを繰り返す。
【００７６】
周期ｊが最大テスト周期Ｌを超えたか否かを判断する（Ｓ９）。ＮＯの場合にはステップＳ２へ戻る。ＹＥＳの場合には共用情報を作成する（Ｓ１０）。つまり、記録されたメンバ情報、周期Ｔｓの値から各セグメントにおける端子共用情報を作成する。次に論理反転を用いてグループ分けした場合の等価グループを削除する（Ｓ１１）。なお、論理反転を用いてグループ分けする場合の目標の設定等の処理については、実施の形態２に述べたとおりである。共用情報に基づいて原信号を共用信号に変換する（Ｓ１２）。原信号とは、例えば実施の形態１の原入力信号、実施の形態３の期待出力信号である。
【００７７】
図１８は共用信号作成時のグループ分けの状況を示す模式図である。原信号Ａｉ，ｊをその論理状態（論理１、論理０）をグループ分けする際の模式図である。実施の形態１（図４）、実施の形態２（図８）で述べた方法を一般化して表したものである。ｉは端子（番号）であり、０≦ｉ＜Ｐの関係を有する。周期ｊはテストパターン全体にわたる周期を示すもので、全周期ｊ＝Ｌであるものとする。周期Ｔｓ０前は周期Ｔｓ０における原信号Ａｉ，ｊをグループ分けする前の状態を示す。この状態では原信号Ａｉ，ｊはｊ＝Ｔｓ０であるから、Ａｉ，Ｔｓ０として示されている。グループ数ｎはグループ分けする前であるからｎ＝１であり、論理０と論理１とが混在した状態である。周期Ｔｓ０〜周期Ｔｓｋは原端子数Ｐの端子を共用端子数Ｎのグループに分けることが可能な周期（セグメント周期）を示す。原信号の状況によっては次の周期ｊ（ｋ→ｋ＋１：周期Ｔｓｋ＋１）以降においてもセグメント周期Ｔｓが維持され、セグメント周期Ｔｓは周期Ｔｓ０〜周期Ｔｓｈのように変動することもある。
【００７８】
周期Ｔｓ０において原信号Ａｉ，ｊは論理０のグループ（Ａｉ，Ｔｓ０＝０）と論理１のグループ（Ａｉ，Ｔｓ０＝１）にグループ分けされ、グループ数ｎは２となる。周期Ｔｓ１においては、前（周期Ｔｓ０）のグループをさらに周期Ｔｓ１における原信号Ａｉ，Ｔｓ１の論理状態によりグループ分けし、グループ（Ａｉ，Ｔｓ０＝０／Ａｉ，Ｔｓ１＝０）、グループ（Ａｉ，Ｔｓ０＝０／Ａｉ，Ｔｓ１＝１）、グループ（Ａｉ，Ｔｓ０＝１／Ａｉ，Ｔｓ１＝０）、グループ（Ａｉ，Ｔｓ０＝１／Ａｉ，Ｔｓ１＝１）の４グループに分けられる。グループ数ｎが共用端子数Ｎを超えた周期Ｔｓｋの前の周期Ｔｓｋ−１のグループの端子状況に応じて端子の共用化が行われる。Ｔｓｋ以降においてもＴｓ０、Ｔｓ１、・・・と繰り返して全周期ｊ＝Ｌについてグループ分けが行われる。
【００７９】
【発明の効果】
以上詳述したように、本発明によれば、被テスト論理回路のテストにおいて被テスト論理回路の入力端子数より少ない出力端子から入力テストパターン（原入力信号）と等価な共用入力信号を出力でき、また被テスト論理回路の出力端子数より少ない出力端子から出力テストパターン（期待出力信号）と等価な共用期待出力信号を出力でき、端子数の少ない論理回路テスト装置においてもオリジナルなテストパターンと同等なテストが可能となる。
【００８０】
また、本発明によれば、被テスト論理回路のテストにおいて被テスト論理回路の端子数より少ない端子数の論理回路テスト装置を用いた場合においてもオリジナルなテストパターンと同等なテストができる論理回路テスト装置が可能となる。
【図面の簡単な説明】
【図１】実施の形態１に係るテスト装置の概略を示すブロック図である。
【図２】図１における原入力信号と共用入力信号との関係を示す説明図である。
【図３】図１における入力結線切替手段の概略を示すブロック図である。
【図４】図２における入力端子のグループ分けの方法を示す説明図である。
【図５】図３における入力結線切替手段の詳細を示すブロック図である。
【図６】切替スイッチの回路構成を示す回路図である。
【図７】原入力信号及びその反転信号と共用入力信号との関係を示す説明図である。
【図８】図７における入力端子のグループ分けの方法を示す説明図である。
【図９】図７に対応する入力結線切替手段の詳細を示すブロック図である。
【図１０】図９における切替スイッチの回路構成を示す回路図である。
【図１１】実施の形態３に係るテスト装置の概略を示すブロック図である。
【図１２】図１１における期待出力信号と共用期待出力信号との関係を示す説明図である。
【図１３】図１１における出力結線切替手段の概略を示すブロック図である。
【図１４】図１３における出力結線切替手段の詳細を示すブロック図である。
【図１５】スイッチ回路部の回路構成を示す回路図である。
【図１６】共用信号作成方法を示すフローチャートである。
【図１７】共用信号作成方法を示すフローチャートである。
【図１８】共用信号作成時のグループ分けの状況を示す模式図である。
【図１９】従来の入力端子削減方法の例を示すブロック図である。
【図２０】従来の入出力端子削減方法の例を示すブロック図である。
【符号の説明】
１ 論理回路テスト装置（テスタ）
２ 共用入力信号生成手段
３ 入力結線切替手段
４ 被テスト論理回路（ＣＵＴ）
５ 共用入力信号出力線
６ 原入力信号入力線
７ 入力結線切替スイッチブロック
７ｓ、７ｓａ、７ｓｂ 切替スイッチ
８ 入力結線切替情報メモリ
９ スイッチ切替信号線
９ａ ラッチ信号線
９ｂ セレクタ信号線
１０ メモリ切替回路
１５ ラッチ回路
１６ インバータ
１７ セレクタ
２１ 論理回路テスト装置（テスタ）
２２ 共用期待出力信号生成手段
２３ 出力結線切替手段
２４ 被テスト論理回路（ＣＵＴ）
２５ 共用期待出力信号出力線
２６ 出力信号出力線
２７ 比較手段
２８ 出力信号測定用信号線
２９ 出力結線切替スイッチブロック
２９ｓ 切替スイッチ
３０ 出力結線切替情報メモリ
３１ スイッチ切替信号線
３２ メモリ切替回路
３３ スイッチ回路部
３４ ラッチ回路
３５ ＡＮＤ回路
３６ ＯＲ回路
３７、３８ トランジスタ
ｃｈ１〜ｃｈ８ 入力端子
ｃｈ９〜ｃｈ１６ 出力端子
Ｓｃｉ 入力結線切替制御信号
Ｓｃｒ 出力結線切替制御信号
Ｔｃｈ１〜Ｔｃｈ３ 出力端子
Ｔｃｈ４〜Ｔｃｈ６ 出力端子
【発明の属する技術分野】
本発明は、被テスト論理回路の入力端子より少ない出力端子からテスト用の入力信号を発生し、また被テスト論理回路の出力端子より少ない出力端子から期待出力信号を発生することにより被テスト論理回路をテストする論理回路テスト装置に関する。
【０００２】
【従来の技術】
被テスト論理回路（Ｃｉｒｃｕｉｔ Ｕｎｄｅｒ Ｔｅｓｔ。以下ＣＵＴともいう）をテストするためには、目的とする動作をさせるために所定の論理信号の集合により構成される入力信号（以下入力テストパターンともいう）を論理回路テスト装置（以下テスタともいう）から、ＣＵＴの入力端子に入力する。ＣＵＴは入力された入力テストパターンにより所定の動作を行い、出力端子から動作結果としての出力信号を出力する。このＣＵＴの出力信号をＣＵＴが正常な場合に出力される期待出力信号（以下出力テストパターンともいう）と比較することによりＣＵＴが正常に動作しているか否かの判定を行う。
【０００３】
このようにＣＵＴのテストを行うテスタにおいては、入力テストパターンをＣＵＴの入力端子へ出力する端子数及びＣＵＴの出力信号を出力テストパターンと比較するためにＣＵＴの出力信号を入力する端子数は、それぞれＣＵＴの入力端子数及び出力端子数よりも多いことが必要である。つまり、テスタの端子数がＣＵＴの対応する端子数より少ないとＣＵＴをテストすることができない。このため、テスタの端子数が少なくてもテストができるようにテスタの端子数を削減してテストする方法が以下に述べるように提案されている。
【０００４】
テスタの入力テストパターン用の端子数を削減するために、例えばＬＦＳＲ（Linear Feedback Shift Register）により構成されるランダムパターン発生器を用いてテスタからの入力を削減する方法がある。この場合、発生させるテストパターンは周期性をもつ擬似ランダムパターンであるため、故障（不良）を見つけるための十分な入力状態が得られず、故障検出率の低い入力テストパターンになることが多い。また、ＣＵＴのテスト用に用意されたオリジナルな入力テストパターン（原入力テストパターン）と同じ入力テストパターンは印加できないため、原テストパターンと同等のテスト品質を確保することはできない。つまり、通常は故障検出率が低下することになる。
【０００５】
テスタの出力テストパターン用の端子数を削減するために、例えばＭＩＳＲ（Multiple Input Signature Register）により構成される圧縮回路を付加することにより端子数を削減する方法がある。この方法では、出力信号に含まれる故障情報が圧縮により見逃される虞がある。通常、ｍ個の出力端子をＭＩＳＲで圧縮した場合の見逃し率は１／（２m ）程度になる。
【０００６】
ＣＵＴの入力端子、出力端子の前後に設けたラッチ回路、シフトレジスタにより入力信号、出力信号の論理状態を維持して、少ない端子数でＣＵＴのテストを可能とする方法がある。これらはシリアル・パラレル変換により入力端子数、出力端子数の圧縮を実現する。この場合、例えばシフトレジスタの段数をｍ段とすると、テスタからはＣＵＴを動作させる速度のｍ倍の印加速度を有する入力テストパターンが要求される。
【０００７】
図１９は従来の入力端子削減方法の例を示すブロック図である。入力端子を同じ論理でまとめることにより端子数の削減を行う方法である（例えば、非特許文献１参照）。２ビットのカウンタにより構成されるテストパターン発生器５０からの出力（入力テストパターン）をＣＵＴ５２の入力端子Ｘ１〜Ｘ５に効率的に入力するために拡張結線回路５１により結線を行うものである。テストパターンを意識的に増加させることにより、入力テストパターンにＸ（ドントケア（don't care）と呼ぶ論理０でも論理１でも可能な状態）を置くことにより共有性を高めることができる。例示する入力端子Ｘ１〜Ｘ５はこのドントケア状態であることを示す。しかし、この方法ではオリジナルな入力テストパターンと同じ動作をＣＵＴ５２にさせることはできないし、テストパターンの加工も必要となる。また、テストパターン発生器５０及び拡張結線回路５１は集積回路内部に組み込んでテストを行うためのものであり、テスタに関するものではない。つまり、ＣＵＴ５２にあらかじめ用意されたテストパターンを使用するのではなく、上述したＬＦＳＲやカウンタ等を用いたパターン発生器５０を効率的に使用するためのものであり、ＣＵＴ５０の内部状態を考慮して端子数を削減するための割り振りを考えねばならず、現実的な回路では実現は困難である。
【０００８】
図２０は従来の入出力端子削減方法の例を示すブロック図である。このような従来例は例えば特許文献１に開示されている。ＩＥＥＥ１１４９．１により標準化されているＪＴＡＧ（Joint Test Action Group）と同様のバウンダリセル６０〜６２（双方向ドライブ／レシーブＩ／Ｏセル１〜Ｌ（ＢＩＤＩ１〜Ｌ））を用い、ＪＴＡＧのアーキテクチャではシリアルに接続するバウンダリセル６０〜６２の共通Ｉ／Ｏ線６３〜６５をサブグループ用の１本の共通Ｉ／Ｏ線６６にドッティング参照線６７において結線することにより外部への端子数削減を実現している。各バウンダリセル６０〜６２にはデータ入力線６８〜７０、受信データ線７１〜７３、ＨＺ制御線７４〜７６が接続されている。この方法では、バウンダリセル６０〜６２のいずれかしか選択できない。仮に同時に選択した場合でも共通Ｉ／Ｏ線６６から入力された信号と同じものが共通Ｉ／Ｏ線６３〜６５から受信データ線７１〜７３へ伝播するだけであり、論理の異なる入力信号が必要な場合はテストできない。また、内部からの信号を外部へ伝播する場合は、バウンダリセル６０〜６２を同時に活性化することはできないため、実質的な端子数削減にはならない。バウンダリセル６０〜６２をＪＴＡＧのアーキテクチャで結線した場合は、シリアル入力より任意の状態に設定可能であるが、内部データのイン・アウトに時間が必要とされるため内部を実際のスピードに近い動作をさせる事はできない上、テストパターンがシリアル化されるため、テストパターン長が膨大になるという問題がある。
【０００９】
なお、特許文献２、特許文献３に開示されている技術は、テストパターン全体の量を圧縮する方法であり、テスタの端子数を削減するものではない。
【００１０】
【特許文献１】
特開平１０−１３２９０２号公報
【特許文献２】
特開平１１−３１７６７１号公報
【特許文献３】
国際公開第９８／４３３５９号パンフレット
【非特許文献１】
ケイ・チャクラバーティ他（K.Chakrabarty，B.T.Murray，J.Liu and M.Zhu），ビルトインテストのためのテスト幅圧縮（Test Width Compression for Built-In Self Testing），「プロシーディングス・インターナショナル・テスト・コンファレンス」（Proceedings International Test Conference），アイ・イー・イー・イー・コンピュータ・ソサイアティ（ＩＥＥＥ ＣＯＭＰＵＴＥＲ ＳＯＣＩＥＴＹ）p.３２８〜p.３３７，１９９７
【００１１】
【発明が解決しようとする課題】
しかし、従来のテスタ及びテスト方法においては、ある程度の誤りを認めて出力を圧縮して端子数を削減する場合には出荷品質の低下を招くこと、テスタを高速に動作させることで必要な端子数を削減する場合にはテスタを数倍以上で高速動作させる必要があること、ＬＦＳＲ等によるテストパターンを印加することにより端子数を削減する場合には端子の共用化により端子数を削減して固定化した共通の配線では、自由度が低くなること、さらにＬＦＳＲ等固有のテストパターンではオリジナルのテストパターンを忠実に再現できないこと等の問題があった。
【００１２】
本発明は斯かる事情に鑑みなされたものであり、その目的とするところは、被テスト論理回路の入力端子のそれぞれに印加すべきオリジナルのテストパターン（原入力信号）の論理状態（例えば、論理０又は論理１）により被テスト論理回路の入力端子を適宜グループ分けすることにより被テスト論理回路の入力端子より少ない出力端子から原入力信号をまとめてテスト用の共用入力信号を生成して出力する共用入力信号生成手段と、共用入力信号を原入力信号に変換して被テスト論理回路の各入力端子に印加するために共用入力信号生成手段の出力端子と被テスト論理回路の入力端子との間の接続結線をグループ化の状況に応じて適宜切り替える入力結線切替手段とを備えることにより、被テスト論理回路の入力端子より少ない（共用入力信号用の）出力端子を有する論理回路テスト装置においても、圧縮による故障見逃しがなく、テスタに要求される速度は被テスト論理回路と同一でよく、被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置を提供することにある。
【００１３】
また、本発明の他の目的は、入力信号（原入力信号）に対応して被テスト論理回路の出力端子それぞれから出力されるべき期待出力信号の論理状態（例えば、論理０又は論理１）により被テスト論理回路の出力端子を適宜グループ分けすることにより被テスト論理回路の出力端子より少ない出力端子から期待出力信号をまとめて出力判定用の共用期待出力信号を生成して出力する共用期待出力信号生成手段と、被テスト論理回路の出力端子それぞれから出力される出力信号を共用期待出力信号と比較するために共用期待出力信号生成手段の出力端子に対応して設けられた出力信号測定用端子（比較用出力端子）と被テスト論理回路の出力端子との間の接続結線をグループ化の状況に応じて適宜切り替える出力結線切替手段とを備えることにより、被テスト論理回路の出力端子より少ない（共用期待出力信号用の）出力端子を有する論理回路テスト装置においても、圧縮による故障見逃しがなく、テスタに要求される速度は被テスト論理回路と同一でよく、被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置を提供することにある。
【００１４】
また、本発明の他の目的は、被テスト論理回路の入力端子に対応させた共用入力信号生成手段と入力結線切替手段とを備え、被テスト論理回路の出力端子に対応させた共用期待出力信号生成手段と出力結線切替手段とを備えることにより、被テスト論理回路の入力端子より少ない共用入力信号の出力端子と、被テスト論理回路の出力端子より少ない共用期待出力信号の出力端子と、を有する論理回路テスト装置においても、圧縮による故障見逃しがなく、テスタに要求される速度は被テスト論理回路と同一でよく、被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置を提供することにある。
【００１５】
また、本発明の他の目的は、原入力信号の論理状態に基づいて被テスト論理回路の入力端子をグループ分けし、グループ分けした入力端子を次周期における原入力信号の論理状態に基づいてさらにグループ分けするステップを入力端子のグループ数が共用入力信号生成手段の出力端子の数を超えるまで逐次繰り返し、グループの数が共用入力信号生成手段の出力端子の数を超えたとき、その直前のステップにおけるグループそれぞれの入力端子と共用入力信号生成手段の出力端子とを対応させて共用入力信号を生成することにより、被テスト論理回路の入力端子より少ない（共用入力信号用の）出力端子を有する論理回路テスト装置においても被テスト論理回路のテスト用に用意されたオリジナルなテストパターン（入力テストパターン）を忠実に再現したテストが可能な論理回路テスト装置を提供することにある。
【００１６】
また、本発明の他の目的は、期待出力信号の論理状態に基づいて被テスト論理回路の出力端子をグループ分けし、グループ分けした出力端子を次周期における期待出力信号の論理状態に基づいてさらにグループ分けするステップを出力端子のグループの数が共用期待出力信号生成手段の出力端子の数を超えるまで逐次繰り返し、グループの数が共用期待出力信号生成手段の出力端子の数を超えたとき、その直前のステップにおけるグループそれぞれの出力端子と共用期待出力信号生成手段の出力端子とを対応させて共用期待出力信号を生成することにより、被テスト論理回路の出力端子より少ない（共用期待出力信号用の）出力端子を有する論理回路テスト装置においても被テスト論理回路のテスト用に用意されたオリジナルなテストパターン（出力テストパターン）を忠実に再現したテストが可能な論理回路テスト装置を提供することにある。
【００１７】
また、本発明の他の目的は、原入力信号の論理状態に基づいて被テスト論理回路の入力端子をグループ分けし、グループそれぞれの入力端子と共用入力信号生成手段の出力端子とを対応させて共用入力信号を生成し、さらに期待出力信号の論理状態に基づいて被テスト論理回路の出力端子をグループ分けし、グループそれぞれの出力端子と共用期待出力信号生成手段の出力端子とを対応させて共用期待出力信号を生成することにより、被テスト論理回路の入力端子より少ない共用入力信号の出力端子と、被テスト論理回路の出力端子より少ない共用期待出力信号の出力端子とを有する論理回路テスト装置においても被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置を提供することにある。
【００１８】
【課題を解決するための手段】
本発明に係る論理回路テスト装置は、複数の入力端子及び複数の出力端子を有する被テスト論理回路の入力端子へテスト用の入力信号を入力して出力端子からの出力信号をテストする論理回路テスト装置において、被テスト論理回路の入力端子それぞれに印加すべき原入力信号及び原入力信号を論理反転して得られる反転入力信号の論理状態に基づいて前記入力端子をグループ分けすることにより被テスト論理回路の入力端子より少ない出力端子から共用入力信号を出力する共用入力信号生成手段と、前記共用入力信号を原入力信号に変換して被テスト論理回路の各入力端子に印加すべく共用入力信号生成手段の出力端子と被テスト論理回路の入力端子との間の結線を切り替える入力結線切替手段とを備えることを特徴とする。
【００２０】
本発明に係る論理回路テスト装置においては、前記入力結線切替手段は、前記結線を切り替えるために共用入力信号生成手段の出力端子と被テスト論理回路の入力端子との間の結線を切り替えるのに必要な入力結線切替情報を記憶した入力結線切替情報メモリを備えることを特徴とする。
【００２１】
本発明に係る論理回路テスト装置は、複数の入力端子及び複数の出力端子を有する被テスト論理回路の入力端子へテスト用の入力信号を入力して出力端子からの出力信号をテストする論理回路テスト装置において、前記入力信号に対応して被テスト論理回路の出力端子それぞれから出力されるべき期待出力信号及び期待出力信号を論理反転して得られる反転期待出力信号の論理状態に基づいて被テスト論理回路の出力端子をグループ分けすることにより被テスト論理回路の出力端子より少ない出力端子から共用期待出力信号を出力する共用期待出力信号生成手段と、被テスト論理回路の出力端子それぞれから出力される出力信号を共用期待出力信号と比較すべく共用期待出力信号生成手段の出力端子に対応して設けられた出力信号測定用端子と被テスト論理回路の出力端子との間の結線を切り替える出力結線切替手段とを備えることを特徴とする。
【００２３】
本発明に係る論理回路テスト装置においては、前記出力結線切替手段は、前記結線を切り替えるために出力信号測定用端子と被テスト論理回路の出力端子との間の結線を切り替えるのに必要な出力結線切替情報を記憶した出力結線切替情報メモリを備えることを特徴とする。
【００２４】
本発明に係る論理回路テスト装置は、複数の入力端子及び複数の出力端子を有する被テスト論理回路の入力端子へテスト用の入力信号を入力して出力端子からの出力信号をテストする論理回路テスト装置において、被テスト論理回路の入力端子それぞれに印加すべき原入力信号の論理状態に基づいて前記入力端子をグループ分けすることにより被テスト論理回路の入力端子より少ない出力端子から共用入力信号を出力する共用入力信号生成手段と、前記共用入力信号を原入力信号に変換して被テスト論理回路の各入力端子に印加すべく共用入力信号生成手段の出力端子と被テスト論理回路の入力端子との間の結線を切り替える入力結線切替手段と、前記原入力信号に対応して被テスト論理回路の出力端子それぞれから出力されるべき期待出力信号の論理状態に基づいて被テスト論理回路の出力端子をグループ分けすることにより被テスト論理回路の出力端子より少ない出力端子から共用期待出力信号を出力する共用期待出力信号生成手段と、被テスト論理回路の出力端子それぞれから出力される出力信号を共用期待出力信号と比較すべく共用期待出力信号生成手段の出力端子に対応して設けられた出力信号測定用端子と被テスト論理回路の出力端子との間の結線を切り替える出力結線切替手段と、前記入力結線切替手段及び出力結線切替手段を同期させて制御する結線切替制御手段とを備えることを特徴とする。
【００２５】
本発明に係る論理回路テスト装置は、複数の入力端子及び複数の出力端子を有する被テスト論理回路の入力端子へテスト用の入力信号を入力して出力端子からの出力信号をテストする論理回路テスト装置において、被テスト論理回路の入力端子それぞれに印加すべき原入力信号を被テスト論理回路の入力端子より少ない出力端子から共用入力信号として出力するために、前記原入力信号の論理状態に基づいて前記入力端子をグループ分けすると共に、グループ分けした前記入力端子を次の周期における原入力信号の論理状態に基づいてさらに逐次繰返してグループ分けするグループ分け手段と、該グループ分け手段が逐次繰返してグループ分けしたグループの数が前記出力端子の数を超えたか否かを判定する判定手段と、該判定手段が超えたと判定したときに、その超える直前における前記グループそれぞれの入力端子と前記出力端子とを対応させて共用入力信号を生成する共用入力信号生成手段とを備えることを特徴とする。
【００２６】
本発明に係る論理回路テスト装置においては、前記グループ分け手段は、前記原入力信号及び原入力信号を論理反転して得られる反転入力信号の論理状態に基づいて前記入力端子をグループ分けすると共に、グループ分けした前記入力端子を次の周期における前記論理状態に基づいてさらに逐次繰返してグループ分けし、前記判定手段は、前記グループ分け手段が逐次繰返してグループ分けしたグループの数が前記出力端子の数の倍数を超えたか否かを判定し、前記判定手段が超えたと判定したときは、前記共用入力信号生成手段が、その超える直前における前記グループから等価なグループを削除して得られるグループそれぞれの入力端子と前記出力端子とを対応させて共用入力信号を生成することを特徴とする。
【００２７】
本発明に係る論理回路テスト装置は、複数の入力端子及び複数の第１出力端子を有する被テスト論理回路の入力端子へテスト用の入力信号を入力して第１出力端子からの出力信号をテストする論理回路テスト装置において、前記入力信号に対応して被テスト論理回路の第１出力端子それぞれから出力されるべき期待出力信号を被テスト論理回路の第１出力端子より少ない第２出力端子から共用期待出力信号として出力するために、前記期待出力信号の論理状態に基づいて被テスト論理回路の第１出力端子をグループ分けすると共に、グループ分けした前記第１出力端子を次の周期における期待出力信号の論理状態に基づいてさらに逐次繰返してグループ分けするグループ分け手段と、該グループ分け手段が逐次繰返してグループ分けしたグループの数が前記第２出力端子の数を超えたか否かを判定する判定手段と、該判定手段が超えたと判定したときに、その超える直前における前記グループそれぞれの第１出力端子と前記第２出力端子とを対応させて共用期待出力信号を生成する共用期待出力信号生成手段とを備えることを特徴とする。
【００２８】
本発明に係る論理回路テスト装置においては、前記グループ分け手段は、前記期待出力信号及び期待出力信号を論理反転して得られる反転出力信号の論理状態に基づいて被テスト論理回路の第１出力端子をグループ分けすると共に、グループ分けした前記第１出力端子を次の周期における前記論理状態に基づいてさらに逐次繰返してグループ分けし、前記判定手段は、前記グループ分け手段が逐次繰返してグループ分けしたグループの数が前記第２出力端子の数の倍数を超えたか否かを判定し、前記判定手段が超えたと判定したときは、前記共用期待出力信号生成手段が、その超える直前における前記グループから等価なグループを削除して得られるグループそれぞれの第１出力端子と前記第２出力端子とを対応させて共用期待出力信号を生成することを特徴とする。
【００２９】
本発明に係る論理回路テスト装置は、複数の入力端子及び複数の第１出力端子を有する被テスト論理回路の入力端子へテスト用の入力信号を入力して第１出力端子からの出力信号をテストする論理回路テスト装置において、被テスト論理回路の入力端子それぞれに印加すべき原入力信号を被テスト論理回路の入力端子より少ない第２出力端子から共用入力信号として出力するために、前記原入力信号の論理状態に基づいて前記入力端子をグループ分けすると共に、グループ分けした前記入力端子を次の周期における原入力信号の論理状態に基づいてさらに逐次繰返してグループ分けする手段と、該手段が逐次繰返してグループ分けしたグループの数が前記第２出力端子の数を超えたか否かを判定する手段と、該手段が超えたと判定したときに、その超える直前における前記グループそれぞれの入力端子と前記第２出力端子とを対応させて共用入力信号を生成する共用入力信号生成手段と、前記原入力信号に対応して被テスト論理回路の第１出力端子それぞれから出力されるべき期待出力信号を被テスト論理回路の第１出力端子より少ない第２出力端子から共用期待出力信号として出力するために、前記期待出力信号の論理状態に基づいて被テスト論理回路の第１出力端子をグループ分けすると共に、グループ分けした前記第１出力端子を次の周期における期待出力信号の論理状態に基づいてさらに逐次繰返してグループ分けする手段と、該手段が逐次繰返してグループ分けしたグループの数が前記第２出力端子の数を超えたか否かを判定する手段と、該手段が超えたと判定したときに、その超える直前における前記グループそれぞれの第１出力端子と前記第２出力端子とを対応させて共用期待出力信号を生成する共用期待出力信号生成手段とを備えることを特徴とする。
【００３０】
本発明においては、被テスト論理回路の入力端子のそれぞれに印加すべきオリジナルのテストパターン（原入力信号）の論理状態により被テスト論理回路の入力端子を適宜グループ分けすることにより被テスト論理回路の入力端子より少ない出力端子から原入力信号をまとめてテスト用の共用入力信号を生成して出力する共用入力信号生成手段と、共用入力信号を原入力信号に変換して被テスト論理回路の各入力端子に印加するために共用入力信号生成手段の出力端子と被テスト論理回路の入力端子との間の接続結線をグループ化の状況に応じて適宜切り替える入力結線切替手段とを備えることとしたので、被テスト論理回路の入力端子より少ない（共用入力信号用の）出力端子を有する論理回路テスト装置においても、圧縮による故障見逃しがなく、テスタに要求される速度は被テスト論理回路と同一でよく、被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置が可能となる。
【００３１】
本発明においては、入力信号（原入力信号）に対応して被テスト論理回路の出力端子それぞれから出力されるべき期待出力信号の論理状態により被テスト論理回路の出力端子を適宜グループ分けすることにより被テスト論理回路の出力端子より少ない出力端子から期待出力信号をまとめて出力判定用の共用期待出力信号を生成して出力する共用期待出力信号生成手段と、被テスト論理回路の出力端子それぞれから出力される出力信号を共用期待出力信号と比較するために共用期待出力信号生成手段の出力端子に対応して設けられた出力信号測定用端子（比較用出力端子）と被テスト論理回路の出力端子との間の接続結線をグループ化の状況に応じて適宜切り替える出力結線切替手段とを備えることとしたので、被テスト論理回路の出力端子より少ない（共用期待出力信号用の）出力端子を有する論理回路テスト装置においても、圧縮による故障見逃しがなく、テスタに要求される速度は被テスト論理回路と同一でよく、被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置が可能となる。
【００３２】
本発明においては、被テスト論理回路の入力端子に対応させた共用入力信号生成手段と入力結線切替手段とを備え、被テスト論理回路の出力端子に対応させた共用期待出力信号生成手段と出力結線切替手段とを備えることとしたので、被テスト論理回路の入力端子より少ない共用入力信号の出力端子と、被テスト論理回路の出力端子より少ない共用期待出力信号の出力端子とを備えた論理回路テスト装置においても、圧縮による故障見逃しがなく、テスタに要求される速度は被テスト論理回路と同一でよく、被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置が可能となる。
【００３３】
本発明においては、原入力信号の論理状態に基づいて被テスト論理回路の入力端子をグループ分けし、グループ分けした入力端子を次周期における原入力信号の論理状態に基づいてさらにグループ分けするステップを入力端子のグループ数が共用入力信号生成手段の出力端子の数を超えるまで逐次繰り返し、グループの数が共用入力信号生成手段の出力端子の数を超えたとき、その直前のステップにおけるグループそれぞれの入力端子と共用入力信号生成手段の出力端子とを対応させて共用入力信号を生成することとしたので、被テスト論理回路の入力端子より少ない（共用入力信号用の）出力端子を有する論理回路テスト装置においても被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置が可能となる。
【００３４】
本発明においては、期待出力信号の論理状態に基づいて被テスト論理回路の出力端子をグループ分けし、グループ分けした出力端子を次周期における期待出力信号の論理状態に基づいてさらにグループ分けするステップを出力端子のグループの数が共用期待出力信号生成手段の出力端子の数を超えるまで逐次繰り返し、グループの数が共用期待出力信号生成手段の出力端子の数を超えたとき、その直前のステップにおけるグループそれぞれの出力端子と共用期待出力信号生成手段の出力端子とを対応させて共用期待出力信号を生成することとしたので、被テスト論理回路の出力端子より少ない（共用期待出力信号用の）出力端子を有する論理回路テスト装置においても被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置が可能となる。
【００３５】
本発明においては、原入力信号の論理状態に基づいて被テスト論理回路の入力端子をグループ分けし、グループそれぞれの入力端子と共用入力信号生成手段の出力端子とを対応させて共用入力信号を生成し、さらに期待出力信号の論理状態に基づいて被テスト論理回路の出力端子をグループ分けし、グループそれぞれの出力端子と共用期待出力信号生成手段の出力端子とを対応させて共用期待出力信号を生成することとしたので、被テスト論理回路の入力端子より少ない共用入力信号の出力端子と、被テスト論理回路の出力端子より少ない共用期待出力信号の出力端子とを備えた論理回路テスト装置においても被テスト論理回路のテスト用に用意されたオリジナルなテストパターンを忠実に再現したテストが可能な論理回路テスト装置が可能となる。
【００３６】
【発明の実施の形態】
以下本発明をその実施の形態を示す図面に基づいて詳述する。
＜実施の形態１＞
図１は実施の形態１に係るテスト装置の概略を示すブロック図である。１は論理回路テスト装置（以下テスタ１）であり、複数の入力端子ｃｈ１〜ｃｈ８及び複数の出力端子（不図示）を有する被テスト論理回路４（以下ＣＵＴ４）の入力端子ｃｈ１〜ｃｈ８へテスト用の入力信号を入力して出力端子からの出力信号をテストする。テスタ１は共用入力信号生成手段２と入力結線切替手段３とを構成として備える。共用入力信号生成手段２はＣＵＴ４の入力端子ｃｈ１〜ｃｈ８のそれぞれに印加すべき原入力信号（入力テストパターン）の論理状態（論理）に基づいて入力端子ｃｈ１〜ｃｈ８をグループ分けして出力端子Ｔｃｈ１〜Ｔｃｈ３を共用することにより入力端子ｃｈ１〜ｃｈ８（８個の入力端子）より少ない出力端子Ｔｃｈ１〜Ｔｃｈ３（３個の出力端子）に対応させた共用入力信号を生成し、出力端子Ｔｃｈ１〜Ｔｃｈ３から共用入力信号を出力する。共用入力信号は共用入力信号出力線５を介して共用入力信号生成手段２から入力結線切替手段３へ出力される。
【００３７】
入力結線切替手段３は共用入力信号生成手段２から供給される入力結線切替制御信号Ｓｃｉに従って共用入力信号生成手段２の出力端子Ｔｃｈ１〜Ｔｃｈ３とＣＵＴ４の入力端子ｃｈ１〜ｃｈ８との間の接続結線をグループ化の状況に応じて適宜切り替える。つまり、入力結線切替手段３は原入力信号から得られた共用入力信号を原入力信号に変換することにより、原入力信号入力線６を介してＣＵＴ４の入力端子ｃｈ１〜ｃｈ８それぞれへ原入力信号を入力する。したがって、ＣＵＴ４の入力端子ｃｈ１〜ｃｈ８より少ない（共用入力信号用の）出力端子Ｔｃｈ１〜Ｔｃｈ３を有するテスタ１においても入力結線切替手段３を備えることにより原入力信号を忠実に再現してテストすることができる。テスタ１（における共用入力信号生成手段２）は等価的にＣＵＴ４の入力端子ｃｈ１〜ｃｈ８へ入力すべき原入力信号に対し、出力端子Ｔｃｈ１〜Ｔｃｈ３を削減できることになる。
【００３８】
テスタ１は原入力信号に対応して予め用意されている期待出力信号の値とＣＵＴ４の出力端子からの出力信号が合致するか否かを比較手段（不図示）において比較し、その結果により良否を判定する。なお、ＣＵＴ４の出力端子からの出力信号については、入力側と同様に端子を共用化（実施の形態３）してテストしても良いし、共用化せずにテストしても良い。
【００３９】
図２は図１における原入力信号と共用入力信号との関係を示す説明図である。ＣＵＴ４の入力端子ｃｈ１〜ｃｈ８に対応して入力すべき原入力信号の例を周期Ｔｓ０〜Ｔｓ３の期間について示す。例えば、入力端子ｃｈ１には周期Ｔｓ０では論理１、Ｔｓ１では０、Ｔｓ２では０、Ｔｓ３では１が順次入力されるべきことを示す。また、入力端子ｃｈ７には周期Ｔｓ０では論理１、Ｔｓ１では０、Ｔｓ２では０、Ｔｓ３では１が順次入力されるべきことを示す。つまり、入力端子ｃｈ１と入力端子ｃｈ７には同一の入力信号が入力されることから、共用入力信号生成手段２から出力する際に同一のグループとして共通の出力端子Ｔｃｈ１を共用することが可能となる。その他の端子に関しても同様にグループ分けが可能である。したがって、周期Ｔｓ０〜Ｔｓ２においては、ＣＵＴ４の入力端子ｃｈ１、ｃｈ７は共用入力信号生成手段２の出力端子Ｔｃｈ１に、入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ６は出力端子Ｔｃｈ２に、入力端子ｃｈ５、ｃｈ８は出力端子Ｔｃｈ３にそれぞれグループ分けされ、グループ毎に出力端子Ｔｃｈ１〜Ｔｃｈ３を共用される。
【００４０】
周期Ｔｓ３においては例えば入力端子ｃｈ２、ｃｈ３は論理状態が異なることから出力端子Ｔｃｈ３に対応させて同一のグループを維持することはできない。つまり、この例では周期Ｔｓ０〜Ｔｓ２がグループ化の一つの区分（セグメント）になり、この周期Ｔｓ０〜Ｔｓ２をセグメント周期とも言う。論理状態に応じてさらに周期Ｔｓ３以降の周期を含めてグループ分けされることもある。なお、周期Ｔｓ０、Ｔｓ１、Ｔｓ２、Ｔｓ３等は原入力信号（テストパターン）の一部（セグメント）であり、全期間について同様な方法によりグループ分けを実行することによりＣＵＴ４のテストが可能なグループ分けした共用入力信号を得ることができる。
【００４１】
図３は図１における入力結線切替手段の概略を示すブロック図である。入力結線切替手段３は共用入力信号生成手段２の出力端子Ｔｃｈ１〜Ｔｃｈ３からの信号線である共用入力信号出力線５及びＣＵＴ４の入力端子ｃｈ１〜ｃｈ８への信号線である原入力信号入力線６に接続される入力結線切替スイッチブロック７を備え、入力結線切替スイッチブロック７は入力結線切替情報メモリ８のメモリ内容により開閉制御される。入力結線切替情報メモリ８は入力結線切替制御信号Ｓｃｉにより制御される。ここでは簡単のために、図２における周期Ｔｓ０〜Ｔｓ２の間の結線状況を固定結線で示す。したがって、入力結線切替スイッチブロック７において、出力端子Ｔｃｈ１は入力端子ｃｈ１、ｃｈ７に、出力端子Ｔｃｈ２は入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ６に、出力端子Ｔｃｈ３は入力端子ｃｈ５、ｃｈ８に接続され、結線されている。出力端子Ｔｃｈ１〜Ｔｃｈ３と入力端子ｃｈ１〜ｃｈ８との間の接続結線状況はグループ分けの状況（入力結線切替情報メモリ８のメモリ内容）に応じて適宜切り替えられる。また、周期Ｔｓ３以降の結線状況も原入力信号の論理状態に応じ別途切り替えられる。
【００４２】
実際のＣＵＴ４では様々なテストを行う中で原入力信号（入力テストパターン）の最後の周期まで共通の出力端子（Ｔｃｈ１〜Ｔｃｈ３）を共用できる場合は非常に少ないため、結線自体はＰＬＤ等のように再構成（結線切替）が可能なハードウェアで実現するのがより望ましい。ＰＬＤ等の再構成は共用入力信号生成手段２から直接制御すれば簡単であるが、ＰＬＤ等の再構成に要する時間が問題となる場合は、結線情報をあらかじめ入力結線切替情報メモリ８に記憶しておき、入力結線切替制御信号Ｓｃｉに応じて、高速に結線情報を切り替えることにより端子共用化の自由度が向上し、高速化が可能となる。
【００４３】
図４は図２における入力端子のグループ分けの方法を示す説明図である。原入力信号の論理状態に基づいて入力端子ｃｈ１〜ｃｈ８のグループ分けを行い、出力端子Ｔｃｈ１〜Ｔｃｈ３と対応させることにより、入力端子ｃｈ１〜ｃｈ８に入力すべき原入力信号（入力テストパターン）を変換して、出力端子Ｔｃｈ１〜Ｔｃｈ３から共用入力信号として出力させる例である。各周期における原入力信号の論理状態に基づいて入力端子ｃｈ１〜ｃｈ８をグループ分けする方法を述べる。なお、図においては簡略化のために適宜符合を省略して表記している。まず、周期Ｔｓ０においては、論理状態は論理０と論理１の２状態であり、周期Ｔｓ０における論理１のグループをグループＧｒ１と、論理０のグループをグループＧｒ０と表記する。以下においてもグループの区別は論理状態を用いて同様に表記する。図２において示した論理状態により、グループＧｒ１には入力端子ｃｈ１、ｃｈ７がグループ分けされ、グループＧｒ０には入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ５、ｃｈ６、ｃｈ８がグループ分けされる。この時点でのグループ数ｎは２である。
【００４４】
次に、周期Ｔｓ０においてグループ分けした入力端子ｃｈ１、ｃｈ７のグループＧｒ１と入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ５、ｃｈ６、ｃｈ８のグループＧｒ０を次の周期Ｔｓ１における論理状態に応じてさらにグループ分けする。つまり、周期Ｔｓ０、Ｔｓ１の両周期にわたる論理状態に応じてグループ分けをする。周期Ｔｓ０における論理１、周期Ｔｓ１における論理０のグループはグループＧｒ１０と、周期Ｔｓ０における論理１、周期Ｔｓ１における論理１のグループはグループＧｒ１１と、周期Ｔｓ０における論理０、周期Ｔｓ１における論理０のグループはグループＧｒ００と、周期Ｔｓ０における論理０、周期Ｔｓ１における論理１のグループはグループＧｒ０１と表記する。グループＧｒ１０には入力端子ｃｈ１、ｃｈ７がグループ分けされ、グループＧｒ１１には該当する入力端子は存在しないので空集合φとする。グループＧｒ００には入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ６がグループ分けされ、グループＧｒ０１には入力端子ｃｈ５、ｃｈ８がグループ分けされる。空集合φはグループとしての実態がない（対応する入力端子が存在しない）から、グループ数にはカウントしないので、この時点でのグループ数ｎは３である。
【００４５】
このようなグループ分けするステップを入力端子ｃｈ１〜ｃｈ８のグループ数ｎが共用入力信号生成手段２の出力端子Ｔｃｈ１〜Ｔｃｈ３の数Ｎ（共用目標端子数Ｎともいう。図４（図１）の場合はＮ＝３）を超えるまで逐次繰り返し、グループ数ｎが共用入力信号生成手段２の出力端子Ｔｃｈ１〜Ｔｃｈ３の数Ｎを超えたとき、その直前のステップにおけるグループそれぞれの入力端子と共用入力信号生成手段２の出力端子とを対応させて共用入力信号を生成する。
【００４６】
周期Ｔｓ０〜Ｔｓ２の間にわたる論理状態による入力端子ｃｈ１〜ｃｈ８のグループ数ｎは３であるので、さらに、周期Ｔｓ３における入力端子ｃｈ１〜ｃｈ８の論理状態によりグループ分けを行う。周期Ｔｓ０〜Ｔｓ３において、グループＧｒ１００１には入力端子ｃｈ１、ｃｈ７が、グループＧｒ００１０には入力端子ｃｈ３が、グループＧｒ００１１には入力端子ｃｈ２、ｃｈ４、ｃｈ６が、グループＧｒ０１１０には入力端子ｃｈ５が、グループＧｒ０１１１には入力端子ｃｈ８がそれぞれグループ分けされる。グループＧｒ１０００は対応する入力端子が存在しないから空集合であるので、グループ数ｎにはカウントしない。従って、この時点でのグループ数ｎは５である。グループ数ｎが共用目標端子数Ｎを超えたのでその直前のグループ、つまり、周期Ｔｓ０〜Ｔｓ２において得られた入力端子（ｃｈ１〜ｃｈ８）の３グループと出力端子Ｔｃｈ１〜Ｔｃｈ３とを対応させて、共用入力信号を生成する。周期Ｔｓ０〜Ｔｓ２において得られたグループはグループＧｒ１００、グループＧｒ００１、グループＧｒ０１１であり、グループ数ｎは３である。グループＧｒ１００には入力端子ｃｈ１、ｃｈ７が、グループＧｒ００１には入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ６が、グループＧｒ０１１には入力端子ｃｈ５、ｃｈ８が対応してグループ分けされる。グループＧｒ１００は出力端子Ｔｃｈ１に、グループＧｒ００１は出力端子Ｔｃｈ２に、グループＧｒ０１１は出力端子Ｔｃｈ３に対応する。これにより、８個の入力端子ｃｈ１〜ｃｈ８による原入力信号を３個の出力端子Ｔｃｈ１〜Ｔｃｈ３からの共用入力信号に変換でき、等価的に端子数を削減した共用入力信号を生成することができる。なお、グループＧｒ１０１、グループＧｒ０００、グループＧｒ０１０は対応する入力端子が存在しないから空集合でありグループ数ｎにはカウントしない。
【００４７】
上述したように基本的な考え方は同じ論理となる入力端子ｃｈ１〜ｃｈ８を共用化していくことでテストに必要な端子数を削減するものであり、あらかじめ定められた端子数（共用目標端子数Ｎ）以下になるように共用化できる入力端子を見いだす方法である。通常共用化が可能な入力端子を見いだすためには、オリジナルの入力テストパターン（原入力信号）の周期Ｔｓ０（１行目）より入力端子ｃｈ１〜ｃｈ８について順次同じものを探して共通となる入力端子をまとめるが、このような逐次比較では膨大な比較計算が必要となる。例えば１０入力端子の共有性を見いだす場合、１行目のテストパターンを想定すれば、逐次比較では４５回（１０個の中から２個を選ぶ組み合わせ数）必要であるが、論理０／論理１（論理が０か１か）によりグループ分けする（割り振る）だけであれば１０回で分離可能であり、入力テストパターンが長いほど計算量の負担は相対的に少なくなるという利点がある。
【００４８】
図５は図３における入力結線切替手段の詳細を示すブロック図である。入力結線切替スイッチブロック７は、出力端子Ｔｃｈ１〜Ｔｃｈ３に対応する共用入力信号出力線５と入力端子ｃｈ１〜ｃｈ８に対応する原入力信号入力線６とにより構成されるマトリックス（３×８）の交差するポイントに２４個の切替スイッチ７ｓを配置した構成とされる。切替スイッチ７ｓはその両端を共用入力信号出力線５と原入力信号入力線６とに接続され、共用入力信号出力線５と原入力信号入力線６との間の接続を開閉する。アナログスイッチで構成される切替スイッチ７ｓはスイッチ切替信号線９を介して入力結線切替情報メモリ８からメモリ内容に応じた切替信号（開閉信号）を与えられ、切替スイッチ７ｓの開閉を適宜切り替えられる。入力結線切替情報メモリ８はマトリックスに応じたビット構成とされ、ここでは３×８ビット構成として各マトリックスの交差ポイントに対応する切替情報を例えば論理１、０で記憶している。メモリ切替回路１０は入力結線切替制御信号Ｓｃｉに基づいて入力結線切替情報メモリ８に記憶されているメモリのアドレスを切り替えることにより、他のグループ分けに応じた切替情報を記憶している別のメモリに切り替えることができる。結線を変更する場合には、対応するメモリに切り替えることにより、切替情報を瞬時に変更でき、結線の接続を高速で切り替えることができる。
【００４９】
図６は切替スイッチの回路構成を示す回路図である。切替スイッチ７ｓはその両端を共用入力信号出力線５と原入力信号入力線６とに接続され、共用入力信号出力線５と原入力信号入力線６との間の接続を開閉する。切替スイッチ７ｓは例えばＭＯＳトランジスタにより構成され、ＭＯＳトランジスタはゲートに入力されるラッチ回路１５からの出力により制御される。ラッチ回路１５は入力結線切替情報メモリ８からスイッチ切替信号線９を介して送出された切替情報の内容を保持することにより切替スイッチ７ｓの開閉状況を制御する。ラッチ回路１５の出力Ｑが論理１の場合には、切替スイッチ７ｓは閉となり、共用入力信号出力線５と原入力信号入力線６とは接続され、例えば、対応する出力端子Ｔｃｈ１と入力端子ｃｈ１とは接続される。ラッチ回路１５の出力Ｑが論理０の場合には、切替スイッチ７ｓは開となり、共用入力信号出力線５と原入力信号入力線６とは切断され、例えば、対応する出力端子Ｔｃｈ１と入力端子ｃｈ１とは接続されない。
【００５０】
＜実施の形態２＞
図７は原入力信号及びその反転信号と共用入力信号との関係を示す説明図である。実施の形態１においては原入力信号の論理状態に基づいてＣＵＴ４の入力端子ｃｈ１〜ｃｈ８をグループ分けし、共用入力信号生成手段２の出力端子Ｔｃｈ１〜Ｔｃｈ３を共用するものであるが、原入力信号及び原入力信号の反転信号に基づいてＣＵＴ４の入力端子ｃｈ１〜ｃｈ８をグループ分けし、共用入力信号生成手段２の出力端子Ｔｃｈ１〜Ｔｃｈ３を共用することもできる。ここでは、原入力信号が図２と同一の場合について、原入力信号の反転信号を含めてグループ分けをした結果を示す。周期Ｔｓ０〜Ｔｓ２においては、ＣＵＴ４の入力端子ｃｈ１、ｃｈ７における原入力信号は論理１００である。同様に入力端子ｃｈ５、ｃｈ８における原入力信号は論理０１１であるから、入力端子ｃｈ５、ｃｈ８の原入力信号の反転信号は論理１００となる。つまり、反転信号を考慮すると入力端子ｃｈ１、ｃｈ７に加えて入力端子ｃｈ５、ｃｈ８も同一のグループとでき、共通の出力端子Ｔｃｈ１を共用することができる。入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ６における原入力信号は論理００１であるから、入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ６は同一のグループとして出力端子Ｔｃｈ２を共用することができる。 なお、図２の場合に比べて共用化する出力端子は出力端子Ｔｃｈ１、Ｔｃｈ２の２個で良く、周期Ｔｓ０〜Ｔｓ２においては、出力端子Ｔｃｈ３は利用する必要がない。図２の場合に比べてさらに少ない端子数での共用化が可能となる。つまり、反転した論理状態が合致する場合もグループ化が可能となることから、端子共用の自由度が２倍となりさらに端子削減効果を得ることが可能となる。
【００５１】
図８は図７における入力端子のグループ分けの方法を示す説明図である。基本的な方法は実施の形態１（図４）における方法と同様であり、重複する部分の説明は適宜省略する。なお、図においては簡略化のために適宜符合を省略して表記している。原入力信号及びその反転信号の論理状態に基づいて入力端子ｃｈ１〜ｃｈ８及び反転信号に対応させた想定の入力端子（反転時入力端子）ＣＨ１〜ＣＨ８（ｃｈの反転状態をＣＨとして表記する）についてグループ分けを行い、出力端子Ｔｃｈ１〜Ｔｃｈ３と対応させることにより、入力端子ｃｈ１〜ｃｈ８に入力すべき原入力信号（入力テストパターン）を変換して、出力端子Ｔｃｈ１〜Ｔｃｈ３から共用入力信号として出力させるものである。つまり、反転時入力端子ＣＨ１〜ＣＨ８についてもグループ分けする際に最初の集合に含めておく。なお、この際の共用目標端子数Ｎは出力端子（Ｔｃｈ１〜Ｔｃｈ３）の数の２倍に設定する。
【００５２】
周期Ｔｓ０においては、論理状態は論理０と論理１の２状態であり、周期Ｔｓ０における論理１のグループをグループＧｒ１と、論理０のグループをグループＧｒ０と表記する。グループＧｒ１には入力端子ｃｈ１、ｃｈ７、反転時入力端子ＣＨ２、ＣＨ３、ＣＨ４、ＣＨ５、ＣＨ６、ＣＨ８がグループ分けされ、グループＧｒ０には入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ５、ｃｈ６、ｃｈ８、反転時入力端子ＣＨ１、ＣＨ７がグループ分けされる。この時点でのグループ数ｎは２である。
【００５３】
上述のグループを実施の形態１と同様にさらにグループ分けする。このようなグループ分けするステップを入力端子ｃｈ１〜ｃｈ８及び反転時入力端子ＣＨ１〜ＣＨ８のグループ数ｎが共用入力信号生成手段２の出力端子（Ｔｃｈ１〜Ｔｃｈ３）の数の２倍（共用目標端子数Ｎともいう。ここではＮ＝６）を超えるまで逐次繰り返し、グループ数ｎが共用入力信号生成手段２の出力端子（Ｔｃｈ１〜Ｔｃｈ３）の数の２倍を超えたとき、その直前のステップにおけるグループそれぞれの入力端子及び反転時入力端子と共用入力信号生成手段２の出力端子とを対応させて共用入力信号を生成する。
【００５４】
周期Ｔｓ０〜Ｔｓ２の間にわたる論理状態による入力端子ｃｈ１〜ｃｈ８及び反転時入力端子ＣＨ１〜ＣＨ８のグループ数ｎは４であるので、さらに、周期Ｔｓ３における入力端子ｃｈ１〜ｃｈ８及び反転時入力端子ＣＨ１〜ＣＨ８の論理状態によりグループ分けを行う。周期Ｔｓ０〜Ｔｓ３において、グループＧｒ１００１には入力端子ｃｈ１、ｃｈ７、反転時入力端子ＣＨ５が、グループＧｒ１０００には反転時入力端子ＣＨ８が、グループＧｒ１１０１には反転時入力端子ＣＨ３が、グループＧｒ１１００には反転時入力端子ＣＨ２、ＣＨ４、ＣＨ６が、グループＧｒ００１１には入力端子ｃｈ２、ｃｈ４、ｃｈ６が、グループＧｒ００１０には入力端子ｃｈ３が、グループＧｒ０１１０には入力端子ｃｈ５、反転時入力端子ＣＨ１、ＣＨ７が、グループＧｒ０１１１には入力端子ｃｈ８がそれぞれグループ分けされる。この時点でのグループ数ｎは８である。グループ数ｎが共用目標端子数Ｎ（Ｎ＝６）を超えたのでその直前のグループ、つまり、周期Ｔｓ０〜Ｔｓ２において得られた入力端子（ｃｈ１〜ｃｈ８）、反転時入力端子（ＣＨ１〜ＣＨ８）の４グループと出力端子Ｔｃｈ１〜Ｔｃｈ３とを対応させて、共用入力信号を生成する。なお、４グループのままでは、出力端子（Ｔｃｈ１〜Ｔｃｈ３）数３と対応しないが、反転信号を含む４グループには等価なグループが含まれるので、次に述べるように実質的には２グループにでき、対応付けができる。
【００５５】
周期Ｔｓ０〜Ｔｓ２において得られたグループは、グループＧｒ１００、グループＧｒ１１０、グループＧｒ００１、グループＧｒ０１１であり、グループ数ｎは４である。グループＧｒ１００には反転時入力端子ｃｈ１、ｃｈ７、反転時入力端子ＣＨ５、ＣＨ８が、グループＧｒ１１０には反転時入力端子ＣＨ２、ＣＨ３、ＣＨ４、ＣＨ６が、グループＧｒ００１には入力端子ｃｈ２、ｃｈ３、ｃｈ４、ｃｈ６が、グループＧｒ０１１には入力端子ｃｈ５、ｃｈ８、反転時入力端子ＣＨ１、ＣＨ７が対応してグループ分けされる。グループ分けに際して反転信号を集合に含めた結果、反転信号を含むグループができることになり、論理が反転した等価関係にあるグループが存在することになる。ここでは、Ｇｒ１００とグループＧｒ０１１とは単に論理が反転しているのみで等価関係にあり、またグループＧｒ１１０とグループＧｒ００１とも同様に等価関係にある。この等価関係にあるグループの一方は最終のグループからは削除することにより、グループＧｒ１００は出力端子Ｔｃｈ１に、グループＧｒ００１は出力端子Ｔｃｈ２に対応させることができる。これにより、８個の入力端子ｃｈ１〜ｃｈ８による原入力信号及びその反転信号を３個の出力端子Ｔｃｈ１〜Ｔｃｈ３の内の２個の出力端子Ｔｃｈ１、Ｔｃｈ２からの共用入力信号に変換でき、等価的に端子数を削減した共用入力信号を生成することができる。
【００５６】
上述したとおり、反転信号を含む実施の形態２（図７、図８）の場合は、実施の形態１（図２、図４）の場合に比べてさらに端子数の削減が期待できる。例えば、図７（図８）の例では入力端子ｃｈ５、ｃｈ８はその反転信号を考慮した反転時入力端子ＣＨ５、ＣＨ８のグループを選択することにより入力端子ｃｈ１、ｃｈ７と同一グループにまとめることが可能となり、共用入力信号生成手段２の出力端子を出力端子Ｔｃｈ１、Ｔｃｈ２の２個に削減できており、実施の形態１の場合の出力端子Ｔｃｈ１〜Ｔｃｈ３の３個に比べさらに端子数を削減できている。
【００５７】
計算および処理量を少なくするためには以下の方法もある。図８においては最初のグループ分けを論理０と論理１の場合の両方を明示したが、反転信号を含む場合、理論的には最初のグループ分けは論理０または論理１のどちらかで良い。最初のグループ分けでは、論理値が反対のものは必ず違うグループに入るため、実際の計算では最初の分割は０または１の場合だけで実施することで最終の等価なグループ処理も不要になる。但しこの場合は、目標とする共用目標端子数（グループ数）Ｎの値は２倍する必要はない。
【００５８】
図９は図７に対応する入力結線切替手段の詳細を示すブロック図である。基本的には実施の形態１（図５）と同様であり、重複する部分の説明は適宜省略する。共用入力信号を出力する共用入力信号出力線５から共用入力信号を反転させるインバータ１６を介して反転時共用入力信号出力線５Ｒを分岐させ、共用入力信号出力線５又は反転時共用入力信号出力線５Ｒのいずれかと原入力信号入力線６との結線を可能とする。例えば、出力端子Ｔｃｈ１に対応するグループが、原入力信号の論理状態に基づいてグループ分けされた入力端子（ｃｈ１〜ｃｈ８）に加え、原入力信号の反転信号に基づいてグループ分けされた反転時入力端子（ＣＨ１〜ＣＨ８）を含むグループである場合には、原入力信号の論理状態に基づいてグループ分けされた入力端子（ｃｈ１〜ｃｈ８）は共用入力信号出力線５を介して原入力信号入力線６と結線され、原入力信号の反転信号に基づく反転時入力端子（ＣＨ１〜ＣＨ８）は反転時共用入力信号出力線５Ｒを介して原入力信号入力線６と結線される構成とすることにより反転信号を用いることを可能としている。なお、入力端子（ｃｈ１〜ｃｈ８）は反転時共用入力信号出力線５Ｒを介して原入力信号入力線６と結線され、反転時入力端子（ＣＨ１〜ＣＨ８）は共用入力信号出力線５を介して原入力信号入力線６と結線されようにすることも可能である。
【００５９】
切替スイッチ７ｓについても同様に共用入力信号出力線５及び反転時共用入力信号出力線５Ｒと原入力信号入力線６との結線を制御する２ビットの切替信号がスイッチ切替信号線９を介して入力結線切替情報メモリ８から与えられ、開閉を適宜切り替えられる。入力結線切替情報メモリ８は図５の場合に加え、さらに共用入力信号出力線５及び反転時共用入力信号出力線５Ｒと原入力信号入力線６との結線を制御する２ビットの切替情報を記憶するために３×８×２ビットが基本構成となる。
【００６０】
図１０は図９における切替スイッチの回路構成を示す回路図である。基本的には実施の形態１（図６）と同様であり、重複する部分の説明は適宜省略する。切替スイッチ７ｓはさらに切替スイッチ７ｓａと切替スイッチ７ｓｂとにより構成され、いずれもＭＯＳトランジスタのアナログスイッチで構成される。したがってアナログスイッチは４８個配置される。切替スイッチ７ｓａは共用入力信号出力線５と原入力信号入力線６との結線を開閉する。切替スイッチ７ｓｂは反転時共用入力信号出力線５Ｒと原入力信号入力線６との結線を開閉する。スイッチ切替信号線９はさらにラッチ信号線９ａとセレクタ信号線９ｂとにより構成される。ラッチ信号線９ａは切替情報をラッチ回路１５に入力し、セレクタ信号線９ｂはセレクタ１７に切替スイッチ７ｓａ、切替スイッチ７ｓｂのセレクタ情報を入力することにより切替スイッチ７ｓａ、切替スイッチ７ｓｂの開閉を制御する。
【００６１】
なお、実施の形態２においては、入力側における論理反転を例に述べたが、実施の形態３の場合のような出力側における端子共用化の場合に論理反転を適用しても同様な効果が得られる。
【００６２】
＜実施の形態３＞
図１１は実施の形態３に係るテスト装置の概略を示すブロック図である。２１は論理回路テスト装置（以下テスタ２１）であり、複数の入力端子（不図示）及び複数の出力端子ｃｈ９〜ｃｈ１６を有する被テスト論理回路２４（以下ＣＵＴ２４）の入力端子へテスト用の入力信号を入力して出力端子ｃｈ９〜ｃｈ１６からの出力信号をテストする。テスタ２１は共用期待出力信号生成手段２２、出力結線切替手段２３、比較手段２７を構成として備える。共用期待出力信号生成手段２２はＣＵＴ４の出力端子ｃｈ９〜ｃｈ１６のそれぞれから出力されるべき期待出力信号（出力テストパターン）の論理状態（論理）に基づいて出力端子ｃｈ９〜ｃｈ１６をグループ分けして共用期待出力信号生成手段２２の出力端子Ｔｃｈ４〜Ｔｃｈ６を共用することによりＣＵＴ４の出力端子ｃｈ９〜ｃｈ１６（８個の出力端子）より少ない出力端子Ｔｃｈ４〜Ｔｃｈ６（３個の出力端子）に対応させた共用期待出力信号を生成し、出力端子Ｔｃｈ４〜Ｔｃｈ６から共用期待出力信号を出力する。共用期待出力信号は共用期待出力信号出力線２５を介して比較手段２７に入力される。したがって、ＣＵＴ２４の出力端子ｃｈ９〜ｃｈ１６より少ない（共用期待出力信号用の）出力端子Ｔｃｈ４〜Ｔｃｈ６を有するテスタ２１においても出力結線切替手段２３を備えることにより期待出力信号を忠実に再現してテストすることができる。
【００６３】
出力結線切替手段２３は共用期待出力信号生成手段２２から供給される出力結線切替制御信号Ｓｃｒに従って、共用期待出力信号生成手段２２の出力端子Ｔｃｈ４〜Ｔｃｈ６に対応する出力信号測定用端子でもある出力信号測定用信号線２８とＣＵＴ４の出力端子ｃｈ９〜ｃｈ１６からの出力信号出力線２６との間の接続結線をグループ化の状況に応じて適宜切り替える。これにより、出力端子ｃｈ９〜ｃｈ１６からの出力信号は共用期待出力信号と比較可能な共用出力信号として出力信号測定用端子（出力信号測定用信号線２８）から出力され、出力信号測定用信号線２８を介して比較手段２７に入力される。
【００６４】
比較手段２７は共用期待出力信号と共用出力信号とを比較して、ＣＵＴ２４の良否を判定（テスト）する。つまり、テスタ２１は原入力信号に対応して予め用意された期待出力信号の値とＣＵＴ２４の出力端子ｃｈ９〜ｃｈ１６からの出力信号が合致するか否か（所定範囲内か否か）を比較手段２７において比較し、その結果により良否を判定する。なお、ＣＵＴ２４の入力端子へ入力する原入力信号については、出力側と同様に端子を共用化（実施の形態１）してテストしても良いし、共用化せずにテストしても良い。
【００６５】
図１２は図１１における期待出力信号と共用期待出力信号との関係を示す説明図である。基本的な態様は実施の形態１（図２）の場合と同様である。論理ＣＵＴ２４の出力端子ｃｈ９〜ｃｈ１６を共用化するもの（つまり、出力端子に関するもの）であることを示すために論理状態を論理Ｈ、論理Ｌで示す。周期のＴｓ０〜Ｔｓ２においては、ＣＵＴ２４の出力端子ｃｈ９、ｃｈ１０、ｃｈ１２は共用期待出力信号生成手段２２の出力端子Ｔｃｈ４に、出力端子ｃｈ１１、ｃｈ１４は出力端子Ｔｃｈ５に、入力端子ｃｈ１３、ｃｈ１５、ｃｈ１６は出力端子Ｔｃｈ６にそれぞれグループ分けされ、グループ毎に出力端子Ｔｃｈ４〜Ｔｃｈ６を共用される。
【００６６】
図１３は図１１における出力結線切替手段の概略を示すブロック図である。基本的な態様は実施の形態１（図３）と同様である。出力結線切替手段２３は共用期待出力信号生成手段２２の出力端子Ｔｃｈ４〜Ｔｃｈ６に対応する出力信号測定用信号線２８及びＣＵＴ２４の出力端子ｃｈ９〜ｃｈ１６からの出力信号出力線２６に接続される出力結線切替スイッチブロック２９を備え、出力結線切替スイッチブロック２９は出力結線切替情報メモリ３０のメモリ内容により開閉制御される。出力結線切替情報メモリ３０は出力結線切替制御信号Ｓｃｒにより制御される。ここでは簡単のために、図１２における周期Ｔｓ０〜Ｔｓ２の間の結線状況を固定結線で示す。なお、説明を簡単にするため、同じ論理値の端子を単純に結線している例で説明しているが、実際の回路ではアナログ加算器等で実現する。ＣＵＴ２４の出力端子ｃｈ９〜ｃｈ１６からの出力信号については、期待値１か０のあるべき判定レベルの許容値以内に収まっているか否かでＨもしくはＬとするからである。
【００６７】
図１４は図１３における出力結線切替手段の詳細を示すブロック図である。基本的な態様は実施の形態１（図５）の場合と同様である。出力結線切替スイッチブロック２９は、８本の出力信号出力線２６と３本の出力信号測定用信号線２８との間の接続を制御するためのスイッチ回路部３３を備える。スイッチ回路部３３は、出力信号測定用信号線２８のそれぞれに対応して設けられ、出力信号出力線２６を入力側とし、出力信号測定用信号線２８を出力側としている。スイッチ回路部３３は出力信号測定用信号線２８の延長線上に配置され、出力信号出力線２６と交差する配置により、マトリックスを構成している。スイッチ回路部３３はスイッチ切替信号線３１を介して出力結線切替情報メモリ３０からメモリ内容に応じた切替信号（開閉信号）を与えられ、開閉を適宜切り替えられる。出力結線切替情報メモリ３０の構成は入力結線切替情報メモリ８の場合と同様であり、詳細説明は省略する。スイッチ回路部３３における開閉に伴い出力信号出力線２６と出力信号測定用信号線２８との間の接続が開閉される。メモリ切替回路３２は出力結線切替制御信号Ｓｃｒに基づいて出力結線切替情報メモリ３０に記憶されているメモリのアドレスを切り替えることにより、他のグループ分けに応じた切替情報を記憶している別のメモリに切り替えることができる。結線を変更する場合には、対応するメモリに切り替えることにより、切替情報を瞬時に変更でき、結線の接続を高速で切り替えることができる。
【００６８】
図１５はスイッチ回路部の回路構成を示す回路図である。基本的な態様は実施の形態１（図６）と同様である。スイッチ回路部３３は、各出力信号出力線２６に対応して切替スイッチ２９ｓを配置している。切替スイッチ２９ｓはアナログスイッチ（例えばＭＯＳトランジスタ）により構成され、ＭＯＳトランジスタはゲート電極に入力されるラッチ回路３４からの出力により制御される。ラッチ回路３４は出力結線切替情報メモリ３０からスイッチ切替信号線３１を介して送出された切替情報の内容を保持することにより切替スイッチ２９ｓの開閉状況を制御する。つまり基本動作は図６の場合と同様である。切替スイッチ２９ｓの一方の端子は出力信号出力線２６に接続され、他方の端子はＡＮＤ回路３５及びＯＲ回路３６に接続される。ＡＮＤ回路３５及びＯＲ回路３６の出力はそれぞれトランジスタ３７のゲート電極及びトランジスタ３８のゲート電極に接続されている。トランジスタ３７はｎチャンネルＭＯＳトランジスタで構成され、ソース電極は接地され、ドレイン電極はトランジスタ３８のドレイン電極に接続される。トランジスタ３８はｐチャンネルＭＯＳトランジスタで構成され、ソース電極は電源Ｖｓに接続される。トランジスタ３７及びトランジスタ３８のドレイン電極は出力信号測定用信号線２８に接続される。
【００６９】
ＣＵＴ２４の出力端子ｃｈ９〜ｃｈ１６からの出力信号を判定する場合、論理的に判定するためには結線された出力信号測定用信号線２８においては、出力端子ｃｈ９〜ｃｈ１６からの出力信号がすべて論理ＬであればＬを、すべて論理ＨであればＨを出力する必要がある。一方、論理Ｌと論理Ｈが混在した場合（ＣＵＴ２４が不良の場合）については、ＬとＨしか出力されない場合はアナログ加算器であれば判定レベルを設定することによりＬ出力とＨ出力が混在（すなわち不良品）した場合も判定可能であるが、論理回路で単純に結線した場合は判定できない。
【００７０】
スイッチ回路部３３は、ＡＬＬ”Ｈ”がＣＵＴ２４から出力された場合、出力信号測定用信号線２８の出力信号はＬに、ＡＬＬ”Ｌ”がＣＵＴ２４から出力された場合、出力信号測定用信号線２８の出力信号はＨに、それ以外（”Ｈ”と”Ｌ”が混在した場合）はハイ・インピーダンス出力となる回路になっている。すなわち、ＡＬＬ”Ｌ”の場合には、ＡＮＤ回路３５の出力はＬとなりトランジスタ３７はオフ、ＯＲ回路３６の出力はＬとなりトランジスタ３８はオンとなるから、出力信号測定用信号線２８からはＨが出力される。同様にＡＬＬ”Ｈ”の場合はＯＲ回路３６の出力はＨとなりトランジスタ３８はオフ、ＡＮＤ回路３５の出力はＨとなりトランジスタ３７はオンとなるから、出力信号測定用信号線２８からはＬが出力される。それ以外ではＯＲ回路３６の出力はＨ、ＡＮＤ回路３５の出力はＬのためトランジスタ３７、トランジスタ３８ともオフとなり出力信号測定用信号線２８はハイ・インピーダンス出力となる。
【００７１】
＜実施の形態４＞
実施の形態１の論理回路テスト装置１及び実施の形態３の論理回路テスト装置２１を同一の論理回路テスト装置とすることにより、より効果的な論理回路テスト装置とすることが可能となる。なお、この場合には入力結線切替手段３及び出力結線切替手段２３を同期させて制御する結線切替制御手段（不図示）を備える論理回路テスト装置とする。結線切替制御手段は入力結線切替制御信号Ｓｃｉ、出力結線切替制御信号Ｓｃｒを同期して制御する構成とする。さらに、実施の形態２の論理反転信号を用いて端子のグループ分けを行うこととしても良い。
【００７２】
＜実施の形態５＞
図１６、図１７は共用信号作成方法を示すフローチャートである。ここで共用信号とは、実施の形態１における共用入力信号、実施の形態３における共用期待出力信号を含めた概念である。つまり、被テスト論理回路（４、２４）の入力端子、出力端子いずれに対しても同様に適用可能な概念として用いる。このような共用信号を用いる論理回路テスト装置（１、２１）とすることにより、被テスト論理回路（４、２４）の入力端子、出力端子より少ない端子数の論理回路テスト装置を用いてテストをすることが可能となる。入力側でも、出力側でも同様に処理できることから、入力端子、出力端子、入力信号、出力信号の区別はせず、特に必要な場合の他は単に端子、信号として表現する。具体的な内容としては実施の形態１（図４）等が対応する。
【００７３】
パラメータを初期化する（Ｓ１）。例えば、周期ｊ（＝０）、最終テスト周期Ｌ、グループ数ｎ（＝０）、共用目標端子数Ｎ、被テスト論理回路のテスト用最大端子数Ｐ、原信号Ａｉ，ｊ等を設定する。原信号Ａｉ，ｊとは端子削減前のオリジナルな信号である。周期ｊはセグメント周期（周期Ｔｓ）の集合ともいえ、テストの最初から最後までの全周期を示し、０≦ｊ＜Ｌの関係を満たす。周期Ｔｓは端子を共用化して共用目標端子数Ｎ以下にまとめるための周期で、この周期において端子を削減された信号のブロック（セグメント）を得る。信号Ａｉ，ｊにおけるｉは端子の番号を示し、０≦ｉ＜Ｐの関係を満たす。
【００７４】
周期Ｔｓを初期化する（Ｓ２）。周期Ｔｓ０からスタートすることを示す。周期ｊにおける原信号Ａｉ，ｊを読み込む（Ｓ３）。原信号Ａｉ，ｊを論理状態に応じてグループ分けする（Ｓ４）。論理１（論理Ｈ）の場合（Ａｉ，ｊ＝０）及び論理０（論理Ｌ）の場合（Ａｉ，ｊ＝１）に分けられる。グループ分けをする毎に周期ｊ、周期Ｔｓをインクリメントする（Ｓ５）。ｊはｊ＋１に、ＴｓはＴｓ＋１に置き換えられる。
【００７５】
グループ数ｎは共用目標端子数Ｎを超えたか否かを判断する（Ｓ６）。ＹＥＳの場合には代入されたグループ数ｎ（保存されているひとつ前のグループ数ｎ）に対応するメンバ情報（各グループに属する端子番号）、周期Ｔｓ値を記録する（Ｓ７）。この際のグループ分けされ端子が共用化された集合をセグメントと呼ぶ。ＮＯの場合にはグループ数ｎを代入して（グループ数ｎを記録して）（Ｓ８）、ステップＳ３へ戻り、次の周期でのグループ分けを繰り返す。
【００７６】
周期ｊが最大テスト周期Ｌを超えたか否かを判断する（Ｓ９）。ＮＯの場合にはステップＳ２へ戻る。ＹＥＳの場合には共用情報を作成する（Ｓ１０）。つまり、記録されたメンバ情報、周期Ｔｓの値から各セグメントにおける端子共用情報を作成する。次に論理反転を用いてグループ分けした場合の等価グループを削除する（Ｓ１１）。なお、論理反転を用いてグループ分けする場合の目標の設定等の処理については、実施の形態２に述べたとおりである。共用情報に基づいて原信号を共用信号に変換する（Ｓ１２）。原信号とは、例えば実施の形態１の原入力信号、実施の形態３の期待出力信号である。
【００７７】
図１８は共用信号作成時のグループ分けの状況を示す模式図である。原信号Ａｉ，ｊをその論理状態（論理１、論理０）をグループ分けする際の模式図である。実施の形態１（図４）、実施の形態２（図８）で述べた方法を一般化して表したものである。ｉは端子（番号）であり、０≦ｉ＜Ｐの関係を有する。周期ｊはテストパターン全体にわたる周期を示すもので、全周期ｊ＝Ｌであるものとする。周期Ｔｓ０前は周期Ｔｓ０における原信号Ａｉ，ｊをグループ分けする前の状態を示す。この状態では原信号Ａｉ，ｊはｊ＝Ｔｓ０であるから、Ａｉ，Ｔｓ０として示されている。グループ数ｎはグループ分けする前であるからｎ＝１であり、論理０と論理１とが混在した状態である。周期Ｔｓ０〜周期Ｔｓｋは原端子数Ｐの端子を共用端子数Ｎのグループに分けることが可能な周期（セグメント周期）を示す。原信号の状況によっては次の周期ｊ（ｋ→ｋ＋１：周期Ｔｓｋ＋１）以降においてもセグメント周期Ｔｓが維持され、セグメント周期Ｔｓは周期Ｔｓ０〜周期Ｔｓｈのように変動することもある。
【００７８】
周期Ｔｓ０において原信号Ａｉ，ｊは論理０のグループ（Ａｉ，Ｔｓ０＝０）と論理１のグループ（Ａｉ，Ｔｓ０＝１）にグループ分けされ、グループ数ｎは２となる。周期Ｔｓ１においては、前（周期Ｔｓ０）のグループをさらに周期Ｔｓ１における原信号Ａｉ，Ｔｓ１の論理状態によりグループ分けし、グループ（Ａｉ，Ｔｓ０＝０／Ａｉ，Ｔｓ１＝０）、グループ（Ａｉ，Ｔｓ０＝０／Ａｉ，Ｔｓ１＝１）、グループ（Ａｉ，Ｔｓ０＝１／Ａｉ，Ｔｓ１＝０）、グループ（Ａｉ，Ｔｓ０＝１／Ａｉ，Ｔｓ１＝１）の４グループに分けられる。グループ数ｎが共用端子数Ｎを超えた周期Ｔｓｋの前の周期Ｔｓｋ−１のグループの端子状況に応じて端子の共用化が行われる。Ｔｓｋ以降においてもＴｓ０、Ｔｓ１、・・・と繰り返して全周期ｊ＝Ｌについてグループ分けが行われる。
【００７９】
【発明の効果】
以上詳述したように、本発明によれば、被テスト論理回路のテストにおいて被テスト論理回路の入力端子数より少ない出力端子から入力テストパターン（原入力信号）と等価な共用入力信号を出力でき、また被テスト論理回路の出力端子数より少ない出力端子から出力テストパターン（期待出力信号）と等価な共用期待出力信号を出力でき、端子数の少ない論理回路テスト装置においてもオリジナルなテストパターンと同等なテストが可能となる。
【００８０】
また、本発明によれば、被テスト論理回路のテストにおいて被テスト論理回路の端子数より少ない端子数の論理回路テスト装置を用いた場合においてもオリジナルなテストパターンと同等なテストができる論理回路テスト装置が可能となる。
【図面の簡単な説明】
【図１】実施の形態１に係るテスト装置の概略を示すブロック図である。
【図２】図１における原入力信号と共用入力信号との関係を示す説明図である。
【図３】図１における入力結線切替手段の概略を示すブロック図である。
【図４】図２における入力端子のグループ分けの方法を示す説明図である。
【図５】図３における入力結線切替手段の詳細を示すブロック図である。
【図６】切替スイッチの回路構成を示す回路図である。
【図７】原入力信号及びその反転信号と共用入力信号との関係を示す説明図である。
【図８】図７における入力端子のグループ分けの方法を示す説明図である。
【図９】図７に対応する入力結線切替手段の詳細を示すブロック図である。
【図１０】図９における切替スイッチの回路構成を示す回路図である。
【図１１】実施の形態３に係るテスト装置の概略を示すブロック図である。
【図１２】図１１における期待出力信号と共用期待出力信号との関係を示す説明図である。
【図１３】図１１における出力結線切替手段の概略を示すブロック図である。
【図１４】図１３における出力結線切替手段の詳細を示すブロック図である。
【図１５】スイッチ回路部の回路構成を示す回路図である。
【図１６】共用信号作成方法を示すフローチャートである。
【図１７】共用信号作成方法を示すフローチャートである。
【図１８】共用信号作成時のグループ分けの状況を示す模式図である。
【図１９】従来の入力端子削減方法の例を示すブロック図である。
【図２０】従来の入出力端子削減方法の例を示すブロック図である。
【符号の説明】
１ 論理回路テスト装置（テスタ）
２ 共用入力信号生成手段
３ 入力結線切替手段
４ 被テスト論理回路（ＣＵＴ）
５ 共用入力信号出力線
６ 原入力信号入力線
７ 入力結線切替スイッチブロック
７ｓ、７ｓａ、７ｓｂ 切替スイッチ
８ 入力結線切替情報メモリ
９ スイッチ切替信号線
９ａ ラッチ信号線
９ｂ セレクタ信号線
１０ メモリ切替回路
１５ ラッチ回路
１６ インバータ
１７ セレクタ
２１ 論理回路テスト装置（テスタ）
２２ 共用期待出力信号生成手段
２３ 出力結線切替手段
２４ 被テスト論理回路（ＣＵＴ）
２５ 共用期待出力信号出力線
２６ 出力信号出力線
２７ 比較手段
２８ 出力信号測定用信号線
２９ 出力結線切替スイッチブロック
２９ｓ 切替スイッチ
３０ 出力結線切替情報メモリ
３１ スイッチ切替信号線
３２ メモリ切替回路
３３ スイッチ回路部
３４ ラッチ回路
３５ ＡＮＤ回路
３６ ＯＲ回路
３７、３８ トランジスタ
ｃｈ１〜ｃｈ８ 入力端子
ｃｈ９〜ｃｈ１６ 出力端子
Ｓｃｉ 入力結線切替制御信号
Ｓｃｒ 出力結線切替制御信号
Ｔｃｈ１〜Ｔｃｈ３ 出力端子
Ｔｃｈ４〜Ｔｃｈ６ 出力端子
Claims (10)
- 複数の入力端子及び複数の出力端子を有する被テスト論理回路の入力端子へテスト用の入力信号を入力して出力端子からの出力信号をテストする論理回路テスト装置において、
被テスト論理回路の入力端子それぞれに印加すべき原入力信号及び原入力信号を論理反転して得られる反転入力信号の論理状態に基づいて前記入力端子をグループ分けすることにより被テスト論理回路の入力端子より少ない出力端子から共用入力信号を出力する共用入力信号生成手段と、
前記共用入力信号を原入力信号に変換して被テスト論理回路の各入力端子に印加すべく共用入力信号生成手段の出力端子と被テスト論理回路の入力端子との間の結線を切り替える入力結線切替手段と
を備えることを特徴とする論理回路テスト装置。 - 前記入力結線切替手段は、前記結線を切り替えるために共用入力信号生成手段の出力端子と被テスト論理回路の入力端子との間の結線を切り替えるのに必要な入力結線切替情報を記憶した入力結線切替情報メモリを備えることを特徴とする請求項１記載の論理回路テスト装置。
- 複数の入力端子及び複数の出力端子を有する被テスト論理回路の入力端子へテスト用の入力信号を入力して出力端子からの出力信号をテストする論理回路テスト装置において、
前記入力信号に対応して被テスト論理回路の出力端子それぞれから出力されるべき期待出力信号及び期待出力信号を論理反転して得られる反転期待出力信号の論理状態に基づいて被テスト論理回路の出力端子をグループ分けすることにより被テスト論理回路の出力端子より少ない出力端子から共用期待出力信号を出力する共用期待出力信号生成手段と、
被テスト論理回路の出力端子それぞれから出力される出力信号を共用期待出力信号と比較すべく共用期待出力信号生成手段の出力端子に対応して設けられた出力信号測定用端子と被テスト論理回路の出力端子との間の結線を切り替える出力結線切替手段と
を備えることを特徴とする論理回路テスト装置。 - 前記出力結線切替手段は、前記結線を切り替えるために出力信号測定用端子と被テスト論理回路の出力端子との間の結線を切り替えるのに必要な出力結線切替情報を記憶した出力結線切替情報メモリを備えることを特徴とする請求項３記載の論理回路テスト装置。
- 複数の入力端子及び複数の出力端子を有する被テスト論理回路の入力端子へテスト用の入力信号を入力して出力端子からの出力信号をテストする論理回路テスト装置において、
被テスト論理回路の入力端子それぞれに印加すべき原入力信号の論理状態に基づいて前記入力端子をグループ分けすることにより被テスト論理回路の入力端子より少ない出力端子から共用入力信号を出力する共用入力信号生成手段と、
前記共用入力信号を原入力信号に変換して被テスト論理回路の各入力端子に印加すべく共用入力信号生成手段の出力端子と被テスト論理回路の入力端子との間の結線を切り替える入力結線切替手段と、
前記原入力信号に対応して被テスト論理回路の出力端子それぞれから出力されるべき期待出力信号の論理状態に基づいて被テスト論理回路の出力端子をグループ分けすることにより被テスト論理回路の出力端子より少ない出力端子から共用期待出力信号を出力する共用期待出力信号生成手段と、
被テスト論理回路の出力端子それぞれから出力される出力信号を共用期待出力信号と比較すべく共用期待出力信号生成手段の出力端子に対応して設けられた出力信号測定用端子と被テスト論理回路の出力端子との間の結線を切り替える出力結線切替手段と、
前記入力結線切替手段及び出力結線切替手段を同期させて制御する結線切替制御手段と
を備えることを特徴とする論理回路テスト装置。 - 複数の入力端子及び複数の出力端子を有する被テスト論理回路の入力端子へテスト用の入力信号を入力して出力端子からの出力信号をテストする論理回路テスト装置において、
被テスト論理回路の入力端子それぞれに印加すべき原入力信号を被テスト論理回路の入力端子より少ない出力端子から共用入力信号として出力するために、
前記原入力信号の論理状態に基づいて前記入力端子をグループ分けすると共に、グループ分けした前記入力端子を次の周期における原入力信号の論理状態に基づいてさらに逐次繰返してグループ分けするグループ分け手段と、
該グループ分け手段が逐次繰返してグループ分けしたグループの数が前記出力端子の数を超えたか否かを判定する判定手段と、
該判定手段が超えたと判定したときに、その超える直前における前記グループそれぞれの入力端子と前記出力端子とを対応させて共用入力信号を生成する共用入力信号生成手段と
を備えることを特徴とする論理回路テスト装置。 - 前記グループ分け手段は、前記原入力信号及び原入力信号を論理反転して得られる反転入力信号の論理状態に基づいて前記入力端子をグループ分けすると共に、グループ分けした前記入力端子を次の周期における前記論理状態に基づいてさらに逐次繰返してグループ分けし、
前記判定手段は、前記グループ分け手段が逐次繰返してグループ分けしたグループの数が前記出力端子の数の倍数を超えたか否かを判定し、
前記判定手段が超えたと判定したときは、
前記共用入力信号生成手段が、その超える直前における前記グループから等価なグループを削除して得られるグループそれぞれの入力端子と前記出力端子とを対応させて共用入力信号を生成する
ことを特徴とする請求項６記載の論理回路テスト装置。 - 複数の入力端子及び複数の第１出力端子を有する被テスト論理回路の入力端子へテスト用の入力信号を入力して第１出力端子からの出力信号をテストする論理回路テスト装置において、
前記入力信号に対応して被テスト論理回路の第１出力端子それぞれから出力されるべき期待出力信号を被テスト論理回路の第１出力端子より少ない第２出力端子から共用期待出力信号として出力するために、
前記期待出力信号の論理状態に基づいて被テスト論理回路の第１出力端子をグループ分けすると共に、グループ分けした前記第１出力端子を次の周期における期待出力信号の論理状態に基づいてさらに逐次繰返してグループ分けするグループ分け手段と、
該グループ分け手段が逐次繰返してグループ分けしたグループの数が前記第２出力端子の数を超えたか否かを判定する判定手段と、
該判定手段が超えたと判定したときに、その超える直前における前記グループそれぞれの第１出力端子と前記第２出力端子とを対応させて共用期待出力信号を生成する共用期待出力信号生成手段と
を備えることを特徴とする論理回路テスト装置。 - 前記グループ分け手段は、前記期待出力信号及び期待出力信号を論理反転して得られる反転出力信号の論理状態に基づいて被テスト論理回路の第１出力端子をグループ分けすると共に、グループ分けした前記第１出力端子を次の周期における前記論理状態に基づいてさらに逐次繰返してグループ分けし、
前記判定手段は、前記グループ分け手段が逐次繰返してグループ分けしたグループの数が前記第２出力端子の数の倍数を超えたか否かを判定し、
前記判定手段が超えたと判定したときは、
前記共用期待出力信号生成手段が、その超える直前における前記グループから等価なグループを削除して得られるグループそれぞれの第１出力端子と前記第２出力端子とを対応させて共用期待出力信号を生成する
ことを特徴とする請求項８記載の論理回路テスト装置。 - 複数の入力端子及び複数の第１出力端子を有する被テスト論理回路の入力端子へテスト用の入力信号を入力して第１出力端子からの出力信号をテストする論理回路テスト装置において、
被テスト論理回路の入力端子それぞれに印加すべき原入力信号を被テスト論理回路の入力端子より少ない第２出力端子から共用入力信号として出力するために、
前記原入力信号の論理状態に基づいて前記入力端子をグループ分けすると共に、グループ分けした前記入力端子を次の周期における原入力信号の論理状態に基づいてさらに逐次繰返してグループ分けする手段と、
該手段が逐次繰返してグループ分けしたグループの数が前記第２出力端子の数を超えたか否かを判定する手段と、
該手段が超えたと判定したときに、その超える直前における前記グループそれぞれの入力端子と前記第２出力端子とを対応させて共用入力信号を生成する共用入力信号生成手段と、
前記原入力信号に対応して被テスト論理回路の第１出力端子それぞれから出力されるべき期待出力信号を被テスト論理回路の第１出力端子より少ない第２出力端子から共用期待出力信号として出力するために、
前記期待出力信号の論理状態に基づいて被テスト論理回路の第１出力端子をグループ分けすると共に、グループ分けした前記第１出力端子を次の周期における期待出力信号の論理状態に基づいてさらに逐次繰返してグループ分けする手段と、
該手段が逐次繰返してグループ分けしたグループの数が前記第２出力端子の数を超えたか否かを判定する手段と、
該手段が超えたと判定したときに、その超える直前における前記グループそれぞれの第１出力端子と前記第２出力端子とを対応させて共用期待出力信号を生成する共用期待出力信号生成手段と
を備えることを特徴とする論理回路テスト装置。
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