JP4371488B2 - デバイス試験評価システムおよびデバイス試験評価方法 - Google Patents
デバイス試験評価システムおよびデバイス試験評価方法 Download PDFInfo
- Publication number
- JP4371488B2 JP4371488B2 JP25042999A JP25042999A JP4371488B2 JP 4371488 B2 JP4371488 B2 JP 4371488B2 JP 25042999 A JP25042999 A JP 25042999A JP 25042999 A JP25042999 A JP 25042999A JP 4371488 B2 JP4371488 B2 JP 4371488B2
- Authority
- JP
- Japan
- Prior art keywords
- test
- pin
- condition
- data
- terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/31901—Analysis of tester Performance; Tester characterization
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31707—Test strategies
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Description
【発明の属する技術分野】
本発明は、LSI(大規模集積回路:large scale integrated circuit)デバイス等の被測定デバイスの不良要因を検索して上記被測定デバイスの試験評価を行うためのデバイス試験評価システムおよびデバイス試験評価方法に関する。
近年、顧客により設計されるLSIデバイスの開発および試験評価においては、ますます短納期化が要求される傾向にある。この要求に応えるために、EWS(エンジニアリング・ワークステーション:engineering work-station)ツールにより予め生成された設計データや試験データを含む試験プログラムに従ってLSIの試験評価を短時間で行い、不良要因となる不良試験パターンまたは不良試験条件を抽出してLSIの製造工程および設計工程に速やかにフィードバックをかけることが必要になってくる。
【0002】
【従来の技術】
顧客により設計されるLSIデバイス、特にASICデバイス(特殊用途ICデバイス:application specific integrated circuit device)の開発および試験評価は、一般に以下の手順(1)〜(7)を踏んで遂行される。
(1)顧客よりLSIデバイスの設計データを入手する。
【0003】
(2)CAD(コンピュータ利用設計:computer aided design )により設計データを検証する。
(3)検証された設計データをもとにデバイスデータおよび試験データを作成する。
(4)この試験データをもとに試験プログラムを作成する。
【0004】
(5)設計データに基づいて作成したLSI試作品を試験プログラムにより評価する。
(6)LSI試作品の評価結果をデザインデータ/プロセス(製造工程および設計工程)にフィードバックする。
このようにしてフィードバックされた結果より、デバイスデータおよび試験データの再作成を行い、手順(4)に戻る。
【0005】
(7)LSIデバイスの開発および試験評価が完了する。
上記のようなASICデバイス等のLSIデバイスの開発および試験評価の手順において、設計データおよび試験データはEWSツール等を用いて自動的に生成されるようになっている。したがって、LSIデバイスの試験評価に携わる者は、その回路機能や回路構成要素を意識せずに試験プログラムを作成することが可能であり、LSIデバイスの設計者でさえ顧客の設計データの中身を知らなくても設計可能である。
【0006】
上記のとおり、LSIデバイスの試験評価に関しては、設計データ及びCADデータを使用することはなく、試験データの事情のみで評価を行うこととなる。このため、LSIデバイスの試験を実施し不良LSIデバイスが発生した場合には、試験条件設定情報(ピン(端子)、タイミング,入力レベル、電源電圧等)を変更し、良品LSIデバイスとなる条件を探し出す必要がある。換言すれば、不良試験パターンまたは不良試験条件をLSIデバイスの製造工程および設計工程等にフィードバックし、これらの設計工程や製造工程等で問題となる箇所を速やかに修正する必要がある。
【0007】
このようにLSIデバイスの試験評価においては、任意に試験条件を振って良品LSIデバイスとなる条件を検索することになるので、LSIデバイスの試験評価に多大な時間を要することとなる。近年、LSIデバイスの端子数(ピン数)の増加(多ピン化)や高密度化が進んでいることもあり、LSI試験装置(LSIテスタ)を用いたLSIデバイスの試験評価には今後更なる時間増が予想されてきている。このようなLSI試験装置の多機能化および高価格化が進んでいく中で、LSIデバイスの試験評価に要する時間を縮小することが、LSIデバイスの開発および試験評価の短納期化に通ずることになる。
【0008】
実際にLSIデバイスの試験評価を行う場合、LSIデバイスの試験のシミュレーション環境と実際の試験環境との違いによって、電源電圧、入力レベル、入力タイミング、および出力タイミングが実際の試験条件と微妙にずれている場合が生ずる。
このため、従来方式によりLSIデバイス等の被測定デバイスの試験評価を行う場合、ピン毎(端子毎)に試験条件をずらしながらLSIデバイスの良/不良を判定し、良品LSIデバイスとなる条件を見つけ出すことで被測定デバイスの不良要因を検索するようにしていた。換言すれば、人間が判断した上でピン毎に試験条件をずらしていくことによってLSIデバイスの全てのピンに対するデバッグを行っていた。
【0009】
さらに詳しく説明すると、従来の試験評価方法によって良品LSIデバイスとなる条件を検索する場合、この検索に要する工数は、単純に以下の計算式により算出することができる。
検索時間=1パイロットの論理検証時間×ピン数×1ピン毎のタイミングエッジ(TE)数×ステップ数
例えば、100ピンのI/Oピン(入力/出力ピン)を有するLSIデバイスにおける検索時間を求める。
【0010】
1パイロットの論理検証時間を100ms(ミリ秒)とし、タイミングエッジに対し、1ns(ナノ秒)毎に40ステップの論理検証を実行すると、
【0011】
近年のLSIデバイスでは300ピンから500ピンが主流となりつつあり、上記の検索時間より3倍から5倍(300ピン〜500ピン)の検索時間がかかることが推定される。また一方で、上記の試験評価方法によって良品LSIデバイスとなる条件を検索することができるのは、不良要因となる不良ピンが必ず1ピンであるときに限られている。したがって、不良ピンが複数存在する場合は、これらの不良ピンを全て検索するために、試験条件の組み合わせを考慮して手作業で試験条件を設定しなければならないので、さらに膨大な工数が必要になり、良品LSIデバイスとなる条件を検索することが事実上不可能な場合が生じてくる。
【0012】
【発明が解決しようとする課題】
上記のとおり、従来のデバイス試験評価方法によって良品LSIデバイスとなる条件を検索する場合、その検索時間が膨大であり、不良ピンが複数存在するときには不良要因が見つけ出せないこともある。また一方で、このようなデバイス試験評価を行う際は、試験評価者の判断が入り込むために技術的なノウハウが必要であり、誰もが同じ評価結果を得ることが困難である。
【0013】
本発明は上記問題点に鑑みてなされたものであり、LSIデバイス等の被測定デバイスの試験評価を行うに際し、自動的にかつ高速に試験条件を可変にして不良要因を検索することが可能なデバイス試験評価システムおよびデバイス試験評価方法を提供することを目的とするものである。
【0014】
【課題を解決するための手段】
図1は、本発明の原理構成を示すブロック図である。ただし、ここでは、本発明のデバイス試験評価システムの構成を簡略化して示す。
上記問題点を解決するために、被測定デバイスの不良要因を検索して上記被測定デバイスの試験評価を行うための本発明のデバイス試験評価システム1は、上記被測定デバイスの各種の試験条件に関係する試験条件設定情報に基づき、複数の端子種別に分類する端子種別分類手段2と、上記複数の端子種別毎に上記試験条件を可変にして上記試験条件のマージンのデータを取得する端子種別毎試験条件データ取得手段3と、上記試験条件のマージンのデータに応じて特定の端子種別の不良要因を検索し、この特定の端子種別から不良端子を検知するための端子種別不良要因検索手段4とを備える。
【0015】
好ましくは、本発明のデバイス試験評価システムにおいて、上記端子種別は、クロック入力端子のグループと、データ入力およびアドレス入力端子のグループと、データ出力端子のグループと、制御信号入力端子のグループとにより構成される。
さらに、好ましくは、本発明のデバイス試験評価システムにおいて、上記試験条件は、上記被測定デバイスの電源電圧、入力レベル、出力レベル、および信号のタイミングに関する条件を少なくとも含む。これらの試験条件に関係する試験条件設定情報は、試験条件設定情報格納部5に格納されており、必要に応じて読み出される。
【0016】
さらに、好ましくは、本発明のデバイス試験評価システムにおいて、上記試験条件のマージンのデータは、上記複数の端子種別の各々の電源電圧、入力レベルおよび出力レベルを可変にし、かつ、信号のタイミングのエッジをずらして得られるデータである。
また一方で、本発明のデバイス試験評価方法が、被測定デバイスの不良要因を検索して上記被測定デバイスの試験評価を行うための試験評価方法であって、上記被測定デバイスの各種の試験条件に関係する試験条件設定情報に基づき、複数の端子種別に分類し、これらの複数の端子種別毎に上記試験条件を可変にして上記試験条件のマージンのデータを取得し、上記試験条件のマージンのデータに応じて特定の端子種別の不良要因を検索し、この特定の端子種別から不良端子を検知する。
【0017】
本発明のデバイス試験評価システムおよびデバイス試験評価方法においては、LSIデバイス等の被測定デバイスの各種の試験条件の設定情報を読み取って全端子を複数の端子種別にグループ化し、このグループ化された端子種別に対し試験条件を可変にして不良要因となる特定の端子種別を検索し、この特定の端子種別の中から不良端子(不良ピン)を検知するようにしているので、比較的短時間で被測定デバイスの不良要因を確実に見つけ出すことが可能になる。
【0018】
【発明の実施の形態】
以下、添付図面(図2〜図19)を参照しながら、本発明の好ましい実施の形態を説明する。
図2は、本発明の一実施例のシステム構成を示すブロック図である。ここでは、本発明のデバイス試験評価システムの一実施例として、LSIテスタ本体7に取り付けられたLSIデバイス(被測定デバイス74)を試験評価するためのLSI試験評価システム10の全体的な構成を示す。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
【0019】
図2に示すLSI試験評価システム10は、LSIデバイスの複数のピン(端子)に入力される試験条件(入力条件)を可変にして上記LSIデバイスの不良要因を特定するための一連の動作を制御したり、上記LSIデバイスの試験評価結果の書き込み動作および読み出し動作を制御したりするシステムコントローラ6を備えている。このシステムコントローラ6は、好ましくは、MPU(マイクロプロセッサ・ユニット:microprocessor unit )により構成される。ここで、システムコントローラ6の初期状態は、RAM(ランダム・アクセス・メモリ)等からなる外部条件設定部60により設定される。この外部条件設定部60の内容は、外部から変更することも可能である。
【0020】
さらに、図2に示すLSI試験評価システム10は、LSIデバイスの各種の試験条件を設定するための試験条件設定情報を記憶したり、この試験条件設定情報をシステムコントローラ6に送出したりする試験条件設定情報取得および格納部50を備えている。ここで、LSIデバイスの試験条件には、上記LSIデバイスに供給される電源電圧、入力を与えるための入力レベル、出力を判定するための出力レベル、および、信号のタイミングに関する条件等が含まれており、これらの試験条件を設定するための試験条件設定情報が、LSIテスタ本体7から試験条件を読み込むときに数値化される。さらに、LSI試験評価システム10は、各々のピンのLSI試験条件設定情報に基づき、同一の試験条件データを有するピン同士をグループ化して複数のピン種別に分類するピン分類処理および格納部20を備えている。複数のピン種別に分類されたピン分類データは、ピン分類処理および格納部20のRAM等に記憶される。
【0021】
さらに、図2に示すLSI試験評価システム10は、ピン分類処理および格納部20に記憶されたピン分類データに基づき、各種の試験条件を2次元で変化させてシュムーデータ(SHMOO data)を取得して記憶するシュムーデータ取得および格納部30と、ピン分類処理および格納部20により分類されたピン種別毎に信号のタイミングを振って試験条件のマージンのデータを取得するピン種別マージン取得部39とを備えている。ここで、シュムーデータとは、例えば、縦軸にて電源電圧等の試験条件を変化させ、横軸にて信号のタイミング等の試験条件を変化させたときに、良品LSIデバイスとなる条件の検索範囲を判定するための2次元のデータを意味している。
【0022】
さらに、LSI試験評価システム10は、ピン種別マージン取得部39でピン種別毎に得られる試験条件のマージンのデータに応じて入力信号のタイミングのエッジを変化させ、不良要因となる不良ピンを特定するためのピン・タイミングサーチ部40を備えている。このピン・タイミングサーチ部40は、好ましくは、不良要因となる不良ピンを検知するために、この不良ピンを含む特定のピン種別のピングループを半分ずつのサブグループに分割し、さらに、このサブグループを半分ずつのサブグループに分割して上記不良ピンが存在する箇所を追い込んでいくようなアルゴリズムにより実現される。
【0023】
上記の試験条件設定情報取得および格納部50、ピン分類処理および格納部20、シュムーデータ取得および格納部30、ピン種別マージン取得部39、およびピン・タイミングサーチ部40の動作は、システムコントローラ6により制御される。
LSI試験評価システム10内で変更された試験条件のデータは、ライン70を介してLSIテスタ本体7の第1のシステムコントローラ71に供給される。この第1のテスタコントローラ71は、LSI試験評価システム10とLSIテスタ本体7との間のインタフェースの機能を有しており、第2のテスタコントローラ72に試験条件のデータを送り込む。この第2のテスタコントローラ72は、試験用テスタ73に固定された被測定デバイス74(例えば、LSIデバイス)の各々のピンに対し、試験条件のデータに対応する試験信号を供給する。
【0024】
上記実施例においては、LSIデバイス等の被測定デバイスの各種の試験条件を読み取って全てのピンを複数のピン種別にグループ化し、ピン・タイミングサーチ部により試験条件を変化させて不良要因となる特定のピン種別を検索するようにしているので、全てのピンを端から順に試験するような従来の方法よりもはるかに短い時間でもって、被測定デバイスの不良要因となる不良ピンを確実に見つけ出すことが可能になる。
【0025】
図3は、図2のピン分類処理および格納部の詳細な構成を示すブロック図である。
図3に示すように、本実施例のピン分類処理および格納部20は、LSIデバイスの全てのピンのLSI試験条件設定情報に関するデータをピン毎に抽出するピン毎データ抽出部22と、分類条件データ23に基づきLSI試験条件設定情報を集めてピン毎に並べ替え、同一の試験条件データを有するピン同士を同一のピングループとして複数のピングループに分類する分類処理部24とを有する。
【0026】
ここで、ピン毎データ抽出部22に読み込まれるLSI試験条件設定情報のデータには、複数の信号のタイミングのエッジに関係するピン毎のタイミングセットデータ21−1、パルス、データまたはストローブ等に関係するピン毎の波形フォーマット21−2、個々の信号の立ち上がりおよび立ち下がりのタイミングに関係するピン毎のタイミングデータ21−3、および、入力を与えるためのピン毎の入力レベルデータ21−4が含まれる。また一方で、全てのピンを複数のピングループに分類する際に使用される分類条件データ23には、複数の信号のタイミングセットのデータや、波形フォーマットのデータや、信号のタイミングのデータや、入力レベルのデータが含まれる。
【0027】
さらに、図3のデータ分類処理部24においては、タイミングセット、波形フォーマット、タイミングおよび入力レベル等に関する試験条件データが同一になっているピン同士を複数のピングループに分類してグループ化し、このグループ化されたピングループのデータをピン分類データとしてRAM等に記憶する。本実施例においては、ピングループ#1(25−1)、ピングループ#2(25−2)、ピングループ#3(25−2)およびピングループ#4(25−4)の4つのピングループに分類している。
【0028】
図4は、図2のシュムーデータ取得および格納部の詳細な構成を示すブロック図である。
図4に示すように、本実施例のシュムーデータ取得および格納部30は、システムコントローラ6(図2)により選定された複数の計算式からなるシュムー条件(ここでは、シュムー条件1(33−1)、シュムー条件2(33−2)、およびシュムー条件3(33−3))に基づき、タイミングセット、波形フォーマット、タイミングおよび入力レベル等に関する試験条件データを2次元的に変化させてシュムーデータを取得するシュムーデータ取得部34を有する。ここで、上記のシュムー条件は、ピン分類処理および格納部20に記憶されたピン分類データと、電源や入力レベルや出力レベルやタイミング関連データ等の測定プログラム設定データ31を考慮して選定される。シュムーデータ取得部34により得られたシュムーデータは、LSIデバイス等の被測定デバイスの試験条件を変更するために、システムコントローラ6を介してLSIテスタ本体7に送出される。
【0029】
さらに、図4のシュムーデータ取得および格納部30は、システムコントローラ6を介して、シュムーデータにより変化する試験条件に対する試験評価結果(すなわち、シュムー結果)の書き込みおよび読み込みを行うためのシュムーデータ取り込みメモリ35を有する。このシュムーデータ取り込みメモリ35に取り込まれた試験評価結果は、シュムー結果のパス領域形状判定部36にて良品LSIデバイスとなるパス領域の形状を判定するために使用される。この場合、パス領域形状判定部36は、パス領域の形状に基づき、各々のピングループに対して良品LSIデバイスとなる試験条件のマージンのデータを取得する。
【0030】
図5、図6および図7は、本実施例にて入力条件を可変させて不良ピンを特定するための詳細な手順を示す流れ図(その1、その2およびその3)である。
図5〜図7では、本実施例にてLSIデバイスの入力条件を可変にして上記LSIデバイスの不良要因となる不良ピンを特定するためのピン・タイミングサーチ部40(図2)の動作を説明する。換言すれば、ここでは、LSIデバイス等の被測定デバイスを測定する際に、シミュレーションの結果(パス(良品:pass)またはフェイル(不良品(fail))をもとに検索範囲のどの部分が不良(フェイル)の原因となるピン(すなわち、不良ピン)であるかを高速にて見つけ出すための具体的な手順を説明する。
【0031】
まず、図5のステップS1において、各々の入力条件の検索数を設定する。このような検索数として、LSIデバイスのピン数、テスタユニット数、タイミングセット数およびベクターステップ数が挙げられる。例えば、第1番目に、LSIデバイスのピン番号の最高値N(すなわち、ピン数、Nは2以上の正の整数)を特定のピングループの検索数として定義した場合、当該ピングループ内の所定数のピン(例えば、N/2より多いピン)に対し良品となる緩和条件(パスする条件、測定パス)を入力し、残りのピンに対し不良品となる緩和無しの条件(フェイルする条件、測定フェイル)を入力することによってLSIデバイスの測定を行う。第2番目に、緩和条件を入力すべきピンと、緩和無しの条件を入力すべきピンとを取り替えることによって、第1番目の裏の条件を入力し、LSIデバイスの測定を行う。第1番目および第2番目の両方の入力条件による測定結果に基づき、次の緩和条件および緩和無しの条件を決定する。
【0032】
つぎに、図5のステップS2において、第1番目に、N(ピン数)に相当する検索範囲の半分の検索範囲(変数bb=N/2)に対してステップS1で決定した緩和条件を入力し、もう半分の検索範囲に対し緩和無しの条件を入力することによってLSIデバイスの測定を行う。第2番目に、緩和条件を入力すべきピンと、緩和無しの条件を入力すべきピンとを取り替えることによって、第1番目の裏の条件を入力し、LSIデバイスの測定を行う。ここでも、ステップS1の場合と同じように、第1番目および第2番目の両方の入力条件による測定結果に基づき、次の緩和条件および緩和無しの条件を決定する。
【0033】
さらに、図6のステップS3において、第1番目に、N/2に相当する検索範囲の半分の検索範囲(変数bb=bb/2)に対してステップS2で決定した緩和条件を入力し、残りの検索範囲に対し緩和無しの条件を入力することによってLSIデバイスの測定を行う。第2番目に、緩和条件を入力すべきピンと、緩和無しの条件を入力すべきピンとを取り替えることによって、第1番目の裏の条件を入力し、LSIデバイスの測定を行う。ここでも、ステップS2の場合と同じように、第1番目および第2番目の両方の入力条件による測定結果に基づき、次の緩和条件および緩和無しの条件を決定する。ただし、この場合は、ピン番号9〜Nの検索範囲では、良品となる緩和条件を入力したにもかかわらず測定結果がフェイルになっているので、この検索範囲内に不良ピンが存在することが予想される。
【0034】
さらに、図6のステップS4において、第1番目に、ステップS3の検索範囲の半分の検索範囲に対してステップS3で決定した緩和無しの条件を入力し、残りの検索範囲(ピン番号9〜Nの検索範囲以外)に対し緩和条件を入力することによってLSIデバイスの測定を行う。第2番目に、緩和無しの条件を入力すべきピンと、緩和条件を入力すべきピンとを取り替えることによって、第1番目の裏の条件を入力し、LSIデバイスの測定を行う。ここでも、前述の場合と同じように、第1番目および第2番目の両方の入力条件による測定結果に基づき、次の緩和条件および緩和無しの条件を決定する。
【0035】
さらに、図7のステップS5において、第1番目に、ステップS4の検索範囲の半分の検索範囲に対してステップS4で決定した緩和無しの条件を入力し、残りの検索範囲(ピン番号9〜Nの検索範囲以外)に対し緩和条件を入力することによってLSIデバイスの測定を行う。第2番目に、緩和無しの条件を入力すべきピンと、緩和条件を入力すべきピンとを取り替えることによって、第1番目の裏の条件を入力し、LSIデバイスの測定を行う。ここでも、前述の場合と同じように、第1番目および第2番目の両方の入力条件による測定結果に基づき、次の緩和条件および緩和無しの条件を決定する。
【0036】
さらに、図7のステップS6において、第1番目に、ステップS5の検索範囲の半分の検索範囲に対してステップS5で決定した緩和無しの条件を入力し、残りの検索範囲(ピン番号9〜Nの検索範囲以外)に対し緩和条件を入力することによってLSIデバイスの測定を行う。第2番目に、緩和無しの条件を入力すべきピンと、緩和条件を入力すべきピンとを取り替えることによって、第1番目の裏の条件を入力し、LSIデバイスの測定を行う。ここでも、前述の場合と同じように、第1番目および第2番目の両方の入力条件による測定結果に基づき、次の緩和条件および緩和無しの条件を決定する。ただし、この場合は、ピン番号1〜3の検索範囲では、良品となる緩和条件を入力したにもかかわらず測定結果がフェイルになっているので、この検索範囲内に不良ピンが存在することが予想される。
【0037】
さらに、図7のステップS7において、第1番目に、ステップS6の検索範囲の半分の検索範囲に対してステップS6で決定した緩和無しの条件を入力し、残りの検索範囲(ピン番号1〜3とピン番号9〜Nの検索範囲以外)に対し緩和条件を入力することによってLSIデバイスの測定を行う。第2番目に、緩和無しの条件を入力すべきピンと、緩和条件を入力するすべきピンとを取り替えることによって、第1番目の裏の条件を入力し、LSIデバイスの測定を行う。この後は、ピン番号1〜3を1ピンずつ検索して不良ピンを特定する。
【0038】
また一方で、ピン番号9〜Nの検索範囲に対しては、良品となる他の緩和条件をさらなるステップにて見つけ出すことによって、不良ピンを追い込んでいく。換言すれば、測定結果がフェイルとなる不良ピンが多数存在する場合でも、これらの不良ピンを再帰的に検知することが可能である。
図8および図9は、図2のシステムコントローラの総合的な動作を説明するための流れ図(その1およびその2)である。ここでは、主要な工程▲1▼〜▲7▼の順にシステムコントローラ6(図2)を動作させることにより、LSIデバイスの入力条件を可変にしてLSIデバイスの試験評価を行い、この試験評価結果に基づき上記LSIデバイスの不良要因を特定するための手順を制御する様子を説明する。
【0039】
図8のステップS9に示すように、システムコントローラ6を動作させてLSIデバイス等の被測定デバイスの試験評価を行う場合、まず、設定情報格納メモリへ初期設定値(または現在の設定値)を書き込んで記憶させる(ステップS10)。つぎに、LSIデバイスの全てのピンのLSI試験条件設定情報に関するデータを集め、同一の試験条件データを有するピン同士を同一のピングループとして複数のピングループに分類することによって、ピン分類化を行う(ステップS11)。
【0040】
さらに、システムコントローラ6の切り替え動作により選定されたシュムー条件に基づき(ステップS12)、タイミングセット、波形フォーマット、タイミングおよび入力レベル等に関する試験条件データを2次元的に変化させてシュムーデータを取得する(ステップS13)。システムコントローラ6は、前述のステップS13にて取得されたシュムーデータに基づいてLSIデバイスの試験評価を実行させ、試験評価結果のパス領域が有るか否かを判定する(ステップS62)。試験評価結果のパス領域が無いと判定された場合、シュムー条件を切り替えた後のシュムー条件に基づき、LSIデバイスの試験評価を行うための下記の工程(▲1▼または▲2▼)が決定される(ステップS60)。
【0041】
ここで、工程▲1▼に示すように、シュムー条件を切り替えることにより良品デバイスとなるパス領域が見つかる可能性がある限り、シュムー条件を何回でも切り替えることができる。また一方で、工程▲2▼に示すように、シュムー条件を切り替えてもパス領域が見つかる可能性が無い場合、もしくは、シュムー条件がなくなった場合は、シュムーデータによるLSIデバイスの試験評価を停止させる(ステップS61)。
【0042】
LSIデバイスの試験評価結果のパス領域が有ると判定された場合、シュムーデータ取得および格納部30(図4)において、図12および図13にて後述するようなパス領域の形状の判定が遂行される(ステップS14)。このようなパス領域の形状は、2次元のグラフ上のどの部分にパス領域が存在するかによって複数のモード(例えば、モード1〜モード4)に分類される。さらに、システムコントローラ6は、2次元のグラフ上でパスする条件を表すパス条件ポイント、および、フェイルする条件を表すフェイル条件ポイントを、LSIテスタの試験条件として読み取る(ステップS63)。このようにして読み取られたLSIテスタの試験条件のマージンのデータを取得するための次の工程(▲3▼または▲4▼)が決定される(ステップS64)。
【0043】
ここで、ピングループの数が少ない場合、図8の工程▲3▼に示すように、ピン・タイミングサーチにより不良要因となるピングループを特定することなく、ピン分類マージンのデータを取得するようにしている(図9のステップS15)。また一方で、ピングループの数が多い場合、試験評価に要する時間を短縮するために、図9の工程▲4▼に示すように、ピン・タイミングサーチを起動し、どのピングループが不良要因になっているかを見つけ出すようにしている(図9のステップS16)。
【0044】
さらに、システムコントローラ6は、工程▲3▼を通してステップS15により得られたピン分類マージンのデータより、パス条件ポイントおよびフェイル条件ポイントを、LSIテスタの試験条件として読み取る(ステップS65)。
また一方で、工程▲4▼を通してステップS16によりピン・タイミングサーチを行った後は、工程▲5▼を通してステップS15によりピン分類マージンのデータを取得する。さらに、他の試験条件を変化させてLSIデバイスを調査したい場合、工程▲6▼を通して図8のステップS12によりシュムー条件の切り替えを行い、前述と同様のLSIデバイスの試験評価を行うようにしている。
【0045】
全ての試験条件を変化させてLSIデバイスの試験評価を行った場合、工程▲7▼に示すように、全ての工程が終了する(図9のステップS17)。この時点で、設定情報格納メモリに格納されている初期設定値をLSIテスタ本体へ戻すようにしている(図9のステップS18)。
図10および図11は、本実施例に係るデバイス試験評価方法により不良ピンを検知する手順を説明するための流れ図(その1およびその2)、図12は、モード1およびモード2におけるパス領域の形状とピン分類マージンの例を示す図、そして、図13は、モード3およびモード4におけるパス領域の形状とピン分類マージンの例を示す図である。
【0046】
図10において、本実施例に係るデバイス試験評価方法を実行する場合、LSIデバイスの試験評価を開始してから(ステップS20)、設定情報格納メモリへ初期設定値(または現在の設定値)を書き込んで記憶させる(ステップS21)。つぎに、LSIデバイスの全てのピンのLSI試験条件設定情報に関するデータを集め、同一の試験条件データを有するピン同士を同一のピングループとして複数のピングループに分類することによって、ピン分類化を行う(ステップS22)。
【0047】
さらに、ステップS23において、予め選定されたシュムー条件に基づき、タイミングセット、波形フォーマット、タイミングおよび入力レベル等に関する試験条件データを2次元的に変化させてタイミングシュムーデータを取得する。
このタイミングシュムーデータの一例を図12の(a)、(b)、または図13の(a)、(b)に示す。図12の(a)、(b)、または図13の(a)、(b)においては、縦軸にて電源電圧等の試験条件を標準値(Typical)から条件+1、+2、または条件−1、−2へと変化させ、横軸にて信号の全タイミングを標準値のK倍(Kは実数、代表的にK=0.5〜1.5)まで変化させたときに、良品LSIデバイスとなる条件に対応するポイント((すなわち、パス条件ポイント)Pをプロットする。2次元のグラフ上でパス条件ポイントPにより形成される領域が、パス領域として定義される。
【0048】
さらに、ステップS24において、前述のステップS23にて取得されたタイミングシュムーデータに基づいてLSIデバイスの試験評価を行い、試験評価結果のパス領域が有るか否かを判定する。試験評価結果のパス領域が無いと判定された場合、パス領域が見つかる可能性が無いときにはタイミングシュムーデータによるLSIデバイスの試験評価を停止させる(ステップS25)。
【0049】
LSIデバイスの試験評価結果のパス領域が有ると判定された場合、ステップS26において、図12および図13に示すようなパス領域の形状の判定を実行する。このようなパス領域の形状の例を図12の(a)、(b)、および図13の(a)、(b)に示す。図12の(a)は、グラフの右側に存在するパス領域を示すモード1のパス領域を表しており、図12の(b)は、グラフの左側に存在するパス領域を示すモード2のパス領域を表している。さらに、図13の(a)は、グラフの下側に存在するパス領域を示すモード3のパス領域を表しており、図12の(b)は、グラフの上側に存在するパス領域を示すモード4のパス領域を表している(ステップS27)。
【0050】
さらに、図11のステップS28において、図12および図13のモード1〜モード4のパス領域に存在する電源条件、上記パス領域内のパス条件ポイント、および上記パス領域外のフェイル条件ポイントを取り込む。さらに、図11のステップS29において、分類条件毎のピン分類マージンのデータを取得する。
これらのピン分類マージンのデータの例を図12の(c)および図13の(c)に示す。図12の(c)は、モード1のパス領域で複数のピングループ(#1および#2)毎にタイミング(T1、T2およびT3)を変化させた場合のタイミングのマージンのデータを表しており、図12の(c)は、モード3のパス領域で複数のピングループ(#1および#2)に対してタイミング(T1、T2およびT3)を変化させた場合のピン分類マージンのデータを表しており、図13の(c)は、モード3のパス領域で複数のピングループ(#1および#2)に対して入力レベル(Vt)や出力レベル(Out)や電流(IL)を変化させた場合のピン分類マージンのデータを表している。
【0051】
さらに、図11のステップS30において、前述のステップS29にて取得されたピン分類マージンのデータに基づいてLSIデバイスの試験評価を行い、試験評価結果のパス領域が有るか否かを判定する。試験評価結果のパス領域が無いと判定された場合、ピン分類マージンが無いとみなしてLSIデバイスの試験評価を停止させる(ステップS31)。
【0052】
LSIデバイスの試験評価結果のパス領域が有ると判定された場合、図11のステップS32において、上記パス領域に存在するピン分類のデータ(分類条件を含む)を取り込むと共に、上記パス領域内のパス条件ポイント、および上記パス領域外のフェイル条件ポイントを取り込む。さらに、図11のステップS33において、ピン・タイミングサーチを行い、不良要因になっているピングループ内の特定の不良ピンを追い込む。さらに、このような不良ピンを追い込んだ結果を出力する(ステップS34)。
【0053】
電源条件、入力レベル、出力レベル、信号のタイミング、および電流等の各種の試験条件を変化させてLSIデバイスの試験評価を行った後に、設定情報格納メモリに格納されている初期設定値をLSIテスタ本体へ戻すことによって不良ピンを検知する手順が完了する(図11のステップS35およびS36)。
図14および図15は、本発明のデバイス試験評価システム内のプログラムを動作させて不良要因を特定する手順を説明するための流れ図(その1およびその2)である。ここでは、LSIデバイスの入力条件を可変にして得られるシミュレーションの結果(パスまたはフェイル)をもとに、検索範囲のどの部分が不良要因となる不良ピンであるかを高速にて見つけ出すためのプログラムの流れを説明する。
【0054】
図14において、LSIデバイスの入力条件の検索数51を変数KPとして定義する。このような検索数KPとして、LSIデバイスのピン数、テスタユニット数、タイミングセット数およびベクターステップ数が挙げられる。
ここで、LSIデバイスの試験評価用のプログラムを動作させてLSIデバイスの試験評価を開始する(ステップS40)。さらに、ステップS41において、LSIデバイスの特定のピングループのピン番号Nを初期値0に設定する(N=0)。また一方で、変数aaを初期値0に設定し、変数bb、ccの各々を最高値(Max#)に設定する。
【0055】
さらに、LSIデバイスの現在の検索範囲の半分の検索範囲(変数bb=bb/2)に対して(ステップS42)良品となる緩和条件(パスする条件)を入力する。すなわち、検索範囲を半分ずつに分割していくことによって、不良要因となる不良ピンを高速にて見つけ出すようにしている。より詳しくいえば、ステップS45に示すように、検索数KP=aa+1,…,aa+bbの検索範囲で緩和条件を入力することによってLSIデバイスの測定を行う(1項)。この測定が完了した後は、変数aa、bbを初期設定値に戻す。
【0056】
さらに、ステップS45の検索範囲以外の検索範囲に対して緩和条件を入力する。より詳しくいえば、ステップS46に示すように、検索数KP=aa+bb+1,…,ccの検索範囲で緩和条件を入力することによってLSIデバイスの測定を行う(2項)。この測定が完了した後は、変数aa、bbおよびccを初期設定値に戻す。
【0057】
さらに、前述の1項および2項の測定結果の両方共パスになっている場合(ステップS47)、このままでは不良要因を特定することができないので、エラー処理を行ってLSIデバイスの測定を停止させる(ステップS48)。また一方で、前述の1項および2項の測定結果のいずれか一方がフェイルになっている場合(ステップS49)、現在の検索範囲が最後の一つのピンしかなく(bb=1)これ以上分割できない状態になっていない限り(ステップS52)、前述の1項および2項の測定結果に基づき、次に行うべき検索範囲の緩和条件(1項パス:cc=aa+bb,2項パス:aa=aa+bb)を決定する(ステップS53)。その後、ステップS42に戻って現在の検索範囲の半分の検索範囲(変数bb=bb/2)に対して上記の緩和条件を入力し、LSIデバイスの測定を行う。
【0058】
各々の検索範囲で入力される種々の緩和条件は、図15のステップS43に示すように、変数KP、aa、bbおよびccの値がピン毎に記憶されたパラメータメモ1、パラメータメモ2、パラメータメモ3,…,パラメータメモNとして、緩和状態記憶(A)に保持されている。LSIデバイスの各々のピンの試験評価を行う場合、図15のステップS44に示すように、対応するパラメータメモを順次取り出すようにしている(パラメータメモNo.,aa=aa,N+bb,N,cc=cc,N,bb=bb,N,N=N─1)。
【0059】
前述の図14のステップ49において、1項および2項の測定結果の両方共フェイルになっている場合、現在の検索範囲が最後の一つのピンしかなく(bb=1)これ以上分割できない状態になっているときは(図15のステップS50)、エラー処理を行ってLSIデバイスの測定を停止させる(図15のステップS51)。
【0060】
前述の図14のステップS52において、1項および2項の測定結果の両方共フ現在の検索範囲が最後の一つのピンしかなく(bb=1)これ以上分割できない状態になっているときは、測定結果としてパスになっているピン番号を記憶し、このピン番号に対する緩和条件のマージンのデータを出力する(図15のステップS54)。さらに、現在の緩和条件に設定したままでKPの番号を保存する((図15のステップS55)。
【0061】
ここで、緩和状態記憶(A)に設定されているパラメータメモが残っている場合(図15のステップS56)、ステップS44に移行して上記パラメータメモを取り出す。また一方で、緩和状態記憶(A)に設定されているパラメータメモが残っていない場合、緩和条件の設定値を元に戻すことによってLSIデバイスの試験評価が終了する(図15のステップS57)。
【0062】
図16は、本実施例による試験評価の対象となるLSIデバイスの一例を概略的に示す平面図、図17は、図16のLSIデバイスの試験条件の一例を示すタイミングチャート、図18は、全タイミングを実数倍した値と電源電圧とを変化させた場合の良否判定のプロットを示すグラフ、そして、図19は、ピングループ毎に取得されるピン分類マージンの様子を示す図である。ここでは、図16のLSIデバイスLの試験評価を実例にして、本実施例に係るデバイス試験評価システムの具体的な動作を説明する。
【0063】
図16に示すように、LSIデバイスLの複数のピンPは、クロック入力ピン(CLK)、データ入力ピン(DI0〜DI35)、アドレス入力ピン(A0〜A3)、データ出力ピン(DO0〜DO35)、およびライトイネーブル入力ピン(WE:制御信号入力ピン)を含む。ただし、これらのピンの種類は、試験評価を行う前の段階では識別することができない。
【0064】
LSIデバイスLに供給される電源電圧、入力を与えるための入力レベル(VIH、VIL)、出力を判定するための出力レベル(VOH、VOL)、信号の書き込みおよび読み出しのタイミング(T1、T2およびT3)、および周期(T=100ns)等の試験条件が、(a)クロックCLK、(b)データ入力信号DI0〜DI35、(c)アドレスA0〜A3、(d)データ出力信号DO0〜DO35、および(e)ライトイネーブル信号WEに対し、図17のように設定される。
【0065】
ここで、ピン分類化の基礎となる各種の試験条件を、下記の表1にまとめて示す。
【0066】
【表1】
表1に示すような試験条件は、LSIテスタ本体から試験条件設定情報を読み込むときに、ピン番号(No.1〜No.78)毎に数値化される。この場合、空欄の項(NULLの項)は数値0を代入する。
【0067】
より具体的にいえば、表1の波形フォーマットに関しては、パルス(PULSE)→1、データ(DATA)→2、ストローブ(STRB)→3に設定する。入力レベル(VIH、VIL)および出力レベル(VOH、VOL)に関しては、2.4V→1、0.5V→2、2.0V→3、0.8V→4に設定する。信号のタイミング(T1、T2)に関しては、40ns→1、20ns→2、80ns→3、10ns→4、90ns→5に設定する。
【0068】
さらに、上記の数値化された値を分類し、同一の値を有するピン同士を同一種類のピングループとしてグループ化する。この結果、
・ピングループ#1=ピン番号(No.1):ピン名(CLK)
・ピングループ#2=ピン番号(No.78):ピン名(WE)
・ピングループ#3=ピン番号(No.2,3,4,…,36,37,38,39,40,41):ピン名(DI0〜DI35、A0〜A3)
・ピングループ#4=ピン番号(No.42,43,... ,76,77):ピン名(DO0〜DO35)
の4つのピングループに分類することができる。
【0069】
ここで、ピン種別が予めわかっている場合、外部から情報を入力することで、ピングループ#3をデータ入力ピン(DI0〜DI35)とアドレス入力ピン(A0〜A3)に区別させることも可能であるが、ピン情報が全く無い場合には上記のような分類となる。
この場合は、ピン番号No.3(3ピン)とピン番号No.38(38ピン)のT1のタイミングのマージンが無い(T1タイミングマージンレス)場合を例として、不良ピンをサーチするためのフローを説明する。
【0070】
まず、図18に示すように、グラフの横軸にて全タイミングを標準値のK倍(Kは実数、K=0.5〜3.5)まで変化させると共に、縦軸にて電源電圧を変化させたときに(2.7V〜3.5V)、良品となる条件に対応するポイント(すなわち、パス条件ポイント)Pをプロットする。これによって、LSIデバイスの良否判定を行うためのタイミングシュムーデータを取得する。このシュムーデータを示す2次元のグラフ上でパス条件ポイントPにより形成される領域が、パス領域として定義される。
【0071】
図18のタイミングシュムーデータのモードより、タイミングマージンレスであることが判明する。すなわち、この場合は、1.5倍以上のタイミングに設定することで良品の確認ができることがわかる。
つぎに、各々のピン種別(ピングループ)毎にタイミングを振り、ピン分類マージンを取得する。ここでは、1.5倍以上のタイミングで良品となることを考慮し、タイミングのサーチ幅を最適化する。この結果、図19のようなピン種別毎のピン分類マージンが得られる。なお、図19において、TYP、ST、SPおよびDLは、それぞれ、標準値、最低値、最高値および遅延時間を表している。さらに、Fは、不良品となる条件に対応するポイント(すなわち、フェイル条件ポイント)を表している。
【0072】
図19に示すように、ピングループ#3のT1(標準値TYP=20ns)を10nsでパスになることがわかる。
つぎに、入力タイミングを可変させて不良ピンを特定する。
ピングループ#3=No.2,3,4,5,…,38,39,40,41(アンダーラインのピンが不良ピン)
このLSIデバイスが良品となるパス条件をT1=5nsとして、ピングループ#3の要素である複数のピンを半分ずつ条件変更してパス/フェイルの判定を行う(正規条件はT1=20ns)。
【0073】
どちらもフェイルになることから、左右両方の箇所に不良ピンが存在することがわかる。
【0074】
さらに、右辺T1=20nsに固定し、左辺について不良条件検索を続ける。
ピン番号No.2〜No.11の側の条件を良品となるパス条件(T1=5ns)に設定したときにパスになるので、ピン番号No.2〜No.11の中に不良ピンが存在し、ピン番号No.12〜No.21には不良ピンは存在しないことがわかる。したがって、ピン番号No.2〜No.11について不良条件検索を続ける。
【0075】
ピン番号No.2〜No.6の側の条件を良品となるパス条件(T1=5ns)に設定したときにパスになるので、ピン番号No.2〜No.6の中に不良ピンが存在し、ピン番号No.7〜No.11には不良ピンは存在しないことがわかる。
【0076】
この時点で、要素であるピン数が8以下なので、ピン番号No.2〜No.6については1ピンずつスキャンして検索する。
上記の結果よりピン番号No.3(3ピン)が不良ピンであることが判明する。
【0077】
この3ピンが良品となるパス条件(T1=5ns)に設定し、ピン番号No.22〜No.41について不良条件検索を続ける。
ピン番号No.32〜No.41に不良ピンが存在し、ピン番号No.22〜No.31には不良ピンは存在しない。さらに、ピン番号No.22〜No.41について不良条件検索を続ける。
【0078】
ピン番号No.37〜No.41に不良ピンが存在し、ピン番号No.32〜No.36には不良ピンは存在しない。
【0079】
この時点で、要素であるピン数が8ピン以下なので、ピン番号No.37〜No.41については1ピンずつスキャンして検索する。
上記の結果よりピン番号No.3(3ピン)とピン番号No.38(38ピン)が不良ピンであることが判明する。この場合、試験判定を行った回数は合計21回である。本実施例の手法を用いることによって、LSIデバイスの複数のピンの端から順に試験評価を行った場合に比べて、試験判定の回数が大幅に節減される。
【0080】
ここで、多数のピンを有するボールグリッドアレイ(ball grid array )型のLSIデバイスの試験評価を行うための試験評価時間を、従来の試験評価方法と本発明の試験評価方法とで比較してみる。このようなボールグリッドアレイ型のLSIデバイスの例として、電源ピンが82ピン、アースピン(GNDピン)が84ピン、信号ピンが506ピンの計672ピンのLSIデバイスを試験評価の対象とする。このLSIデバイスについて、ピン分類化の基礎となる各種の試験条件を、下記の表2にまとめて示す。
【0081】
【表2】
表2に示すような試験条件は、ピン数の合計が異なるのみで、前述の表1の試験条件と実質的に同じである。したがって、ここでは、表2の試験条件に関する詳細な説明は省略する。
【0082】
上記のLSIデバイスは機能試験で不良となる。信号ピンの2つのピンを5ns以上ずらすことによって良品となる。
第1に、従来の試験評価方法では、2ピン以上のタイミングエッジをずらす必要がある場合は、単純にピンマージンを取得しただけでは、パス条件のサーチができないため、まずタイミングシュムーデータを取得し、パスになるタイミングを検索する。この場合、電源電圧の方向に20ポイント、タイミングの方向に400ポイント取得する。1ポイントの試験評価時間を100msとすると、
になる。
【0083】
パス条件で不良になった場合のピンマージンのデータを取得する際は、このピンマージンのデータは1ピン毎に20ポイント取得する。1ポイントの試験時間を約100msとすると
トータル29.9分(1794秒)になる。
【0084】
第2に、本発明の試験評価方法では、上記の表2より506ピンをピン種別に分類することによって4種類のピングループに分類できる。
まず、4種類のピン分類に対して従来の試験評価方法と同等のスケールでピン分類マージンを取得すると、その試験評価時間は、
4×100(ms)×20=8秒
になる。
【0085】
ピン分類マージンよりパスになるタイミングの検索を行い、そのタイミングで不良条件の検索を行う。ピン分類は4分類均等のピン数とし、1分類当たり126ピンについて不良条件を検索すると、1ピンに対する試験評価時間は、
log 2 (126×2×100(ms))=1.4秒
になる。
【0086】
今回想定したパス条件は、2つのピンについてタイミングを変更する必要があり、一つの試験判定に2回の測定が必要なため、その評価時間は、
log 2(126×2×100(ms)×2)=2.8秒
トータル10.8秒になる。
したがって、被測定デバイスの試験評価時間の観点からすれば、本発明の試験評価方法では、従来の試験評価方法に比べて100倍以上の効果が得られる。
【0087】
【発明の効果】
以上説明したように、本発明によれば、LSIデバイス等の被測定デバイスの各種の試験条件の設定情報を読み取って全端子を複数の端子種別にグループ化し、このグループ化された端子種別に対し、シュムーデータ等を使用して試験条件を可変にして不良要因となる不良端子を検索するようにしているので、従来の試験評価方法よりもはるかに短い時間で被測定デバイスの不良要因を確実に見つけ出すことが可能になる。
【図面の簡単な説明】
【図1】本発明の原理構成を示すブロック図である。
【図2】本発明の一実施例のシステム構成を示すブロック図である。
【図3】図2のピン分類処理および格納部の詳細な構成を示すブロック図である。
【図4】図2のシュムーデータ取得および格納部の詳細な構成を示すブロック図である。
【図5】本実施例にて入力条件を可変させて不良ピンを特定するための詳細な手順を示す流れ図(その1)である。
【図6】本実施例にて入力条件を可変させて不良ピンを特定するための詳細な手順を示す流れ図(その2)である。
【図7】本実施例にて入力条件を可変させて不良ピンを特定するための詳細な手順を示す流れ図(その3)である。
【図8】図2のシステムコントローラの総合的な動作を説明するための流れ図(その1)である。
【図9】図2のシステムコントローラの総合的な動作を説明するための流れ図(その2)である。
【図10】本実施例に係るデバイス試験評価方法により不良ピンを検知する手順を説明するための流れ図(その1)である。
【図11】本実施例に係るデバイス試験評価方法により不良ピンを検知する手順を説明するための流れ図(その2)である。
【図12】モード1およびモード2におけるパス領域の形状とピン分類マージンの例を示す図である。
【図13】モード3およびモード4におけるパス領域の形状とピン分類マージンの例を示す図である。
【図14】本発明のデバイス試験評価システム内のプログラムを動作させて不良要因を特定する手順を説明するための流れ図(その1)である。
【図15】本発明のデバイス試験評価システム内のプログラムを動作させて不良要因を特定する手順を説明するための流れ図(その2)である。
【図16】本実施例による試験評価の対象となるLSIデバイスの一例を概略的に示す平面図である。
【図17】図16のLSIデバイスの試験条件の一例を示すタイミングチャートである。
【図18】全タイミングを実数倍した値と電源電圧とを変化させた場合の良否判定のプロットを示すグラフである。
【図19】ピングループ毎に取得されるピン分類マージンの様子を示す図である。
【符号の説明】
1…デバイス試験評価システム
2…端子種別分類手段
3…端子種別毎試験条件データ取得手段
4…端子種別不良要因検索手段
5…試験条件設定情報格納部
6…システムコントローラ
7…LSIテスタ本体
10…LSI試験評価システム
20…ピン分類処理および格納部
21−1…ピン毎のタイミングセットデータ
21−2…ピン毎の波形フォーマット
21−3…ピン毎のタイミングデータ
21−4…ピン毎の入力レベルデータ
22…ピン毎データ抽出部
23…分類条件データ
24…分類処理部
25−1〜25−4…ピングループ
30…シュムーデータ取得および格納部
31…測定プログラム設定データ
32…ピン分類データ
33−1〜33−3…シュムー条件
34…シュムーデータ取得部
35…シュムーデータ取り込みメモリ
36…シュムー結果のパス領域形状判定部
39…ピン種別マージン取得部
40…ピン・タイミングサーチ部
50…試験条件設定情報取得および格納部
51…検索数
60…外部条件設定部
70…ライン
71…第1のテスタコントローラ
72…第2のテスタコントローラ
73…試験用ヘッド
74…被測定デバイス
Claims (5)
- 被測定デバイスの不良要因を検索して該被測定デバイスの試験評価を行うためのデバイス試験評価システムであって、
前記被測定デバイスの各端子に対する試験条件を設定する試験条件設定情報に基づき、各端子を複数の端子種別に分類する端子種別分類手段と、
該複数の端子種別毎に前記試験条件を可変にして該試験条件のマージンのデータを取得する端子種別毎試験条件データ取得手段と、
前記試験条件のマージンのデータに応じて特定の端子種別の不良要因を検索し、該特定の端子種別から不良端子を検知するための端子種別不良要因検索手段と、
を備えることを特徴とするデバイス試験評価システム。 - 前記端子種別が、クロック入力端子のグループと、データ入力およびアドレス入力端子のグループと、データ出力端子のグループと、制御信号入力端子のグループとにより構成される請求項1記載のデバイス試験評価システム。
- 前記試験条件が、前記被測定デバイスの電源電圧、入力レベル、出力レベル、および信号のタイミングに関する条件を少なくとも含む請求項1記載のデバイス試験評価システム。
- 前記試験条件のマージンのデータが、前記複数の端子種別の各々の電源電圧、入力レベルおよび出力レベルを可変にし、かつ、信号のタイミングのエッジをずらして得られるデータである請求項2記載のデバイス試験評価システム。
- 被測定デバイスの不良要因を検索して該被測定デバイスの試験評価を行うためのデバイス試験評価方法であって、
前記被測定デバイスの各端子に対する試験条件を設定する試験条件設定情報に基づき、各端子を複数の端子種別に分類し、
該複数の端子種別毎に前記試験条件を可変にして該試験条件のマージンのデータを取得し、
前記試験条件のマージンのデータに応じて特定の端子種別の不良要因を検索し、該特定の端子種別から不良端子を検知することを特徴とするデバイス試験評価方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25042999A JP4371488B2 (ja) | 1999-09-03 | 1999-09-03 | デバイス試験評価システムおよびデバイス試験評価方法 |
US09/654,525 US6407572B1 (en) | 1999-09-03 | 2000-09-01 | System and method for testing and evaluating a device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP25042999A JP4371488B2 (ja) | 1999-09-03 | 1999-09-03 | デバイス試験評価システムおよびデバイス試験評価方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2001074812A JP2001074812A (ja) | 2001-03-23 |
JP4371488B2 true JP4371488B2 (ja) | 2009-11-25 |
Family
ID=17207761
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP25042999A Expired - Fee Related JP4371488B2 (ja) | 1999-09-03 | 1999-09-03 | デバイス試験評価システムおよびデバイス試験評価方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6407572B1 (ja) |
JP (1) | JP4371488B2 (ja) |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7137048B2 (en) * | 2001-02-02 | 2006-11-14 | Rambus Inc. | Method and apparatus for evaluating and optimizing a signaling system |
US7490275B2 (en) | 2001-02-02 | 2009-02-10 | Rambus Inc. | Method and apparatus for evaluating and optimizing a signaling system |
US6873939B1 (en) | 2001-02-02 | 2005-03-29 | Rambus Inc. | Method and apparatus for evaluating and calibrating a signaling system |
JP4133172B2 (ja) * | 2002-09-27 | 2008-08-13 | シャープ株式会社 | 論理回路テスト装置 |
US7076377B2 (en) * | 2003-02-11 | 2006-07-11 | Rambus Inc. | Circuit, apparatus and method for capturing a representation of a waveform from a clock-data recovery (CDR) unit |
CN100485404C (zh) | 2003-05-21 | 2009-05-06 | 爱德万测试株式会社 | 试验装置及测试模块 |
JP2006264282A (ja) * | 2005-03-25 | 2006-10-05 | Fuji Xerox Co Ltd | 画像処理装置および画像処理装置におけるledチップの故障検出方法 |
JP4952046B2 (ja) * | 2006-04-29 | 2012-06-13 | 富士通株式会社 | モジュール試験装置、モジュール試験方法およびモジュール試験プログラム |
JP5098244B2 (ja) * | 2006-07-27 | 2012-12-12 | 富士通株式会社 | メモリモジュールの試験装置及び方法 |
US8059547B2 (en) * | 2008-12-08 | 2011-11-15 | Advantest Corporation | Test apparatus and test method |
US8666691B2 (en) | 2008-12-08 | 2014-03-04 | Advantest Corporation | Test apparatus and test method |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6131172A (en) * | 1998-02-20 | 2000-10-10 | Micron Electronics, Inc. | Method for classifying electronic devices |
US6104985A (en) * | 1998-02-20 | 2000-08-15 | Micron Electronics, Inc. | Device for classifying electronic components |
-
1999
- 1999-09-03 JP JP25042999A patent/JP4371488B2/ja not_active Expired - Fee Related
-
2000
- 2000-09-01 US US09/654,525 patent/US6407572B1/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6407572B1 (en) | 2002-06-18 |
JP2001074812A (ja) | 2001-03-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5515384A (en) | Method and system of fault diagnosis of application specific electronic circuits | |
JP4371488B2 (ja) | デバイス試験評価システムおよびデバイス試験評価方法 | |
KR100299716B1 (ko) | Ic시험장치및방법 | |
US7571367B2 (en) | Built-in self diagnosis device for a random access memory and method of diagnosing a random access | |
US20060092755A1 (en) | Semiconductor test apparatus and control method therefor | |
JP2007172778A (ja) | メモリテスト回路及びメモリテスト方法 | |
CN106558335A (zh) | 存储器驱动装置以及方法 | |
US7254757B2 (en) | Flash memory test system and method capable of test time reduction | |
US5544175A (en) | Method and apparatus for the capturing and characterization of high-speed digital information | |
US5107205A (en) | Semiconductor device tester with a test waveform monitoring circuit | |
KR100545440B1 (ko) | 반도체 시험장치 | |
US6721914B2 (en) | Diagnosis of combinational logic circuit failures | |
US7308627B2 (en) | Self-timed reliability and yield vehicle with gated data and clock | |
US6449751B1 (en) | Method of analyzing static current test vectors with reduced file sizes for semiconductor integrated circuits | |
US6681357B2 (en) | MISR simulation tool for memory BIST application | |
US11815554B2 (en) | Identifying data valid windows | |
JPH0823016A (ja) | 半導体メモリのテスト方法 | |
JPH06324125A (ja) | 半導体装置の試験装置 | |
JP4839638B2 (ja) | テスタシミュレーション装置及びテストシミュレーション方法 | |
JP3377371B2 (ja) | Ic試験装置 | |
JPH10253707A (ja) | 集積回路試験装置 | |
JPS6232559B2 (ja) | ||
JP4142366B2 (ja) | 電源電圧変動解析方法、電源電流変動解析方法、電源電圧変動解析装置および電源電流変動解析装置 | |
JP2000132996A (ja) | 半導体記憶装置の不良品選別方法および不良品選別装置 | |
JP2924995B2 (ja) | 論理機能試験方法およびその装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20060721 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20080730 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080822 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090331 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090529 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090804 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090901 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 3 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 3 |
|
R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120911 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130911 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |