JP2001074812A - デバイス試験評価システムおよびデバイス試験評価方法 - Google Patents

Abstract

(57)【要約】 【課題】 ＬＳＩデバイス等の被測定デバイスの不良要
因を検索して試験評価を行うためのデバイス試験評価シ
ステムおよびその方法に関し、自動的にかつ高速に試験
条件を可変にして不良要因を検索することを目的とす
る。 【解決手段】 被測定デバイスの各種の試験条件に関係
する試験条件設定情報に基づき、複数の端子種別に分類
する端子種別分類手段２と、複数の端子種別毎に試験条
件を可変にして試験条件のマージンのデータを取得する
端子種別毎試験条件データ取得手段３と、試験条件のマ
ージンのデータに応じて特定の端子種別の不良要因を検
索し、この特定の端子種別から不良端子を検知するため
の端子種別不良要因検索手段４とを備えるように構成さ
れる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＬＳＩ（大規模集
積回路：large scale integrated circuit）デバイス等
の被測定デバイスの不良要因を検索して上記被測定デバ
イスの試験評価を行うためのデバイス試験評価システム
およびデバイス試験評価方法に関する。近年、顧客によ
り設計されるＬＳＩデバイスの開発および試験評価にお
いては、ますます短納期化が要求される傾向にある。こ
の要求に応えるために、ＥＷＳ（エンジニアリング・ワ
ークステーション：engineering work-station）ツール
により予め生成された設計データや試験データを含む試
験プログラムに従ってＬＳＩの試験評価を短時間で行
い、不良要因となる不良試験パターンまたは不良試験条
件を抽出してＬＳＩの製造工程および設計工程に速やか
にフィードバックをかけることが必要になってくる。

【０００２】

【従来の技術】顧客により設計されるＬＳＩデバイス、
特にＡＳＩＣデバイス（特殊用途ＩＣデバイス：applic
ation specific integrated circuit device）の開発お
よび試験評価は、一般に以下の手順（１）〜（７）を踏
んで遂行される。 （１）顧客よりＬＳＩデバイスの設計データを入手す
る。

【０００３】（２）ＣＡＤ（コンピュータ利用設計：co
mputer aided design ）により設計データを検証する。 （３）検証された設計データをもとにデバイスデータお
よび試験データを作成する。 （４）この試験データをもとに試験プログラムを作成す
る。

【０００４】（５）設計データに基づいて作成したＬＳ
Ｉ試作品を試験プログラムにより評価する。 （６）ＬＳＩ試作品の評価結果をデザインデータ／プロ
セス（製造工程および設計工程）にフィードバックす
る。 このようにしてフィードバックされた結果より、デバイ
スデータおよび試験データの再作成を行い、手順（４）
に戻る。

【０００５】（７）ＬＳＩデバイスの開発および試験評
価が完了する。 上記のようなＡＳＩＣデバイス等のＬＳＩデバイスの開
発および試験評価の手順において、設計データおよび試
験データはＥＷＳツール等を用いて自動的に生成される
ようになっている。したがって、ＬＳＩデバイスの試験
評価に携わる者は、その回路機能や回路構成要素を意識
せずに試験プログラムを作成することが可能であり、Ｌ
ＳＩデバイスの設計者でさえ顧客の設計データの中身を
知らなくても設計可能である。

【０００６】上記のとおり、ＬＳＩデバイスの試験評価
に関しては、設計データ及びＣＡＤデータを使用するこ
とはなく、試験データの事情のみで評価を行うこととな
る。このため、ＬＳＩデバイスの試験を実施し不良ＬＳ
Ｉデバイスが発生した場合には、試験条件設定情報（ピ
ン（端子）、タイミング，入力レベル、電源電圧等）を
変更し、良品ＬＳＩデバイスとなる条件を探し出す必要
がある。換言すれば、不良試験パターンまたは不良試験
条件をＬＳＩデバイスの製造工程および設計工程等にフ
ィードバックし、これらの設計工程や製造工程等で問題
となる箇所を速やかに修正する必要がある。

【０００７】このようにＬＳＩデバイスの試験評価にお
いては、任意に試験条件を振って良品ＬＳＩデバイスと
なる条件を検索することになるので、ＬＳＩデバイスの
試験評価に多大な時間を要することとなる。近年、ＬＳ
Ｉデバイスの端子数（ピン数）の増加（多ピン化）や高
密度化が進んでいることもあり、ＬＳＩ試験装置（ＬＳ
Ｉテスタ）を用いたＬＳＩデバイスの試験評価には今後
更なる時間増が予想されてきている。このようなＬＳＩ
試験装置の多機能化および高価格化が進んでいく中で、
ＬＳＩデバイスの試験評価に要する時間を縮小すること
が、ＬＳＩデバイスの開発および試験評価の短納期化に
通ずることになる。

【０００８】実際にＬＳＩデバイスの試験評価を行う場
合、ＬＳＩデバイスの試験のシミュレーション環境と実
際の試験環境との違いによって、電源電圧、入力レベ
ル、入力タイミング、および出力タイミングが実際の試
験条件と微妙にずれている場合が生ずる。このため、従
来方式によりＬＳＩデバイス等の被測定デバイスの試験
評価を行う場合、ピン毎（端子毎）に試験条件をずらし
ながらＬＳＩデバイスの良／不良を判定し、良品ＬＳＩ
デバイスとなる条件を見つけ出すことで被測定デバイス
の不良要因を検索するようにしていた。換言すれば、人
間が判断した上でピン毎に試験条件をずらしていくこと
によってＬＳＩデバイスの全てのピンに対するデバッグ
を行っていた。

【０００９】さらに詳しく説明すると、従来の試験評価
方法によって良品ＬＳＩデバイスとなる条件を検索する
場合、この検索に要する工数は、単純に以下の計算式に
より算出することができる。 検索時間＝１パイロットの論理検証時間×ピン数×１ピ
ン毎のタイミングエッジ（ＴＥ）数×ステップ数 例えば、１００ピンのＩ／Ｏピン（入力／出力ピン）を
有するＬＳＩデバイスにおける検索時間を求める。

【００１０】１パイロットの論理検証時間を１００ｍｓ
（ミリ秒）とし、タイミングエッジに対し、１ｎｓ（ナ
ノ秒）毎に４０ステップの論理検証を実行すると、 検索時間＝１００ｍｓ×１００ピン×１ＴＥ×４０ステップ ＝４０００パイロット×１００ｍｓ ＝４００秒 ＝６．６分 かかることになる。

【００１１】近年のＬＳＩデバイスでは３００ピンから
５００ピンが主流となりつつあり、上記の検索時間より
３倍から５倍（３００ピン〜５００ピン）の検索時間が
かかることが推定される。また一方で、上記の試験評価
方法によって良品ＬＳＩデバイスとなる条件を検索する
ことができるのは、不良要因となる不良ピンが必ず１ピ
ンであるときに限られている。したがって、不良ピンが
複数存在する場合は、これらの不良ピンを全て検索する
ために、試験条件の組み合わせを考慮して手作業で試験
条件を設定しなければならないので、さらに膨大な工数
が必要になり、良品ＬＳＩデバイスとなる条件を検索す
ることが事実上不可能な場合が生じてくる。

【００１２】

【発明が解決しようとする課題】上記のとおり、従来の
デバイス試験評価方法によって良品ＬＳＩデバイスとな
る条件を検索する場合、その検索時間が膨大であり、不
良ピンが複数存在するときには不良要因が見つけ出せな
いこともある。また一方で、このようなデバイス試験評
価を行う際は、試験評価者の判断が入り込むために技術
的なノウハウが必要であり、誰もが同じ評価結果を得る
ことが困難である。

【００１３】本発明は上記問題点に鑑みてなされたもの
であり、ＬＳＩデバイス等の被測定デバイスの試験評価
を行うに際し、自動的にかつ高速に試験条件を可変にし
て不良要因を検索することが可能なデバイス試験評価シ
ステムおよびデバイス試験評価方法を提供することを目
的とするものである。

【００１４】

【課題を解決するための手段】図１は、本発明の原理構
成を示すブロック図である。ただし、ここでは、本発明
のデバイス試験評価システムの構成を簡略化して示す。
上記問題点を解決するために、被測定デバイスの不良要
因を検索して上記被測定デバイスの試験評価を行うため
の本発明のデバイス試験評価システム１は、上記被測定
デバイスの各種の試験条件に関係する試験条件設定情報
に基づき、複数の端子種別に分類する端子種別分類手段
２と、上記複数の端子種別毎に上記試験条件を可変にし
て上記試験条件のマージンのデータを取得する端子種別
毎試験条件データ取得手段３と、上記試験条件のマージ
ンのデータに応じて特定の端子種別の不良要因を検索
し、この特定の端子種別から不良端子を検知するための
端子種別不良要因検索手段４とを備える。

【００１５】好ましくは、本発明のデバイス試験評価シ
ステムにおいて、上記端子種別は、クロック入力端子の
グループと、データ入力およびアドレス入力端子のグル
ープと、データ出力端子のグループと、制御信号入力端
子のグループとにより構成される。さらに、好ましく
は、本発明のデバイス試験評価システムにおいて、上記
試験条件は、上記被測定デバイスの電源電圧、入力レベ
ル、出力レベル、および信号のタイミングに関する条件
を少なくとも含む。これらの試験条件に関係する試験条
件設定情報は、試験条件設定情報格納部５に格納されて
おり、必要に応じて読み出される。

【００１６】さらに、好ましくは、本発明のデバイス試
験評価システムにおいて、上記試験条件のマージンのデ
ータは、上記複数の端子種別の各々の電源電圧、入力レ
ベルおよび出力レベルを可変にし、かつ、信号のタイミ
ングのエッジをずらして得られるデータである。また一
方で、本発明のデバイス試験評価方法が、被測定デバイ
スの不良要因を検索して上記被測定デバイスの試験評価
を行うための試験評価方法であって、上記被測定デバイ
スの各種の試験条件に関係する試験条件設定情報に基づ
き、複数の端子種別に分類し、これらの複数の端子種別
毎に上記試験条件を可変にして上記試験条件のマージン
のデータを取得し、上記試験条件のマージンのデータに
応じて特定の端子種別の不良要因を検索し、この特定の
端子種別から不良端子を検知する。

【００１７】本発明のデバイス試験評価システムおよび
デバイス試験評価方法においては、ＬＳＩデバイス等の
被測定デバイスの各種の試験条件の設定情報を読み取っ
て全端子を複数の端子種別にグループ化し、このグルー
プ化された端子種別に対し試験条件を可変にして不良要
因となる特定の端子種別を検索し、この特定の端子種別
の中から不良端子（不良ピン）を検知するようにしてい
るので、比較的短時間で被測定デバイスの不良要因を確
実に見つけ出すことが可能になる。

【００１８】

【発明の実施の形態】以下、添付図面（図２〜図１９）
を参照しながら、本発明の好ましい実施の形態を説明す
る。図２は、本発明の一実施例のシステム構成を示すブ
ロック図である。ここでは、本発明のデバイス試験評価
システムの一実施例として、ＬＳＩテスタ本体７に取り
付けられたＬＳＩデバイス（被測定デバイス７４）を試
験評価するためのＬＳＩ試験評価システム１０の全体的
な構成を示す。なお、これ以降、前述した構成要素と同
様のものについては、同一の参照番号を付して表すこと
とする。

【００１９】図２に示すＬＳＩ試験評価システム１０
は、ＬＳＩデバイスの複数のピン（端子）に入力される
試験条件（入力条件）を可変にして上記ＬＳＩデバイス
の不良要因を特定するための一連の動作を制御したり、
上記ＬＳＩデバイスの試験評価結果の書き込み動作およ
び読み出し動作を制御したりするシステムコントローラ
６を備えている。このシステムコントローラ６は、好ま
しくは、ＭＰＵ（マイクロプロセッサ・ユニット：micr
oprocessor unit ）により構成される。ここで、システ
ムコントローラ６の初期状態は、ＲＡＭ（ランダム・ア
クセス・メモリ）等からなる外部条件設定部６０により
設定される。この外部条件設定部６０の内容は、外部か
ら変更することも可能である。

【００２０】さらに、図２に示すＬＳＩ試験評価システ
ム１０は、ＬＳＩデバイスの各種の試験条件を設定する
ための試験条件設定情報を記憶したり、この試験条件設
定情報をシステムコントローラ６に送出したりする試験
条件設定情報取得および格納部５０を備えている。ここ
で、ＬＳＩデバイスの試験条件には、上記ＬＳＩデバイ
スに供給される電源電圧、入力を与えるための入力レベ
ル、出力を判定するための出力レベル、および、信号の
タイミングに関する条件等が含まれており、これらの試
験条件を設定するための試験条件設定情報が、ＬＳＩテ
スタ本体７から試験条件を読み込むときに数値化され
る。さらに、ＬＳＩ試験評価システム１０は、各々のピ
ンのＬＳＩ試験条件設定情報に基づき、同一の試験条件
データを有するピン同士をグループ化して複数のピン種
別に分類するピン分類処理および格納部２０を備えてい
る。複数のピン種別に分類されたピン分類データは、ピ
ン分類処理および格納部２０のＲＡＭ等に記憶される。

【００２１】さらに、図２に示すＬＳＩ試験評価システ
ム１０は、ピン分類処理および格納部２０に記憶された
ピン分類データに基づき、各種の試験条件を２次元で変
化させてシュムーデータ（SHMOO data）を取得して記憶
するシュムーデータ取得および格納部３０と、ピン分類
処理および格納部２０により分類されたピン種別毎に信
号のタイミングを振って試験条件のマージンのデータを
取得するピン種別マージン取得部３９とを備えている。
ここで、シュムーデータとは、例えば、縦軸にて電源電
圧等の試験条件を変化させ、横軸にて信号のタイミング
等の試験条件を変化させたときに、良品ＬＳＩデバイス
となる条件の検索範囲を判定するための２次元のデータ
を意味している。

【００２２】さらに、ＬＳＩ試験評価システム１０は、
ピン種別マージン取得部３９でピン種別毎に得られる試
験条件のマージンのデータに応じて入力信号のタイミン
グのエッジを変化させ、不良要因となる不良ピンを特定
するためのピン・タイミングサーチ部４０を備えてい
る。このピン・タイミングサーチ部４０は、好ましく
は、不良要因となる不良ピンを検知するために、この不
良ピンを含む特定のピン種別のピングループを半分ずつ
のサブグループに分割し、さらに、このサブグループを
半分ずつのサブグループに分割して上記不良ピンが存在
する箇所を追い込んでいくようなアルゴリズムにより実
現される。

【００２３】上記の試験条件設定情報取得および格納部
５０、ピン分類処理および格納部２０、シュムーデータ
取得および格納部３０、ピン種別マージン取得部３９、
およびピン・タイミングサーチ部４０の動作は、システ
ムコントローラ６により制御される。ＬＳＩ試験評価シ
ステム１０内で変更された試験条件のデータは、ライン
７０を介してＬＳＩテスタ本体７の第１のシステムコン
トローラ７１に供給される。この第１のテスタコントロ
ーラ７１は、ＬＳＩ試験評価システム１０とＬＳＩテス
タ本体７との間のインタフェースの機能を有しており、
第２のテスタコントローラ７２に試験条件のデータを送
り込む。この第２のテスタコントローラ７２は、試験用
テスタ７３に固定された被測定デバイス７４（例えば、
ＬＳＩデバイス）の各々のピンに対し、試験条件のデー
タに対応する試験信号を供給する。

【００２４】上記実施例においては、ＬＳＩデバイス等
の被測定デバイスの各種の試験条件を読み取って全ての
ピンを複数のピン種別にグループ化し、ピン・タイミン
グサーチ部により試験条件を変化させて不良要因となる
特定のピン種別を検索するようにしているので、全ての
ピンを端から順に試験するような従来の方法よりもはる
かに短い時間でもって、被測定デバイスの不良要因とな
る不良ピンを確実に見つけ出すことが可能になる。

【００２５】図３は、図２のピン分類処理および格納部
の詳細な構成を示すブロック図である。図３に示すよう
に、本実施例のピン分類処理および格納部２０は、ＬＳ
Ｉデバイスの全てのピンのＬＳＩ試験条件設定情報に関
するデータをピン毎に抽出するピン毎データ抽出部２２
と、分類条件データ２３に基づきＬＳＩ試験条件設定情
報を集めてピン毎に並べ替え、同一の試験条件データを
有するピン同士を同一のピングループとして複数のピン
グループに分類する分類処理部２４とを有する。

【００２６】ここで、ピン毎データ抽出部２２に読み込
まれるＬＳＩ試験条件設定情報のデータには、複数の信
号のタイミングのエッジに関係するピン毎のタイミング
セットデータ２１−１、パルス、データまたはストロー
ブ等に関係するピン毎の波形フォーマット２１−２、個
々の信号の立ち上がりおよび立ち下がりのタイミングに
関係するピン毎のタイミングデータ２１−３、および、
入力を与えるためのピン毎の入力レベルデータ２１−４
が含まれる。また一方で、全てのピンを複数のピングル
ープに分類する際に使用される分類条件データ２３に
は、複数の信号のタイミングセットのデータや、波形フ
ォーマットのデータや、信号のタイミングのデータや、
入力レベルのデータが含まれる。

【００２７】さらに、図３のデータ分類処理部２４にお
いては、タイミングセット、波形フォーマット、タイミ
ングおよび入力レベル等に関する試験条件データが同一
になっているピン同士を複数のピングループに分類して
グループ化し、このグループ化されたピングループのデ
ータをピン分類データとしてＲＡＭ等に記憶する。本実
施例においては、ピングループ＃１（２５−１）、ピン
グループ＃２（２５−２）、ピングループ＃３（２５−
２）およびピングループ＃４（２５−４）の４つのピン
グループに分類している。

【００２８】図４は、図２のシュムーデータ取得および
格納部の詳細な構成を示すブロック図である。図４に示
すように、本実施例のシュムーデータ取得および格納部
３０は、システムコントローラ６（図２）により選定さ
れた複数の計算式からなるシュムー条件（ここでは、シ
ュムー条件１（３３−１）、シュムー条件２（３３−
２）、およびシュムー条件３（３３−３））に基づき、
タイミングセット、波形フォーマット、タイミングおよ
び入力レベル等に関する試験条件データを２次元的に変
化させてシュムーデータを取得するシュムーデータ取得
部３４を有する。ここで、上記のシュムー条件は、ピン
分類処理および格納部２０に記憶されたピン分類データ
と、電源や入力レベルや出力レベルやタイミング関連デ
ータ等の測定プログラム設定データ３１を考慮して選定
される。シュムーデータ取得部３４により得られたシュ
ムーデータは、ＬＳＩデバイス等の被測定デバイスの試
験条件を変更するために、システムコントローラ６を介
してＬＳＩテスタ本体７に送出される。

【００２９】さらに、図４のシュムーデータ取得および
格納部３０は、システムコントローラ６を介して、シュ
ムーデータにより変化する試験条件に対する試験評価結
果（すなわち、シュムー結果）の書き込みおよび読み込
みを行うためのシュムーデータ取り込みメモリ３５を有
する。このシュムーデータ取り込みメモリ３５に取り込
まれた試験評価結果は、シュムー結果のパス領域形状判
定部３６にて良品ＬＳＩデバイスとなるパス領域の形状
を判定するために使用される。この場合、パス領域形状
判定部３６は、パス領域の形状に基づき、各々のピング
ループに対して良品ＬＳＩデバイスとなる試験条件のマ
ージンのデータを取得する。

【００３０】図５、図６および図７は、本実施例にて入
力条件を可変させて不良ピンを特定するための詳細な手
順を示す流れ図（その１、その２およびその３）であ
る。図５〜図７では、本実施例にてＬＳＩデバイスの入
力条件を可変にして上記ＬＳＩデバイスの不良要因とな
る不良ピンを特定するためのピン・タイミングサーチ部
４０（図２）の動作を説明する。換言すれば、ここで
は、ＬＳＩデバイス等の被測定デバイスを測定する際
に、シミュレーションの結果（パス（良品：pass）また
はフェイル（不良品（fail））をもとに検索範囲のどの
部分が不良（フェイル）の原因となるピン（すなわち、
不良ピン）であるかを高速にて見つけ出すための具体的
な手順を説明する。

【００３１】まず、図５のステップＳ１において、各々
の入力条件の検索数を設定する。このような検索数とし
て、ＬＳＩデバイスのピン数、テスタユニット数、タイ
ミングセット数およびベクターステップ数が挙げられ
る。例えば、第１番目に、ＬＳＩデバイスのピン番号の
最高値Ｎ（すなわち、ピン数、Ｎは２以上の正の整数）
を特定のピングループの検索数として定義した場合、当
該ピングループ内の所定数のピン（例えば、Ｎ／２より
多いピン）に対し良品となる緩和条件（パスする条件、
測定パス）を入力し、残りのピンに対し不良品となる緩
和無しの条件（フェイルする条件、測定フェイル）を入
力することによってＬＳＩデバイスの測定を行う。第２
番目に、緩和条件を入力すべきピンと、緩和無しの条件
を入力すべきピンとを取り替えることによって、第１番
目の裏の条件を入力し、ＬＳＩデバイスの測定を行う。
第１番目および第２番目の両方の入力条件による測定結
果に基づき、次の緩和条件および緩和無しの条件を決定
する。

【００３２】つぎに、図５のステップＳ２において、第
１番目に、Ｎ（ピン数）に相当する検索範囲の半分の検
索範囲（変数ｂｂ＝Ｎ／２）に対してステップＳ１で決
定した緩和条件を入力し、もう半分の検索範囲に対し緩
和無しの条件を入力することによってＬＳＩデバイスの
測定を行う。第２番目に、緩和条件を入力すべきピン
と、緩和無しの条件を入力すべきピンとを取り替えるこ
とによって、第１番目の裏の条件を入力し、ＬＳＩデバ
イスの測定を行う。ここでも、ステップＳ１の場合と同
じように、第１番目および第２番目の両方の入力条件に
よる測定結果に基づき、次の緩和条件および緩和無しの
条件を決定する。

【００３３】さらに、図６のステップＳ３において、第
１番目に、Ｎ／２に相当する検索範囲の半分の検索範囲
（変数ｂｂ＝ｂｂ／２）に対してステップＳ２で決定し
た緩和条件を入力し、残りの検索範囲に対し緩和無しの
条件を入力することによってＬＳＩデバイスの測定を行
う。第２番目に、緩和条件を入力すべきピンと、緩和無
しの条件を入力すべきピンとを取り替えることによっ
て、第１番目の裏の条件を入力し、ＬＳＩデバイスの測
定を行う。ここでも、ステップＳ２の場合と同じよう
に、第１番目および第２番目の両方の入力条件による測
定結果に基づき、次の緩和条件および緩和無しの条件を
決定する。ただし、この場合は、ピン番号９〜Ｎの検索
範囲では、良品となる緩和条件を入力したにもかかわら
ず測定結果がフェイルになっているので、この検索範囲
内に不良ピンが存在することが予想される。

【００３４】さらに、図６のステップＳ４において、第
１番目に、ステップＳ３の検索範囲の半分の検索範囲に
対してステップＳ３で決定した緩和無しの条件を入力
し、残りの検索範囲（ピン番号９〜Ｎの検索範囲以外）
に対し緩和条件を入力することによってＬＳＩデバイス
の測定を行う。第２番目に、緩和無しの条件を入力すべ
きピンと、緩和条件を入力すべきピンとを取り替えるこ
とによって、第１番目の裏の条件を入力し、ＬＳＩデバ
イスの測定を行う。ここでも、前述の場合と同じよう
に、第１番目および第２番目の両方の入力条件による測
定結果に基づき、次の緩和条件および緩和無しの条件を
決定する。

【００３５】さらに、図７のステップＳ５において、第
１番目に、ステップＳ４の検索範囲の半分の検索範囲に
対してステップＳ４で決定した緩和無しの条件を入力
し、残りの検索範囲（ピン番号９〜Ｎの検索範囲以外）
に対し緩和条件を入力することによってＬＳＩデバイス
の測定を行う。第２番目に、緩和無しの条件を入力すべ
きピンと、緩和条件を入力すべきピンとを取り替えるこ
とによって、第１番目の裏の条件を入力し、ＬＳＩデバ
イスの測定を行う。ここでも、前述の場合と同じよう
に、第１番目および第２番目の両方の入力条件による測
定結果に基づき、次の緩和条件および緩和無しの条件を
決定する。

【００３６】さらに、図７のステップＳ６において、第
１番目に、ステップＳ５の検索範囲の半分の検索範囲に
対してステップＳ５で決定した緩和無しの条件を入力
し、残りの検索範囲（ピン番号９〜Ｎの検索範囲以外）
に対し緩和条件を入力することによってＬＳＩデバイス
の測定を行う。第２番目に、緩和無しの条件を入力すべ
きピンと、緩和条件を入力すべきピンとを取り替えるこ
とによって、第１番目の裏の条件を入力し、ＬＳＩデバ
イスの測定を行う。ここでも、前述の場合と同じよう
に、第１番目および第２番目の両方の入力条件による測
定結果に基づき、次の緩和条件および緩和無しの条件を
決定する。ただし、この場合は、ピン番号１〜３の検索
範囲では、良品となる緩和条件を入力したにもかかわら
ず測定結果がフェイルになっているので、この検索範囲
内に不良ピンが存在することが予想される。

【００３７】さらに、図７のステップＳ７において、第
１番目に、ステップＳ６の検索範囲の半分の検索範囲に
対してステップＳ６で決定した緩和無しの条件を入力
し、残りの検索範囲（ピン番号１〜３とピン番号９〜Ｎ
の検索範囲以外）に対し緩和条件を入力することによっ
てＬＳＩデバイスの測定を行う。第２番目に、緩和無し
の条件を入力すべきピンと、緩和条件を入力するすべき
ピンとを取り替えることによって、第１番目の裏の条件
を入力し、ＬＳＩデバイスの測定を行う。この後は、ピ
ン番号１〜３を１ピンずつ検索して不良ピンを特定す
る。

【００３８】また一方で、ピン番号９〜Ｎの検索範囲に
対しては、良品となる他の緩和条件をさらなるステップ
にて見つけ出すことによって、不良ピンを追い込んでい
く。換言すれば、測定結果がフェイルとなる不良ピンが
多数存在する場合でも、これらの不良ピンを再帰的に検
知することが可能である。図８および図９は、図２のシ
ステムコントローラの総合的な動作を説明するための流
れ図（その１およびその２）である。ここでは、主要な
工程〜の順にシステムコントローラ６（図２）を動
作させることにより、ＬＳＩデバイスの入力条件を可変
にしてＬＳＩデバイスの試験評価を行い、この試験評価
結果に基づき上記ＬＳＩデバイスの不良要因を特定する
ための手順を制御する様子を説明する。

【００３９】図８のステップＳ９に示すように、システ
ムコントローラ６を動作させてＬＳＩデバイス等の被測
定デバイスの試験評価を行う場合、まず、設定情報格納
メモリへ初期設定値（または現在の設定値）を書き込ん
で記憶させる（ステップＳ１０）。つぎに、ＬＳＩデバ
イスの全てのピンのＬＳＩ試験条件設定情報に関するデ
ータを集め、同一の試験条件データを有するピン同士を
同一のピングループとして複数のピングループに分類す
ることによって、ピン分類化を行う（ステップＳ１
１）。

【００４０】さらに、システムコントローラ６の切り替
え動作により選定されたシュムー条件に基づき（ステッ
プＳ１２）、タイミングセット、波形フォーマット、タ
イミングおよび入力レベル等に関する試験条件データを
２次元的に変化させてシュムーデータを取得する（ステ
ップＳ１３）。システムコントローラ６は、前述のステ
ップＳ１３にて取得されたシュムーデータに基づいてＬ
ＳＩデバイスの試験評価を実行させ、試験評価結果のパ
ス領域が有るか否かを判定する（ステップＳ６２）。試
験評価結果のパス領域が無いと判定された場合、シュム
ー条件を切り替えた後のシュムー条件に基づき、ＬＳＩ
デバイスの試験評価を行うための下記の工程（または
）が決定される（ステップＳ６０）。

【００４１】ここで、工程に示すように、シュムー条
件を切り替えることにより良品デバイスとなるパス領域
が見つかる可能性がある限り、シュムー条件を何回でも
切り替えることができる。また一方で、工程に示すよ
うに、シュムー条件を切り替えてもパス領域が見つかる
可能性が無い場合、もしくは、シュムー条件がなくなっ
た場合は、シュムーデータによるＬＳＩデバイスの試験
評価を停止させる（ステップＳ６１）。

【００４２】ＬＳＩデバイスの試験評価結果のパス領域
が有ると判定された場合、シュムーデータ取得および格
納部３０（図４）において、図１２および図１３にて後
述するようなパス領域の形状の判定が遂行される（ステ
ップＳ１４）。このようなパス領域の形状は、２次元の
グラフ上のどの部分にパス領域が存在するかによって複
数のモード（例えば、モード１〜モード４）に分類され
る。さらに、システムコントローラ６は、２次元のグラ
フ上でパスする条件を表すパス条件ポイント、および、
フェイルする条件を表すフェイル条件ポイントを、ＬＳ
Ｉテスタの試験条件として読み取る（ステップＳ６
３）。このようにして読み取られたＬＳＩテスタの試験
条件のマージンのデータを取得するための次の工程（
または）が決定される（ステップＳ６４）。

【００４３】ここで、ピングループの数が少ない場合、
図８の工程に示すように、ピン・タイミングサーチに
より不良要因となるピングループを特定することなく、
ピン分類マージンのデータを取得するようにしている
（図９のステップＳ１５）。また一方で、ピングループ
の数が多い場合、試験評価に要する時間を短縮するため
に、図９の工程に示すように、ピン・タイミングサー
チを起動し、どのピングループが不良要因になっている
かを見つけ出すようにしている（図９のステップＳ１
６）。

【００４４】さらに、システムコントローラ６は、工程
を通してステップＳ１５により得られたピン分類マー
ジンのデータより、パス条件ポイントおよびフェイル条
件ポイントを、ＬＳＩテスタの試験条件として読み取る
（ステップＳ６５）。また一方で、工程を通してステ
ップＳ１６によりピン・タイミングサーチを行った後
は、工程を通してステップＳ１５によりピン分類マー
ジンのデータを取得する。さらに、他の試験条件を変化
させてＬＳＩデバイスを調査したい場合、工程を通し
て図８のステップＳ１２によりシュムー条件の切り替え
を行い、前述と同様のＬＳＩデバイスの試験評価を行う
ようにしている。

【００４５】全ての試験条件を変化させてＬＳＩデバイ
スの試験評価を行った場合、工程に示すように、全て
の工程が終了する（図９のステップＳ１７）。この時点
で、設定情報格納メモリに格納されている初期設定値を
ＬＳＩテスタ本体へ戻すようにしている（図９のステッ
プＳ１８）。図１０および図１１は、本実施例に係るデ
バイス試験評価方法により不良ピンを検知する手順を説
明するための流れ図（その１およびその２）、図１２
は、モード１およびモード２におけるパス領域の形状と
ピン分類マージンの例を示す図、そして、図１３は、モ
ード３およびモード４におけるパス領域の形状とピン分
類マージンの例を示す図である。

【００４６】図１０において、本実施例に係るデバイス
試験評価方法を実行する場合、ＬＳＩデバイスの試験評
価を開始してから（ステップＳ２０）、設定情報格納メ
モリへ初期設定値（または現在の設定値）を書き込んで
記憶させる（ステップＳ２１）。つぎに、ＬＳＩデバイ
スの全てのピンのＬＳＩ試験条件設定情報に関するデー
タを集め、同一の試験条件データを有するピン同士を同
一のピングループとして複数のピングループに分類する
ことによって、ピン分類化を行う（ステップＳ２２）。

【００４７】さらに、ステップＳ２３において、予め選
定されたシュムー条件に基づき、タイミングセット、波
形フォーマット、タイミングおよび入力レベル等に関す
る試験条件データを２次元的に変化させてタイミングシ
ュムーデータを取得する。このタイミングシュムーデー
タの一例を図１２の（ａ）、（ｂ）、または図１３の
（ａ）、（ｂ）に示す。図１２の（ａ）、（ｂ）、また
は図１３の（ａ）、（ｂ）においては、縦軸にて電源電
圧等の試験条件を標準値（Ｔｙｐｉｃａｌ）から条件＋
１、＋２、または条件−１、−２へと変化させ、横軸に
て信号の全タイミングを標準値のＫ倍（Ｋは実数、代表
的にＫ＝０．５〜１．５）まで変化させたときに、良品
ＬＳＩデバイスとなる条件に対応するポイント（（すな
わち、パス条件ポイント）Ｐをプロットする。２次元の
グラフ上でパス条件ポイントＰにより形成される領域
が、パス領域として定義される。

【００４８】さらに、ステップＳ２４において、前述の
ステップＳ２３にて取得されたタイミングシュムーデー
タに基づいてＬＳＩデバイスの試験評価を行い、試験評
価結果のパス領域が有るか否かを判定する。試験評価結
果のパス領域が無いと判定された場合、パス領域が見つ
かる可能性が無いときにはタイミングシュムーデータに
よるＬＳＩデバイスの試験評価を停止させる（ステップ
Ｓ２５）。

【００４９】ＬＳＩデバイスの試験評価結果のパス領域
が有ると判定された場合、ステップＳ２６において、図
１２および図１３に示すようなパス領域の形状の判定を
実行する。このようなパス領域の形状の例を図１２の
（ａ）、（ｂ）、および図１３の（ａ）、（ｂ）に示
す。図１２の（ａ）は、グラフの右側に存在するパス領
域を示すモード１のパス領域を表しており、図１２の
（ｂ）は、グラフの左側に存在するパス領域を示すモー
ド２のパス領域を表している。さらに、図１３の（ａ）
は、グラフの下側に存在するパス領域を示すモード３の
パス領域を表しており、図１２の（ｂ）は、グラフの上
側に存在するパス領域を示すモード４のパス領域を表し
ている（ステップＳ２７）。

【００５０】さらに、図１１のステップＳ２８におい
て、図１２および図１３のモード１〜モード４のパス領
域に存在する電源条件、上記パス領域内のパス条件ポイ
ント、および上記パス領域外のフェイル条件ポイントを
取り込む。さらに、図１１のステップＳ２９において、
分類条件毎のピン分類マージンのデータを取得する。こ
れらのピン分類マージンのデータの例を図１２の（ｃ）
および図１３の（ｃ）に示す。図１２の（ｃ）は、モー
ド１のパス領域で複数のピングループ（＃１および＃
２）毎にタイミング（Ｔ１、Ｔ２およびＴ３）を変化さ
せた場合のタイミングのマージンのデータを表してお
り、図１２の（ｃ）は、モード３のパス領域で複数のピ
ングループ（＃１および＃２）に対してタイミング（Ｔ
１、Ｔ２およびＴ３）を変化させた場合のピン分類マー
ジンのデータを表しており、図１３の（ｃ）は、モード
３のパス領域で複数のピングループ（＃１および＃２）
に対して入力レベル（Ｖｔ）や出力レベル（Ｏｕｔ）や
電流（ＩＬ）を変化させた場合のピン分類マージンのデ
ータを表している。

【００５１】さらに、図１１のステップＳ３０におい
て、前述のステップＳ２９にて取得されたピン分類マー
ジンのデータに基づいてＬＳＩデバイスの試験評価を行
い、試験評価結果のパス領域が有るか否かを判定する。
試験評価結果のパス領域が無いと判定された場合、ピン
分類マージンが無いとみなしてＬＳＩデバイスの試験評
価を停止させる（ステップＳ３１）。

【００５２】ＬＳＩデバイスの試験評価結果のパス領域
が有ると判定された場合、図１１のステップＳ３２にお
いて、上記パス領域に存在するピン分類のデータ（分類
条件を含む）を取り込むと共に、上記パス領域内のパス
条件ポイント、および上記パス領域外のフェイル条件ポ
イントを取り込む。さらに、図１１のステップＳ３３に
おいて、ピン・タイミングサーチを行い、不良要因にな
っているピングループ内の特定の不良ピンを追い込む。
さらに、このような不良ピンを追い込んだ結果を出力す
る（ステップＳ３４）。

【００５３】電源条件、入力レベル、出力レベル、信号
のタイミング、および電流等の各種の試験条件を変化さ
せてＬＳＩデバイスの試験評価を行った後に、設定情報
格納メモリに格納されている初期設定値をＬＳＩテスタ
本体へ戻すことによって不良ピンを検知する手順が完了
する（図１１のステップＳ３５およびＳ３６）。図１４
および図１５は、本発明のデバイス試験評価システム内
のプログラムを動作させて不良要因を特定する手順を説
明するための流れ図（その１およびその２）である。こ
こでは、ＬＳＩデバイスの入力条件を可変にして得られ
るシミュレーションの結果（パスまたはフェイル）をも
とに、検索範囲のどの部分が不良要因となる不良ピンで
あるかを高速にて見つけ出すためのプログラムの流れを
説明する。

【００５４】図１４において、ＬＳＩデバイスの入力条
件の検索数５１を変数ＫＰとして定義する。このような
検索数ＫＰとして、ＬＳＩデバイスのピン数、テスタユ
ニット数、タイミングセット数およびベクターステップ
数が挙げられる。ここで、ＬＳＩデバイスの試験評価用
のプログラムを動作させてＬＳＩデバイスの試験評価を
開始する（ステップＳ４０）。さらに、ステップＳ４１
において、ＬＳＩデバイスの特定のピングループのピン
番号Ｎを初期値０に設定する（Ｎ＝０）。また一方で、
変数ａａを初期値０に設定し、変数ｂｂ、ｃｃの各々を
最高値（Ｍａｘ＃）に設定する。

【００５５】さらに、ＬＳＩデバイスの現在の検索範囲
の半分の検索範囲（変数ｂｂ＝ｂｂ／２）に対して（ス
テップＳ４２）良品となる緩和条件（パスする条件）を
入力する。すなわち、検索範囲を半分ずつに分割してい
くことによって、不良要因となる不良ピンを高速にて見
つけ出すようにしている。より詳しくいえば、ステップ
Ｓ４５に示すように、検索数ＫＰ＝ａａ＋１，…，ａａ
＋ｂｂの検索範囲で緩和条件を入力することによってＬ
ＳＩデバイスの測定を行う（１項）。この測定が完了し
た後は、変数ａａ、ｂｂを初期設定値に戻す。

【００５６】さらに、ステップＳ４５の検索範囲以外の
検索範囲に対して緩和条件を入力する。より詳しくいえ
ば、ステップＳ４６に示すように、検索数ＫＰ＝ａａ＋
ｂｂ＋１，…，ｃｃの検索範囲で緩和条件を入力するこ
とによってＬＳＩデバイスの測定を行う（２項）。この
測定が完了した後は、変数ａａ、ｂｂおよびｃｃを初期
設定値に戻す。

【００５７】さらに、前述の１項および２項の測定結果
の両方共パスになっている場合（ステップＳ４７）、こ
のままでは不良要因を特定することができないので、エ
ラー処理を行ってＬＳＩデバイスの測定を停止させる
（ステップＳ４８）。また一方で、前述の１項および２
項の測定結果のいずれか一方がフェイルになっている場
合（ステップＳ４９）、現在の検索範囲が最後の一つの
ピンしかなく（ｂｂ＝１）これ以上分割できない状態に
なっていない限り（ステップＳ５２）、前述の１項およ
び２項の測定結果に基づき、次に行うべき検索範囲の緩
和条件（１項パス：ｃｃ＝ａａ＋ｂｂ，２項パス：ａａ
＝ａａ＋ｂｂ）を決定する（ステップＳ５３）。その
後、ステップＳ４２に戻って現在の検索範囲の半分の検
索範囲（変数ｂｂ＝ｂｂ／２）に対して上記の緩和条件
を入力し、ＬＳＩデバイスの測定を行う。

【００５８】各々の検索範囲で入力される種々の緩和条
件は、図１５のステップＳ４３に示すように、変数Ｋ
Ｐ、ａａ、ｂｂおよびｃｃの値がピン毎に記憶されたパ
ラメータメモ１、パラメータメモ２、パラメータメモ
３，…，パラメータメモＮとして、緩和状態記憶（Ａ）
に保持されている。ＬＳＩデバイスの各々のピンの試験
評価を行う場合、図１５のステップＳ４４に示すよう
に、対応するパラメータメモを順次取り出すようにして
いる（パラメータメモＮｏ．，ａａ＝ａａ^,N＋ｂｂ^,N，
ｃｃ＝ｃｃ^,N，ｂｂ＝ｂｂ^,N，Ｎ＝Ｎ─１）。

【００５９】前述の図１４のステップ４９において、１
項および２項の測定結果の両方共フェイルになっている
場合、現在の検索範囲が最後の一つのピンしかなく（ｂ
ｂ＝１）これ以上分割できない状態になっているときは
（図１５のステップＳ５０）、エラー処理を行ってＬＳ
Ｉデバイスの測定を停止させる（図１５のステップＳ５
１）。

【００６０】前述の図１４のステップＳ５２において、
１項および２項の測定結果の両方共フ現在の検索範囲が
最後の一つのピンしかなく（ｂｂ＝１）これ以上分割で
きない状態になっているときは、測定結果としてパスに
なっているピン番号を記憶し、このピン番号に対する緩
和条件のマージンのデータを出力する（図１５のステッ
プＳ５４）。さらに、現在の緩和条件に設定したままで
ＫＰの番号を保存する（（図１５のステップＳ５５）。

【００６１】ここで、緩和状態記憶（Ａ）に設定されて
いるパラメータメモが残っている場合（図１５のステッ
プＳ５６）、ステップＳ４４に移行して上記パラメータ
メモを取り出す。また一方で、緩和状態記憶（Ａ）に設
定されているパラメータメモが残っていない場合、緩和
条件の設定値を元に戻すことによってＬＳＩデバイスの
試験評価が終了する（図１５のステップＳ５７）。

【００６２】図１６は、本実施例による試験評価の対象
となるＬＳＩデバイスの一例を概略的に示す平面図、図
１７は、図１６のＬＳＩデバイスの試験条件の一例を示
すタイミングチャート、図１８は、全タイミングを実数
倍した値と電源電圧とを変化させた場合の良否判定のプ
ロットを示すグラフ、そして、図１９は、ピングループ
毎に取得されるピン分類マージンの様子を示す図であ
る。ここでは、図１６のＬＳＩデバイスＬの試験評価を
実例にして、本実施例に係るデバイス試験評価システム
の具体的な動作を説明する。

【００６３】図１６に示すように、ＬＳＩデバイスＬの
複数のピンＰは、クロック入力ピン（ＣＬＫ）、データ
入力ピン（ＤＩ０〜ＤＩ３５）、アドレス入力ピン（Ａ
０〜Ａ３）、データ出力ピン（ＤＯ０〜ＤＯ３５）、お
よびライトイネーブル入力ピン（ＷＥ：制御信号入力ピ
ン）を含む。ただし、これらのピンの種類は、試験評価
を行う前の段階では識別することができない。

【００６４】ＬＳＩデバイスＬに供給される電源電圧、
入力を与えるための入力レベル（ＶＩＨ、ＶＩＬ）、出
力を判定するための出力レベル（ＶＯＨ、ＶＯＬ）、信
号の書き込みおよび読み出しのタイミング（Ｔ１、Ｔ２
およびＴ３）、および周期（Ｔ＝１００ｎｓ）等の試験
条件が、（ａ）クロックＣＬＫ、（ｂ）データ入力信号
ＤＩ０〜ＤＩ３５、（ｃ）アドレスＡ０〜Ａ３、（ｄ）
データ出力信号ＤＯ０〜ＤＯ３５、および（ｅ）ライト
イネーブル信号ＷＥに対し、図１７のように設定され
る。

【００６５】ここで、ピン分類化の基礎となる各種の試
験条件を、下記の表１にまとめて示す。

【００６６】

【表１】 表１に示すような試験条件は、ＬＳＩテスタ本体から試
験条件設定情報を読み込むときに、ピン番号（Ｎｏ．１
〜Ｎｏ．７８）毎に数値化される。この場合、空欄の項
（ＮＵＬＬの項）は数値０を代入する。

【００６７】より具体的にいえば、表１の波形フォーマ
ットに関しては、パルス（ＰＵＬＳＥ）→１、データ
（ＤＡＴＡ）→２、ストローブ（ＳＴＲＢ）→３に設定
する。入力レベル（ＶＩＨ、ＶＩＬ）および出力レベル
（ＶＯＨ、ＶＯＬ）に関しては、２．４Ｖ→１、０．５
Ｖ→２、２．０Ｖ→３、０．８Ｖ→４に設定する。信号
のタイミング（Ｔ１、Ｔ２）に関しては、４０ｎｓ→
１、２０ｎｓ→２、８０ｎｓ→３、１０ｎｓ→４、９０
ｎｓ→５に設定する。

【００６８】さらに、上記の数値化された値を分類し、
同一の値を有するピン同士を同一種類のピングループと
してグループ化する。この結果、 ・ピングループ＃１＝ピン番号（Ｎｏ．１）：ピン名
（ＣＬＫ） ・ピングループ＃２＝ピン番号（Ｎｏ．７８）：ピン名
（ＷＥ） ・ピングループ＃３＝ピン番号（Ｎｏ．２，３，４，
…，３６，３７，３８，３９，４０，４１）：ピン名
（ＤＩ０〜ＤＩ３５、Ａ０〜Ａ３） ・ピングループ＃４＝ピン番号（Ｎｏ．４２，４
３，... ，７６，７７）：ピン名（ＤＯ０〜ＤＯ３５） の４つのピングループに分類することができる。

【００６９】ここで、ピン種別が予めわかっている場
合、外部から情報を入力することで、ピングループ＃３
をデータ入力ピン（ＤＩ０〜ＤＩ３５）とアドレス入力
ピン（Ａ０〜Ａ３）に区別させることも可能であるが、
ピン情報が全く無い場合には上記のような分類となる。
この場合は、ピン番号Ｎｏ．３（３ピン）とピン番号Ｎ
ｏ．３８（３８ピン）のＴ１のタイミングのマージンが
無い（Ｔ１タイミングマージンレス）場合を例として、
不良ピンをサーチするためのフローを説明する。

【００７０】まず、図１８に示すように、グラフの横軸
にて全タイミングを標準値のＫ倍（Ｋは実数、Ｋ＝０．
５〜３．５）まで変化させると共に、縦軸にて電源電圧
を変化させたときに（２．７Ｖ〜３．５Ｖ）、良品とな
る条件に対応するポイント（すなわち、パス条件ポイン
ト）Ｐをプロットする。これによって、ＬＳＩデバイス
の良否判定を行うためのタイミングシュムーデータを取
得する。このシュムーデータを示す２次元のグラフ上で
パス条件ポイントＰにより形成される領域が、パス領域
として定義される。

【００７１】図１８のタイミングシュムーデータのモー
ドより、タイミングマージンレスであることが判明す
る。すなわち、この場合は、１．５倍以上のタイミング
に設定することで良品の確認ができることがわかる。つ
ぎに、各々のピン種別（ピングループ）毎にタイミング
を振り、ピン分類マージンを取得する。ここでは、１．
５倍以上のタイミングで良品となることを考慮し、タイ
ミングのサーチ幅を最適化する。この結果、図１９のよ
うなピン種別毎のピン分類マージンが得られる。なお、
図１９において、ＴＹＰ、ＳＴ、ＳＰおよびＤＬは、そ
れぞれ、標準値、最低値、最高値および遅延時間を表し
ている。さらに、Ｆは、不良品となる条件に対応するポ
イント（すなわち、フェイル条件ポイント）を表してい
る。

【００７２】図１９に示すように、ピングループ＃３の
Ｔ１（標準値ＴＹＰ＝２０ｎｓ）を１０ｎｓでパスにな
ることがわかる。つぎに、入力タイミングを可変させて
不良ピンを特定する。 ピングループ＃３＝Ｎｏ．２，３，４，５，…，３８，
３９，４０，４１（アンダーラインのピンが不良ピン） このＬＳＩデバイスが良品となるパス条件をＴ１＝５ｎ
ｓとして、ピングループ＃３の要素である複数のピンを
半分ずつ条件変更してパス／フェイルの判定を行う（正
規条件はＴ１＝２０ｎｓ）。

【００７３】 20ピン 20ピン 2, 3, 4, 5...18,19,20,21 22,23,24,25...38,39,40,41 T1＝５ns T1＝20ns フェイル T1＝20ns T1＝５ns フェイル どちらもフェイルになることから、左右両方の箇所に不
良ピンが存在することがわかる。

【００７４】さらに、右辺Ｔ１＝２０nsに固定し、左辺
について不良条件検索を続ける。 10ピン 10ピン 20ピン 2,3...10,11 12,13...20,21 22,23...38,39,40,41 T1＝５ns T1＝20ns T1＝５ns パス T1＝20ns T1＝５ns T1＝５ns フェイル ピン番号Ｎｏ．２〜Ｎｏ．１１の側の条件を良品となる
パス条件（Ｔ１＝５ｎｓ）に設定したときにパスになる
ので、ピン番号Ｎｏ．２〜Ｎｏ．１１の中に不良ピンが
存在し、ピン番号Ｎｏ．１２〜Ｎｏ．２１には不良ピン
は存在しないことがわかる。したがって、ピン番号Ｎ
ｏ．２〜Ｎｏ．１１について不良条件検索を続ける。

【００７５】 ５ピン ５ピン 10ピン 20ピン 2,3,4,5,6 7,8,9,10,11 12...21 22,23...38,39,40,41 T1＝５ns T1＝20ns T1＝20ns T1＝５ns パス T1＝20ns T1＝５ns T1＝20ns T1＝５ns フェイル ピン番号Ｎｏ．２〜Ｎｏ．６の側の条件を良品となるパ
ス条件（Ｔ１＝５ｎｓ）に設定したときにパスになるの
で、ピン番号Ｎｏ．２〜Ｎｏ．６の中に不良ピンが存在
し、ピン番号Ｎｏ．７〜Ｎｏ．１１には不良ピンは存在
しないことがわかる。

【００７６】この時点で、要素であるピン数が８以下な
ので、ピン番号Ｎｏ．２〜Ｎｏ．６については１ピンず
つスキャンして検索する。 15ピン 20ピン 2 3 4 5 6 7...21 22,23...38,39,40,41 T1＝20ns ５ns ５ns ５ns ５ns T1＝20ns T1＝５ns パス T1＝５ns 20ns ５ns ５ns ５ns T1＝20ns T1＝５ns フェイル T1＝５ns ５ns 20ns ５ns ５ns T1＝20ns T1＝５ns パス T1＝５ns ５ns ５ns 20ns ５ns T1＝20ns T1＝５ns パス T1＝５ns ５ns ５ns ５ns 20ns T1＝20ns T1＝５ns パス 上記の結果よりピン番号Ｎｏ．３（３ピン）が不良ピン
であることが判明する。

【００７７】この３ピンが良品となるパス条件（T1＝５
ns）に設定し、ピン番号Ｎｏ．２２〜Ｎｏ．４１につい
て不良条件検索を続ける。 18ピン 10ピン 10ピン 2 3 4...21 22,23...30,31 32,33...38,39,40,41 T1＝20ns ５ns 20ns T1＝５ns T1＝20ns フェイル T1＝20ns ５ns 20ns T1＝20ns T1＝５ns パス ピン番号Ｎｏ．３２〜Ｎｏ．４１に不良ピンが存在し、
ピン番号Ｎｏ．２２〜Ｎｏ．３１には不良ピンは存在し
ない。さらに、ピン番号Ｎｏ．２２〜Ｎｏ．４１につい
て不良条件検索を続ける。

【００７８】 28ピン ５ピン ５ピン 2 3 4...31 32,33,34,35,36 37,38,39,40,41 T1＝20ns ５ns T1＝20ns T1＝５ns T1＝20ns フェイル T1＝20ns ５ns T1＝20ns T1＝20ns T1＝５ns パス ピン番号Ｎｏ．３７〜Ｎｏ．４１に不良ピンが存在し、
ピン番号Ｎｏ．３２〜Ｎｏ．３６には不良ピンは存在し
ない。

【００７９】この時点で、要素であるピン数が８ピン以
下なので、ピン番号Ｎｏ．３７〜Ｎｏ．４１については
１ピンずつスキャンして検索する。 33ピン 2 3 4...36 37 38 39 40 41 T1＝20ns ５ns T1＝20ns 20ns ５ns ５ns ５ns ５ns パス T1＝20ns ５ns T1＝20ns ５ns 20ns ５ns ５ns ５ns フェイル T1＝20ns ５ns T1＝20ns ５ns ５ns 20ns ５ns ５ns パス T1＝20ns ５ns T1＝20ns ５ns ５ns ５ns 20ns ５ns パス T1＝20ns ５ns T1＝20ns ５ns ５ns ５ns ５ns 20ns パス 上記の結果よりピン番号Ｎｏ．３（３ピン）とピン番号
Ｎｏ．３８（３８ピン）が不良ピンであることが判明す
る。この場合、試験判定を行った回数は合計２１回であ
る。本実施例の手法を用いることによって、ＬＳＩデバ
イスの複数のピンの端から順に試験評価を行った場合に
比べて、試験判定の回数が大幅に節減される。

【００８０】ここで、多数のピンを有するボールグリッ
ドアレイ（ball grid array ）型のＬＳＩデバイスの試
験評価を行うための試験評価時間を、従来の試験評価方
法と本発明の試験評価方法とで比較してみる。このよう
なボールグリッドアレイ型のＬＳＩデバイスの例とし
て、電源ピンが８２ピン、アースピン（ＧＮＤピン）が
８４ピン、信号ピンが５０６ピンの計６７２ピンのＬＳ
Ｉデバイスを試験評価の対象とする。このＬＳＩデバイ
スについて、ピン分類化の基礎となる各種の試験条件
を、下記の表２にまとめて示す。

【００８１】

【表２】 表２に示すような試験条件は、ピン数の合計が異なるの
みで、前述の表１の試験条件と実質的に同じである。し
たがって、ここでは、表２の試験条件に関する詳細な説
明は省略する。

【００８２】上記のＬＳＩデバイスは機能試験で不良と
なる。信号ピンの２つのピンを５ｎｓ以上ずらすことに
よって良品となる。第１に、従来の試験評価方法では、
２ピン以上のタイミングエッジをずらす必要がある場合
は、単純にピンマージンを取得しただけでは、パス条件
のサーチができないため、まずタイミングシュムーデー
タを取得し、パスになるタイミングを検索する。この場
合、電源電圧の方向に２０ポイント、タイミングの方向
に４００ポイント取得する。１ポイントの試験評価時間
を１００ｍｓとすると、 測定時間は、４００×１００（ｍｓ）×２０＝８００秒 ＝１３．３分 になる。

【００８３】パス条件で不良になった場合のピンマージ
ンのデータを取得する際は、このピンマージンのデータ
は１ピン毎に２０ポイント取得する。１ポイントの試験
時間を約１００ｍｓとすると 測定時間は、５０６×１００（ｍｓ）×２０＝１０１２秒 ＝１６．６分 トータル２９．９分（１７９４秒）になる。

【００８４】第２に、本発明の試験評価方法では、上記
の表２より５０６ピンをピン種別に分類することによっ
て４種類のピングループに分類できる。まず、４種類の
ピン分類に対して従来の試験評価方法と同等のスケール
でピン分類マージンを取得すると、その試験評価時間
は、 ４×１００（ｍｓ）×２０＝８秒 になる。

【００８５】ピン分類マージンよりパスになるタイミン
グの検索を行い、そのタイミングで不良条件の検索を行
う。ピン分類は４分類均等のピン数とし、１分類当たり
１２６ピンについて不良条件を検索すると、１ピンに対
する試験評価時間は、 log ₂ （１２６×２×１００（ｍｓ））＝１．４秒 になる。

【００８６】今回想定したパス条件は、２つのピンにつ
いてタイミングを変更する必要があり、一つの試験判定
に２回の測定が必要なため、その評価時間は、 log ₂（１２６×２×１００（ｍｓ）×２）＝２．８秒 トータル１０．８秒になる。したがって、被測定デバイ
スの試験評価時間の観点からすれば、本発明の試験評価
方法では、従来の試験評価方法に比べて１００倍以上の
効果が得られる。

【００８７】

【発明の効果】以上説明したように、本発明によれば、
ＬＳＩデバイス等の被測定デバイスの各種の試験条件の
設定情報を読み取って全端子を複数の端子種別にグルー
プ化し、このグループ化された端子種別に対し、シュム
ーデータ等を使用して試験条件を可変にして不良要因と
なる不良端子を検索するようにしているので、従来の試
験評価方法よりもはるかに短い時間で被測定デバイスの
不良要因を確実に見つけ出すことが可能になる。

【図面の簡単な説明】

【図１】本発明の原理構成を示すブロック図である。

【図２】本発明の一実施例のシステム構成を示すブロッ
ク図である。

【図３】図２のピン分類処理および格納部の詳細な構成
を示すブロック図である。

【図４】図２のシュムーデータ取得および格納部の詳細
な構成を示すブロック図である。

【図５】本実施例にて入力条件を可変させて不良ピンを
特定するための詳細な手順を示す流れ図（その１）であ
る。

【図６】本実施例にて入力条件を可変させて不良ピンを
特定するための詳細な手順を示す流れ図（その２）であ
る。

【図７】本実施例にて入力条件を可変させて不良ピンを
特定するための詳細な手順を示す流れ図（その３）であ
る。

【図８】図２のシステムコントローラの総合的な動作を
説明するための流れ図（その１）である。

【図９】図２のシステムコントローラの総合的な動作を
説明するための流れ図（その２）である。

【図１０】本実施例に係るデバイス試験評価方法により
不良ピンを検知する手順を説明するための流れ図（その
１）である。

【図１１】本実施例に係るデバイス試験評価方法により
不良ピンを検知する手順を説明するための流れ図（その
２）である。

【図１２】モード１およびモード２におけるパス領域の
形状とピン分類マージンの例を示す図である。

【図１３】モード３およびモード４におけるパス領域の
形状とピン分類マージンの例を示す図である。

【図１４】本発明のデバイス試験評価システム内のプロ
グラムを動作させて不良要因を特定する手順を説明する
ための流れ図（その１）である。

【図１５】本発明のデバイス試験評価システム内のプロ
グラムを動作させて不良要因を特定する手順を説明する
ための流れ図（その２）である。

【図１６】本実施例による試験評価の対象となるＬＳＩ
デバイスの一例を概略的に示す平面図である。

【図１７】図１６のＬＳＩデバイスの試験条件の一例を
示すタイミングチャートである。

【図１８】全タイミングを実数倍した値と電源電圧とを
変化させた場合の良否判定のプロットを示すグラフであ
る。

【図１９】ピングループ毎に取得されるピン分類マージ
ンの様子を示す図である。

【符号の説明】

１…デバイス試験評価システム ２…端子種別分類手段 ３…端子種別毎試験条件データ取得手段 ４…端子種別不良要因検索手段 ５…試験条件設定情報格納部 ６…システムコントローラ ７…ＬＳＩテスタ本体 １０…ＬＳＩ試験評価システム ２０…ピン分類処理および格納部 ２１−１…ピン毎のタイミングセットデータ ２１−２…ピン毎の波形フォーマット ２１−３…ピン毎のタイミングデータ ２１−４…ピン毎の入力レベルデータ ２２…ピン毎データ抽出部 ２３…分類条件データ ２４…分類処理部 ２５−１〜２５−４…ピングループ ３０…シュムーデータ取得および格納部 ３１…測定プログラム設定データ ３２…ピン分類データ ３３−１〜３３−３…シュムー条件 ３４…シュムーデータ取得部 ３５…シュムーデータ取り込みメモリ ３６…シュムー結果のパス領域形状判定部 ３９…ピン種別マージン取得部 ４０…ピン・タイミングサーチ部 ５０…試験条件設定情報取得および格納部 ５１…検索数 ６０…外部条件設定部 ７０…ライン ７１…第１のテスタコントローラ ７２…第２のテスタコントローラ ７３…試験用ヘッド ７４…被測定デバイス

───────────────────────────────────────────────────── フロントページの続き (72)発明者 菊地 直良 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2G003 AA07 AF06 AH00 AH01 2G032 AA00 AE12 AG01 AL00 9A001 BB05 LL05

Claims (5)

【特許請求の範囲】
1. 【請求項１】 被測定デバイスの不良要因を検索して該
   被測定デバイスの試験評価を行うためのデバイス試験評
   価システムであって、 前記被測定デバイスの各種の試験条件に関係する試験条
   件設定情報に基づき、複数の端子種別に分類する端子種
   別分類手段と、 該複数の端子種別毎に前記試験条件を可変にして該試験
   条件のマージンのデータを取得する端子種別毎試験条件
   データ取得手段と、 前記試験条件のマージンのデータに応じて特定の端子種
   別の不良要因を検索し、該特定の端子種別から不良端子
   を検知するための端子種別不良要因検索手段とを備える
   ことを特徴とするデバイス試験評価システム。
2. 【請求項２】 前記端子種別が、クロック入力端子のグ
   ループと、データ入力およびアドレス入力端子のグルー
   プと、データ出力端子のグループと、制御信号入力端子
   のグループとにより構成される請求項１記載のデバイス
   試験評価システム。
3. 【請求項３】 前記試験条件が、前記被測定デバイスの
   電源電圧、入力レベル、出力レベル、および信号のタイ
   ミングに関する条件を少なくとも含む請求項１記載のデ
   バイス試験評価システム。
4. 【請求項４】 前記試験条件のマージンのデータが、前
   記複数の端子種別の各々の電源電圧、入力レベルおよび
   出力レベルを可変にし、かつ、信号のタイミングのエッ
   ジをずらして得られるデータである請求項２記載のデバ
   イス試験評価システム。
5. 【請求項５】 被測定デバイスの不良要因を検索して該
   被測定デバイスの試験評価を行うためのデバイス試験評
   価方法であって、 前記被測定デバイスの各種の試験条件に関係する試験条
   件設定情報に基づき、複数の端子種別に分類し、 該複数の端子種別毎に前記試験条件を可変にして該試験
   条件のマージンのデータを取得し、 前記試験条件のマージンのデータに応じて特定の端子種
   別の不良要因を検索し、該特定の端子種別から不良端子
   を検知することを特徴とするデバイス試験評価方法。