JP2924995B2 - 論理機能試験方法およびその装置 - Google Patents
論理機能試験方法およびその装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、論理機能試験方法およ
びその装置に関し、特に、入力試験パターンのタイミン
グ調整機能をもつ論理機能試験方法およびその装置に関
するものである。
びその装置に関し、特に、入力試験パターンのタイミン
グ調整機能をもつ論理機能試験方法およびその装置に関
するものである。
【０００２】
【従来の技術】論理ＩＣの試験には、設計時に行うシミ
ュレーションテストと、実製品での自動試験装置による
テストとがある。シミュレーションテストは、コンピュ
ータ上で行う疑似的なテストであり、印加パルス等に関
しほぼ理想状態でのテストが可能である。また、実製品
での試験には、製品の直流特性をテストするＤＣテス
ト、印加パルスのタイミング遅れをみるＡＣテスト、論
理機能をテストする論理機能試験（logic functional t
est;ＬＦＴ）があるが、中でも最も重要視されているの
が論理機能試験である。
ュレーションテストと、実製品での自動試験装置による
テストとがある。シミュレーションテストは、コンピュ
ータ上で行う疑似的なテストであり、印加パルス等に関
しほぼ理想状態でのテストが可能である。また、実製品
での試験には、製品の直流特性をテストするＤＣテス
ト、印加パルスのタイミング遅れをみるＡＣテスト、論
理機能をテストする論理機能試験（logic functional t
est;ＬＦＴ）があるが、中でも最も重要視されているの
が論理機能試験である。
【０００３】図６は、論理機能試験を行うための従来の
論理機能試験装置のブロック図である。ＩＣ試験装置１
０は、図外ＣＰＵによって制御されて所定のパターンの
入力試験信号Ａと、その入力試験信号が入力されたとき
の期待値パターンＣとを発生するパターン発生器１１
と、被測定ＩＣ（ＤＵＴ）１００の出力する出力パター
ンＢと期待値パターンＣとを比較して当該被測定ＩＣの
合否を判定するパターン比較・合否判定部１２とを有す
る。試験装置には通常駆動基板（テストボード）上にＩ
Ｃソケットが備えられ、被試験ＩＣ１００はそのＩＣソ
ケットに装着されて試験を受ける。従来の試験方法で
は、被試験ＩＣ１００の出力する出力パターンＢと期待
値パターンとが一致しない場合には直ちに不良の判定を
下し、あるいは後述するように入力試験パターンのタイ
ミング調整を行っていた。
論理機能試験装置のブロック図である。ＩＣ試験装置１
０は、図外ＣＰＵによって制御されて所定のパターンの
入力試験信号Ａと、その入力試験信号が入力されたとき
の期待値パターンＣとを発生するパターン発生器１１
と、被測定ＩＣ（ＤＵＴ）１００の出力する出力パター
ンＢと期待値パターンＣとを比較して当該被測定ＩＣの
合否を判定するパターン比較・合否判定部１２とを有す
る。試験装置には通常駆動基板（テストボード）上にＩ
Ｃソケットが備えられ、被試験ＩＣ１００はそのＩＣソ
ケットに装着されて試験を受ける。従来の試験方法で
は、被試験ＩＣ１００の出力する出力パターンＢと期待
値パターンとが一致しない場合には直ちに不良の判定を
下し、あるいは後述するように入力試験パターンのタイ
ミング調整を行っていた。
【０００４】
【発明が解決しようとする課題】論理機能試験の試験パ
ターンのタイミングは、シミュレーションテスト時のパ
ターンのタイミングを基本に決定されている。而して、
近年のようにＬＳＩの動作速度が高速化されると、シミ
ュレーションテストでは問題がなくても製品化されたＩ
Ｃでの機能試験では不良が続出する場合がある。ところ
が、論理機能試験で不良とされた製品であっても実際に
製品が使用される装置に組み込んでの試験では全く問題
のないことがある。
ターンのタイミングは、シミュレーションテスト時のパ
ターンのタイミングを基本に決定されている。而して、
近年のようにＬＳＩの動作速度が高速化されると、シミ
ュレーションテストでは問題がなくても製品化されたＩ
Ｃでの機能試験では不良が続出する場合がある。ところ
が、論理機能試験で不良とされた製品であっても実際に
製品が使用される装置に組み込んでの試験では全く問題
のないことがある。
【０００５】このような問題が起こるのは、製品に印加
する各入力端子間でのタイミングのずれいわゆるｓｋｅ
ｗに起因していることが多い。シュミレーション上は基
本信号に対して各入力端子はどんなに小さな時間のずれ
でも設定可能であるが実際に出来上がった製品に対して
試験装置（ＩＣテスタ）を使って行う試験においては、
同じ位相の信号を印加しなければならない端子があって
もテスタの駆動基板の製造バラツキ、駆動基板上の配線
長の違い等により浮遊容量に違いが生じ同じ位相の信号
を印加することができない。このため結果として製品に
対する機能試験において不良を起こしてしまう。
する各入力端子間でのタイミングのずれいわゆるｓｋｅ
ｗに起因していることが多い。シュミレーション上は基
本信号に対して各入力端子はどんなに小さな時間のずれ
でも設定可能であるが実際に出来上がった製品に対して
試験装置（ＩＣテスタ）を使って行う試験においては、
同じ位相の信号を印加しなければならない端子があって
もテスタの駆動基板の製造バラツキ、駆動基板上の配線
長の違い等により浮遊容量に違いが生じ同じ位相の信号
を印加することができない。このため結果として製品に
対する機能試験において不良を起こしてしまう。
【０００６】ＩＣテスタとしてもこの駆動基板等での位
相ずれを抑制するため基本信号に対して各入力端子での
位相ずれを極力抑えることを行っているがシュミレーシ
ョンのようにはいかないのが現状であり完全に０にする
ことはできない。この問題を解決するために、ＩＣソケ
ット部での位相を観測し、パターン発生器において各端
子へ供給される信号毎に位相を調整することも考えられ
る。しかし、ＩＣソケットと測定器との間の浮遊容量の
ため正確な測定が困難であるためこの手段も根本的な解
決手段とはなり得ない。
相ずれを抑制するため基本信号に対して各入力端子での
位相ずれを極力抑えることを行っているがシュミレーシ
ョンのようにはいかないのが現状であり完全に０にする
ことはできない。この問題を解決するために、ＩＣソケ
ット部での位相を観測し、パターン発生器において各端
子へ供給される信号毎に位相を調整することも考えられ
る。しかし、ＩＣソケットと測定器との間の浮遊容量の
ため正確な測定が困難であるためこの手段も根本的な解
決手段とはなり得ない。
【０００７】新製品が開発された際に行われる論理機能
試験では、不良判定がなされた段階で、不良原因の究明
がなされることになる。一般にＬＳＩの不良発生原因の
調査は複雑であるため、原因究明には多くの時間と労力
を要することになる。その原因がｓｋｅｗ問題であるこ
とが判明した場合には、サンプルについて、パターン発
生器の発生する各端子宛のパルスのタイミングを調整
し、そのサンプルが良品と判定された時点でのタイミン
グを試験パターンの各パルスのタイミングと決定し、こ
れにより製品の機能試験を実施していた。
試験では、不良判定がなされた段階で、不良原因の究明
がなされることになる。一般にＬＳＩの不良発生原因の
調査は複雑であるため、原因究明には多くの時間と労力
を要することになる。その原因がｓｋｅｗ問題であるこ
とが判明した場合には、サンプルについて、パターン発
生器の発生する各端子宛のパルスのタイミングを調整
し、そのサンプルが良品と判定された時点でのタイミン
グを試験パターンの各パルスのタイミングと決定し、こ
れにより製品の機能試験を実施していた。
【０００８】このように、従来法では、不良原因調査お
よびテストパターンの作製に多くの時間がかかったた
め、例えば、多品種で少量生産が行われるゲートアレイ
では、ＴＡＴ（turn around time）が延び、開発工数増
加により原価アップを招くという問題点があった。本願
発明はこのような状況に鑑みてなされたものであって、
その目的とするところは、各入力端子毎に配線容量等が
異なることによって起こるｓｋｅｗ問題を解決すること
であり、そのことによりゲートアレイ等の論理ＬＳＩの
ＴＡＴを短縮し、開発原価の削減を図ろうとするもので
ある。
よびテストパターンの作製に多くの時間がかかったた
め、例えば、多品種で少量生産が行われるゲートアレイ
では、ＴＡＴ（turn around time）が延び、開発工数増
加により原価アップを招くという問題点があった。本願
発明はこのような状況に鑑みてなされたものであって、
その目的とするところは、各入力端子毎に配線容量等が
異なることによって起こるｓｋｅｗ問題を解決すること
であり、そのことによりゲートアレイ等の論理ＬＳＩの
ＴＡＴを短縮し、開発原価の削減を図ろうとするもので
ある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
め、本発明によれば、測定条件設定プロセスと前記測定
条件設定プロセスにて決定された測定条件により被測定
ＩＣの試験を行う測定プロセスとを備える論理機能試験
方法を実施するための論理機能試験装置であって、被測
定ＩＣの入力端子に所定のパターンの試験信号を与える
パターン発生器（１１）と、被測定ＩＣの出力端子から
出力される出力信号パターンと期待値パターンとを比較
して当該被測定ＩＣの合否を判定するパターン比較・合
否判定部（１２）と、前記測定条件設定プロセスにおい
て前記パターン比較・合否判定部の判定が不合格である
ときに前記パターン発生器の形成する各入力端子に供給
される入力パルスのタイミングを入力端子毎に順次所定
時間前後にずらせる手段（１４）と、を具備することを
特徴とする論理機能試験装置、が提供される。
め、本発明によれば、測定条件設定プロセスと前記測定
条件設定プロセスにて決定された測定条件により被測定
ＩＣの試験を行う測定プロセスとを備える論理機能試験
方法を実施するための論理機能試験装置であって、被測
定ＩＣの入力端子に所定のパターンの試験信号を与える
パターン発生器（１１）と、被測定ＩＣの出力端子から
出力される出力信号パターンと期待値パターンとを比較
して当該被測定ＩＣの合否を判定するパターン比較・合
否判定部（１２）と、前記測定条件設定プロセスにおい
て前記パターン比較・合否判定部の判定が不合格である
ときに前記パターン発生器の形成する各入力端子に供給
される入力パルスのタイミングを入力端子毎に順次所定
時間前後にずらせる手段（１４）と、を具備することを
特徴とする論理機能試験装置、が提供される。
【００１０】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
ブロック図である。ＩＣ試験装置１０のＩＣソケットに
は被測定ＩＣ１００が装着される。パターン発生器１１
は、被測定ＩＣ１００に与える入力試験パターンＡと、
その入力試験パターンを与えたときの期待値パターンＣ
とを発生する。パターン比較・合否判定部１２は、被測
定ＩＣ１００の出力する出力パターンＢと、パターン発
生器１１の出力する期待値パターンＣとを比較し、一致
すれば当該被試験ＩＣを良品と判定し、一致しなければ
不良と判定する。
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
ブロック図である。ＩＣ試験装置１０のＩＣソケットに
は被測定ＩＣ１００が装着される。パターン発生器１１
は、被測定ＩＣ１００に与える入力試験パターンＡと、
その入力試験パターンを与えたときの期待値パターンＣ
とを発生する。パターン比較・合否判定部１２は、被測
定ＩＣ１００の出力する出力パターンＢと、パターン発
生器１１の出力する期待値パターンＣとを比較し、一致
すれば当該被試験ＩＣを良品と判定し、一致しなければ
不良と判定する。
【００１１】タイミング変更チェック部１３は、パター
ン発生器１１の発生する入力試験パターンのパルスタイ
ミングの変更を行うべきか否かの判断を下し、それをタ
イミング変更部１４に伝達する。タイミング変更部１４
は、被測定ＩＣの入力端子について順次その入力パルス
のタイミングをずらせる。図２に示すように、始めに、
ｋ番目の入力端子のタイミングがＴｋに設定されていた
ものとすると（）、まず、に示すように、タイミン
グを所定時間Δτ（例えば、５ｐｓ）早くする。この条
件でテストを行い、タイミング変更チェック部１３より
さらにタイミング変更を行うべきであるとする信号を受
けたときには、タイミングをに示すように設定タイミ
ングＴｋよりΔτだけ遅らせる。この動作を各入力端子
について順次行う。
ン発生器１１の発生する入力試験パターンのパルスタイ
ミングの変更を行うべきか否かの判断を下し、それをタ
イミング変更部１４に伝達する。タイミング変更部１４
は、被測定ＩＣの入力端子について順次その入力パルス
のタイミングをずらせる。図２に示すように、始めに、
ｋ番目の入力端子のタイミングがＴｋに設定されていた
ものとすると（）、まず、に示すように、タイミン
グを所定時間Δτ（例えば、５ｐｓ）早くする。この条
件でテストを行い、タイミング変更チェック部１３より
さらにタイミング変更を行うべきであるとする信号を受
けたときには、タイミングをに示すように設定タイミ
ングＴｋよりΔτだけ遅らせる。この動作を各入力端子
について順次行う。
【００１２】次に、図３を参照して図１に示す本実施例
を用いて行うテスト方法について説明する。なお、図３
は、図１に示された論理機能試験装置を用いて行うテス
トの動作例を示すフローチャートである。テストに先だ
って、まず、フラッグＡおよびフラッグＢが“０”に設
定される。ここで、フラッグＡは、設定された測定条件
が適正になされたことを示す指標であり、被試験ＩＣに
ついて良品であるとの判定がなされた場合には“１”に
設定される。また、フラッグＢは、少なくとも１回の条
件設定がなされたことを示す指標であり、最初に条件設
定がなされたときに“１”に設定される。ステップＳ１
では、フラッグＡが“１”であるか否かがチェックさ
れ、“１”であれば、ステップＳ５へ進み、そうでなけ
ればステップＳ２へ進む。ステップＳ２では、フラッグ
Ｂが“１”であるか否かがチェックされ、“１”であれ
ば、ステップＳ５へ進み、そうでなければステップＳ３
へ進む。
を用いて行うテスト方法について説明する。なお、図３
は、図１に示された論理機能試験装置を用いて行うテス
トの動作例を示すフローチャートである。テストに先だ
って、まず、フラッグＡおよびフラッグＢが“０”に設
定される。ここで、フラッグＡは、設定された測定条件
が適正になされたことを示す指標であり、被試験ＩＣに
ついて良品であるとの判定がなされた場合には“１”に
設定される。また、フラッグＢは、少なくとも１回の条
件設定がなされたことを示す指標であり、最初に条件設
定がなされたときに“１”に設定される。ステップＳ１
では、フラッグＡが“１”であるか否かがチェックさ
れ、“１”であれば、ステップＳ５へ進み、そうでなけ
ればステップＳ２へ進む。ステップＳ２では、フラッグ
Ｂが“１”であるか否かがチェックされ、“１”であれ
ば、ステップＳ５へ進み、そうでなければステップＳ３
へ進む。
【００１３】ステップＳ３では、入力試験パターンＡの
各入力端子宛のパルスのタイミングが所定の設定値に設
定される。すなわち、図２に示すように、ｋ（但し、ｋ
＝１、２、…）番目の入力端子へ入力されるパルスのタ
イミングをＴｋとする。続いて、ステップＳ４において
フラッグＢを“１”に設定する。次に、ステップＳ５に
おいて、論理機能試験が行われる。この機能試験の結
果、良品であれば、フラッグＡを“１”とし（ステップ
Ｓ６）、その被試験ＩＣについてのテストを終了する。
ステップＳ５において、不良と判定した場合には、ステ
ップＳ７に進む。
各入力端子宛のパルスのタイミングが所定の設定値に設
定される。すなわち、図２に示すように、ｋ（但し、ｋ
＝１、２、…）番目の入力端子へ入力されるパルスのタ
イミングをＴｋとする。続いて、ステップＳ４において
フラッグＢを“１”に設定する。次に、ステップＳ５に
おいて、論理機能試験が行われる。この機能試験の結
果、良品であれば、フラッグＡを“１”とし（ステップ
Ｓ６）、その被試験ＩＣについてのテストを終了する。
ステップＳ５において、不良と判定した場合には、ステ
ップＳ７に進む。
【００１４】ステップＳ７では、タイミング変更チェッ
ク部１３においてフラグＡが“１”であるか否かがチェ
ックされ、“１”であれば、その結果がパターン比較・
合否判定部１２へ戻され、当該被試験ＩＣを不良品と認
定して処理を終わる。ステップＳ７において、フラグＡ
が“１”でないと判明した場合にはその結果がタイミン
グ変更部１４へ伝達される。タイミング変更部１４は、
所定の順序に従って入力試験パターンＡの各パルスのタ
イミングをずらせる。このタイミング調整は例えば次の
順序で行われる。
ク部１３においてフラグＡが“１”であるか否かがチェ
ックされ、“１”であれば、その結果がパターン比較・
合否判定部１２へ戻され、当該被試験ＩＣを不良品と認
定して処理を終わる。ステップＳ７において、フラグＡ
が“１”でないと判明した場合にはその結果がタイミン
グ変更部１４へ伝達される。タイミング変更部１４は、
所定の順序に従って入力試験パターンＡの各パルスのタ
イミングをずらせる。このタイミング調整は例えば次の
順序で行われる。
【００１５】 始めにチェック部１３より信号の伝達
を受けたとき、第１入力端子のタイミングをＴ１からＴ
１−Δτにずらせる。 ２回目にチェック部１３より信号の伝達を受けたと
き、第１入力端子のタイミングをＴ１＋Δτにずらせ
る。 ３回目にチェック部１３より信号の伝達を受けたと
き、第１入力端子のタイミングをＴ１とし、第２入力端
子のタイミングをＴ２−Δτにずらせる。 ４回目にチェック部１３より信号の伝達を受けたと
き、第２入力端子のタイミングをＴ２＋Δτにずらせ
る。
を受けたとき、第１入力端子のタイミングをＴ１からＴ
１−Δτにずらせる。 ２回目にチェック部１３より信号の伝達を受けたと
き、第１入力端子のタイミングをＴ１＋Δτにずらせ
る。 ３回目にチェック部１３より信号の伝達を受けたと
き、第１入力端子のタイミングをＴ１とし、第２入力端
子のタイミングをＴ２−Δτにずらせる。 ４回目にチェック部１３より信号の伝達を受けたと
き、第２入力端子のタイミングをＴ２＋Δτにずらせ
る。
【００１６】以下同様の操作を最後の入力端子まで続け
る。その結果、最後の入力端子にまで至ってもなお良品
とならなかった場合、第１の入力端子のタイミングをＴ
１−ΔτまたはＴ１＋Δτに固定し、第２入力端子以下
の入力端子の入力パルスについて上記、に対応する
操作が行われる。それでもなお良品とならなかった場合
には、第１および第２入力端子のタイミングをＴ１−Δ
τまたはＴ１＋Δτ乃至Ｔ２−ΔτまたはＴ２＋Δτに
固定し（組合せは４通り）、第３入力端子以下の入力端
子の入力パルスについて上記、に対応する操作が行
われる。それでもなお良品とならなかった場合には、第
１、第２および第３入力端子のタイミングを上下させて
固定し、同様の操作を行う。以下同様である。
る。その結果、最後の入力端子にまで至ってもなお良品
とならなかった場合、第１の入力端子のタイミングをＴ
１−ΔτまたはＴ１＋Δτに固定し、第２入力端子以下
の入力端子の入力パルスについて上記、に対応する
操作が行われる。それでもなお良品とならなかった場合
には、第１および第２入力端子のタイミングをＴ１−Δ
τまたはＴ１＋Δτ乃至Ｔ２−ΔτまたはＴ２＋Δτに
固定し（組合せは４通り）、第３入力端子以下の入力端
子の入力パルスについて上記、に対応する操作が行
われる。それでもなお良品とならなかった場合には、第
１、第２および第３入力端子のタイミングを上下させて
固定し、同様の操作を行う。以下同様である。
【００１７】タイミング変更部１４の決定に基づいて、
パターン発生器１１はタイミングをずらせた入力試験パ
ターンを発生する。すなわち、ステップＳ８が実行され
る。この新条件の下でステップＳ９において再び論理機
能試験が行われる。このテストにより良品となった場合
には、ステップＳ１０でフラグＡを“１”として処理を
終わる。ステップＳ９において、良品とならなかった場
合には、そのテスト結果はタイミング変更部１３を介し
てタイミング変更部１４へ伝達される。タイミング変更
部１４は、上記のタイミングずらし操作が全て終了した
か否かがチェックされ（ステップＳ１１）、終了してい
なければステップＳ８に戻って入力試験パターンのタイ
ミングを設定し直し、終了していれば当該被試験ＩＣを
不良品と認定して処理を終わる。
パターン発生器１１はタイミングをずらせた入力試験パ
ターンを発生する。すなわち、ステップＳ８が実行され
る。この新条件の下でステップＳ９において再び論理機
能試験が行われる。このテストにより良品となった場合
には、ステップＳ１０でフラグＡを“１”として処理を
終わる。ステップＳ９において、良品とならなかった場
合には、そのテスト結果はタイミング変更部１３を介し
てタイミング変更部１４へ伝達される。タイミング変更
部１４は、上記のタイミングずらし操作が全て終了した
か否かがチェックされ（ステップＳ１１）、終了してい
なければステップＳ８に戻って入力試験パターンのタイ
ミングを設定し直し、終了していれば当該被試験ＩＣを
不良品と認定して処理を終わる。
【００１８】以下、他の被試験ＩＣについて図３に示す
フローにしたがって論理機能試験を実施する。なお、最
初に試験を受けるサンプルは、機能試験を受ける製品の
ロット中の任意の１個とすることもできるが、すでに良
品であることが判明している製品を使用することもでき
る。
フローにしたがって論理機能試験を実施する。なお、最
初に試験を受けるサンプルは、機能試験を受ける製品の
ロット中の任意の１個とすることもできるが、すでに良
品であることが判明している製品を使用することもでき
る。
【００１９】［第２の実施例］図４は、本発明の第２の
実施例を示すブロック図である。同図において、図１に
示した第１の実施例の部分と同等の部分には同一の参照
番号が付せられているので重複する説明は省略する。本
実施例の第１の実施例と相違する点は、本実施例におい
て、パターン発生器から入力試験パターンＡが入力さ
れ、またパターン比較・合否判定部１２から判定結果Ｄ
が入力される試験結果記憶装置１５が付加されている点
である。試験結果記憶装置１５は、判定結果Ｄを入力試
験パターンＡのタイミングに関連付けて記憶する。
実施例を示すブロック図である。同図において、図１に
示した第１の実施例の部分と同等の部分には同一の参照
番号が付せられているので重複する説明は省略する。本
実施例の第１の実施例と相違する点は、本実施例におい
て、パターン発生器から入力試験パターンＡが入力さ
れ、またパターン比較・合否判定部１２から判定結果Ｄ
が入力される試験結果記憶装置１５が付加されている点
である。試験結果記憶装置１５は、判定結果Ｄを入力試
験パターンＡのタイミングに関連付けて記憶する。
【００２０】次に、図５を参照して図４に示す本実施例
を用いて行うテスト方法について説明する。なお、図５
は、図４に示されたＩＣ試験装置を用いて行うテストの
動作例を示すフローチャートであって、図５（ａ）は、
望ましい条件を求めるためのフローであり、図５（ｂ）
はテストのフローである。まず、ステップＳ２１におい
て、タイミング変更部１４は各入力パルスのタイミング
をパターン発生部１１へ指示し、パターン発生部１１は
その指示にしたがって入力試験パターンを作成する。そ
の入力試験パターンにおいて論理機能試験を行い（ステ
ップＳ２２）、その合否判定結果を入力試験パターンの
各パルスのタイミングとともに試験結果記憶装置１５に
記憶する（ステップＳ２３）。
を用いて行うテスト方法について説明する。なお、図５
は、図４に示されたＩＣ試験装置を用いて行うテストの
動作例を示すフローチャートであって、図５（ａ）は、
望ましい条件を求めるためのフローであり、図５（ｂ）
はテストのフローである。まず、ステップＳ２１におい
て、タイミング変更部１４は各入力パルスのタイミング
をパターン発生部１１へ指示し、パターン発生部１１は
その指示にしたがって入力試験パターンを作成する。そ
の入力試験パターンにおいて論理機能試験を行い（ステ
ップＳ２２）、その合否判定結果を入力試験パターンの
各パルスのタイミングとともに試験結果記憶装置１５に
記憶する（ステップＳ２３）。
【００２１】次に、ステップＳ２４において、全ての組
合せの条件設定が行われたか否かがチェックされる。こ
こで、全ての組合せとは、各入力端子へ入力されるパル
スのタイミングをＴｋ、Ｔｋ−Δτ、Ｔｋ＋Δτ変化さ
せたときの組合せであり、したがって、入力端子が５の
ときには組合せ数は３5 ＝２４３となる。ステップＳ２
４において、条件設定が終了していればステップＳ２５
へ移り、そうでなければステップＳ２１に戻って未実施
の条件を設定して同様の操作を行う。
合せの条件設定が行われたか否かがチェックされる。こ
こで、全ての組合せとは、各入力端子へ入力されるパル
スのタイミングをＴｋ、Ｔｋ−Δτ、Ｔｋ＋Δτ変化さ
せたときの組合せであり、したがって、入力端子が５の
ときには組合せ数は３5 ＝２４３となる。ステップＳ２
４において、条件設定が終了していればステップＳ２５
へ移り、そうでなければステップＳ２１に戻って未実施
の条件を設定して同様の操作を行う。
【００２２】ステップＳ２５では、試験結果記憶装置１
５に記憶された内容に基づいて最良の設定条件が求めら
れる。すなわち、ｋ番目の入力端子についてＴｋ、Ｔｋ
−Δτ、Ｔｋ＋Δτの各タイミング毎にサンプルが良品
となされた場合の回数が比較され、良品となされた回数
が最も多いタイミングをこの入力端子へ入力されるパル
スのタイミングと決定する。良品となされた回数が同数
である場合は、Ｔｋを選択する。この決定に基づいてパ
ターン発生器１１へタイミング情報が与えられ条件設定
が行われる（ステップＳ２６）。
５に記憶された内容に基づいて最良の設定条件が求めら
れる。すなわち、ｋ番目の入力端子についてＴｋ、Ｔｋ
−Δτ、Ｔｋ＋Δτの各タイミング毎にサンプルが良品
となされた場合の回数が比較され、良品となされた回数
が最も多いタイミングをこの入力端子へ入力されるパル
スのタイミングと決定する。良品となされた回数が同数
である場合は、Ｔｋを選択する。この決定に基づいてパ
ターン発生器１１へタイミング情報が与えられ条件設定
が行われる（ステップＳ２６）。
【００２３】パターン発生器への条件設定が完了した
後、図５（ｂ）に示すフローにしたがって論理機能試験
が実施される。なお、本実施例においても条件設定のた
めに使用されるサンプルは、機能試験を受ける製品のロ
ット中の任意の１個とするか、あるいは、すでに良品で
あることが判明している製品を使用する。
後、図５（ｂ）に示すフローにしたがって論理機能試験
が実施される。なお、本実施例においても条件設定のた
めに使用されるサンプルは、機能試験を受ける製品のロ
ット中の任意の１個とするか、あるいは、すでに良品で
あることが判明している製品を使用する。
【００２４】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、本願発明の要旨を逸脱しない範囲内において各種の
変更が可能である。例えば、実施例では、入力パルスの
タイミングをＴｋ、Ｔｋ±Δτと３段階に変化させてい
たが、これを、Ｔｋ、Ｔｋ±Δτ、Ｔｋ±２Δτと、よ
り細かく変化させることができる。また、実施例では、
タイミング変化の全ての組合せについてテストを実施し
ていたが、等価の条件のものについては１つの条件につ
いてのみテストを実施するようにしてもよい。例えば、
全ての入力端子についてＴｋ−Δτ（但し、ｋ＝１、
２、…）あるいはＴｋ＋Δτとする設定条件は全ての入
力端子にＴｋを設定することと等価であるのでいずれか
１つについてのみテストを実行するようにすることがで
きる。
本発明はこれら実施例に限定されるされるものではな
く、本願発明の要旨を逸脱しない範囲内において各種の
変更が可能である。例えば、実施例では、入力パルスの
タイミングをＴｋ、Ｔｋ±Δτと３段階に変化させてい
たが、これを、Ｔｋ、Ｔｋ±Δτ、Ｔｋ±２Δτと、よ
り細かく変化させることができる。また、実施例では、
タイミング変化の全ての組合せについてテストを実施し
ていたが、等価の条件のものについては１つの条件につ
いてのみテストを実施するようにしてもよい。例えば、
全ての入力端子についてＴｋ−Δτ（但し、ｋ＝１、
２、…）あるいはＴｋ＋Δτとする設定条件は全ての入
力端子にＴｋを設定することと等価であるのでいずれか
１つについてのみテストを実行するようにすることがで
きる。
【００２５】
【発明の効果】以上説明したように、本発明による論理
機能試験装置は、製品サンプルについて機能試験を実施
しそのサンプルが良品となる入力試験パターンのタイミ
ング条件を自動的に求め、この条件を入力試験パターン
の各パルスのタイミングとして設定して製品の論理機能
試験を行うものであるので、テスタの入力信号の駆動基
板の製造ばらつきや駆動基板上の配線長の違い等に起因
する端子間の位相差（ｓｋｅｗ）が生じても速やかにこ
れを補償してｓｋｅｗの生じない状態での機能試験を実
施することが可能になる。したがって、本発明によれ
ば、製品についての不良解析を行わなければならなくな
る事態を回避することができるようになり、また入力試
験パターンのタイミング調整に多大の時間をかけなくて
も済むようになり、結果的にコスト削減を図ることがで
きる。特に、開発期間に制約がありかつ多品種・少量生
産を行わなければならないゲートアレイ等では、ＴＡＴ
における試験パターン開発期間の影響が大きいため、本
発明を適用することによる効果は顕著である。
機能試験装置は、製品サンプルについて機能試験を実施
しそのサンプルが良品となる入力試験パターンのタイミ
ング条件を自動的に求め、この条件を入力試験パターン
の各パルスのタイミングとして設定して製品の論理機能
試験を行うものであるので、テスタの入力信号の駆動基
板の製造ばらつきや駆動基板上の配線長の違い等に起因
する端子間の位相差（ｓｋｅｗ）が生じても速やかにこ
れを補償してｓｋｅｗの生じない状態での機能試験を実
施することが可能になる。したがって、本発明によれ
ば、製品についての不良解析を行わなければならなくな
る事態を回避することができるようになり、また入力試
験パターンのタイミング調整に多大の時間をかけなくて
も済むようになり、結果的にコスト削減を図ることがで
きる。特に、開発期間に制約がありかつ多品種・少量生
産を行わなければならないゲートアレイ等では、ＴＡＴ
における試験パターン開発期間の影響が大きいため、本
発明を適用することによる効果は顕著である。
【図１】本発明の第１の実施例の論理機能試験装置のブ
ロック図。
ロック図。
【図２】本発明の実施例の動作を説明するための入力信
号パルスのタイミング図。
号パルスのタイミング図。
【図３】本発明の第１の実施例の動作例を説明するため
のフローチャート。
のフローチャート。
【図４】本発明の第２の実施例の論理機能試験装置のブ
ロック図。
ロック図。
【図５】本発明の第２の実施例の動作例を説明するため
のフローチャート。
のフローチャート。
【図６】従来例のブロック図。
１０ ＩＣ試験装置 １１ パターン発生器 １２ パターン比較・合否判定部 １３ タイミング変更チェック部 １４ タイミング変更部 １５ 試験結果記憶装置 １００ 被測定ＩＣ（ＤＵＴ） Ａ 入力試験パターン Ｂ 出力パターン Ｃ 期待値パターン Ｄ 判定結果
Claims (3)
- 【請求項１】 サンプル被測定ＩＣを用いて行う測定条
件設定プロセスと前記測定条件設定プロセスにて決定さ
れた測定条件により残りの被測定ＩＣの試験を行う測定
プロセスとを備え、被測定ＩＣの入力端子に所定のパタ
ーンの試験信号を与えるパターン発生器と、被測定ＩＣ
の出力端子から出力される出力信号パターンと期待値パ
ターンとを比較して当該被測定ＩＣの合否を判定するパ
ターン比較・合否判定部と、前記パターン発生器の形成
する各入力端子に供給される入力パルスのタイミングを
入力端子毎に順次所定時間前後にずらせる手段と、を具
備する論理機能試験装置を用いて行う論理機能試験方法
であって、前記測定条件設定プロセスが、 （１）サンプル被測定ＩＣサンプルの入力端子に所定の
パターンの試験信号を与え、該サンプル被測定ＩＣから
出力される出力信号パターンと期待値パターンとを比較
して合否を判定し、合格である場合にはその時の測定条
件を測定プロセスにおける測定条件と決定する過程と、 （２）前記第（１）の過程の合否判定の結果不合格とな
った場合には、前記サンプル被測定ＩＣサンプルの何れ
かの入力端子に入力される入力パルスのタイミングを所
定時間ずらせる過程と、 を備え、前記第（１）の過程と前記第（２）の過程とを
当該サンプル被測定ＩＣが合格と判定されるまで交互に
繰り返すものであることを特徴とする論理機能試験方
法。 - 【請求項２】 （１）サンプル被測定ＩＣサンプルの入
力端子に所定のパターンの試験信号を与え、該サンプル
被測定ＩＣから出力される出力信号パターンと期待値パ
ターンとを比較して合否を判定し、合格である場合には
その時の測定条件を測定プロセスにおける測定条件と決
定する過程と、 （２）前記第（１）の過程の合否判定の結果不合格とな
った場合には、前記サンプル被測定ＩＣサンプルの何れ
かの入力端子に入力される入力パルスのタイミングを所
定時間ずらせる過程と、 を備え、前記第（１）の過程と前記第（２）の過程とを
当該サンプル被測定ＩＣが合格と判定されるまで交互に
繰り返す 測定条件設定プロセスと、前記測定条件設定プ
ロセスにて決定された測定条件により残りの被測定ＩＣ
の試験を行う測定プロセスとを備える論理機能試験方法
を実施するための論理機能試験装置であって、前記サンプル被測定ＩＣまたは前記残りの 被測定ＩＣの
入力端子に所定のパターンの試験信号を与えるパターン
発生器と、前記サンプル被測定ＩＣまたは前記残りの 被測定ＩＣの
出力端子から出力される出力信号パターンと期待値パタ
ーンとを比較して当該被測定ＩＣの合否を判定するパタ
ーン比較・合否判定部と、 前記測定条件設定プロセスにおいて前記パターン比較・
合否判定部の判定が不合格であるときに前記パターン発
生器の形成する各入力端子に供給される入力パルスのタ
イミングを入力端子毎に順次所定時間前後にずらせる手
段と、 を具備することを特徴とする論理機能試験装置。 - 【請求項３】 （１）サンプル被測定ＩＣサンプルの入
力端子に所定のパターンの試験信号を与え、該サンプル
被測定ＩＣから出力される出力信号パターンと期待値パ
ターンとを比較して合否を判定し、合格である場合には
その時の測定条件を測定プロセスにおける測定条件と決
定する過程と、 （２）前記第（１）の過程の合否判定の結果不合格とな
った場合には、前記サンプル被測定ＩＣサンプルの何れ
かの入力端子に入力される入力パルスのタイミングを所
定時間ずらせる過程と、 を備え、前記第（１）の過程と前記第（２）の過程とを
当該サンプル被測定ＩＣが合格と判定されるまで交互に
繰り返す 測定条件設定プロセスと、前記測定条件設定プ
ロセスにて決定された測定条件により残りの被測定ＩＣ
の試験を行う測定プロセスとを備える論理機能試験方法
を実施するための論理機能試験装置であって、前記サンプル被測定ＩＣまたは前記残りの 被測定ＩＣの
入力端子に所定のパターンの試験信号を与えるパターン
発生器と、前記サンプル被測定ＩＣまたは前記残りの 被測定ＩＣの
出力端子から出力される出力信号パターンと期待値パタ
ーンとを比較して当該被測定ＩＣの合否を判定するパタ
ーン比較・合否判定部と、 前記測定条件設定プロセスにおいて前記パターン比較・
合否判定部の判定が不合格であるときに前記パターン発
生器の形成する各入力端子に供給される入力パルスのタ
イミングを入力端子毎に順次所定時間前後にずらせる手
段と、 合否判定結果をそのときの各入力端子に供給されるパル
スのタイミングに関連して記憶しておく試験結果記憶装
置と、 を具備することを特徴とする論理機能試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6156449A JP2924995B2 (ja) | 1994-06-16 | 1994-06-16 | 論理機能試験方法およびその装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6156449A JP2924995B2 (ja) | 1994-06-16 | 1994-06-16 | 論理機能試験方法およびその装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH085705A JPH085705A (ja) | 1996-01-12 |
| JP2924995B2 true JP2924995B2 (ja) | 1999-07-26 |
Family
ID=15627995
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6156449A Expired - Lifetime JP2924995B2 (ja) | 1994-06-16 | 1994-06-16 | 論理機能試験方法およびその装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2924995B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998013742A1 (fr) | 1996-09-25 | 1998-04-02 | Matsushita Electric Industrial Co., Ltd. | Circuit de conversion frequence-tension, circuit d'evaluation de quantite de retard, systeme a circuit de conversion frequence-tension, procede d'adaptation des caracteristiques entree/sortie du circuit de conversion, et dispositif de reglage automatique pour les caracteristiques entree/sortie dudit circuit |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH073350Y2 (ja) * | 1988-04-13 | 1995-01-30 | 株式会社アドバンテスト | Ｉｃ試験装置 |
-
1994
- 1994-06-16 JP JP6156449A patent/JP2924995B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH085705A (ja) | 1996-01-12 |
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