JP2002221557A - バーンイン試験装置及び方法 - Google Patents
バーンイン試験装置及び方法Info
- Publication number
- JP2002221557A JP2002221557A JP2001019999A JP2001019999A JP2002221557A JP 2002221557 A JP2002221557 A JP 2002221557A JP 2001019999 A JP2001019999 A JP 2001019999A JP 2001019999 A JP2001019999 A JP 2001019999A JP 2002221557 A JP2002221557 A JP 2002221557A
- Authority
- JP
- Japan
- Prior art keywords
- test
- burn
- pin
- input
- semiconductor integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 １種類のバーンインボードを用いてバーンイ
ン試験を実施することによりコストの低減と試験時間の
短縮とを図る。 【解決手段】 所定の温度環境下において、半導体集積
回路の入出力ピンに入力された試験用入力信号に対する
半導体集積回路の出力信号を複数のテスト項目に亘って
評価することによりバーンイン試験を行うバーンイン試
験装置であって、各テスト項目毎にピン条件設定情報を
参照することによりバーンイン試験に関係する入出力ピ
ンを指定してバーンイン試験を行う。
ン試験を実施することによりコストの低減と試験時間の
短縮とを図る。 【解決手段】 所定の温度環境下において、半導体集積
回路の入出力ピンに入力された試験用入力信号に対する
半導体集積回路の出力信号を複数のテスト項目に亘って
評価することによりバーンイン試験を行うバーンイン試
験装置であって、各テスト項目毎にピン条件設定情報を
参照することによりバーンイン試験に関係する入出力ピ
ンを指定してバーンイン試験を行う。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
スクリーニング試験を施すバーンイン試験装置及び方法
に関する。
スクリーニング試験を施すバーンイン試験装置及び方法
に関する。
【０００２】
【従来の技術】周知のように、半導体集積回路の製造工
程においては、スクリーニング試験によって初期不良品
が選別される。スクリーニング試験には、半導体集積回
路を所定の温度環境下に保持し、当該温度環境下におい
て半導体集積回路に電源や各種試験用入力信号を印加す
ると共に半導体集積回路から出力される各種出力信号を
モニタするバーンイン試験装置が用いられている。すな
わち、バーンイン試験装置を用いることにより、半導体
集積回路を高温あるいは低温の各種温度環境下に置いた
状態で各種試験用入力信号を印加することによりストレ
スを加え、このストレスに耐えることができたものを良
品として選別する。
程においては、スクリーニング試験によって初期不良品
が選別される。スクリーニング試験には、半導体集積回
路を所定の温度環境下に保持し、当該温度環境下におい
て半導体集積回路に電源や各種試験用入力信号を印加す
ると共に半導体集積回路から出力される各種出力信号を
モニタするバーンイン試験装置が用いられている。すな
わち、バーンイン試験装置を用いることにより、半導体
集積回路を高温あるいは低温の各種温度環境下に置いた
状態で各種試験用入力信号を印加することによりストレ
スを加え、このストレスに耐えることができたものを良
品として選別する。
【０００３】バーンイン試験装置は、半導体集積回路を
長時間に亘ってスクリーニング試験するために、数千個
から一万個程度を収容して同時試験することができるよ
うに構成されており、これによって試験効率の向上を図
っている。各半導体集積回路はＩＣソケットが複数実装
されると共に上記試験用入力信号の入力や各種出力信号
のモニタ用のパターン配線が施されたバーンインボード
（プリント配線板）上に装着される。そして、このよう
なバーンインボードは、キャリアラックに収納された状
態でバーンイン試験装置に備えられた恒温槽内に収容さ
れる。
長時間に亘ってスクリーニング試験するために、数千個
から一万個程度を収容して同時試験することができるよ
うに構成されており、これによって試験効率の向上を図
っている。各半導体集積回路はＩＣソケットが複数実装
されると共に上記試験用入力信号の入力や各種出力信号
のモニタ用のパターン配線が施されたバーンインボード
（プリント配線板）上に装着される。そして、このよう
なバーンインボードは、キャリアラックに収納された状
態でバーンイン試験装置に備えられた恒温槽内に収容さ
れる。
【０００４】
【発明が解決しようとする課題】ところで、このような
バーンイン試験装置を用いて種々の半導体集積回路をス
クリーニング試験を行う場合、半導体集積回路は、その
品種により各ピンに対する印加電圧や試験用入力信号の
信号パターン、試験用入力信号の入力ピンあるいはモニ
タ用出力信号の出力ピン等が異なる。したがって、バー
ンイン試験装置を動作させるための試験用プログラム
は、半導体集積回路の品種毎に用意されている。
バーンイン試験装置を用いて種々の半導体集積回路をス
クリーニング試験を行う場合、半導体集積回路は、その
品種により各ピンに対する印加電圧や試験用入力信号の
信号パターン、試験用入力信号の入力ピンあるいはモニ
タ用出力信号の出力ピン等が異なる。したがって、バー
ンイン試験装置を動作させるための試験用プログラム
は、半導体集積回路の品種毎に用意されている。
【０００５】また、バーンイン試験装置には、上述した
スクリーニング試験に加えて、半導体集積回路が有する
各種機能の動作を所定の温度環境下で各機能毎に試験
（機能試験）するものがある。このようなバーンイン試
験装置では、機能試験の対象となるピン（試験対象ピ
ン）が半導体集積回路の品種に応じて異なるので、試験
用プログラムは、当該機能試験をも考慮した形で各品種
毎に用意される。なお、以下の説明では、バーンイン試
験装置を用いて行われる上記スクリーニング試験及び／
あるいは機能試験を総称してバーンイン試験という。
スクリーニング試験に加えて、半導体集積回路が有する
各種機能の動作を所定の温度環境下で各機能毎に試験
（機能試験）するものがある。このようなバーンイン試
験装置では、機能試験の対象となるピン（試験対象ピ
ン）が半導体集積回路の品種に応じて異なるので、試験
用プログラムは、当該機能試験をも考慮した形で各品種
毎に用意される。なお、以下の説明では、バーンイン試
験装置を用いて行われる上記スクリーニング試験及び／
あるいは機能試験を総称してバーンイン試験という。
【０００６】さらに、このような各品種毎の試験対象ピ
ンの相違に起因して、バーンインボードも半導体集積回
路の各品種毎に用意されている。同一品種の半導体集積
回路であっても、バーンイン試験における試験対象ピン
と機能試験における試験対象ピンが相違するので、各々
の試験に対応した配線のバーンインボードを準備する必
要がある。すなわち、バーンイン試験と機能試験とで
は、異なるバーンインボード上に半導体集積回路を実装
する必要があり、したがってバーンインボードの作製コ
ストが上昇すると共に、バーンイン試験装置を用いた半
導体集積回路の試験時間が長時間化して試験効率が悪
い。
ンの相違に起因して、バーンインボードも半導体集積回
路の各品種毎に用意されている。同一品種の半導体集積
回路であっても、バーンイン試験における試験対象ピン
と機能試験における試験対象ピンが相違するので、各々
の試験に対応した配線のバーンインボードを準備する必
要がある。すなわち、バーンイン試験と機能試験とで
は、異なるバーンインボード上に半導体集積回路を実装
する必要があり、したがってバーンインボードの作製コ
ストが上昇すると共に、バーンイン試験装置を用いた半
導体集積回路の試験時間が長時間化して試験効率が悪
い。
【０００７】本発明は、上述する問題点に鑑みてなされ
たもので、１種類のバーンインボードを用いてバーンイ
ン試験を実施することによりコストの低減と試験時間の
短縮とを図ることを目的とする。
たもので、１種類のバーンインボードを用いてバーンイ
ン試験を実施することによりコストの低減と試験時間の
短縮とを図ることを目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
に、本発明では、バーンイン試験装置に係わる第１の手
段として、所定の温度環境下において、半導体集積回路
の入出力ピンに入力された試験用入力信号に対する半導
体集積回路の出力信号を複数のテスト項目に亘って評価
することによりバーンイン試験を行うバーンイン試験装
置において、各テスト項目毎にピン条件設定情報を参照
することによりバーンイン試験に関係する入出力ピンを
指定してバーンイン試験を行うという手段を採用する。
に、本発明では、バーンイン試験装置に係わる第１の手
段として、所定の温度環境下において、半導体集積回路
の入出力ピンに入力された試験用入力信号に対する半導
体集積回路の出力信号を複数のテスト項目に亘って評価
することによりバーンイン試験を行うバーンイン試験装
置において、各テスト項目毎にピン条件設定情報を参照
することによりバーンイン試験に関係する入出力ピンを
指定してバーンイン試験を行うという手段を採用する。
【０００９】バーンイン試験装置に係わる第２の手段と
して、上記第１の手段において、各テスト項目における
バーンイン試験の内容を示す試験プログラムの各テスト
項目毎にピン条件設定情報が記述されたＩ／Ｏピン情報
テーブルの指定情報を付加し、該Ｉ／Ｏピン情報テーブ
ルを参照することによりバーンイン試験に関係する入出
力ピンを指定するという手段を採用する。
して、上記第１の手段において、各テスト項目における
バーンイン試験の内容を示す試験プログラムの各テスト
項目毎にピン条件設定情報が記述されたＩ／Ｏピン情報
テーブルの指定情報を付加し、該Ｉ／Ｏピン情報テーブ
ルを参照することによりバーンイン試験に関係する入出
力ピンを指定するという手段を採用する。
【００１０】バーンイン試験装置に係わる第３の手段と
して、上記第１または第２の手段において、試験プログ
ラムの各テスト項目にＩ／Ｏピン情報テーブルの指定情
報が記載されていない場合は、予め規定された初期設定
でバーンイン試験を行うという手段を採用する。
して、上記第１または第２の手段において、試験プログ
ラムの各テスト項目にＩ／Ｏピン情報テーブルの指定情
報が記載されていない場合は、予め規定された初期設定
でバーンイン試験を行うという手段を採用する。
【００１１】バーンイン試験方法に係わる第１の手段と
して、所定の温度環境下において、半導体集積回路の入
出力ピンに入力された試験用入力信号に対する半導体集
積回路の出力信号を複数のテスト項目に亘って評価する
ことによりバーンイン試験を行うバーンイン試験方法に
おいて、各テスト項目毎にピン条件設定情報を参照する
ことによりバーンイン試験に関係する入出力ピンを指定
してバーンイン試験を行うという手段を採用する。
して、所定の温度環境下において、半導体集積回路の入
出力ピンに入力された試験用入力信号に対する半導体集
積回路の出力信号を複数のテスト項目に亘って評価する
ことによりバーンイン試験を行うバーンイン試験方法に
おいて、各テスト項目毎にピン条件設定情報を参照する
ことによりバーンイン試験に関係する入出力ピンを指定
してバーンイン試験を行うという手段を採用する。
【００１２】バーンイン試験方法に係わる第２の手段と
して、上記第１の手段において、各テスト項目における
バーンイン試験の内容を示す試験プログラムの各テスト
項目毎にピン条件設定情報が記述されたＩ／Ｏピン情報
テーブルの指定情報を付加し、該Ｉ／Ｏピン情報テーブ
ルを参照することによりバーンイン試験に関係する入出
力ピンを指定するという手段を採用する。
して、上記第１の手段において、各テスト項目における
バーンイン試験の内容を示す試験プログラムの各テスト
項目毎にピン条件設定情報が記述されたＩ／Ｏピン情報
テーブルの指定情報を付加し、該Ｉ／Ｏピン情報テーブ
ルを参照することによりバーンイン試験に関係する入出
力ピンを指定するという手段を採用する。
【００１３】バーンイン試験方法に係わる第３の手段と
して、上記第１または第２の手段において、試験プログ
ラムの各テスト項目にＩ／Ｏピン情報テーブルの指定情
報が記載されていない場合は、予め規定された初期設定
でバーンイン試験を行うという手段を採用する。
して、上記第１または第２の手段において、試験プログ
ラムの各テスト項目にＩ／Ｏピン情報テーブルの指定情
報が記載されていない場合は、予め規定された初期設定
でバーンイン試験を行うという手段を採用する。
【００１４】
【発明の実施の形態】以下、図面を参照して、本発明に
係わるバーンイン試験装置及び方法の一実施形態につい
て説明する。
係わるバーンイン試験装置及び方法の一実施形態につい
て説明する。
【００１５】図１は、本実施形態におけるバーンイン試
験装置のブロック図である。この図に示すように、本バ
ーンイン試験装置は、恒温槽１、パターン制御部２及び
制御コンピュータ３から構成されている。恒温槽１は、
バーンイン試験の対象物である複数の半導体集積回路が
実装された複数のバーンインボード１０を収納すると共
に、これら半導体集積回路を所定の温度環境下に保存す
る。各バーンインボード１０は、恒温槽１内に設けられ
たコネクタに各々接続されており、この接続によって各
半導体集積回路の電源ピン及びＩ／Ｏピン（入出力ピ
ン）は恒温槽１の外部に設けられたパターン制御部２と
電気的に接続されている。
験装置のブロック図である。この図に示すように、本バ
ーンイン試験装置は、恒温槽１、パターン制御部２及び
制御コンピュータ３から構成されている。恒温槽１は、
バーンイン試験の対象物である複数の半導体集積回路が
実装された複数のバーンインボード１０を収納すると共
に、これら半導体集積回路を所定の温度環境下に保存す
る。各バーンインボード１０は、恒温槽１内に設けられ
たコネクタに各々接続されており、この接続によって各
半導体集積回路の電源ピン及びＩ／Ｏピン（入出力ピ
ン）は恒温槽１の外部に設けられたパターン制御部２と
電気的に接続されている。
【００１６】パターン制御部２は、パターン発生部２
０、ドライバ部２１、コンパレータ部２２及び制御部２
３から構成されている。パターン発生部２０は、制御部
２３による制御の下に上記半導体集積回路のバーンイン
試験及び機能試験に必要な試験用入力信号の信号パター
ンを生成してドライバ部２１に出力する。ドライバ部２
１は、上記試験用入力信号をバッファリングして各半導
体集積回路のＩ／Ｏピンに供給する。なお、各半導体集
積回路の電源ピンには、図示しない電源部から所定直流
電圧の電源が供給される。
０、ドライバ部２１、コンパレータ部２２及び制御部２
３から構成されている。パターン発生部２０は、制御部
２３による制御の下に上記半導体集積回路のバーンイン
試験及び機能試験に必要な試験用入力信号の信号パター
ンを生成してドライバ部２１に出力する。ドライバ部２
１は、上記試験用入力信号をバッファリングして各半導
体集積回路のＩ／Ｏピンに供給する。なお、各半導体集
積回路の電源ピンには、図示しない電源部から所定直流
電圧の電源が供給される。
【００１７】コンパレータ部２２は、上記試験用入力信
号に対して各半導体集積回路から出力された出力信号を
所定のしきい値と比較し、この比較結果を評価信号とし
て制御部２３に出力する。すなわち、このコンパレータ
部２２は、試験用入力信号の入力タイミングに対する出
力信号の出力タイミングを制御部２３に出力する。制御
部２３は、制御コンピュータ３による制御の下に、パタ
ーン制御部２の動作を制御すると共に、コンパレータ部
２２から入力される評価信号に基づいて上記出力信号の
出力タイミングを評価する。
号に対して各半導体集積回路から出力された出力信号を
所定のしきい値と比較し、この比較結果を評価信号とし
て制御部２３に出力する。すなわち、このコンパレータ
部２２は、試験用入力信号の入力タイミングに対する出
力信号の出力タイミングを制御部２３に出力する。制御
部２３は、制御コンピュータ３による制御の下に、パタ
ーン制御部２の動作を制御すると共に、コンパレータ部
２２から入力される評価信号に基づいて上記出力信号の
出力タイミングを評価する。
【００１８】制御コンピュータ３は、ＣＰＵ３１及び記
憶部３２等から構成されている。記憶部３２は、試験プ
ログラム３３及びＩ／Ｏピン情報テーブル３４（ピン条
件設定情報）等を格納する。試験プログラム３３は、各
テスト項目におけるバーンイン試験の内容を記述してお
り、図２に示すように各テスト項目（TEST1，TEST2，…
…TEST100）毎にＩ／Ｏピン情報テーブル３４のファイ
ル名（ABC001.F00，DEF004.F00，……）が必要に応じて
付加されている。ここで、上記ファイル名（ABC001.F0
0，DEF004.F00，……）は、本発明におけるＩ／Ｏピン
情報テーブル３４の指定情報に相当する。
憶部３２等から構成されている。記憶部３２は、試験プ
ログラム３３及びＩ／Ｏピン情報テーブル３４（ピン条
件設定情報）等を格納する。試験プログラム３３は、各
テスト項目におけるバーンイン試験の内容を記述してお
り、図２に示すように各テスト項目（TEST1，TEST2，…
…TEST100）毎にＩ／Ｏピン情報テーブル３４のファイ
ル名（ABC001.F00，DEF004.F00，……）が必要に応じて
付加されている。ここで、上記ファイル名（ABC001.F0
0，DEF004.F00，……）は、本発明におけるＩ／Ｏピン
情報テーブル３４の指定情報に相当する。
【００１９】図３は、上記テスト項目（TEST2）に記載
されたファイル名（DEF004.F00）のＩ／Ｏピン情報テー
ブル３４の内容を示している。Ｉ／Ｏピン情報テーブル
３４は、各半導体集積回路（DUT1，DUT2，……，DUTn）
の４つのＩ／Ｏピン（Ｉ／Ｏ１〜Ｉ／Ｏ４）に試験用入
力信号の入力を指示し、テスト項目（TEST2）における
テスト数（TEST1，TEST2，……TEST100）分、かつ、各
半導体集積回路（DUT1，DUT2，……，DUTn）毎に、各Ｉ
／Ｏピンのピン番号（PIN number），本バーンイン試験
装置のＩ／Ｏ番号（I/O number），スキャン番号（Scan
number），クロック番号（Clock number）が登録され
ている。
されたファイル名（DEF004.F00）のＩ／Ｏピン情報テー
ブル３４の内容を示している。Ｉ／Ｏピン情報テーブル
３４は、各半導体集積回路（DUT1，DUT2，……，DUTn）
の４つのＩ／Ｏピン（Ｉ／Ｏ１〜Ｉ／Ｏ４）に試験用入
力信号の入力を指示し、テスト項目（TEST2）における
テスト数（TEST1，TEST2，……TEST100）分、かつ、各
半導体集積回路（DUT1，DUT2，……，DUTn）毎に、各Ｉ
／Ｏピンのピン番号（PIN number），本バーンイン試験
装置のＩ／Ｏ番号（I/O number），スキャン番号（Scan
number），クロック番号（Clock number）が登録され
ている。
【００２０】ここで、上記Ｉ／Ｏ番号の総数は、当然に
有限個に制限される。例えば、このＩ／Ｏ番号の総数が
６４個であり、かつ、４つのＩ／Ｏピンを有する半導体
集積回路（DUT1，DUT2，……，DUTn）を試験する場合、
１回の走査（スキャン）によって試験用入力信号を供給
できる半導体集積回路の個数は、１６個に制限される。
そこで、複数回走査することにより、全ての半導体集積
回路（DUT1，DUT2，……，DUTn）のＩ／Ｏピンに試験用
入力信号を供給する。上記スキャン番号（Scannumber）
は、上記走査回数を示している。なお、クロック番号
（Clock number）は、試験用入力信号の基本クロックを
特定するための番号である。
有限個に制限される。例えば、このＩ／Ｏ番号の総数が
６４個であり、かつ、４つのＩ／Ｏピンを有する半導体
集積回路（DUT1，DUT2，……，DUTn）を試験する場合、
１回の走査（スキャン）によって試験用入力信号を供給
できる半導体集積回路の個数は、１６個に制限される。
そこで、複数回走査することにより、全ての半導体集積
回路（DUT1，DUT2，……，DUTn）のＩ／Ｏピンに試験用
入力信号を供給する。上記スキャン番号（Scannumber）
は、上記走査回数を示している。なお、クロック番号
（Clock number）は、試験用入力信号の基本クロックを
特定するための番号である。
【００２１】ＣＰＵ３１は、このような試験プログラム
３３及びＩ／Ｏピン情報テーブル３４に基づいて、恒温
槽１内に備えられた全半導体集積回路（DUT1，DUT2，…
…，DUTn）について全テスト項目（TEST1，TEST2，……
TEST100）の試験に関して上記制御部２３を制御すると
共に、当該試験の結果を記制御部２３から取得し一覧表
示する。
３３及びＩ／Ｏピン情報テーブル３４に基づいて、恒温
槽１内に備えられた全半導体集積回路（DUT1，DUT2，…
…，DUTn）について全テスト項目（TEST1，TEST2，……
TEST100）の試験に関して上記制御部２３を制御すると
共に、当該試験の結果を記制御部２３から取得し一覧表
示する。
【００２２】次に、このように構成された本バーンイン
試験装置の動作について、図４に示すフローチャートに
沿って詳しく説明する。なお、このフローチャートは、
上記試験プログラム３３に基づくＣＰＵ３１の処理手順
を示す。
試験装置の動作について、図４に示すフローチャートに
沿って詳しく説明する。なお、このフローチャートは、
上記試験プログラム３３に基づくＣＰＵ３１の処理手順
を示す。
【００２３】ＣＰＵ３１は、処理を開始すると、図２に
示した試験プログラム３３を項目番号の小さいテスト項
目から順次読み込んで各テスト項目（TEST1，TEST2，…
…TEST100）に記載されたテスト命令を実行するが、未
実行のテスト項目に関するテスト命令を確認すると（ス
テップＳ1）、当該テスト項目にＩ／Ｏピン情報テーブ
ル３４のファイル名が含まれているか否かをチェックす
る（ステップＳ2）。
示した試験プログラム３３を項目番号の小さいテスト項
目から順次読み込んで各テスト項目（TEST1，TEST2，…
…TEST100）に記載されたテスト命令を実行するが、未
実行のテスト項目に関するテスト命令を確認すると（ス
テップＳ1）、当該テスト項目にＩ／Ｏピン情報テーブ
ル３４のファイル名が含まれているか否かをチェックす
る（ステップＳ2）。
【００２４】例えば、図２に示した試験プログラム３３
の場合、テスト項目（TEST1，TEST3，TEST100）にはＩ
／Ｏピン情報テーブル３４のファイル名が付加されてい
ないので、ステップＳ1の判断は「Ｙｅｓ」、またステ
ップＳ2の判断は「Ｎｏ」となり、この結果、予め規定
された初期設定、つまり８つのＩ／Ｏピンに試験用入力
信号を入力するピン条件が設定される。
の場合、テスト項目（TEST1，TEST3，TEST100）にはＩ
／Ｏピン情報テーブル３４のファイル名が付加されてい
ないので、ステップＳ1の判断は「Ｙｅｓ」、またステ
ップＳ2の判断は「Ｎｏ」となり、この結果、予め規定
された初期設定、つまり８つのＩ／Ｏピンに試験用入力
信号を入力するピン条件が設定される。
【００２５】すなわち、各半導体集積回路（DUT1，DUT
2，……，DUTn）毎に、８つのＩ／Ｏピンについて上記
ピン番号、Ｉ／Ｏ番号、スキャン番号及びクロック番号
を各々指定するピン条件がＣＰＵ３１から制御部２３に
転送され、このピン条件に基づいてパターン発生部２０
が制御されることにより当該テスト項目（TEST１）に関
するバーンイン試験が実行される（ステップＳ3）。
2，……，DUTn）毎に、８つのＩ／Ｏピンについて上記
ピン番号、Ｉ／Ｏ番号、スキャン番号及びクロック番号
を各々指定するピン条件がＣＰＵ３１から制御部２３に
転送され、このピン条件に基づいてパターン発生部２０
が制御されることにより当該テスト項目（TEST１）に関
するバーンイン試験が実行される（ステップＳ3）。
【００２６】このようなテスト項目（TEST１）に対し
て、テスト項目（TEST2）では、Ｉ／Ｏピン情報テーブ
ル３４のファイル名（DEF004.F00）が記述されているの
で、ステップＳ1及びステップＳ2の判断はいずれも「Ｙ
ｅｓ」となり、Ｉ／Ｏピン情報テーブル３４がメインメ
モリに展開され、各半導体集積回路（DUT1，DUT2，…
…，DUTn）の４つのＩ／Ｏピン（Ｉ／Ｏ１〜Ｉ／Ｏ４）
について上記ピン番号、Ｉ／Ｏ番号、スキャン番号及び
クロック番号試験用入力信号を各々指定するピン条件が
全テスト数（TEST1，TEST2，……TEST100）に亘って設
定され、バーンイン試験が当該テスト数（TEST1，TEST
2，……TEST100）の回数だけ実行される（ステップＳ
4）。
て、テスト項目（TEST2）では、Ｉ／Ｏピン情報テーブ
ル３４のファイル名（DEF004.F00）が記述されているの
で、ステップＳ1及びステップＳ2の判断はいずれも「Ｙ
ｅｓ」となり、Ｉ／Ｏピン情報テーブル３４がメインメ
モリに展開され、各半導体集積回路（DUT1，DUT2，…
…，DUTn）の４つのＩ／Ｏピン（Ｉ／Ｏ１〜Ｉ／Ｏ４）
について上記ピン番号、Ｉ／Ｏ番号、スキャン番号及び
クロック番号試験用入力信号を各々指定するピン条件が
全テスト数（TEST1，TEST2，……TEST100）に亘って設
定され、バーンイン試験が当該テスト数（TEST1，TEST
2，……TEST100）の回数だけ実行される（ステップＳ
4）。
【００２７】そして、全てのテスト項目のテスト命令が
実行されると、ステップＳ1の判断が「Ｎｏ」となるの
で、テスト結果データが作成されて（ステップＳ5）、
バーンイン試験が終了する。
実行されると、ステップＳ1の判断が「Ｎｏ」となるの
で、テスト結果データが作成されて（ステップＳ5）、
バーンイン試験が終了する。
【００２８】本実施形態によれば、以下の効果を奏す
る。 （１）ピン条件の設定情報が記述されたＩ／Ｏピン情報
テーブル３４のファイル名を試験プログラムの各テスト
項目（TEST1，TEST2，……TEST100）毎に必要に応じて
付加し、上記Ｉ／Ｏピン情報テーブル３４を参照するこ
とにより多数の半導体集積回路（DUT1，DUT2，……，DU
Tn）について容易かつフレキシブルに任意のＩ／Ｏピン
を試験対象ピンに指定することができる。
る。 （１）ピン条件の設定情報が記述されたＩ／Ｏピン情報
テーブル３４のファイル名を試験プログラムの各テスト
項目（TEST1，TEST2，……TEST100）毎に必要に応じて
付加し、上記Ｉ／Ｏピン情報テーブル３４を参照するこ
とにより多数の半導体集積回路（DUT1，DUT2，……，DU
Tn）について容易かつフレキシブルに任意のＩ／Ｏピン
を試験対象ピンに指定することができる。
【００２９】（２）標準的なピン条件で良い場合すなわ
ち初期設定で良い場合には、試験プログラムにＩ／Ｏピ
ン情報テーブル３４のファイル名を指定しないので、す
なわちＩ／Ｏピン情報テーブル３４を読み込むことなく
Ｉ／Ｏピンのピン条件を高速に設定することがで可能で
あり、よって試験時間を短縮することが可能である。
ち初期設定で良い場合には、試験プログラムにＩ／Ｏピ
ン情報テーブル３４のファイル名を指定しないので、す
なわちＩ／Ｏピン情報テーブル３４を読み込むことなく
Ｉ／Ｏピンのピン条件を高速に設定することがで可能で
あり、よって試験時間を短縮することが可能である。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
所定の温度環境下において半導体集積回路の入出力ピン
に入力された試験用入力信号に対する半導体集積回路の
出力信号を複数のテスト項目に亘って評価することによ
りバーンイン試験を行うバーンイン試験装置において、
各テスト項目毎にピン条件設定情報を参照することによ
りバーンイン試験に関係する入出力ピンを指定してバー
ンイン試験を行うので、ピン条件設定情報に基づいてバ
ーンイン試験に関係する入出力ピンを任意に指定してバ
ーンイン試験を行うことが可能である。
所定の温度環境下において半導体集積回路の入出力ピン
に入力された試験用入力信号に対する半導体集積回路の
出力信号を複数のテスト項目に亘って評価することによ
りバーンイン試験を行うバーンイン試験装置において、
各テスト項目毎にピン条件設定情報を参照することによ
りバーンイン試験に関係する入出力ピンを指定してバー
ンイン試験を行うので、ピン条件設定情報に基づいてバ
ーンイン試験に関係する入出力ピンを任意に指定してバ
ーンイン試験を行うことが可能である。
【００３１】すなわち、スクリーニング試験と機能試験
とにおいてバーンイン試験に関係する入出力ピンが異な
る場合であっても、１回のバーンインすなわち１種類の
バーンインボード上に半導体集積回路を搭載した状態、
つまり複数のバーンインボードに亘る半導体集積回路の
装着変更を行うことなくバーンイン試験を行うことが可
能となり、よってバーンインボードの製作に関するコス
トを低減することができると共にバーンイン試験の試験
時間を大幅に短縮することができる。
とにおいてバーンイン試験に関係する入出力ピンが異な
る場合であっても、１回のバーンインすなわち１種類の
バーンインボード上に半導体集積回路を搭載した状態、
つまり複数のバーンインボードに亘る半導体集積回路の
装着変更を行うことなくバーンイン試験を行うことが可
能となり、よってバーンインボードの製作に関するコス
トを低減することができると共にバーンイン試験の試験
時間を大幅に短縮することができる。
【００３２】また、ピン条件設定情報に基づいてバーン
イン試験に関係する入出力ピンを任意に指定してバーン
イン試験を行うことができるので、スクリーニング試験
と機能試験とにおいてバーンイン試験に関係する入出力
ピンが異なる場合であっても、従来のように試験プログ
ラムを複数作製する必要がない。したがって、試験プロ
グラムの開発コストの低減と開発期間の短縮を実現する
ことができる。
イン試験に関係する入出力ピンを任意に指定してバーン
イン試験を行うことができるので、スクリーニング試験
と機能試験とにおいてバーンイン試験に関係する入出力
ピンが異なる場合であっても、従来のように試験プログ
ラムを複数作製する必要がない。したがって、試験プロ
グラムの開発コストの低減と開発期間の短縮を実現する
ことができる。
【図１】 本発明の一実施形態におけるバーンイン試験
装置の機能構成を示すブロック図である。
装置の機能構成を示すブロック図である。
【図２】 本発明の一実施形態における試験プログラム
のフォーマットを示す説明図である。
のフォーマットを示す説明図である。
【図３】 本発明の一実施形態におけるＩ／Ｏピン条件
テーブルのフォーマットを示す説明図である。
テーブルのフォーマットを示す説明図である。
【図４】 本発明の一実施形態の動作を示すフローチャ
ートである。
ートである。
１……恒温槽 １０……バーンインボード ２……パターン制御部 ２０……パターン発生部 ２１……ドライバ部 ２２……コンパレータ部 ２３……制御部 ３……制御コンピュータ ３１……ＣＰＵ ３２……記憶部 ３３……試験プログラム ３４……Ｉ／Ｏピン情報テーブル
Claims (6)
- 【請求項１】 所定の温度環境下において、半導体集
積回路の入出力ピンに入力された試験用入力信号に対す
る半導体集積回路の出力信号を複数のテスト項目に亘っ
て評価することによりバーンイン試験を行うバーンイン
試験装置であって、 各テスト項目毎にピン条件設定情報を参照することによ
りバーンイン試験に関係する入出力ピンを指定してバー
ンイン試験を行うことを特徴とするバーンイン試験装
置。 - 【請求項２】 各テスト項目におけるバーンイン試験
の内容を示す試験プログラムの各テスト項目毎にピン条
件設定情報が記述されたＩ／Ｏピン情報テーブルの指定
情報を付加し、該Ｉ／Ｏピン情報テーブルを参照するこ
とによりバーンイン試験に関係する入出力ピンを指定す
ることを特徴とする請求項１記載のバーンイン試験装
置。 - 【請求項３】 試験プログラムの各テスト項目にＩ／
Ｏピン情報テーブルの指定情報が記載されていない場合
は、予め規定された初期設定でバーンイン試験を行う、
ことを特徴とする請求項１または２記載のバーンイン試
験装置。 - 【請求項４】 所定の温度環境下において、半導体集
積回路の入出力ピンに入力された試験用入力信号に対す
る半導体集積回路の出力信号を複数のテスト項目に亘っ
て評価することによりバーンイン試験を行うバーンイン
試験方法であって、 各テスト項目毎にピン条件設定情報を参照することによ
りバーンイン試験に関係する入出力ピンを指定してバー
ンイン試験を行うことを特徴とするバーンイン試験方
法。 - 【請求項５】 各テスト項目におけるバーンイン試験
の内容を示す試験プログラムの各テスト項目毎にピン条
件設定情報が記述されたＩ／Ｏピン情報テーブルの指定
情報を付加し、該Ｉ／Ｏピン情報テーブルを参照するこ
とによりバーンイン試験に関係する入出力ピンを指定す
ることを特徴とする請求項４記載のバーンイン試験方
法。 - 【請求項６】 試験プログラムの各テスト項目にＩ／
Ｏピン情報テーブルの指定情報が記載されていない場合
は、予め規定された初期設定でバーンイン試験を行うこ
とを特徴とする請求項４または５記載のバーンイン試験
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001019999A JP2002221557A (ja) | 2001-01-29 | 2001-01-29 | バーンイン試験装置及び方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001019999A JP2002221557A (ja) | 2001-01-29 | 2001-01-29 | バーンイン試験装置及び方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002221557A true JP2002221557A (ja) | 2002-08-09 |
Family
ID=18885779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001019999A Withdrawn JP2002221557A (ja) | 2001-01-29 | 2001-01-29 | バーンイン試験装置及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002221557A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007183130A (ja) * | 2006-01-05 | 2007-07-19 | Nec Electronics Corp | バーンインテスト回路、方法、装置、及びパターン生成プログラム |
| CN108519548A (zh) * | 2018-03-21 | 2018-09-11 | 杭州可靠性仪器厂 | 集成电路老化试验装置 |
-
2001
- 2001-01-29 JP JP2001019999A patent/JP2002221557A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007183130A (ja) * | 2006-01-05 | 2007-07-19 | Nec Electronics Corp | バーンインテスト回路、方法、装置、及びパターン生成プログラム |
| US7873887B2 (en) | 2006-01-05 | 2011-01-18 | Renesas Electronics Corporation | Burn-in test circuit, burn-in test method, burn-in test apparatus, and a burn-in test pattern generation program product |
| CN108519548A (zh) * | 2018-03-21 | 2018-09-11 | 杭州可靠性仪器厂 | 集成电路老化试验装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6914424B2 (en) | Automatic integrated circuit testing system and device using an integrative computer and method for the same | |
| EP2220509B1 (en) | Semiconductor device test system | |
| GB2392251A (en) | Automatic integrated circuit testing system and device using an integrative computer and method for the same | |
| JP3597891B2 (ja) | 従来的及びバウンダリ・スキャンの混合論理回路の電力印加試験装置および方法 | |
| US20020199142A1 (en) | Semiconductor programming and testing method and apparatus | |
| JPH0618635A (ja) | モデルのパターンマッチングに基づくプリント回路基板のための機能テストの生成方法 | |
| KR20030082410A (ko) | 반도체 검사 장치, 반도체 집적 회로 장치, 검사 방법 및제조 방법 | |
| JPH06289102A (ja) | 自動開放検出方法 | |
| US20030093737A1 (en) | Event based test system having improved semiconductor characterization map | |
| JP2002221557A (ja) | バーンイン試験装置及び方法 | |
| US20070186131A1 (en) | Low cost imbedded load board diagnostic test fixture | |
| US5206862A (en) | Method and apparatus for locally deriving test signals from previous response signals | |
| Ng et al. | Improving efficiency of IC burn-In testing | |
| JPH11101850A (ja) | Ｉｃ試験装置 | |
| US7010733B2 (en) | Parametric testing for high pin count ASIC | |
| JP2021081199A (ja) | 検査装置、検査システム、及び検査方法 | |
| JP2583057B2 (ja) | Ｉｃテストシステム | |
| JPH11190761A (ja) | 半導体試験装置 | |
| Serban et al. | Universal platform for functional testing of printed circuit boards | |
| JPH0792496B2 (ja) | 集積回路試験装置 | |
| JP4209561B2 (ja) | 半導体試験装置の半導体試験用プログラム実行方法 | |
| JP3089193B2 (ja) | Ｉｃ試験装置 | |
| KR100517604B1 (ko) | 피시비에 장착된 메모리 소자에 대한 프로그래밍 장치 및방법 | |
| JP2002071744A (ja) | バーンイン試験装置、試験方法及び記憶媒体 | |
| Mrowiec | Economic tradeoffs of in-circuit and functional testing |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20080401 |