JP2002071744A - バーンイン試験装置、試験方法及び記憶媒体 - Google Patents
バーンイン試験装置、試験方法及び記憶媒体Info
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- JP2002071744A JP2002071744A JP2000263728A JP2000263728A JP2002071744A JP 2002071744 A JP2002071744 A JP 2002071744A JP 2000263728 A JP2000263728 A JP 2000263728A JP 2000263728 A JP2000263728 A JP 2000263728A JP 2002071744 A JP2002071744 A JP 2002071744A
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Abstract
(57)【要約】
【課題】 複数のピン配置が必要なＩＣに対するバーン
イン試験を行う場合についても、１種類のバーンインボ
ードを使用し、１回のバーンイン試験にて試験の実施を
可能とすることである。 【解決手段】 複数の試験プログラムの実行順を指定す
るマクロプログラムと、それら複数の試験プログラムに
対応するピン条件とをメモリ３２に記憶させる。ＣＰＵ
３１は、マクロプログラムに従い、その指定順にメモリ
３２から試験プログラムを読み出すとともにピン条件を
設定し、パターン制御部２にその試験内容を実行させ
る。そして、ＣＰＵ３１は、それぞれの試験結果をまと
めた１つのファイルを作成する。
イン試験を行う場合についても、１種類のバーンインボ
ードを使用し、１回のバーンイン試験にて試験の実施を
可能とすることである。 【解決手段】 複数の試験プログラムの実行順を指定す
るマクロプログラムと、それら複数の試験プログラムに
対応するピン条件とをメモリ３２に記憶させる。ＣＰＵ
３１は、マクロプログラムに従い、その指定順にメモリ
３２から試験プログラムを読み出すとともにピン条件を
設定し、パターン制御部２にその試験内容を実行させ
る。そして、ＣＰＵ３１は、それぞれの試験結果をまと
めた１つのファイルを作成する。
Description
【０００１】
【発明の属する技術分野】本発明は、一度に大量のＩＣ
を、高温または低温にて試験するバーンイン試験装置、
試験方法及びその試験プログラムを記憶した記憶媒体に
関する。
を、高温または低温にて試験するバーンイン試験装置、
試験方法及びその試験プログラムを記憶した記憶媒体に
関する。
【０００２】
【従来の技術】従来、様々な電子機器に使用される半導
体集積回路（ＩＣ（Integrated Circuit）やＬＳＩ（La
rge Scale Integrated-circuit）等、以下総称してＩＣ
という。）は、抵抗、コンデンサ、トランジスタ等の各
素子の働きを、印刷、蒸着等の方法により形成した回路
によって実現するが、大量生産される製品間には多少の
特性のばらつきが生じる。そのため、ＩＣの特性が規格
を満たしているか否かを試験して良否判定することによ
り、ＩＣの信頼性を確保する必要がある。ＩＣは、ＩＣ
試験システムによりされる。
体集積回路（ＩＣ（Integrated Circuit）やＬＳＩ（La
rge Scale Integrated-circuit）等、以下総称してＩＣ
という。）は、抵抗、コンデンサ、トランジスタ等の各
素子の働きを、印刷、蒸着等の方法により形成した回路
によって実現するが、大量生産される製品間には多少の
特性のばらつきが生じる。そのため、ＩＣの特性が規格
を満たしているか否かを試験して良否判定することによ
り、ＩＣの信頼性を確保する必要がある。ＩＣは、ＩＣ
試験システムによりされる。
【０００３】このＩＣ試験システムの一形態として、Ｉ
Ｃを恒温槽の中に入れ、槽内のＩＣに外部から電源電圧
や試験パターン信号を印加して試験するバーンイン試験
システムがある。
Ｃを恒温槽の中に入れ、槽内のＩＣに外部から電源電圧
や試験パターン信号を印加して試験するバーンイン試験
システムがある。
【０００４】バーンイン試験システムにおいては、ＩＣ
を収容する恒温槽内の温度を一定に設定し、ＩＣに長時
間にわたり試験パターンを印加してストレスを加え、初
期不良を検出している。また、ＩＣ１個当たりの試験時
間が長いため、恒温槽内に数千個から１万個のＩＣを収
容してＩＣ１個当たりの試験時間を短縮させ、効率を上
げている。
を収容する恒温槽内の温度を一定に設定し、ＩＣに長時
間にわたり試験パターンを印加してストレスを加え、初
期不良を検出している。また、ＩＣ１個当たりの試験時
間が長いため、恒温槽内に数千個から１万個のＩＣを収
容してＩＣ１個当たりの試験時間を短縮させ、効率を上
げている。
【０００５】恒温槽内には、ＩＣに外部から電源電圧や
試験パターン信号等を印加するために、ＩＣを実装する
バーンインボードとよばれるボードがある。バーンイン
ボードには、１枚当たり数百個のＩＣを実装することが
でき、また、恒温槽内には数枚から数十枚のバーンイン
ボードを収容することができる。
試験パターン信号等を印加するために、ＩＣを実装する
バーンインボードとよばれるボードがある。バーンイン
ボードには、１枚当たり数百個のＩＣを実装することが
でき、また、恒温槽内には数枚から数十枚のバーンイン
ボードを収容することができる。
【０００６】一般に、ＩＣは品種により、バーンイン試
験の際の印加電圧、試験パターン、そしてピン条件が異
なることから、各品種毎に試験プログラムを作成してい
る。また、試験プログラムはＩＣの各機能を試験するた
めに各機能毎にテスト項目を分けて実施される。
験の際の印加電圧、試験パターン、そしてピン条件が異
なることから、各品種毎に試験プログラムを作成してい
る。また、試験プログラムはＩＣの各機能を試験するた
めに各機能毎にテスト項目を分けて実施される。
【０００７】
【発明が解決しようとする課題】しかしながら、ＩＣを
バーンイン試験する場合は、その機能毎にテストを実施
するが、バーンイン試験するためのピンと、機能毎のテ
ストに必要なピンとが異なる場合がある。この場合は、
それぞれのピン配置にあった２種類のバーンインボード
を使用していた。また、バーンイン試験用の試験プログ
ラムも、ＩＣの品種毎にそれぞれ用意し、複数回以上の
工程にて試験を実施していた。そのため、多大なる試験
時間やコストが発生していた。
バーンイン試験する場合は、その機能毎にテストを実施
するが、バーンイン試験するためのピンと、機能毎のテ
ストに必要なピンとが異なる場合がある。この場合は、
それぞれのピン配置にあった２種類のバーンインボード
を使用していた。また、バーンイン試験用の試験プログ
ラムも、ＩＣの品種毎にそれぞれ用意し、複数回以上の
工程にて試験を実施していた。そのため、多大なる試験
時間やコストが発生していた。
【０００８】本発明の課題は、複数のピン配置が必要な
ＩＣに対するバーンイン試験を行う場合についても、１
種類のバーンインボードを使用し、１回のバーンイン試
験にて試験の実施を可能とすることである。
ＩＣに対するバーンイン試験を行う場合についても、１
種類のバーンインボードを使用し、１回のバーンイン試
験にて試験の実施を可能とすることである。
【０００９】
【課題を解決するための手段】以上の課題を解決するた
めに、請求項１記載の発明は、恒温槽内に収容されたＩ
Ｃに対してバーンイン試験を実行するバーンイン試験装
置（例えば、図１のバーンイン試験装置１０）におい
て、前記バーンイン試験を実行するための複数の試験プ
ログラムと、これら複数の試験プログラムに対応する複
数のＩＣピン条件と、前記複数の試験プログラムの実行
順を指定するマクロプログラムと、を記憶する記憶手段
（例えば、図１のメモリ３２）と、前記記憶手段から読
み出したマクロプログラムに従って前記記憶手段から順
に試験プログラムと対応するＩＣピン条件とを読み出
し、当該順に読み出した試験プログラムとＩＣピン条件
とに基づいてその試験実行内容を試験実行部に指示する
制御部（例えば、図１のＣＰＵ３１）と、前記制御部に
指示された試験実行内容に従って試験を実行する前記試
験実行部（例えば、図１のパターン制御部２）とを備え
ることを特徴とする。
めに、請求項１記載の発明は、恒温槽内に収容されたＩ
Ｃに対してバーンイン試験を実行するバーンイン試験装
置（例えば、図１のバーンイン試験装置１０）におい
て、前記バーンイン試験を実行するための複数の試験プ
ログラムと、これら複数の試験プログラムに対応する複
数のＩＣピン条件と、前記複数の試験プログラムの実行
順を指定するマクロプログラムと、を記憶する記憶手段
（例えば、図１のメモリ３２）と、前記記憶手段から読
み出したマクロプログラムに従って前記記憶手段から順
に試験プログラムと対応するＩＣピン条件とを読み出
し、当該順に読み出した試験プログラムとＩＣピン条件
とに基づいてその試験実行内容を試験実行部に指示する
制御部（例えば、図１のＣＰＵ３１）と、前記制御部に
指示された試験実行内容に従って試験を実行する前記試
験実行部（例えば、図１のパターン制御部２）とを備え
ることを特徴とする。
【００１０】この請求項１記載の発明によれば、１回の
バーンイン試験で、ピン条件がそれぞれ異なる複数の試
験を、１種類のバーンインボードにて実行可能となる。
そのため、複数の試験それぞれにピン条件に設定したバ
ーンインボードを用意する必要がなくなり、試験にかか
るコストや時間を軽減できる。
バーンイン試験で、ピン条件がそれぞれ異なる複数の試
験を、１種類のバーンインボードにて実行可能となる。
そのため、複数の試験それぞれにピン条件に設定したバ
ーンインボードを用意する必要がなくなり、試験にかか
るコストや時間を軽減できる。
【００１１】また、請求項２記載の発明は、請求項１記
載のバーンイン試験装置（例えば、図１のバーンイン試
験装置１０）において、前記制御部は、前記試験実行部
による前記複数の試験実行結果をまとめて、前記マクロ
プログラムに従った試験実行結果を作成することを特徴
とする。
載のバーンイン試験装置（例えば、図１のバーンイン試
験装置１０）において、前記制御部は、前記試験実行部
による前記複数の試験実行結果をまとめて、前記マクロ
プログラムに従った試験実行結果を作成することを特徴
とする。
【００１２】この請求項２記載の発明によれば、オペレ
ータは、マクロプログラムの実行のみで、ピン条件が異
なる複数の試験の実行による試験結果を、１つの試験結
果として得ることができる。
ータは、マクロプログラムの実行のみで、ピン条件が異
なる複数の試験の実行による試験結果を、１つの試験結
果として得ることができる。
【００１３】
【発明の実施の形態】以下、図１〜図３を参照して実施
の形態を詳細に説明する。まず構成を説明する。図１
は、本発明を適用したバーンイン試験装置１０の構成を
示すブロック図であり、同図において、バーンイン試験
装置１０は、恒温槽１、パターン制御部２、制御コンピ
ュータ３により構成される。
の形態を詳細に説明する。まず構成を説明する。図１
は、本発明を適用したバーンイン試験装置１０の構成を
示すブロック図であり、同図において、バーンイン試験
装置１０は、恒温槽１、パターン制御部２、制御コンピ
ュータ３により構成される。
【００１４】恒温槽１は、バーンイン試験を行うＩＣを
実装する複数枚のバーンインボード１１を収容する。
実装する複数枚のバーンインボード１１を収容する。
【００１５】パターン制御部２は、ドライバ部２１、コ
ンパレータ部２２、パターン発生部２３、及びこれら各
部を制御する制御部２４により構成される。
ンパレータ部２２、パターン発生部２３、及びこれら各
部を制御する制御部２４により構成される。
【００１６】パターン発生部２３は、制御部２４の指示
に従い、バーンインボード１１に実装されたＩＣに印加
する試験パターンを発生する。ドライバ部２１は、制御
部２４より指示された試験プログラムに基づき、パター
ン発生部２３にて発生された試験パターンをバーンイン
ボード１１に実装されたＩＣに印加し、バーンイン試験
を実行する。
に従い、バーンインボード１１に実装されたＩＣに印加
する試験パターンを発生する。ドライバ部２１は、制御
部２４より指示された試験プログラムに基づき、パター
ン発生部２３にて発生された試験パターンをバーンイン
ボード１１に実装されたＩＣに印加し、バーンイン試験
を実行する。
【００１７】制御部２４は、制御コンピュータ３のＣＰ
Ｕ３１に指示された試験プログラムに従い、パターン発
生部２３に試験パターンを発生させるとともに、ドライ
バ部２１に、指示された試験プログラムに基づくバーン
イン試験を実行させる。そして、バーンイン試験の実行
により得られた試験結果を、ＣＰＵ３１に出力する。
Ｕ３１に指示された試験プログラムに従い、パターン発
生部２３に試験パターンを発生させるとともに、ドライ
バ部２１に、指示された試験プログラムに基づくバーン
イン試験を実行させる。そして、バーンイン試験の実行
により得られた試験結果を、ＣＰＵ３１に出力する。
【００１８】制御コンピュータ３は、ＣＰＵ３１、メモ
リ３２により構成され、メモリ３２は、マクロプログラ
ム、ピン設定用のＩ／Ｏピン情報、及び、ＩＣの品種毎
の試験プログラムを記憶する。
リ３２により構成され、メモリ３２は、マクロプログラ
ム、ピン設定用のＩ／Ｏピン情報、及び、ＩＣの品種毎
の試験プログラムを記憶する。
【００１９】図２は、マクロプログラム「ＸＹＺ００
１．ＭＩＸ」の設定例を示す図である。同図に示すよう
に、マクロプログラムは、バーンインボード１１に実装
されるＩＣの品種毎に適する試験プログラム（ＡＢＣ１
２３．ＤＥＶ、ＤＥＦ４４６．ＤＥＶなど）を、その試
験実行順に列挙する。これらの試験プログラムは、それ
ぞれにピン情報を定義しており、試験プログラム実行時
に、このピン情報に従って、ピン条件が設定される。
１．ＭＩＸ」の設定例を示す図である。同図に示すよう
に、マクロプログラムは、バーンインボード１１に実装
されるＩＣの品種毎に適する試験プログラム（ＡＢＣ１
２３．ＤＥＶ、ＤＥＦ４４６．ＤＥＶなど）を、その試
験実行順に列挙する。これらの試験プログラムは、それ
ぞれにピン情報を定義しており、試験プログラム実行時
に、このピン情報に従って、ピン条件が設定される。
【００２０】ＣＰＵ３１は、マクロプログラムに従っ
て、メモリ３２から試験プログラムを順に読み出し、定
義されているピン情報に従って、試験プログラム実行時
のピン条件を設定する。そして、パターン制御部２に、
読み出した試験プログラムの実行を指示する。また、こ
の試験プログラムのパターン制御部２における実行によ
り得られた試験結果を格納した結果ファイルを作成す
る。
て、メモリ３２から試験プログラムを順に読み出し、定
義されているピン情報に従って、試験プログラム実行時
のピン条件を設定する。そして、パターン制御部２に、
読み出した試験プログラムの実行を指示する。また、こ
の試験プログラムのパターン制御部２における実行によ
り得られた試験結果を格納した結果ファイルを作成す
る。
【００２１】次に動作を説明する。図１に示したバーン
イン試験装置１０の動作を、図３に示すフローチャート
に基づいて説明する。尚、バーンイン試験の開始前に、
試験対象となるＩＣに適したマクロプログラム（図２参
照）を予め作成し、メモリ３２に格納されているものと
する。
イン試験装置１０の動作を、図３に示すフローチャート
に基づいて説明する。尚、バーンイン試験の開始前に、
試験対象となるＩＣに適したマクロプログラム（図２参
照）を予め作成し、メモリ３２に格納されているものと
する。
【００２２】複数品種のＩＣを実装したバーンインボー
ド１１を恒温槽１内に収容し、バーンイン試験を開始す
ると（ステップＳ１）、ＣＰＵ３１は、メモリ３２より
読み込んだマクロプログラムに従い（ステップＳ２）、
メモリ３２から、１つ目の試験プログラム「ＡＢＣ１２
３．ＤＥＶ」を読み込む（ステップＳ４）。それととも
に、ＣＰＵ３１は、Ｉ／Ｏピン情報「８Ｉ／Ｏ」に基づ
いてピン条件を設定し（ステップＳ５）、読み込んだ試
験プログラム「ＡＢＣ１２３．ＤＥＶ」の実行を、パタ
ーン制御部２の制御部２４に指示する。
ド１１を恒温槽１内に収容し、バーンイン試験を開始す
ると（ステップＳ１）、ＣＰＵ３１は、メモリ３２より
読み込んだマクロプログラムに従い（ステップＳ２）、
メモリ３２から、１つ目の試験プログラム「ＡＢＣ１２
３．ＤＥＶ」を読み込む（ステップＳ４）。それととも
に、ＣＰＵ３１は、Ｉ／Ｏピン情報「８Ｉ／Ｏ」に基づ
いてピン条件を設定し（ステップＳ５）、読み込んだ試
験プログラム「ＡＢＣ１２３．ＤＥＶ」の実行を、パタ
ーン制御部２の制御部２４に指示する。
【００２３】試験プログラム「ＡＢＣ１２３．ＤＥＶ」
の実行を指示された制御部２４は、パターン発生部２３
に、試験対象となるＩＣの品種に適した試験パターンを
発生させるとともに、ドライバ部２１に試験プログラム
「ＡＢＣ１２３．ＤＥＶ」を実行させる。
の実行を指示された制御部２４は、パターン発生部２３
に、試験対象となるＩＣの品種に適した試験パターンを
発生させるとともに、ドライバ部２１に試験プログラム
「ＡＢＣ１２３．ＤＥＶ」を実行させる。
【００２４】そして、制御部２４は、試験プログラム
「ＡＢＣ１２３．ＤＥＶ」の実行によりコンパレータ部
２２から得られた試験結果を、制御コンピュータ３のＣ
ＰＵ３１に出力する（ステップＳ６）。
「ＡＢＣ１２３．ＤＥＶ」の実行によりコンパレータ部
２２から得られた試験結果を、制御コンピュータ３のＣ
ＰＵ３１に出力する（ステップＳ６）。
【００２５】試験プログラム「ＡＢＣ１２３．ＤＥＶ」
による試験結果を得たＣＰＵ３１は、続いて、マクロプ
ログラムに従って、２つ目の試験プログラム「ＤＥＦ４
５６．ＤＥＶ」をメモリ３２から読み込み、以降同様
に、パターン制御部２に対してその実行を指示する。
による試験結果を得たＣＰＵ３１は、続いて、マクロプ
ログラムに従って、２つ目の試験プログラム「ＤＥＦ４
５６．ＤＥＶ」をメモリ３２から読み込み、以降同様
に、パターン制御部２に対してその実行を指示する。
【００２６】このように、マクロプログラムに列挙され
ている他の全ての試験プログラムについて、順にその実
行を終了すると（ステップＳ３：ＮＯ）、ＣＰＵ３１
は、それぞれの試験プログラムの実行により得た試験結
果を出力した結果ファイルを作成する（ステップＳ
７）。
ている他の全ての試験プログラムについて、順にその実
行を終了すると（ステップＳ３：ＮＯ）、ＣＰＵ３１
は、それぞれの試験プログラムの実行により得た試験結
果を出力した結果ファイルを作成する（ステップＳ
７）。
【００２７】以上のようにバーンイン試験装置１０を構
成することにより、１回のバーンイン試験で、スクリー
ニングと機能テストのピン条件が異なるＩＣの試験が可
能となる。また、１枚のバーンインボードで、複数品種
のＩＣのバーンイン試験が可能となるため、複数のバー
ンインボードを用意する必要がなくなり、コストや試験
時間を軽減できる。
成することにより、１回のバーンイン試験で、スクリー
ニングと機能テストのピン条件が異なるＩＣの試験が可
能となる。また、１枚のバーンインボードで、複数品種
のＩＣのバーンイン試験が可能となるため、複数のバー
ンインボードを用意する必要がなくなり、コストや試験
時間を軽減できる。
【００２８】また、マクロプログラムにて、複数の試験
プログラムの実行順及びピン条件を定義することによ
り、オペレータにとっては、１つの試験プログラム（即
ち、マクロプログラム）のみで、ピン条件の異なる複数
の試験プログラムを容易に実行させることができる。
プログラムの実行順及びピン条件を定義することによ
り、オペレータにとっては、１つの試験プログラム（即
ち、マクロプログラム）のみで、ピン条件の異なる複数
の試験プログラムを容易に実行させることができる。
【００２９】
【発明の効果】請求項１、３または５記載の発明によれ
ば、１回のバーンイン試験で、ピン条件がそれぞれ異な
る複数の試験を、１種類のバーンインボードにて実行可
能となる。そのため、複数の試験それぞれにピン条件に
設定したバーンインボードを用意する必要がなくなり、
試験にかかるコストや時間を軽減できる。
ば、１回のバーンイン試験で、ピン条件がそれぞれ異な
る複数の試験を、１種類のバーンインボードにて実行可
能となる。そのため、複数の試験それぞれにピン条件に
設定したバーンインボードを用意する必要がなくなり、
試験にかかるコストや時間を軽減できる。
【００３０】請求項２、４または６記載の発明によれ
ば、請求項１、３または５記載の発明の効果に加え、オ
ペレータは、マクロプログラムの実行のみで、ピン条件
が異なる複数の試験の実行による試験結果を、１つの試
験結果として得ることができる。
ば、請求項１、３または５記載の発明の効果に加え、オ
ペレータは、マクロプログラムの実行のみで、ピン条件
が異なる複数の試験の実行による試験結果を、１つの試
験結果として得ることができる。
【図１】本発明を適用したバーンイン試験装置の構成を
示すブロック図。
示すブロック図。
【図２】マクロプログラムの一例を示す図。
【図３】バーンイン試験装置の動作を説明するフローチ
ャート。
ャート。
１０ バーンイン試験装置 １ 恒温槽 １１ バーンインボード ２ パターン制御部 ２１ ドライバ部 ２２ コンパレータ部 ２３ パターン発生部 ２４ 制御部 ３ 制御コンピュータ ３１ ＣＰＵ ３２ メモリ
Claims (6)
- 【請求項１】恒温槽内に収容されたＩＣに対してバーン
イン試験を実行するバーンイン試験装置において、 前記バーンイン試験を実行するための複数の試験プログ
ラムと、これら複数の試験プログラムに対応する複数の
ＩＣピン条件と、前記複数の試験プログラムの実行順を
指定するマクロプログラムと、を記憶する記憶手段と、 前記記憶手段から読み出したマクロプログラムに従って
前記記憶手段から順に試験プログラムと対応するＩＣピ
ン条件とを読み出し、当該順に読み出した試験プログラ
ムとＩＣピン条件とに基づいてその試験実行内容を試験
実行部に指示する制御部と、 前記制御部に指示された試験実行内容に従って試験を実
行する前記試験実行部と、 を備えることを特徴とするバーンイン試験装置。 - 【請求項２】請求項１記載のバーンイン試験装置におい
て、 前記制御部は、前記試験実行部による前記複数の試験実
行結果をまとめて、前記マクロプログラムに従った試験
実行結果を作成することを特徴とするバーンイン試験装
置。 - 【請求項３】恒温槽内に収容されたＩＣに対してバーン
イン試験を実行するバーンイン試験方法において、 前記バーンイン試験を実行するための複数の試験プログ
ラムと、これら複数の試験プログラムに対応する複数の
ＩＣピン条件と、前記複数の試験プログラムの実行順を
指定するマクロプログラムと、を記憶する記憶工程と、 前記マクロプログラムに従って順に試験プログラムと対
応するＩＣピン条件とを読み出し、当該順に読み出した
試験プログラムとＩＣピン条件とに基づいてその試験実
行内容を指示する指示工程と、 前記指示された試験実行内容に従って試験を実行する試
験実行工程と、 を含むことを特徴とするバーンイン試験方法。 - 【請求項４】請求項３記載のバーンイン試験方法におい
て、 前記試験実行工程における前記複数の試験実行結果をま
とめて、前記マクロプログラムに従った試験実行結果を
作成する試験結果作成工程を更に含むことを特徴とする
バーンイン試験方法。 - 【請求項５】恒温槽内に収容されたＩＣに対してバーン
イン試験を実行するためのコンピュータが実行可能なプ
ログラムを格納した記憶媒体であって、 前記バーンイン試験を実行するための複数の試験プログ
ラムと、これら複数の試験プログラムに対応する複数の
ＩＣピン条件と、前記複数の試験プログラムの実行順を
指定するマクロプログラムと、を記憶するためのコンピ
ュータが実行可能なプログラムコードと、 前記マクロプログラムに従って、順に試験プログラムと
対応するＩＣピン条件とを読み出し、当該順に読み出し
た試験プログラムとＩＣピン条件とに基づいてその試験
実行内容を指示するためのコンピュータが実行可能なプ
ログラムコードと、 前記指示された試験実行内容に従って試験を実行するた
めのコンピュータが実行可能なプログラムコードと、 を格納することを特徴とする記憶媒体。 - 【請求項６】請求項５記載の記憶媒体において、 前記複数の試験実行結果をまとめて、前記マクロプログ
ラムに従った試験実行結果を作成するためのコンピュー
タが実行可能なプログラムコードを更に格納することを
特徴とする記憶媒体。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000263728A JP2002071744A (ja) | 2000-08-31 | 2000-08-31 | バーンイン試験装置、試験方法及び記憶媒体 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000263728A JP2002071744A (ja) | 2000-08-31 | 2000-08-31 | バーンイン試験装置、試験方法及び記憶媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002071744A true JP2002071744A (ja) | 2002-03-12 |
Family
ID=18751233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000263728A Pending JP2002071744A (ja) | 2000-08-31 | 2000-08-31 | バーンイン試験装置、試験方法及び記憶媒体 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002071744A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102193037A (zh) * | 2010-03-08 | 2011-09-21 | 苹果公司 | 老化测试方法和系统 |
| JP2012225748A (ja) * | 2011-04-19 | 2012-11-15 | Denso Corp | 半導体集積回路装置の製造方法 |
-
2000
- 2000-08-31 JP JP2000263728A patent/JP2002071744A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102193037A (zh) * | 2010-03-08 | 2011-09-21 | 苹果公司 | 老化测试方法和系统 |
| JP2012225748A (ja) * | 2011-04-19 | 2012-11-15 | Denso Corp | 半導体集積回路装置の製造方法 |
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