JP2933028B2 - 半導体集積回路検査装置 - Google Patents

半導体集積回路検査装置

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JP2933028B2
JP2933028B2 JP8254436A JP25443696A JP2933028B2 JP 2933028 B2 JP2933028 B2 JP 2933028B2 JP 8254436 A JP8254436 A JP 8254436A JP 25443696 A JP25443696 A JP 25443696A JP 2933028 B2 JP2933028 B2 JP 2933028B2
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は半導体集積回路検査
装置に関し、特に半導体集積回路の機能を複数のテスト
パターンにより順次テストする手段を備えた半導体集積
回路検査装置に関する。
【0002】
【従来の技術】半導体集積回路(IC,LSI等を含
む)は、その高集積化、高性能化等が急速に進展してお
り、これに伴い、ピン数の増加、高精度の測定、テスト
内容の複雑化などにより、その開発、評価等の期間が増
大する傾向にある。このような半導体集積回路を効率よ
くテストし、その開発、評価等に要する期間を短縮する
ことができるような半導体集積回路検査装置の開発が望
まれている。
【0003】このような半導体集積回路検査装置には、
半導体集積回路の各種機能をテストするための複数のテ
ストパターンを記憶しておき、この複数のテストパター
ンを順次読出し、読出されたテストパターンに従って所
定の周波数でテスト対象の半導体集積回路を動作させ、
そのテストを行う機能を有しているものが多い。
【0004】このような半導体集積回路検査装置の従来
の代表的な一例のブロック図を図6に示す。
【0005】この半導体集積回路検査装置は、テスト対
象の半導体集積回路100の各種機能をテストするため
の複数のテストパターンそれぞれを対応するアドレス
(パターンアドレスPA)に記憶しておき指定されたパ
ターンアドレスPAのテストパターンTPを読出すパタ
ーンメモリ1と、このパターンメモリ1のパターンアド
レスPAを順次指定するパターンアドレス制御部2と、
半導体集積回路100をテストするための繰返し周期、
信号の入出力タイミング、比較タイミング等を制御する
タイミング信号TSxを発生するタイミング制御部3x
と、パターンメモリ1からのテストパターンTP及びタ
イミング制御部3xからのタイミング信号TSxを受け
て半導体集積回路100に対して入出力する信号及びそ
の波形を制御するフォーマット制御部4と、このフォー
マット制御部4の制御のもとに半導体集積回路100と
の間で信号の授受を行うと共に信号のレベル判定、比較
及び結果判定等を行うピン・エレクトロニクス・カード
部5と、テスタバスTBを介して、パターンメモリ1,
パターンアドレス制御部2,タイミング制御部3x及び
ピン・エレクトロニクス・カード部5等の動作制御、信
号伝達制御等を行うテスタCPU部8xとを有する構成
となっている。
【0006】次に、この半導体集積回路検査装置によ
り、半導体集積回路100の最大動作周波数を測定,評
価する動作手順について、図7に示されたフローチャー
トを併せて参照し説明する。
【0007】まず、ステップS21において、タイミン
グ制御部3xのタイミング設定レジスタに初期テスト周
波数としての最低周波数、例えば1MHzの情報をセッ
トしてテスト周波数Fを1MHzに設定し、タイミング
制御部3xからこのテスト周波数Fに基づくタイミング
信号TSxを発生する。
【0008】次に、ステップS22において、フォーマ
ット制御部4及びピン・エレクトロニクス・カード部5
により順次読出されるテストパターンTP及びタイミン
グ信号TSxに基づき、半導体集積回路100のテスト
を、全テストパターンに対し実行する。そしてステップ
S23において、全テストパターンによるテストをパス
(Yes)したかフェイル(No)したかをピン・エレ
クトロニクス・カード部5で判断し、フェイルした場合
は動作不良としてテストを終了し、パスした場合は次の
ステップS24に進む。
【0009】次のステップS24において、タイミング
制御部3xによりテスト周波数Fを1段上の、例えば2
MHzに設定し、ステップS25において、この1段上
のテスト周波数(2MHz)で、パターンメモリ1から
の全テストパターンにより半導体集積回路100のテス
トを実行する。そしてステップS26において、全テス
トパターンによるテストをパス(Yes)したがフェイ
ル(No)したかを判断し、フェイルした場合には、ス
テップS27において、フェイルしたピン番号や、フェ
イルしたテストパターンのパターンアドレス等のフェイ
ルログをピン・エレクトロニクス・カード部5で行い、
テストを終了する。
【0010】パスした場合には次のステップS28に進
み、このステップS28では、テスト周波数Fが最高周
波数、例えば10MHzであるか否かを判断し、最高周
波数でなければステップS24に戻りテスト周波数Fを
更に1段高くしてステップS25によるテストを続行
し、最高周波数であればテストを終了し、この半導体集
積回路100の最大動作周波数はこのテストにおける最
高周波数となる。
【0011】こうして、半導体集積回路100の最大動
作周波数を測定,評価することができる。
【0012】なお、この半導体集積回路検査装置では、
フェイルしたテストパターンのパターンアドレスより大
きいパターンアドレスのフェイルログは、最初にフェイ
ルしたテストパターンのフェイル動作の影響を受けて不
可能となる。従って、1つのテスト周波数における最初
にフェイルしたテストパターンのパターンアドレスは採
取できるが、このパターンアドレスより大きいパターン
アドレスの最大動作周波数は分らない。また、テスト周
波数Fを順次増加させてテストを行う場合、1段低いテ
スト周波数でフェイルしたパターンアドレスより小さい
パターンアドレスのフェイルログは可能であるが、大き
いパターンアドレスのフェイルログは不可能となる。こ
のようなパターンアドレスに対してはフェイルログより
不具合解析を行う必要がある。
【0013】
【発明が解決しようとする課題】上述した従来の半導体
集積回路検査装置では、1つのテスト周波数における最
初にフェイルしたテストパターンのフェイル動作によっ
てこのテストパターンのパターンアドレスより高いテス
トパターンのフェイルログは不可能となってしまうの
で、最大動作周波数の判定,評価を行う場合、複数のテ
ストパターン全ての最大動作周波数(動作周波数の限
界)を知るには不具合解析を行う必要があり、繁雑で時
間がかかるという問題点があった。
【0014】本発明の目的は、フェイルしたテストパタ
ーンのフェイル動作による他のテストパターンに対する
マスクがなく、複数のテストパターン全ての最大動作周
波数を容易にかつ短時間に確認することができる半導体
集積回路検査装置を提供することにある。
【0015】
【課題を解決するための手段】本発明の半導体集積回路
検査装置は、テスト対象の半導体集積回路の各種機能を
テストするための複数のテストパターンそれぞれを対応
するパターンアドレスに記憶しておき指定されたパター
ンアドレスのテストパターンを読出すパターンメモリ
と、前記複数のテストパターンそれぞれと対応するパタ
ーンアドレスのうちの1つ及び前記パターンアドレス以
外のアドレスのうちの一方を比較アドレスとして設定す
る比較アドレス設定部と、第1及び第2のテスト周波数
の情報をそれぞれ対応して設定,記憶する第1及び第2
のタイミング設定レジスタを含み前記パターンメモリに
対する指定アドレスと前記比較アドレスとが一致してい
るときは前記第2のテスト周波数の情報に基づくタミン
グ信号を発生し不一致のときは前記第1のテスト周波数
の情報に基づくタイミング信号を発生するタイミング制
御部とを備え、前記パターンメモリの複数のテストパタ
ーンそれぞれを順次読出してこの読出されたテストパタ
ーンによる前記半導体集積回路に対するテストを前記タ
イミング制御部からのタイミング信号に従って実行し、
このテストがフェイルしたテストパターンのパターンア
ドレス及びテスト周波数を含むフェイル情報を採取する
ようにして構成される。
【0016】また、パターンメモリと、このパターンメ
モリのパターンアドレスを順次指定するパターンアドレ
ス制御部と、比較アドレス設定部と、前記パターンアド
レス制御部が指定するパターンアドレスと前記比較アド
レス設定部に設定されている比較アドレスとが一致した
とき活性レベルの一致信号を出力するアドレス比較部
と、前記一致信号が活性レベルのときは第2のタイミン
グ設定レジスタに設定,記憶されている第2のテスト周
波数の情報に基づくタイミング信号を発生し非活性レベ
ルのときは第1のタイミング設定レジスタに設定,記憶
されている第1のテスト周波数の情報に基づくタイミン
グ信号を発生するタイミング制御部と、前記パターンメ
モリからのテストパターン及び前記タイミング制御部か
らのタイミング信号を受けてテスト対象の半導体集積回
路に対して入出力する信号及びその波形を制御するフォ
ーマット制御部と、このフォーマット制御部の制御のも
とに前記半導体集積回路との間で信号の授受を行うと共
にその信号のレベル判定、比較及び結果判定を含む各種
の処理、テストフェイル時の前記テスト周波数及び比較
アドレスを含むフェイル情報の採取を行うピン・エレク
トロニクス・カード部と、テストバスを介して前記パタ
ーンメモリ,パターンアドレス制御部,比較アドレス設
定部,アドレス比較部,タイミング制御部及びピン・エ
レクトロニクス・カード部の動作制御、信号伝達制御を
行うテスタCPU部とを有している。
【0017】また、テスト対象の半導体集積回路に対す
るテスト開始時に、比較アドレス設定部には、複数のテ
ストパターンそれぞれと対応するパターンアドレスとは
異なるアドレスを比較アドレスとして設定し、タイミン
グ制御部の第1のタイミング設定レジスタには、テスト
周波数のうち最低の周波数の情報を設定して前記半導体
集積回路に対する前記複数のテストパターンによる第1
のテストを実行し、この第1のテストがパスした後、前
記タイミング制御部の第2のタイミング設定レジスタに
前記第1のタイミング設定レジスタに設定されている情
報のテスト周波数より1段高い周波数のテスト周波数の
情報を設定し、前記比較アドレス設定部には、前記複数
のテストパターンそれぞれのパターンアドレスのうちの
最下位アドレスを前記比較アドレスとして設定して前記
複数のテストパターンによる前記半導体集積回路に対す
る第2のテストを実行し、この第2のテストがパスした
後、前記比較アドレス設定部に設定されている比較アド
レスを1アドレス分インクリメントして前記複数のテス
トパターンによる第2のテストを実行し、この第2のテ
ストがパスした後、前記比較アドレス設定部に設定され
ている比較アドレスを1アドレス分インクリメントして
前記複数のテストパターンによる第2のテストを実行す
る、という動作を、前記複数のテストパターンそれぞれ
のパターンアドレスの最上位アドレスまでくり返し行
い、これら第2のテストがパスした後は前記タイミング
制御部の第2のタイミング設定レジスタに設定されてい
る情報のテスト周波数より1段高い周波数のテスト周波
数の情報に更新して前記第2のテストと同様のテストを
実行し、このテストがパスした後は更に1段高い周波数
のテスト周波数の情報に更新して前記第2のテストと同
様のテストを実行する、という動作を、前記テスト周波
数の最高周波数までくり返し行うようにして構成され
る。
【0018】
【発明の実施の形態】次に本発明の実施の形態について
図面を参照して説明する。
【0019】図1は本発明の一実施の形態を示すブロッ
ク図である。
【0020】この実施の形態が図6に示された従来の半
導体集積回路検査装置(以下従来例という)と相違する
点は、パターンメモリ1に記憶されている複数のテスト
パターンそれぞれと対応するパターンアドレス(PA)
のうちの1つ及びこれらテストパターンアドレス以外の
アドレスのうちの一方を比較アドレスCAとして設定し
出力する比較アドレス設定部6と、パターンアドレス制
御部2がパターンメモリ1のパターンアドレスPAを指
定するときのパターンアドレスPAと比較アドレス設定
部6が設定,出力する比較アドレスCAとを比較しこれ
らが一致したとき活性レベルの一致信号EQを出力する
アドレス比較部7とを設け、タイミング制御部3xにも
う1つのタイミング設定レジスタを追加し、既存のもの
を第1のタイミング設定レジスタ、追加のものを第2の
タイミング設定レジスタとしてこれら第1及び第2のタ
イミング設定レジスタに第1及び第2のテスト周波数の
情報をそれぞれ対応して設定,記憶させ、一致信号EQ
が活性レベルのときは第2のタイミング設定レジスタに
設定,記憶されている第2のテスト周波数の情報に基づ
くタイミング信号TSを発生し非活性レベルのときは第
1のタイミング設定レジスタに設定,記憶されている第
1のテスト周波数の情報に基づくタイミング信号TSを
発生するようにしてタイミング制御部3とし、テスタC
PU8xに、比較アドレス設定部6及びアドレス比較部
7の動作制御、信号伝達制御、並びにタイミング制御部
3の追加機能制御等の機能を追加してテスタCPU8と
した点にある。
【0021】図2は、パターンアドレス制御部2から出
力されるパターンアドレスPAと、比較アドレス設定部
6に設定され、出力される比較アドレスCAと、アドレ
ス比較部7から出力される一致信号EQとの関係を示す
タイミング波形図である。
【0022】パターンアドレス制御部2からは、パター
ンメモリ1に記憶されている複数のテストパターンを順
次指定し、読出すためのパターンアドレスPAが1パタ
ーン目(パターンアドレス(1))から順次出力され
る。一方、比較アドレス設定部6には、1パターン目の
パターンアドレスPA(=1)と対応する比較アドレス
CA(=1)が設定、出力されている。アドレス比較部
7は、これらアドレスを比較し、これらアドレスが一致
している1パターン目のパターンアドレスPA出力時の
み活性レベル(高レベル)となる一致信号EQを出力す
る。
【0023】図3はタイミング制御部3の内部構成の具
体例を示す回路図である。
【0024】タイミング制御部3には、第1のテスト周
波数Faの情報を設定記憶する第1のタイミング設定レ
ジスタTSRaを含み、この第1のタイミング設定レジ
スタTSRaに設定記憶されている第1のテスト周波数
Faの情報に基づいたタイミング信号(TS)を発生す
る第1のタイミング信号発生部31と、第2のテスト周
波数Fbの情報を設定記憶する第2のタイミング設定レ
ジスタTSRbを含み、この第2のタイミング設定レジ
スタTSRbに設定記憶されている第2のテスト周波数
Fbの情報に基づいたタイミング信号(TS)を発生す
る第2のチミングシ信号発生部32と、一致信号EQが
活性レベル(高レベル)のときは第2のタイミング信号
発生部32からのタイミング信号を選択して出力し、非
活性レベルのときは第1のタイミング信号発生部31か
らのタイミング信号を選択して出力するインバータIV
31、トランスファゲートTG1,TG2とを備えた構
成となっている。
【0025】次に、この実施の形態の動作について、テ
スト対象の半導体集積回路の最大動作周波数を評価する
場合を例にして、図4に示されたフローチャート及び図
5に示されたタイミング波形図を併せて参照し説明す
る。
【0026】まず、ステップS1において、タイミング
制御部3の第1のタイミング設定レジスタTSRaに初
期テスト周波数、例えば1MHzの情報を第1のテスト
周波数Faの情報として設定し、比較アドレス設定部6
には、パターンメモリ1に記憶されている複数のテスト
パターンそれぞれと対応するパターンアドレス(PA)
以外のアドレス、例えば“0”を比較アドレスCAとし
て設定する。
【0027】次にステップS2において、パターンアド
レス制御部2から複数のテストパターンそれぞれと対応
するパターンアドレスPAを順次出力してパターンメモ
リ1からテストパターンTPを順次読出し、複数のテス
トパターン全てに対するテストを実行する。このとき、
比較アドレスCAとパターンアドレスPAとは一致しな
いので、一致信号EQは常に非活性レベルとなり、第1
のタイミング信号発生部31から出力される、初期テス
ト周波数1MHzに基づいたタイミング信号TSによっ
てテストが実行される(図5(a)参照)。
【0028】次に、ステップS3において、テストがパ
スしたか否かを判定し(ピン・エレクトロニクス・カー
ド部5等で)、パス(Yes)の場合は次のステップS
4に進み、否(No)の場合は動作不良としてテストを
終了する。
【0029】ステップS4においては、第2のタイミン
グ設定レジスタTSRbに第1のタイミング設定レジス
アTSRaに設定されているテスト周波数(Fa)より
1段上のテスト周波数(Fb)、例えば2MHzの情報
を設定し、続いて、ステップS5において、比較アドレ
ス設定部6の比較アドレスCAとして、複数のテストパ
ターンのうちの1パターン目のパターンアドレスを設定
し、ステップS6において、複数のテストパターンTP
全てに対するテストを実行する。このとき、1パターン
目では、パターンアドレスPAと比較アドレスCAとが
一致しているので、一致信号EQは活性レベルとなり、
第2のタイミング信号発生部32からの第2のテスト周
波数Fb(=2MHz)に基づくタイミング信号TSに
よりテストが実行され、2パターン目以降では一致信号
EQは非活性レベルであるので、第1のタイミング信号
発生部31からの第1のテスト周波数Fa(初期テスト
周波数の1MHz)に基づくタイミング信号TSにより
テストが実行される(図5(b)参照)。
【0030】次に、ステップS7において、テストがパ
スしたか否かを判定し、パス(Yes)の場合は次のス
テップS9に進み、否(No)の場合はステップS8に
おいて、不良となったパターンアドレス(この場合は1
パターン目のアドレス)、最大動作周波数等のフェイル
ログを、比較アドレスCA,第2のテスト周波数Fbか
ら採取し、次のステップS9に進む。
【0031】ステップS9においては、比較アドレスC
Aが複数のテストパターンのうち最終アドレス対応のア
ドレスであるか否かを判定し、最終アドレス対応のアド
レスであれば(Yes)ステップS11に進み、否(N
o)であればステップS10に進んで比較アドレスCA
を1アドレス分インクリメントしステップS6の動作を
くり返す。この動作を最終アドレスまでくり返す。すな
わち、比較アドレスCAと同一のパターンアドレスに対
しては第2のテスト周波数Fbに基づくタイミング信号
によってテストが実行され、他のパターンアドレスに対
しては第1のテスト周波数Faに基づくタイミング信号
によってテストが実行される。
【0032】ステップS9において比較アドレスが最終
アドレス対応のアドレスと判定されると(Yes)、ス
テップS11において、第2のテスト周波数Fbの情報
がテストする動作周波数の最高周波数例えば10MHz
であるか否かが判定され、最高周波数であればテストを
終了し、最高周波数でなければ、ステップS12におい
て、第2のタイミング設定レジスイタTSRbの第2の
テスト周波数Fbを1段上のテスト周波数の情報に更新
し、ステップS5からの動作をくり返す。
【0033】すなわち、第2のテスト周波数Fbに対す
るテストを、全テストパターンについて1パターンずつ
(この1パターン以外は第1のテスト周波数Faで)、
テスト周波数の最高周波数(10MHz)まで実行する
(図5の(c)〜(f)参照)。
【0034】このようにして、本発明においては、従来
例のようにフェイルしたテストパターンのフェイル動作
によるマスクもなくフェイルログ採取ができ、このフェ
イルログ採取した第2のテスト周波数Fb及び比較アド
レスCAの情報から、複数のテストパターンそれぞれに
対する最高動作周波数を、不具合解析することなく、容
易にかつ短時間に確認することができる。
【0035】なお、前述の例では、第1のテスト周波数
Faを初期テスト周波数(1MHz)に固定しておいた
が、複数のテストパターン全てに対するテストがパスし
た最高の周波数に更新してテストを実行すれば、その分
テスト時間を更に短くすることができる。
【0036】
【発明の効果】以上説明したように本発明は、比較アド
レスを設定する比較アドレス設定部と、比較アドレスと
パターンアドレスとが一致したとき活性レベルとなる一
致信号を出力するアドレス比較部とを設け、一致信号が
非活性レベルのときは複数のテストパターン全てに対す
るテストがパスする第1のテスト周波数に基づくタイミ
ング信号によりテストを実行し活性レベルのときは第1
のテスト周波数より1段高い第2のテスト周波数に基づ
くタイミング信号によりテストを実行するようにして、
複数のテストパターンのうちの1つだけを第2のテスト
周波数に基づくタイミング信号でテストし他のテストパ
ターンに対しては第1のテスト周波数に基づくタイミン
グ信号によりテストして、このテストを複数のテストパ
ターン全てに対し、かつ第2のテスト周波数を順次高く
して実行し、テストがパスしなかった(フェイルした)
ときにはフェイルログ採取を行う構成としたので、従来
例のようにフェイルしたテストパターンによるマスクも
なくフェイルログ採取ができ、このフェイルログ採取し
た情報により、不具合解析することなく、複数のテスト
パターン全ての最大動作周波数を容易にかつ短時間に確
認することができる効果がある。
【図面の簡単な説明】
【図1】本発明の一実施の形態を示すブロック図であ
る。
【図2】図1に示された実施の形態のアドレス比較部を
主体とした部分の動作を説明するためのタイミング波形
図である。
【図3】図1に示された実施の形態のタイミング制御部
の内部構成の具体例を示す回路図である。
【図4】図1〜図3に示された実施の形態の動作を説明
するための半導体集積回路の最高動作周波数を評価する
場合を例としたフローチャートである。
【図5】図1〜図3に示された実施の形態の動作を説明
するための半導体集積回路の最高動作周波数を評価する
場合を例としたタイミング波形図である。
【図6】従来の半導体集積回路装置の一例を示すブロッ
ク図である。
【図7】図6に示された半導体集積回路検査装置の動作
を説明するための半導体集積回路の最高動作周波数を評
価する場合を例としたフローチャートである。
【符号の説明】
1 パターンメモリ 2 パターンアドレス制御部 3,3x タイミング制御部 4 フォーマット制御部 5 ピン・エレクトロニクス・カード部 6 比較アドレス設定部 7 アドレス比較部 8,8x テスタCPU 31,32 タイミング信号発生部 TSRa,TSRb タイミング設定レジスタ TG1,TG2 トランスファゲート
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6,DB名) G01R 31/28 G01R 31/30 G01R 31/317 G06F 11/24

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 テスト対象の半導体集積回路の各種機能
    をテストするための複数のテストパターンそれぞれを対
    応するパターンアドレスに記憶しておき指定されたパタ
    ーンアドレスのテストパターンを読出すパターンメモリ
    と、前記複数のテストパターンそれぞれと対応するパタ
    ーンアドレスのうちの1つ及び前記パターンアドレス以
    外のアドレスのうちの一方を比較アドレスとして設定す
    る比較アドレス設定部と、第1及び第2のテスト周波数
    の情報をそれぞれ対応して設定,記憶する第1及び第2
    のタイミング設定レジスタを含み前記パターンメモリに
    対する指定アドレスと前記比較アドレスとが一致してい
    るときは前記第2のテスト周波数の情報に基づくタミン
    グ信号を発生し不一致のときは前記第1のテスト周波数
    の情報に基づくタイミング信号を発生するタイミング制
    御部とを備え、前記パターンメモリの複数のテストパタ
    ーンそれぞれを順次読出してこの読出されたテストパタ
    ーンによる前記半導体集積回路に対するテストを前記タ
    イミング制御部からのタイミング信号に従って実行し、
    このテストがフェイルしたテストパターンのパターンア
    ドレス及びテスト周波数を含むフェイル情報を採取する
    ようにしたことを特徴とする半導体集積回路検査装置。
  2. 【請求項2】 パターンメモリと、このパターンメモリ
    のパターンアドレスを順次指定するパターンアドレス制
    御部と、比較アドレス設定部と、前記パターンアドレス
    制御部が指定するパターンアドレスと前記比較アドレス
    設定部に設定されている比較アドレスとが一致したとき
    活性レベルの一致信号を出力するアドレス比較部と、前
    記一致信号が活性レベルのときは第2のタイミング設定
    レジスタに設定,記憶されている第2のテスト周波数の
    情報に基づくタイミング信号を発生し非活性レベルのと
    きは第1のタイミング設定レジスタに設定,記憶されて
    いる第1のテスト周波数の情報に基づくタイミング信号
    を発生するタイミング制御部と、前記パターンメモリか
    らのテストパターン及び前記タイミング制御部からのタ
    イミング信号を受けてテスト対象の半導体集積回路に対
    して入出力する信号及びその波形を制御するフォーマッ
    ト制御部と、このフォーマット制御部の制御のもとに前
    記半導体集積回路との間で信号の授受を行うと共にその
    信号のレベル判定、比較及び結果判定を含む各種の処
    理、テストフェイル時の前記テスト周波数及び比較アド
    レスを含むフェイル情報の採取を行うピン・エレクトロ
    ニクス・カード部と、テストバスを介して前記パターン
    メモリ,パターンアドレス制御部,比較アドレス設定
    部,アドレス比較部,タイミング制御部及びピン・エレ
    クトロニクス・カード部の動作制御、信号伝達制御を行
    うテスタCPU部とを有する請求項1記載の半導体集積
    回路検査装置。
  3. 【請求項3】 テスト対象の半導体集積回路に対するテ
    スト開始時に、比較アドレス設定部には、複数のテスト
    パターンそれぞれと対応するパターンアドレスとは異な
    るアドレスを比較アドレスとして設定し、タイミング制
    御部の第1のタイミング設定レジスタには、テスト周波
    数のうち最低の周波数の情報を設定して前記半導体集積
    回路に対する前記複数のテストパターンによる第1のテ
    ストを実行し、この第1のテストがパスした後、前記タ
    イミング制御部の第2のタイミング設定レジスタに前記
    第1のタイミング設定レジスタに設定されている情報の
    テスト周波数より1段高い周波数のテスト周波数の情報
    を設定し、前記比較アドレス設定部には、前記複数のテ
    ストパターンそれぞれのパターンアドレスのうちの最下
    位アドレスを前記比較アドレスとして設定して前記複数
    のテストパターンによる前記半導体集積回路に対する第
    2のテストを実行し、この第2のテストがパスした後、
    前記比較アドレス設定部に設定されている比較アドレス
    を1アドレス分インクリメントして前記複数のテストパ
    ターンによる第2のテストを実行し、この第2のテスト
    がパスした後、前記比較アドレス設定部に設定されてい
    る比較アドレスを1アドレス分インクリメントして前記
    複数のテストパターンによる第2のテストを実行する、
    という動作を、前記複数のテストパターンそれぞれのパ
    ターンアドレスの最上位アドレスまでくり返し行い、こ
    れら第2のテストがパスした後は前記タイミング制御部
    の第2のタイミング設定レジスタに設定されている情報
    のテスト周波数より1段高い周波数のテスト周波数の情
    報に更新して前記第2のテストと同様のテストを実行
    し、このテストがパスした後は更に1段高い周波数のテ
    スト周波数の情報に更新して前記第2のテストと同様の
    テストを実行する、という動作を、前記テスト周波数の
    最高周波数までくり返し行うようにした請求項1記載の
    半導体集積回路検査装置。
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