JP2962239B2

JP2962239B2 - 半導体集積回路検査装置およびその検査方法

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Publication number: JP2962239B2
Application number: JP8257180A
Authority: JP
Inventors: 正樹飯田
Original assignee: Nippon Electric Co Ltd
Current assignee: NEC Corp
Priority date: 1996-09-27
Filing date: 1996-09-27
Publication date: 1999-10-12
Anticipated expiration: 2016-09-27
Also published as: JPH10104315A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体集積回路検査
装置およびその検査方法に関する。

【０００２】

【従来の技術】従来の半導体集積回路検査装置の１例
（以下従来例と云う）の構成が図４に示される。本従来
例は、特開昭５６ー１４７４４５号公報に開示されてい
る例であり、図４に示されるように、当該半導体集積回
路検査装置４０１は、被試験対象の半導体集積回路を装
着するテストステーション４１４、および当該試験に関
連する検査用のプログラムの入力および検査結果の良否
判定データ等の出力を行う入出力装置４１５に対応し
て、内部データバス４０３を含み、ＣＰＵ４０２と、制
御回路４０４、４０５および４０６と、テストパターン
発生器４０７と、良否判定回路４０８と、テスト電圧発
生器４０９と、テストプログラム・メモリ４１１とを備
えて構成されており、ＣＰＵ４０１は、内部データバス
４０３を介して、制御回路４０４、４０５および４０
６、テストプログラム・メモリ４１１および外部の入出
力装置４１５に接続され、また、制御回路４０４、４０
５および４０６は、それぞれテストパタン発生器４０
７、良否判定回路４０８およびテスト電圧発生器４０９
に接続されて、これらのテストパタン発生器４０７、良
否判定回路４０８およびテスト電圧発生器４０９を経由
して、外部のテストステーション４１４に接続されてい
る。

【０００３】図４において、本従来例の半導体集積回路
検査装置４０１により半導体集積回路を試験する場合に
は、まず被試験対象の半導体集積回路の検査用のプログ
ラム（以下、テストプログラムと云う）が、入出力装置
４１５より、内部データバス４０３を介してテストプロ
グラム・メモリ４１１に読み込まれる。このテストプロ
グラムには、例えば、半導体集積回路検査装置４０１の
端子状態を設定する条件、被試験対象の半導体集積回路
に印加する信号波形および電圧条件、またはその他の検
査条件等がシーケンシャルに記述されている。被試験対
象の半導体集積回路をテストステーション４１４に装着
して測定が開始されると、ＣＰＵ４０２により、テスト
プログラム・メモリ４１１からは上記のテストプログラ
ムが読み出され、当該テストプログラムが冒頭より逐次
実行されてゆく。その際には、テストパタン発生器４０
７およびテスト電圧発生器４０９より、テストプログラ
ムの内容、即ち被試験対象の半導体集積回路に印加する
試験用の信号波形条件および電圧条件等に従って、所望
の試験条件が被試験対象の半導体集積回路に与えられ
て、当該半導体集積回路の試験が行われる。この試験の
結果に対する良否の判定は、良否判定回路４０８におい
て、前記テストプログラムに記述されている良否判定条
件に基づいて行われ、内部データバス４０３を介して入
出力装置４１５より外部に出力される。

【０００４】

【発明が解決しようとする課題】上述した従来の半導体
集積回路検査装置においては、主要な製造工程ごとに独
立して実行される検査に対応して、それぞれの工程のテ
ストプログラムが個別に設けられており、従って、１製
品に対して複数本のテストプログラムが必要とされてい
る。しかも、これらのテストプログラムは、１本当り数
百乃至数千行の記述内容によって成立っており、当該テ
ストプログラムの作成に当っては、多大の工数を必要と
し、そのための管理作業が煩雑化するという欠点があ
る。

【０００５】また、これらのテストプログラムの内容と
しては、検査項目自体については全工程において殆ど同
一内容となってはいるものの、半導体集積回路の製造工
程によっては、その１部が省略されていることもあり、
必ずしも１様ではない。しかも、このテストプログラム
の実行運用に際しては、従来の半導体集積回路検査装置
の構成上の制約により、テストプログラムに格納されて
いるメモリから逐次命令を読み出して処理するという単
純機能を有するのみであり、当該テストプログラム実行
時におけるソフトウェア運用上の自由度が少なく、これ
に起因して、半導体集積回路の検査実行時の運用効率が
悪く、特に、近年における半導体集積回路の大規模化に
伴ない、半導体集積回路の検査に要する時間が増大し
て、検査コストが増大するという欠点がある。

【０００６】本発明の目的は、当該従来の半導体集積回
路検査装置におけるテストプログラムの内容を見直して
検査実体の合理化を図り、検査コストを削減して検査効
率のよい半導体集積回路検査装置、および対応する半導
体集積回路の検査方法を実現することにある。

【０００７】

【課題を解決するための手段】第１の発明の半導体集積
回路検査装置は、被試験対象の半導体集積回路に対応し
て、主テストプログラムおよび少なくとも１つ以上の検
査工程における検査用副テストプログラムを格納するテ
ストプログラム・メモリと、前記テストプログラム・メ
モリより前記主テストプログラムを読み出して分析し、
当該主テストプログラムに記述されている少なくとも１
つ以上の識別符号に準拠して、当該識別符号単位の少な
くとも１つ以上の識別符号記述部を生成して出力するプ
ログラム分析手段と、前記テストプログラム・メモリよ
り前記検査用副テストプログラムを読み出して、当該検
査用副テストプログラムに記述されている識別符号列の
順序に基づいて、前記プログラム分析手段より分析出力
される少なくとも１つ以上の識別符号記述部の実行手順
を制御するプログラム実行制御手段と、前記プログラム
実行制御手段による制御作用ならびに所定の検査実行手
段を介して、前記被試験対象の半導体集積回路の試験を
実行する情報処理手段と、を少なくとも備えて構成さ
れ、前記主テストプログラムが、複数の識別符号を含
み、当該複数の識別符号のそれぞれに対応して、被試験
対象の半導体集積回路に対する端子設定条件、印加信号
波形条件、印加電圧条件および少なくとも１つ以上の検
査条件等が記述されて構成される、ことを特徴とする。

【０００８】また、第２の発明の半導体集積回路検査装
置は、被試験対象の半導体集積回路に対応して、主テス
トプログラムおよび少なくとも１つ以上の検査工程にお
ける検査用副テストプログラムを格納するテストプログ
ラム・メモリと、前記テストプログラム・メモリより前
記主テストプログラムを読み出して分析し、当該主テス
トプログラムに記述されている少なくとも１つ以上の識
別符号に準拠して、当該識別符号単位の少なくとも１つ
以上の識別符号記述部を生成して出力するプログラム分
析手段と、前記テストプログラム・メモリより前記検査
用副テストプログラムを読み出して、当該検査用副テス
トプログラムに記述されている識別符号列の順序に基づ
いて、前記プログラム分析手段より分析出力される少な
くとも１つ以上の識別符号記述部の実行手順を制御する
プログラム実行制御手段と、前記プログラム実行制御手
段による制御作用ならびに所定の検査実行手段を介し
て、前記被試験対象の半導体集積回路の試験を実行する
情報処理手段と、を少なくとも備えて構成され、前記テ
ストプログラム・メモリが、前記主テストプログラムを
格納する第１のテストプログラム・メモリと、前記検査
用副テストプログラムを格納する第２のテストプログラ
ム・メモリとを備えて構成される、ことを特徴とする。

【０００９】また、第３の発明の半導体集積回路検査装
置は、被試験対象の半導体集積回路に対応して、主テス
トプログラムおよび少なくとも１つ以上の検査工程にお
ける検査用副テストプログラムを格納するテストプログ
ラム・メモリと、前記テストプログラム・メモリより前
記主テストプログラムを読み出して分析し、当該主テス
トプログラムに記述されている少なくとも１つ以上の識
別符号に準拠して、当該識別符号単位の少なくとも１つ
以上の識別符号記述部を生成して出力するプログラム分
析手段と、前記テストプログラム・メモリより前記検査
用副テストプログラムを読み出して、当該検査用副テス
トプログラムに記述されている識別符号列の順序に基づ
いて、前記プログラム分析手段より分析出力される少な
くとも１つ以上の識別符号記述部の実行手順を制御する
プログラム実行制御手段と、前記プログラム実行制御手
段による制御作用ならびに所定の検査実行手段を介し
て、前記被試験対象の半導体集積回路の試験を実行する
情報処理手段と、を少なくとも備えて構成され、前記検
査用副テストプログラムが、少なくとも、ウエハー検査
用副テストプログラムと、製品検査用副テストプログラ
ムと、出荷検査用副テストプログラムとを含んで構成さ
れる、ことを特徴とする。

【００１０】更に、第４の発明の半導体集積回路検査装
置は、被試験対象の半導体集積回路の試験開始に際し
て、予め外部の入出力装置を介して入力される少なくと
も１つ以上の識別符号を認識・解析して、当該解析結果
を出力する入力情報解析手段と、前記被試験対象の半導
体集積回路に対応する主テストプログラムおよび少なく
とも１つ以上の検査工程における検査用副テストプログ
ラムを格納するテストプログラム・メモリと、前記テス
トプログラム・メモリより前記主テストプログラムを読
み出して分析し、当該主テストプログラムに記述されて
いる少なくとも１つ以上の識別符号に準拠して、当該識
別符号単位の少なくとも１つ以上の識別符号記述部を生
成して出力するプログラム分析手段と、前記入力情報解
析手段より入力される前記１つ以上の識別符号の解析結
果を参照して、当該識別符号の解析結果による識別符号
列の順序に基づいて、前記プログラム分析手段より分析
出力される少なくとも１つ以上の識別符号記述部の実行
手順を制御するプログラム実行制御手段と、前記プログ
ラム実行制御手段による制御作用ならびに内蔵される所
定の検査実行手段を介して、前記被試験対象の半導体集
積回路の試験を実行する情報処理手段と、を少なくとも
備えて構成され、前記主テストプログラムが、複数の識
別符号を含み、当該複数の識別符号のそれぞれに対応し
て、被試験対象の半導体集積回路に対する端子設定条
件、印加信号波形条件、印加電圧条件および少なくとも
１つ以上の検査条件等が記述されて構成されることを特
徴とする。

【００１１】

【発明の実施の形態】次に、本発明について図面を参照
して説明する。

【００１２】図１は第１の発明の１実施形態を示すブロ
ック図である。図１に示されるように、本実施形態の半
導体集積回路検査装置１０１は、被試験対象の半導体集
積回路を装着するテストステーション１１４、および当
該試験に関連する検査用のプログラムの入力および検査
結果の良否判定データ等の出力を行う入出力装置１１５
に対応して、内部データバス１０３を含み、ＣＰＵ１０
２と、制御回路１０４、１０５および１０６と、テスト
パターン発生器１０７と、良否判定回路１０８と、テス
ト電圧発生器１０９と、プログラム実行制御手段１１０
と、テストプログメラム・メモリ（Ａ）１１１と、プロ
グラム分析手段１１２と、テストプログラム・メモリ
（Ｂ）１１３とを備えて構成されている。ＣＰＵ１０１
は、内部データバス１０３を介して、制御回路１０４、
１０５および１０６、プログラム実行制御手段１１０お
よび外部の入出力装置１１５に接続されており、制御回
路１０４、１０５および１０６は、それぞれテストパタ
ン発生器１０７、良否判定回路１０８およびテスト電圧
発生器１０９に接続されて、これらのテストパタン発生
器１０７、良否判定回路１０８およびテスト電圧発生器
１０９を介して、外部のテストステーション１１４に接
続されている。また、プログラム実行制御手段１１０
は、テストプログラム・メモリ（Ａ）１１１に接続され
るとともに、プログラム分析手段１１２を介してテスト
プログラム・メモリ（Ｂ）１１３に接続されている。

【００１３】次に、本実施形態の動作について説明す
る。なお、１例として、テストプログラムが、図２
（ａ）、（ｂ）、（ｃ）および（ｄ）に示されるよう
に、主テストプログラム２００（図２（ａ）参照）、ウ
ェハー検査用副テストプログラム（以下、ウェハー用副
テストプログラムと云う）２０６（図２（ｂ）参照）、
製品検査用副テストプログラム（以下、製品用副テスト
プログラムと云う）２０７（図２（ｃ）参照）および出
荷検査用副テストプログラム（以下、出荷用副テストプ
ログラムと云う）２０８（図２（ｄ）参照）により構成
されているものとする。主テストプログラム２００に
は、図２に示されるように、記述部として、被試験対象
の半導体集積回路に対する印加信号波形条件２０１、印
加電圧条件２０２、または製品規格を基に規定される各
検査工程における検査良否判定値を含む検査条件（１）
２０３、検査条件（２）２０４および検査条件（３）２
０５等が記述されており、これらの記述部の先頭箇所に
は、それぞれ識別符号（１）、識別符号（２）、識別符
号（３）、識別符号（４）および識別符号（５）が付与
されている。また、各副テストプログラムには、その検
査内容に応じて、それぞれ主テストプログラム２００に
記述されている識別符号が適宜記述されているが、図２
（ｂ）、（ｃ）および（ｄ）には、１例として、ウェハ
ー用副テストプログラム２０６においては、識別符号
（１）、識別符号（２）および識別符号（３）が記述さ
れており、製品用副テストプログラム２０７には、識別
符号（１）、識別符号（２）および識別符号（４）が記
述され、出荷用副テストプログラム２０８には、識別符
号（１）、識別符号（２）および識別符号（５）が記述
されている。

【００１４】本実施形態においては、被試験対象の半導
体集積回路について、ウェハー状態において行う検
査、製品化された状態において行う検査および製品
出荷時に行う最終検査を含む３工程による検査が行われ
るものとする。始めに、ウェハーの状態における検査を
行う際には、まず被試験対象の半導体集積回路の主テス
トプログラム２００が、入出力装置１１５および内部デ
ータバス１０３を介してテストプログラム・メモリ
（Ｂ）１１３に読み込まれる。また、ウェハー検査用テ
ストプログラムであるウェハー用副テストプログラム２
０６は、同じく入出力装置１１５および内部データバス
１０３を介してテストプログラム・メモリ（Ａ）１１１
に読み込まれる。この状態において、制御回路１０４、
１０５および１０６、テストパタン発生器１０７、テス
ト電圧発生器１０９および良否判定回路１０８の動作を
介して、上記のテストプログラムがＣＰＵ１０２により
実行され、テストステーション１１４に装着されている
ウェハー上の被試験対象の半導体集積回路に対するウェ
ハー検査が行われる。その際には、テストプログラム・
メモリ（Ｂ）１１３に格納されている主テストプログラ
ム２００は、プログラム分析手段１１２により、当該主
テストプログラム２００に記述されている識別符号
（１）、（２）、（３）、（４）および（５）に従っ
て、識別符号単位ごとに、識別符号（１）記述部、識別
符号（２）記述部、識別符号（３）記述部、識別符号
（４）記述部および識別符号（５）記述部という５つの
記述部に分解される。また、テストプログラム・メモリ
（Ａ）１１１に格納されているウェハー用副テストプロ
グラム２０６は、プログラム実行制御手段１１０により
読み出されて、当該副プログラムに記述されている識別
符号列に従って、識別符号（１）記述部→識別符号
（２）記述部→識別符号（３）記述部の順に、逐次プロ
グラムが実行される。

【００１５】次に、上記の動作内容について具体的に説
明する。今、前記識別符号を、任意の文字列をコロ
ン（：）で囲んで表わすものとし、図２（ａ）に示され
る主テストプログラム２００内の各識別符号に対して、
下記のように、具体的なテストプログラムが、５行の記
述により構成されているものとする。

【００１６】識別符号（１）：Ａ：ＰＩＮＩ＝ＣＭＰ識別符号（２）：Ｂ：ＶＤＤ＝５Ｖ識別符号（３）：Ｃ：ＬＭＴ＝３．５Ｖ識別符号（４）：Ｄ：ＬＭＴ＝４．０Ｖ識別符号（５）：Ｅ：ＬＭＴ＝４．５Ｖまた、副テストプログラムの場合には、例えばウェハー
用副テストプログラム２０６については、図２（ｂ）に
示されるウェハー用副テストプログラム２０６に内の各
識別符号に対して、下記のように、具体的なテストプロ
グラムが、３行の記述により構成されている。

【００１７】識別符号（１）：Ａ：識別符号（２）：Ｂ：識別符号（３）：Ｃ：プログラムの実行に当っては、まず、テストプログラム
・メモリ（Ｂ）１１３に格納されている主テストプログ
ラム２００が、識別符号（１）の「：Ａ：ＰＩＮＩ＝Ｃ
ＭＰ」から順番に、逐次プログラム分析手段１１２に読
み込まれる。そして、当該読み込まれた内容が逐次分析
されて、「：（コロン）」で囲まれている文字列、この
例においては「：Ａ：ＰＩＮＩ＝ＣＭＰ」が、一つの単
位として認識される。このような作業が各識別符号に対
して順次行われてその結果として、当該主テストプロ
グラム２００は、「：Ａ：」、「：Ｂ：」、「：
Ｃ：」、「：Ｄ：」および「：Ｅ：」という、５つの識
別符号を持つテストプログラム単位に分解される。そし
て、このプログラム分析手段１１２による分析結果は、
プログラム実行制御手段１１０に伝達される。また、同
様に、テストプログラム・メモリ（Ａ）１１１に格納さ
れているウェハー用副テストプログラム２０６も、プロ
グラム実行制御手段１１０に読み出されて、読み出され
た識別符号列、識別符号（１）、（２）および（３）に
従って、「：Ａ：」、「：Ｂ：」および「：Ｃ：」の順
番通りに、先に識別符号単位に分解されていたテストプ
ログラムが組み立てられる。そして、そのプログラムの
内容が、内部データバス１０３を介してＣＰＵ１０２に
取り込まれて、逐次実行に移されてゆく。このテストプ
ログラムの内容に応じて、被試験対象の半導体集積回路
に対する信号および電圧が印加されて、所定の試験が行
われる過程については、従来例の場合と同様である。ま
た、当該半導体集積回路の試験による良否の判定につい
ても、主テストプログラム２００に含まれる検査条件
（１）２０３に対応する「：Ｃ：ＬＭＴ＝３．５Ｖ」に
基づいて、良否判定回路１０８により行われる。

【００１８】このような手順により実行される半導体集
積回路の検査については、次工程にて行う製品化された
状態において行う半導体集積回路の検査においても同様
である。この場合には、主テストプログラム２００が、
入出力装置１１５および内部データバス１０３を介して
テストプログラム・メモリ（Ｂ）１１３に読み込まれ、
製品検査用テストプログラム２０７は、同じく入出力装
置１１５および内部データバス１０３を介してテストプ
ログラム・メモリ（Ａ）１１１に読み込まれる。この状
態において、制御回路１０４、１０５および１０６、テ
ストパタン発生器１０７、テスト電圧発生器１０９およ
び良否判定回路１０８の動作を介して、上記のテストプ
ログラムがＣＰＵ１０２により実行され、テストステー
ション１１４に装着されているウェハー上の被試験対象
の半導体集積回路に対する製品検査が行われる。その際
には、テストプログラム・メモリ（Ｂ）１１３に格納さ
れている主テストプログラム２００は、プログラム分析
手段１１２により、当該主テストプログラム２００内の
識別符号（１）、（２）、（３）、（４）および（５）
に従って、識別符号単位ごとに、識別符号（１）記述
部、識別符号（２）記述部、識別符号（３）記述部、識
別符号（４）記述部および識別符号（５）記述部という
５つの記述部に分解される。また、テストプログラム・
メモリ（Ａ）１１１に格納されている製品用副テストプ
ログラム２０７は、プログラム実行制御手段１１０によ
り読み出されて、当該副プログラムに記述されている識
別符号列に従って、識別符号（１）記述部→識別符号
（２）記述部→識別符号（４）記述部の順に、逐次プロ
グラムが実行される。

【００１９】そして、最終工程の製品出荷直前における
半導体集積回路の検査についても全く同様である。主テ
ストプログラム２００および出荷用副テストプログラム
２０８を用いることにより、これらのテストプログラム
に記述されている識別符号に従って、識別符号（１）記
述部→識別符号（２）記述部→識別符号（５）記述部の
順に逐次実行される。この細部については、前述のウェ
ハー検査および製品検査の場合と同様であり、重複を避
けるために説明は省略する。

【００２０】以上、説明したように、全工程に共通の主
テストプログラム２００と、検査内容に即して、当該主
テストプログラム２００に記述されている識別符号のみ
を、対応する副テストプログラムに記述し、これらのプ
ログラムを各工程ごとに一本化することにより、１製品
のテストプログラムの総量が大幅に削減される。即ち、
従来、各工程において重視されている同一の検査内容の
記述を省略することが可能となる。これにより、全工程
の検査内容を１本のテストプログラムに纏めることがで
き、各工程の検査は、識別符号の羅列によって規定され
実行されるために、従来、各工程において重複されてい
る部分を考慮することが不要となり、テストプログラム
の作成および評価時における時間が大幅に短縮化され
る。また、各工程の検査内容も容易に把握することがで
きるようになるので、テストプログラムの管理が簡単と
なり、検査内容の見直しおよび修正等に要する工数も低
減されて、半導体集積回路の検査の合理化を容易に行う
ことが可能となる。

【００２１】次に、第２の発明の１実施形態について説
明する。図３は、当該実施形態を示すブロック図であ
る。図３に示されるように、本実施形態の半導体集積回
路検査装置３０１は、被試験対象の半導体集積回路を装
着するテストステーション３１４、および当該試験に関
連する検査用のプログラムの入力および検査結果の良否
判定データ等の出力を行う入出力装置３１５に対応し
て、内部データバス３０３を含み、ＣＰＵ３０２と、制
御回路３０４、３０５および３０６と、テストパターン
発生器３０７と、良否判定回路３０８と、テスト電圧発
生器３０９と、プログラム実行制御手段３１０と、テス
トプログラム・メモリ（Ａ）３１１と、プログラム分析
手段３１２と、テストプログラム・メモリ（Ｂ）３１３
と、入力情報解析手段３１６とを備えて構成される。Ｃ
ＰＵ３０１は、内部データバス３０３を介して、制御回
路３０４、３０５および３０６、プログラム実行制御手
段３１０および外部の入出力装置３１５に接続されてお
り、制御回路３０４、３０５および３０６は、それぞれ
テストパタン発生器３０７、良否判定回路３０８および
テスト電圧発生器３０９に接続されて、これらのテスト
パタン発生器３０７、良否判定回路３０８およびテスト
電圧発生器３０９を介して、外部のテストステーション
３１４に接続されている。また、プログラム実行制御手
段３１０は、テストプログラム・メモリ（Ａ）３１１に
接続されるとともに、プログラム分析手段３１２を介し
てテストプログラム・メモリ（Ｂ）３１３に接続され、
更に新しく付加されている入力情報解析手段３１６に接
続されている。なお、第１の実施形態との相点は、本実
施形態には、上記の入力情報解析手段３１６が新たに含
まれていることである。

【００２２】次に、本実施形態の動作について説明す
る。なお、テストプログラムの例としては、第１の発明
の１実施形態の場合と同様に、図２（ａ）、（ｂ）、
（ｃ）および（ｄ）に示されるように、主テストプログ
ラム２００、ウェハー用副テストプログラム２０６、製
品用副テストプログラム２０７、よび出荷用副テストプ
ログラム２０８により構成されているものとする。ま
た、被試験対象の半導体集積回路についての試験工程と
しては、同じく第１の発明の１実施形態の場合と同様
に、ウェハー状態において行う検査、製品化された
状態において行う検査および製品出荷時に行う最終検
査を含む３工程による検査が行われるものとする。

【００２３】本実施形態においては、実際にこれらの検
査が検査工場などにおいて行われる以前の段階におい
て、まず、その検査に用いられる主テストプログラム２
００を作成し、その動作を確認して、問題のないことを
予め確認するためのテストプログラム評価または単に評
価と称する作業が必要である。その際に、第１の発明の
１実施形態の場合と同様に、副テストプログラムを複数
準備し、そのテストプログラム評価を行うことも可能で
あるが、実際の評価時においては、テストプログラムの
内容を適宜に組み替えたり、その一部分のみの動作確認
を行うことがあったりするために、一々副テストプログ
ラムを作成することには煩雑な作業が伴なうことにな
る。本実施形態においては、その煩雑さを回避するため
に、入出力装置３１５から、識別符号を直接入力するこ
とができるようにしてあり、そのための手段として、上
記の入力情報解析手段３１６が設けられている。

【００２４】入出力装置３１５より入力される識別符号
は入力情報解析手段３１６に入力されて、その内容が解
析され、当該解析結果による識別符号はプログラム実行
制御手段３１０に読み込まれる。入出力装置３１５は、
例えば一般的にディスプレイとキーボードから構成され
ているが、当該キーボードより、識別符号列、例え
ば「：Ａ；」が入力されると、この識別符号列は入力情
報解析手段３１６に伝達されて、当該入力情報が識別符
号列であることが認識される。そして、当該識別符号列
は、上述のようにプログラム実行制御手段３１０に読み
込まれる。プログラム実行制御手段３１０に伝達された
識別符号列は、被試験対象の半導体集積回路の検査に対
応して、予め、その順番が分析されており、主テストプ
ログラムの該当する識別符号記述部の内容が実行され
る。例えば、入出力装置３１５より、識別符号列が、識
別符号（１）、識別符号（２）、識別符号（３）の順で
入力される場合には、検査の実行時においては、識別符
号（１）記述部→識別符号（２）記述部→識別符号
（３）記述部という順番で検査が実行される。即ち、本
実施形態においては、識別符号を直接入出力装置から入
力することにより、テストプログラム評価時に、１組の
識別符号記述部（一般に、識別符号（１）記述部、識別
符号（２）記述部、識別符号（３）記述部、…………、
識別符号（ｎ）記述部）の動作確認等が容易になり、テ
ストプログラム評価作業の自由度が大幅に拡大されると
ともに、テストプログラムの内容の把握も容易になり、
評価時間を著しく短縮することができるという利点があ
る。

【００２５】なお、上述した第１および第２の発明の実
施形態に対応して、第３の発明の半導体集積回路の検査
方法においては、通常行われている複数品種の半導体集
積回路の複数の製造工程に対応して、各製造工程ごと
に、それぞれ異なる検査を行う検査方法において、複数
品種ごとに設定される複数の製造工程に対して共通する
主テストプログラムと、各製造工程ごとに設定される複
数の品種に対して共通する副テストプログラムとを用い
て検査を行うことに顕著な特徴がある。この検査方法に
よる効果については既に上述したとうりである。

【００２６】

【発明の効果】以上説明したように、本発明は、テスト
プログラムにおいて、主テストプログラムの内容を、各
製造工程に対応する副テストプログラムに記述されてい
る識別符号により制御することを可能とすることによ
り、１製品ごとに対応している個別のテストプログラム
の数量を大幅に削減して、製造工程全般に亘る検査内容
を１本のテストプログラムにより纏めることが可能とな
り、これにより、テストプログラム作成工数ならびに管
理工数を著しく低減することが可能になるという効果が
ある。

【００２７】また、外部の入出力装置から前記識別符号
を入力して、前記主テストプログラムに対する記述内容
の制御を可能とすることにより、テストプログラム評価
作業に対する自由度が大幅に増大され、これにより、テ
ストプログラムの作成および評価に要する時間が大幅に
短縮されるとともに、各製造工程における検査内容を把
握することが容易になり、且つ、テストプログラムの管
理も簡易化されて、半導体集積回路の検査内容の見直し
および修正に要する工数を削減することも可能となっ
て、半導体集積回路検査の合理化を実現することができ
るという効果がある。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すブロック図であ
る。

【図２】本発明におけるテストプログラムの構成例を示
す図である。

【図３】本発明の第２の実施形態を示すブロック図であ
る。

【図４】従来例を示すブロック図である。

【符号の説明】

１０１、３０１、４０１半導体集積回路検査装置１０２、３０２、４０２ＣＰＵ１０３、３０３、４０３内部データバス１０４〜１０６、３０４〜３０６、４０４〜４０６
制御回路１０７、３０７、４０７テストパタン発生器１０８、３０８、４０８良否判定回路１０９、３０９、４０９テスト電圧発生器１１０、３１０プログラム実行制御手段１１１、３１１テストプログラム・メモリ（Ａ）１１２、３１２プログラム分析手段１１３、３１３テストプログラム・メモリ（Ｂ）１１４、３１４、４１４テストステーション１１５、３１５、４１５入出力装置２００主テストプログラム２０１印加信号波形条件２０２印加電圧条件２０３検査条件（１）２０４検査条件（２）２０５検査条件（３）２０６ウェハー用副テストプログラム２０７製品用副テストプログラム２０８出荷用副テストプログラム３１６入出力情報解析手段４１１テストプログラム・メモリ

Claims

(57)【特許請求の範囲】

【請求項１】被試験対象の半導体集積回路に対応し
て、主テストプログラムおよび少なくとも１つ以上の検
査工程における検査用副テストプログラムを格納するテ
ストプログラム・メモリと、前記テストプログラム・メ
モリより前記主テストプログラムを読み出して分析し、
当該主テストプログラムに記述されている少なくとも１
つ以上の識別符号に準拠して、当該識別符号単位の少な
くとも１つ以上の識別符号記述部を生成して出力するプ
ログラム分析手段と、前記テストプログラム・メモリより前記検査用副テスト
プログラムを読み出して、当該検査用副テストプログラ
ムに記述されている識別符号列の順序に基づいて、前記
プログラム分析手段より分析出力される少なくとも１つ
以上の識別符号記述部の実行手順を制御するプログラム
実行制御手段と、前記プログラム実行制御手段による制御作用ならびに所
定の検査実行手段を介して、前記被試験対象の半導体集
積回路の試験を実行する情報処理手段と、を少なくとも
備えて構成され、前記主テストプログラムが、複数の識別符号を含み、当
該複数の識別符号のそれぞれに対応して、被試験対象の
半導体集積回路に対する端子設定条件、印加信号波形条
件、印加電圧条件および少なくとも１つ以上の検査条件
等が記述されて構成される、ことを特徴とする半導体集
積回路検査装置。
【請求項２】被試験対象の半導体集積回路に対応し
て、主テストプログラムおよび少なくとも１つ以上の検
査工程における検査用副テストプログラムを格納するテ
ストプログラム・メモリと、前記テストプログラム・メモリより前記主テストプログ
ラムを読み出して分析し、当該主テストプログラムに記
述されている少なくとも１つ以上の識別符号に準拠し
て、当該識別符号単位の少なくとも１つ以上の識別符号
記述部を生成して出力するプログラム分析手段と、前記テストプログラム・メモリより前記検査用副テスト
プログラムを読み出して、当該検査用副テストプログラ
ムに記述されている識別符号列の順序に基づいて、前記
プログラム分析手段より分析出力される少なくとも１つ
以上の識別符号記述部の実行手順を制御するプログラム
実行制御手段と、前記プログラム実行制御手段による制御作用ならびに所
定の検査実行手段を介して、前記被試験対象の半導体集
積回路の試験を実行する情報処理手段と、を少なくとも
備えて構成され、前記テストプログラム・メモリが、前記主テストプログ
ラムを格納する第１のテストプログラム・メモリと、前
記検査用副テストプログラムを格納する第２のテストプ
ログラム・メモリとを備えて構成される、ことを特徴と
する半導体集積回路検査装置。
【請求項３】被試験対象の半導体集積回路に対応し
て、主テストプログラムおよび少なくとも１つ以上の検
査工程における検査用副テストプログラムを格納するテ
ストプログラム・メモリと、前記テストプログラム・メモリより前記主テストプログ
ラムを読み出して分析し、当該主テストプログラムに記
述されている少なくとも１つ以上の識別符号に準拠し
て、当該識別符号単位の少なくとも１つ以上の識別符号
記述部を生成して出力するプログラム分析手段と、前記テストプログラム・メモリより前記検査用副テスト
プログラムを読み出して、当該検査用副テストプログラ
ムに記述されている識別符号列の順序に基づいて、前記
プログラム分析手段より分析出力される少なくとも１つ
以上の識別符号記述部の実行手順を制御するプログラム
実行制御手段と、前記プログラム実行制御手段による制御作用ならびに所
定の検査実行手段を介して、前記被試験対象の半導体集
積回路の試験を実行する情報処理手段と、を少なくとも
備えて構成され、前記検査用副テストプログラムが、少なくとも、ウエハ
ー検査用副テストプログラムと、製品検査用副テストプ
ログラムと、出荷検査用副テストプログラムとを含んで
構成される、ことを特徴とする半導体集積回路検査装
置。
【請求項４】被試験対象の半導体集積回路の試験開始
に際して、予め外部の入出力装置を介して入力される少
なくとも１つ以上の識別符号を認識・解析して、当該解
析結果を出力する入力情報解析手段と、前記被試験対象の半導体集積回路に対応する主テストプ
ログラムおよび少なくとも１つ以上の検査工程における
検査用副テストプログラムを格納するテストプログラム
・メモリと、前記テストプログラム・メモリより前記主テストプログ
ラムを読み出して分析し、当該主テストプログラムに記
述されている少なくとも１つ以上の識別符号に準拠し
て、当該識別符号単位の少なくとも１つ以上の識別符号
記述部を生成して出力するプログラム分析手段と、前記入力情報解析手段より入力される前記１つ以上の識
別符号の解析結果を参照して、当該識別符号の解析結果
による識別符号列の順序に基づいて、前記プログラム分
析手段より分析出力される少なくとも１つ以上の識別符
号記述部の実行手順を制御するプログラム実行制御手段
と、前記プログラム実行制御手段による制御作用ならびに内
蔵される所定の検査実行手段を介して、前記被試験対象
の半導体集積回路の試験を実行する情報処理手段と、を
少なくとも備えて構成され、前記主テストプログラムが、複数の識別符号を含み、当
該複数の識別符号のそれぞれに対応して、被試験対象の
半導体集積回路に対する端子設定条件、印加信号波形条
件、印加電圧条件および少なくとも１つ以上の検査条件
等が記述されて構成される、ことを特徴とする半導体集
積回路検査装置。
【請求項５】複数品種の半導体集積回路のそれぞれに
ついて、複数の製造工程ごとに異なる検査を実施する半
導体集積回路の検査方法において、前記複数品種の半導体集積回路の各品種ごとに設定され
ている複数の製造工程に共通して使用される主テストプ
ログラムと、当該製造工程ごとに設定される複数の半導
体集積回路の品種において共通に使用される副テストプ
ログラムとを用いて検査を行うことを特徴とする半導体
集積回路の検査方法。