JP2002131373A - バーンイン試験プログラムのシミュレーション装置及び方法と記憶媒体 - Google Patents
バーンイン試験プログラムのシミュレーション装置及び方法と記憶媒体Info
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Abstract
(57)【要約】
【課題】 本発明の課題は、ＩＣのバーンイン試験を実
行するためのバーンイン試験プログラムを実装置及び被
試験ＩＣを使用せずにシミュレーションすることで評価
時間を短縮するバーンイン試験プログラムのシミュレー
ション装置及び方法と記憶媒体を提供することである。 【解決手段】 ＩＣのバーンイン試験を実行するための
バーンイン試験プログラムをシミュレーションするＰＣ
１は、バーンイン試験プログラム及び仮想被試験ＩＣデ
ータを記憶部１３に記憶し、前記記憶部１３に記憶され
たバーンイン試験プログラムに基づいて前記記憶部１３
に記憶された仮想被試験ＩＣデータに仮想試験用パター
ン信号を印加するバーンイン試験のシミュレーションを
仮想制御部１１により実行し、前記仮想制御部１１によ
り実行されたバーンイン試験のシミュレーション実行結
果を仮想被試験ＩＣイメージ１２ａとして表示部１２に
表示する。
行するためのバーンイン試験プログラムを実装置及び被
試験ＩＣを使用せずにシミュレーションすることで評価
時間を短縮するバーンイン試験プログラムのシミュレー
ション装置及び方法と記憶媒体を提供することである。 【解決手段】 ＩＣのバーンイン試験を実行するための
バーンイン試験プログラムをシミュレーションするＰＣ
１は、バーンイン試験プログラム及び仮想被試験ＩＣデ
ータを記憶部１３に記憶し、前記記憶部１３に記憶され
たバーンイン試験プログラムに基づいて前記記憶部１３
に記憶された仮想被試験ＩＣデータに仮想試験用パター
ン信号を印加するバーンイン試験のシミュレーションを
仮想制御部１１により実行し、前記仮想制御部１１によ
り実行されたバーンイン試験のシミュレーション実行結
果を仮想被試験ＩＣイメージ１２ａとして表示部１２に
表示する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣのバーンイン
試験を実行するためのバーンイン試験プログラムをシミ
ュレーションするシミュレーション装置及び方法と記憶
媒体に関する。
試験を実行するためのバーンイン試験プログラムをシミ
ュレーションするシミュレーション装置及び方法と記憶
媒体に関する。
【０００２】
【従来の技術】従来、ＩＣの製造工程において、ＩＣの
信頼性を確保するために、ＩＣを恒温槽の中に入れ、Ｉ
Ｃに電源電圧及びＩＣの仕様に応じた試験用パターン信
号を印加して、所定の温度環境下でのＩＣの動作を検証
するバーンイン試験が実施されている。
信頼性を確保するために、ＩＣを恒温槽の中に入れ、Ｉ
Ｃに電源電圧及びＩＣの仕様に応じた試験用パターン信
号を印加して、所定の温度環境下でのＩＣの動作を検証
するバーンイン試験が実施されている。
【０００３】上記バーンイン試験においてＩＣのパス／
フェイルの判定機能を有するバーンイン試験は、恒温槽
の中の温度を上昇及び下降させるために長時間の試験時
間を要する。更に、前記バーンイン試験を行うためのバ
ーンイン試験プログラムを評価するためには、実際にバ
ーンイン試験を実行するバーンイン試験装置及びバーン
イン試験の対象となる被試験ＩＣを準備する必要があ
る。
フェイルの判定機能を有するバーンイン試験は、恒温槽
の中の温度を上昇及び下降させるために長時間の試験時
間を要する。更に、前記バーンイン試験を行うためのバ
ーンイン試験プログラムを評価するためには、実際にバ
ーンイン試験を実行するバーンイン試験装置及びバーン
イン試験の対象となる被試験ＩＣを準備する必要があ
る。
【０００４】
【発明が解決しようとする課題】上述したように、従
来、バーンイン試験を行うためのバーンイン試験プログ
ラムを事前に評価する際に実際のバーンイン試験装置の
動作を必要とするので、所定時間、いずれかのバーンイ
ン試験装置が占有されてしまっていた。その結果、その
バーンイン試験装置が通常のバーンイン試験を実行でき
なくなってしまうと共に、バーンイン試験プログラムの
事前評価が実行し難いものとなっていた。更に、実際の
バーンイン試験装置及び被試験ＩＣを使用するので、温
度設定等に関する処理に長時間が費やされてしまってい
た。その結果、バーンイン試験プログラムの事前評価時
間が長くなり、バーンイン試験装置の稼働率を低下させ
ていた。
来、バーンイン試験を行うためのバーンイン試験プログ
ラムを事前に評価する際に実際のバーンイン試験装置の
動作を必要とするので、所定時間、いずれかのバーンイ
ン試験装置が占有されてしまっていた。その結果、その
バーンイン試験装置が通常のバーンイン試験を実行でき
なくなってしまうと共に、バーンイン試験プログラムの
事前評価が実行し難いものとなっていた。更に、実際の
バーンイン試験装置及び被試験ＩＣを使用するので、温
度設定等に関する処理に長時間が費やされてしまってい
た。その結果、バーンイン試験プログラムの事前評価時
間が長くなり、バーンイン試験装置の稼働率を低下させ
ていた。
【０００５】本発明の課題は、ＩＣのバーンイン試験を
実行するためのバーンイン試験プログラムを実装置及び
被試験ＩＣを使用せずにシミュレーションすることで評
価時間を短縮するバーンイン試験プログラムのシミュレ
ーション装置及び方法と記憶媒体を提供することであ
る。
実行するためのバーンイン試験プログラムを実装置及び
被試験ＩＣを使用せずにシミュレーションすることで評
価時間を短縮するバーンイン試験プログラムのシミュレ
ーション装置及び方法と記憶媒体を提供することであ
る。
【０００６】
【課題を解決するための手段】請求項１記載の発明は、
ＩＣのバーンイン試験を実行するためのバーンイン試験
プログラムをシミュレーションするバーンイン試験プロ
グラムのシミュレーション装置（例えば、図１に示すＰ
Ｃ１）において、バーンイン試験プログラム及び仮想被
試験ＩＣを記憶する記憶手段（例えば、図１に示す記憶
部１３）と、前記記憶手段に記憶されたバーンイン試験
プログラムに基づいて前記記憶手段に記憶された仮想被
試験ＩＣに仮想試験用パターン信号を印加するバーンイ
ン試験のシミュレーションを実行するシミュレーション
実行手段（例えば、図１に示す仮想制御部１１）と、前
記シミュレーション実行手段により実行されたバーンイ
ン試験のシミュレーション実行結果（例えば、図１に示
す仮想被試験ＩＣイメージ１２ａ）を表示する表示手段
（例えば、図１に示す表示部１２）と、を備えることを
特徴としている。
ＩＣのバーンイン試験を実行するためのバーンイン試験
プログラムをシミュレーションするバーンイン試験プロ
グラムのシミュレーション装置（例えば、図１に示すＰ
Ｃ１）において、バーンイン試験プログラム及び仮想被
試験ＩＣを記憶する記憶手段（例えば、図１に示す記憶
部１３）と、前記記憶手段に記憶されたバーンイン試験
プログラムに基づいて前記記憶手段に記憶された仮想被
試験ＩＣに仮想試験用パターン信号を印加するバーンイ
ン試験のシミュレーションを実行するシミュレーション
実行手段（例えば、図１に示す仮想制御部１１）と、前
記シミュレーション実行手段により実行されたバーンイ
ン試験のシミュレーション実行結果（例えば、図１に示
す仮想被試験ＩＣイメージ１２ａ）を表示する表示手段
（例えば、図１に示す表示部１２）と、を備えることを
特徴としている。
【０００７】請求項３記載の発明は、ＩＣのバーンイン
試験を実行するためのバーンイン試験プログラムをシミ
ュレーションするバーンイン試験プログラムのシミュレ
ーション方法（例えば、図３に示すシミュレーション処
理）において、バーンイン試験プログラム及び仮想被試
験ＩＣを記憶手段に記憶させる工程（例えば、図３に示
すステップＳ２）と、前記記憶手段に記憶されたバーン
イン試験プログラムに基づいて前記記憶手段に記憶され
た仮想被試験ＩＣに仮想試験用パターン信号を印加する
バーンイン試験のシミュレーションを実行させる工程
（例えば、図３に示すステップＳ８）と、実行された前
記バーンイン試験のシミュレーション実行結果を表示さ
せる工程（例えば、図３に示すステップＳ９）と、を含
むことを特徴としている。
試験を実行するためのバーンイン試験プログラムをシミ
ュレーションするバーンイン試験プログラムのシミュレ
ーション方法（例えば、図３に示すシミュレーション処
理）において、バーンイン試験プログラム及び仮想被試
験ＩＣを記憶手段に記憶させる工程（例えば、図３に示
すステップＳ２）と、前記記憶手段に記憶されたバーン
イン試験プログラムに基づいて前記記憶手段に記憶され
た仮想被試験ＩＣに仮想試験用パターン信号を印加する
バーンイン試験のシミュレーションを実行させる工程
（例えば、図３に示すステップＳ８）と、実行された前
記バーンイン試験のシミュレーション実行結果を表示さ
せる工程（例えば、図３に示すステップＳ９）と、を含
むことを特徴としている。
【０００８】請求項５記載の発明は、ＩＣのバーンイン
試験を実行するためのバーンイン試験プログラムをシミ
ュレーションするためのコンピュータが実行可能なプロ
グラムを記憶した記憶媒体であって、バーンイン試験プ
ログラム及び仮想被試験ＩＣを記憶手段に記憶させるた
めのプログラムコードと、前記記憶手段に記憶されたバ
ーンイン試験プログラムに基づいて前記記憶手段に記憶
された仮想被試験ＩＣに仮想試験用パターン信号を印加
するバーンイン試験のシミュレーションを実行させるた
めのプログラムコードと、実行された前記バーンイン試
験のシミュレーション実行結果を表示させるためのプロ
グラムコードと、を含むプログラムを格納したことを特
徴としている。
試験を実行するためのバーンイン試験プログラムをシミ
ュレーションするためのコンピュータが実行可能なプロ
グラムを記憶した記憶媒体であって、バーンイン試験プ
ログラム及び仮想被試験ＩＣを記憶手段に記憶させるた
めのプログラムコードと、前記記憶手段に記憶されたバ
ーンイン試験プログラムに基づいて前記記憶手段に記憶
された仮想被試験ＩＣに仮想試験用パターン信号を印加
するバーンイン試験のシミュレーションを実行させるた
めのプログラムコードと、実行された前記バーンイン試
験のシミュレーション実行結果を表示させるためのプロ
グラムコードと、を含むプログラムを格納したことを特
徴としている。
【０００９】請求項１、３及び５記載のいずれかの発明
によって、バーンイン試験プログラムのシミュレーショ
ンを実行する際に実際のバーンイン試験装置の動作を必
要としないので、いずれのバーンイン試験装置を占有す
ることなくバーンイン試験プログラムを事前に評価でき
る。その結果、バーンイン試験装置の稼働率の低下を防
止できるとともに、バーンイン試験プログラムの事前評
価を容易に実行できる。更に、実際のバーンイン試験装
置及び被試験ＩＣを使用しないので、温度設定に関する
処理を省略でき、バーンイン試験プログラムの事前評価
時間も短縮できる。
によって、バーンイン試験プログラムのシミュレーショ
ンを実行する際に実際のバーンイン試験装置の動作を必
要としないので、いずれのバーンイン試験装置を占有す
ることなくバーンイン試験プログラムを事前に評価でき
る。その結果、バーンイン試験装置の稼働率の低下を防
止できるとともに、バーンイン試験プログラムの事前評
価を容易に実行できる。更に、実際のバーンイン試験装
置及び被試験ＩＣを使用しないので、温度設定に関する
処理を省略でき、バーンイン試験プログラムの事前評価
時間も短縮できる。
【００１０】請求項２記載の発明は、請求項１記載のバ
ーンイン試験プログラムのシミュレーション装置であっ
て、前記シミュレーション実行手段は、前記記憶手段に
記憶されたバーンイン試験プログラムのコードを解析す
るコード解析手段（例えば、図１に示すコード解析部１
１ａ）と、前記コード解析手段により解析されたバーン
イン試験プログラムのコードに基づいて前記仮想試験用
パターン信号を生成するパターン生成手段（例えば、図
１に示す仮想出力パターン生成部１１ｂ）と、を備える
ことを特徴としている。
ーンイン試験プログラムのシミュレーション装置であっ
て、前記シミュレーション実行手段は、前記記憶手段に
記憶されたバーンイン試験プログラムのコードを解析す
るコード解析手段（例えば、図１に示すコード解析部１
１ａ）と、前記コード解析手段により解析されたバーン
イン試験プログラムのコードに基づいて前記仮想試験用
パターン信号を生成するパターン生成手段（例えば、図
１に示す仮想出力パターン生成部１１ｂ）と、を備える
ことを特徴としている。
【００１１】請求項４記載の発明は、請求項３記載のバ
ーンイン試験プログラムのシミュレーション方法であっ
て、前記記憶手段に記憶されたバーンイン試験プログラ
ムのコードを解析させる工程（例えば、図３に示すステ
ップＳ６）と、解析された前記バーンイン試験プログラ
ムのコードに基づいて前記仮想試験用パターン信号を生
成させる工程（例えば、図３に示すステップＳ７）と、
を更に含むことを特徴としている。
ーンイン試験プログラムのシミュレーション方法であっ
て、前記記憶手段に記憶されたバーンイン試験プログラ
ムのコードを解析させる工程（例えば、図３に示すステ
ップＳ６）と、解析された前記バーンイン試験プログラ
ムのコードに基づいて前記仮想試験用パターン信号を生
成させる工程（例えば、図３に示すステップＳ７）と、
を更に含むことを特徴としている。
【００１２】請求項６記載の発明は、請求項５記載の記
憶媒体であって、前記記憶手段に記憶されたバーンイン
試験プログラムのコードを解析させるためのプログラム
コードと、解析された前記バーンイン試験プログラムの
コードに基づいて前記仮想試験用パターン信号を生成さ
せるためのプログラムコードと、を更に含むプログラム
を格納したことを特徴としている。
憶媒体であって、前記記憶手段に記憶されたバーンイン
試験プログラムのコードを解析させるためのプログラム
コードと、解析された前記バーンイン試験プログラムの
コードに基づいて前記仮想試験用パターン信号を生成さ
せるためのプログラムコードと、を更に含むプログラム
を格納したことを特徴としている。
【００１３】請求項２、４及び６記載のいずれかの発明
によって、実際のバーンイン試験装置及び被試験ＩＣを
用いている場合と同様にバーンイン試験プログラムをシ
ミュレーションすることができ、当該バーンイン試験プ
ログラムの事前評価の信頼性を向上できる。
によって、実際のバーンイン試験装置及び被試験ＩＣを
用いている場合と同様にバーンイン試験プログラムをシ
ミュレーションすることができ、当該バーンイン試験プ
ログラムの事前評価の信頼性を向上できる。
【００１４】
【発明の実施の形態】以下、図１〜図３を参照して、本
発明の実施の形態について詳細に説明する。図１は、本
発明のバーンイン試験プログラムのシミュレーション装
置を適用したパーソナルコンピュータ（以下、「ＰＣ」
と呼ぶ。）１を備えるバーンイン試験システム１００の
一実施形態の全体構成と、各装置の内部構成とを示すブ
ロック図である。
発明の実施の形態について詳細に説明する。図１は、本
発明のバーンイン試験プログラムのシミュレーション装
置を適用したパーソナルコンピュータ（以下、「ＰＣ」
と呼ぶ。）１を備えるバーンイン試験システム１００の
一実施形態の全体構成と、各装置の内部構成とを示すブ
ロック図である。
【００１５】まず、バーンイン試験システム１００及び
各装置の構成について、図１を参照して説明する。図１
に示すバーンイン試験システム１００は、バーンイン試
験プログラムを作成するＰＣ２と、ＰＣ２により作成さ
れたバーンイン試験プログラムをシミュレーションする
ＰＣ１と、ＰＣ２により作成されたバーンイン試験プロ
グラムに従って実際のバーンイン試験を実行するバーン
イン試験装置３とにより構成される。
各装置の構成について、図１を参照して説明する。図１
に示すバーンイン試験システム１００は、バーンイン試
験プログラムを作成するＰＣ２と、ＰＣ２により作成さ
れたバーンイン試験プログラムをシミュレーションする
ＰＣ１と、ＰＣ２により作成されたバーンイン試験プロ
グラムに従って実際のバーンイン試験を実行するバーン
イン試験装置３とにより構成される。
【００１６】バーンイン試験プログラムを作成するＰＣ
２について説明する。ＰＣ２は、後述するバーンイン試
験装置３において実行されるバーンイン試験のためのバ
ーンイン試験プログラムを作成するパーソナルコンピュ
ータであり、パーソナルコンピュータが通常備えるＣＰ
Ｕ、入力部、ＲＡＭ、記憶部、伝送制御部、及び表示部
等を備えるが、その図示及び説明は省略する。
２について説明する。ＰＣ２は、後述するバーンイン試
験装置３において実行されるバーンイン試験のためのバ
ーンイン試験プログラムを作成するパーソナルコンピュ
ータであり、パーソナルコンピュータが通常備えるＣＰ
Ｕ、入力部、ＲＡＭ、記憶部、伝送制御部、及び表示部
等を備えるが、その図示及び説明は省略する。
【００１７】また、ＰＣ２は、エディタ２１及びソース
解析実行部２２により構成され、ソース解析実行部２２
は、構文解析部２２ａ及びインタプリタ２２ｂにより構
成される。
解析実行部２２により構成され、ソース解析実行部２２
は、構文解析部２２ａ及びインタプリタ２２ｂにより構
成される。
【００１８】エディタ２１は、当該ＰＣ２の外部から入
力されるソースプログラムに基づいて、ＰＣ１によりシ
ミュレーションされ、バーンイン試験装置３により実行
されるバーンイン試験プログラムを作成してソース解析
実行部２２に出力する。なお、エディタ２１は、ソース
コードを編集する編集プログラムとしてＰＣ１にインス
トール可能である。
力されるソースプログラムに基づいて、ＰＣ１によりシ
ミュレーションされ、バーンイン試験装置３により実行
されるバーンイン試験プログラムを作成してソース解析
実行部２２に出力する。なお、エディタ２１は、ソース
コードを編集する編集プログラムとしてＰＣ１にインス
トール可能である。
【００１９】ソース解析実行部２２は、前記エディタ２
１により作成されたバーンイン試験プログラム中のソー
スコードを解析して中間コードに変換する機能を有し、
構文解析部２２ａ及びインタプリタ２２ｂにより構成さ
れる。構文解析部２２ａは、前記エディタ２１から入力
されたバーンイン試験プログラム中のソースコードの構
文を解析し、その構文解析結果をインタプリタ２２ｂに
出力する。インタプリタ２２ｂは、構文解析部２２ａか
ら入力された構文解析結果を随時中間コードに変換す
る。
１により作成されたバーンイン試験プログラム中のソー
スコードを解析して中間コードに変換する機能を有し、
構文解析部２２ａ及びインタプリタ２２ｂにより構成さ
れる。構文解析部２２ａは、前記エディタ２１から入力
されたバーンイン試験プログラム中のソースコードの構
文を解析し、その構文解析結果をインタプリタ２２ｂに
出力する。インタプリタ２２ｂは、構文解析部２２ａか
ら入力された構文解析結果を随時中間コードに変換す
る。
【００２０】そして、ＰＣ２は、ソース解析実行部２２
により変換された中間コードを、当該ＰＣ２の伝送制御
部を介してＰＣ１及びバーンイン試験装置３へそれぞれ
出力する。
により変換された中間コードを、当該ＰＣ２の伝送制御
部を介してＰＣ１及びバーンイン試験装置３へそれぞれ
出力する。
【００２１】次に、ＰＣ２により作成されたバーンイン
試験プログラムをシミュレーションするＰＣ１について
説明する。ＰＣ１は、前記ＰＣ２により作成されたバー
ンイン試験プログラムをシミュレーションする本発明の
バーンイン試験プログラムのシミュレーション装置を適
用したパーソナルコンピュータであり、ＰＣ２と同様、
パーソナルコンピュータが通常備えるＣＰＵ、入力部、
ＲＡＭ、伝送制御部、表示部１２、及び記憶部１３等を
備えるが、表示部１２及び記憶部１３以外の図示及び説
明は省略する。
試験プログラムをシミュレーションするＰＣ１について
説明する。ＰＣ１は、前記ＰＣ２により作成されたバー
ンイン試験プログラムをシミュレーションする本発明の
バーンイン試験プログラムのシミュレーション装置を適
用したパーソナルコンピュータであり、ＰＣ２と同様、
パーソナルコンピュータが通常備えるＣＰＵ、入力部、
ＲＡＭ、伝送制御部、表示部１２、及び記憶部１３等を
備えるが、表示部１２及び記憶部１３以外の図示及び説
明は省略する。
【００２２】また、ＰＣ１は、後述するバーンイン試験
装置３の制御部３１に対応する仮想制御部１１を備え、
仮想制御部１１は、バーンイン試験装置３が制御部３１
内に備えるコード解析部３１ａ及び出力パターン生成部
３１ｂにそれぞれ対応するコード解析部１１ａ及び仮想
出力パターン生成部１１ｂを備える。
装置３の制御部３１に対応する仮想制御部１１を備え、
仮想制御部１１は、バーンイン試験装置３が制御部３１
内に備えるコード解析部３１ａ及び出力パターン生成部
３１ｂにそれぞれ対応するコード解析部１１ａ及び仮想
出力パターン生成部１１ｂを備える。
【００２３】記憶部１３は、ＰＣ２により変換されたバ
ーンイン試験プログラムの中間コード、バーンイン試験
プログラムのシミュレーション処理プログラム（図３参
照）、及びバーンイン試験プログラムのシミュレーショ
ンの際に試験対象とする仮想被試験ＩＣデータ等を記憶
する。また、記憶部１３は、仮想制御部１１により実行
されるバーンイン試験プログラムのシミュレーション処
理の処理結果を記憶する。
ーンイン試験プログラムの中間コード、バーンイン試験
プログラムのシミュレーション処理プログラム（図３参
照）、及びバーンイン試験プログラムのシミュレーショ
ンの際に試験対象とする仮想被試験ＩＣデータ等を記憶
する。また、記憶部１３は、仮想制御部１１により実行
されるバーンイン試験プログラムのシミュレーション処
理の処理結果を記憶する。
【００２４】仮想制御部１１は、後述するバーンイン試
験装置３の制御部３１の制御機能をシミュレーションす
る機能を有し、記憶部１３に記憶されたシミュレーショ
ン処理プログラムに基づいて後述するバーンイン試験プ
ログラムのシミュレーション処理（図３参照）を実行す
る機能を有する。また、仮想制御部１１は、コード解析
部１１ａ及び仮想出力パターン生成部１１ｂにより構成
される。コード解析部１１ａは、バーンイン試験装置３
が制御部３１内に備えるコード解析部３１ａに対応する
機能を有し、外部から入力されるソースプログラムに基
づいてＰＣ２から入力される中間コードを解析し、その
解析結果を仮想出力パターン生成部１１ｂに出力する。
仮想出力パターン生成部１１ｂは、バーンイン試験装置
３が制御部３１内に備える出力パターン生成部３１ｂに
対応する機能を有し、コード解析部１１ａにより解析さ
れたコード解析結果に基づいて仮想被試験ＩＣに対する
仮想試験用パターン信号を生成し、生成した仮想試験用
パターン信号を仮想被試験ＩＣに印加するバーンイン試
験のシミュレーション処理を実行する。更に、仮想制御
部１１は、バーンイン試験プログラムのシミュレーショ
ン処理の実行結果を記憶部１３に記憶すると共に、その
実行結果を表示部１２に表示する際には、仮想被試験Ｉ
Ｃイメージ１２ａを生成して表示する。この実行結果の
表示イメージ例については後述する（図２参照）。
験装置３の制御部３１の制御機能をシミュレーションす
る機能を有し、記憶部１３に記憶されたシミュレーショ
ン処理プログラムに基づいて後述するバーンイン試験プ
ログラムのシミュレーション処理（図３参照）を実行す
る機能を有する。また、仮想制御部１１は、コード解析
部１１ａ及び仮想出力パターン生成部１１ｂにより構成
される。コード解析部１１ａは、バーンイン試験装置３
が制御部３１内に備えるコード解析部３１ａに対応する
機能を有し、外部から入力されるソースプログラムに基
づいてＰＣ２から入力される中間コードを解析し、その
解析結果を仮想出力パターン生成部１１ｂに出力する。
仮想出力パターン生成部１１ｂは、バーンイン試験装置
３が制御部３１内に備える出力パターン生成部３１ｂに
対応する機能を有し、コード解析部１１ａにより解析さ
れたコード解析結果に基づいて仮想被試験ＩＣに対する
仮想試験用パターン信号を生成し、生成した仮想試験用
パターン信号を仮想被試験ＩＣに印加するバーンイン試
験のシミュレーション処理を実行する。更に、仮想制御
部１１は、バーンイン試験プログラムのシミュレーショ
ン処理の実行結果を記憶部１３に記憶すると共に、その
実行結果を表示部１２に表示する際には、仮想被試験Ｉ
Ｃイメージ１２ａを生成して表示する。この実行結果の
表示イメージ例については後述する（図２参照）。
【００２５】表示部１２は、ＣＲＴ（Cathode Ray Tub
e）等により構成され、仮想制御部１１により実行され
たバーンイン試験のシミュレーション実行結果を仮想制
御部１１から入力される仮想被試験ＩＣイメージ１２ａ
として表示する。
e）等により構成され、仮想制御部１１により実行され
たバーンイン試験のシミュレーション実行結果を仮想制
御部１１から入力される仮想被試験ＩＣイメージ１２ａ
として表示する。
【００２６】次に、ＰＣ２により作成されたバーンイン
試験プログラムに従って実際のバーンイン試験を実行す
るバーンイン試験装置３について説明する。バーンイン
試験装置３は、ＰＣ２により作成されたバーンイン試験
プログラムに従って実際の被試験ＩＣ３２ａに対するバ
ーンイン試験を実行するシステムであり、制御部３１及
び恒温槽部３２により構成される。
試験プログラムに従って実際のバーンイン試験を実行す
るバーンイン試験装置３について説明する。バーンイン
試験装置３は、ＰＣ２により作成されたバーンイン試験
プログラムに従って実際の被試験ＩＣ３２ａに対するバ
ーンイン試験を実行するシステムであり、制御部３１及
び恒温槽部３２により構成される。
【００２７】制御部３１は、恒温槽部３２内のバーンイ
ン試験温度を設定するとともに、被試験ＩＣ３２ａの仕
様に応じた試験用パターン信号を生成して被試験ＩＣ３
２ａに印加するバーンイン試験を実行する機能を有す
る。制御部３１は、コード解析部３１ａ及び出力パター
ン生成部３１ｂにより構成される。コード解析部３１ａ
は、ＰＣ２から入力される中間コードを解析し、その解
析結果を出力パターン生成部３１ｂに出力する。出力パ
ターン生成部３１ｂは、コード解析部３１ａにより解析
されたコード解析結果に基づいて恒温槽部３２内の被試
験ＩＣ３２ａの仕様に応じた試験用パターン信号を生成
し、生成した試験用パターン信号を被試験ＩＣ３２ａに
印加する。
ン試験温度を設定するとともに、被試験ＩＣ３２ａの仕
様に応じた試験用パターン信号を生成して被試験ＩＣ３
２ａに印加するバーンイン試験を実行する機能を有す
る。制御部３１は、コード解析部３１ａ及び出力パター
ン生成部３１ｂにより構成される。コード解析部３１ａ
は、ＰＣ２から入力される中間コードを解析し、その解
析結果を出力パターン生成部３１ｂに出力する。出力パ
ターン生成部３１ｂは、コード解析部３１ａにより解析
されたコード解析結果に基づいて恒温槽部３２内の被試
験ＩＣ３２ａの仕様に応じた試験用パターン信号を生成
し、生成した試験用パターン信号を被試験ＩＣ３２ａに
印加する。
【００２８】恒温槽部３２は、複数の被試験ＩＣ３２ａ
が実装されたバーンインボードを複数枚収納可能な恒温
槽であり、制御部３１から入力される試験パターン信号
を収納したバーンインボードに導入するための外部端子
部（図示省略）と、外部端子部から入力された試験パタ
ーン信号を複数のバーンインボードに分配し、複数のバ
ーンインボードを装着するための内部端子部（図示省
略）とを備える。
が実装されたバーンインボードを複数枚収納可能な恒温
槽であり、制御部３１から入力される試験パターン信号
を収納したバーンインボードに導入するための外部端子
部（図示省略）と、外部端子部から入力された試験パタ
ーン信号を複数のバーンインボードに分配し、複数のバ
ーンインボードを装着するための内部端子部（図示省
略）とを備える。
【００２９】被試験ＩＣ３２ａは、内部端子部を介して
恒温槽部３２に装着されたバーンインボードに実装され
ており、前記制御部３１内に備える出力パターン生成部
３１ｂにより生成され印加された試験用パターン信号に
基づいてバーンイン試験が実行される。
恒温槽部３２に装着されたバーンインボードに実装され
ており、前記制御部３１内に備える出力パターン生成部
３１ｂにより生成され印加された試験用パターン信号に
基づいてバーンイン試験が実行される。
【００３０】次に、ＰＣ１がバーンイン試験プログラム
のシミュレーションを実行するための当該ＰＣ１の表示
画面について、図２を参照して説明する。図２は、ＰＣ
１がバーンイン試験プログラムのシミュレーション処理
のプログラムを起動した時に、当該ＰＣ１の表示部１２
に表示されるメイン画面例である。
のシミュレーションを実行するための当該ＰＣ１の表示
画面について、図２を参照して説明する。図２は、ＰＣ
１がバーンイン試験プログラムのシミュレーション処理
のプログラムを起動した時に、当該ＰＣ１の表示部１２
に表示されるメイン画面例である。
【００３１】ＰＣ１がバーンイン試験プログラムのシミ
ュレーション処理のためのプログラムを起動すると、図
２に示すようなメイン画面が当該ＰＣ１の表示部１２に
表示される。図２に示すように、ＰＣ１のシミュレーシ
ョンプログラムの起動時におけるメイン画面は、仮想被
試験ＩＣ実行結果表示エリア１２ｂ、レジスタ状態表示
エリア１２ｃ、スキャンモードクリックボタン１２ｄ、
スキャン回数入力エリア１２e、Loadボタン１２ｆ、Sel
ectボタン１２ｇ、Breakボタン１２ｈ、Exitボタン１２
ｉ、GOボタン１２ｊ、Stepボタン１２ｋ、Step Count入
力エリア１２ｌ、Pauseボタン１２ｍ及びResetボタン１
２ｎ等を備えている。
ュレーション処理のためのプログラムを起動すると、図
２に示すようなメイン画面が当該ＰＣ１の表示部１２に
表示される。図２に示すように、ＰＣ１のシミュレーシ
ョンプログラムの起動時におけるメイン画面は、仮想被
試験ＩＣ実行結果表示エリア１２ｂ、レジスタ状態表示
エリア１２ｃ、スキャンモードクリックボタン１２ｄ、
スキャン回数入力エリア１２e、Loadボタン１２ｆ、Sel
ectボタン１２ｇ、Breakボタン１２ｈ、Exitボタン１２
ｉ、GOボタン１２ｊ、Stepボタン１２ｋ、Step Count入
力エリア１２ｌ、Pauseボタン１２ｍ及びResetボタン１
２ｎ等を備えている。
【００３２】仮想被試験ＩＣ実行結果表示エリア１２ｂ
は、バーンイン試験のシミュレーションの実行結果を仮
想被試験ＩＣイメージとして表示するテーブルである。
レジスタ状態表示エリア１２ｃは、バーンイン試験のシ
ミュレーションのための各データを保持するレジスタの
状態を表示するテーブルである。
は、バーンイン試験のシミュレーションの実行結果を仮
想被試験ＩＣイメージとして表示するテーブルである。
レジスタ状態表示エリア１２ｃは、バーンイン試験のシ
ミュレーションのための各データを保持するレジスタの
状態を表示するテーブルである。
【００３３】スキャンモードクリックボタン１２ｄは、
仮想被試験ＩＣを所定のブロックに仮想的に分割し、分
割されたブロック単位で順にバーンイン試験のシミュレ
ーションを実行するスキャンモードをＯＮにするための
クリックボタンである。スキャン回数入力エリア１２e
は、前記スキャンモードクリックボタンボタン１２ｄが
クリックされることによりスキャンモードがＯＮの場合
に、仮想被試験ＩＣに対してブロック単位で順にバーン
イン試験のシミュレーションを実行する回数を入力する
ための入力エリアである。
仮想被試験ＩＣを所定のブロックに仮想的に分割し、分
割されたブロック単位で順にバーンイン試験のシミュレ
ーションを実行するスキャンモードをＯＮにするための
クリックボタンである。スキャン回数入力エリア１２e
は、前記スキャンモードクリックボタンボタン１２ｄが
クリックされることによりスキャンモードがＯＮの場合
に、仮想被試験ＩＣに対してブロック単位で順にバーン
イン試験のシミュレーションを実行する回数を入力する
ための入力エリアである。
【００３４】Loadボタン１２ｆは、当該ＰＣ１によりシ
ミュレーションされるバーンイン試験プログラムを前記
ＰＣ２から読み込んで当該ＰＣ１の記憶部１３に格納す
るためのボタンである。Selectボタン１２ｇは、前記Ｐ
Ｃ２から読み込まれたバーンイン試験プログラムにおい
て当該ＰＣ１によりシミュレーションされる所定の試験
を選択するためのボタンである。Breakボタン１２ｈ
は、バーンイン試験プログラム上でブレイクポイントを
設定するためのボタンであり、レジスタ上でブレイクポ
イントを設定することも可能である。Exitボタン１２ｉ
は、Selectボタン１２ｇで選択されたバーンイン試験プ
ログラムにおける所定試験のシミュレーションを終了す
るためのボタンである。
ミュレーションされるバーンイン試験プログラムを前記
ＰＣ２から読み込んで当該ＰＣ１の記憶部１３に格納す
るためのボタンである。Selectボタン１２ｇは、前記Ｐ
Ｃ２から読み込まれたバーンイン試験プログラムにおい
て当該ＰＣ１によりシミュレーションされる所定の試験
を選択するためのボタンである。Breakボタン１２ｈ
は、バーンイン試験プログラム上でブレイクポイントを
設定するためのボタンであり、レジスタ上でブレイクポ
イントを設定することも可能である。Exitボタン１２ｉ
は、Selectボタン１２ｇで選択されたバーンイン試験プ
ログラムにおける所定試験のシミュレーションを終了す
るためのボタンである。
【００３５】Goボタン１２ｊは、Selectボタン１２ｇで
選択されたバーンイン試験プログラムにおける所定試験
のシミュレーションを実行するためのボタンである。St
epボタン１２ｋは、Step Count入力エリア１２ｌに入力
されたステップカウント数に応じて、仮想被試験ＩＣ若
しくは各ブロックにおける所定仮想被試験ＩＣをステッ
プしつつ、バーンイン試験のシミュレーション対象とな
る仮想被試験ＩＣに対して随時バーンイン試験のシミュ
レーションを実行するためのボタンである。Pauseボタ
ン１２ｍは、バーンイン試験プログラムにおける所定試
験のシミュレーションを一時停止するためのボタンであ
る。Resetボタン１２ｎは、仮想被試験ＩＣ実行結果表
示エリア１２ｂに表示されている、バーンイン試験のシ
ミュレーション実行結果である仮想被試験ＩＣイメージ
１２ａをリセットするためのボタンである。
選択されたバーンイン試験プログラムにおける所定試験
のシミュレーションを実行するためのボタンである。St
epボタン１２ｋは、Step Count入力エリア１２ｌに入力
されたステップカウント数に応じて、仮想被試験ＩＣ若
しくは各ブロックにおける所定仮想被試験ＩＣをステッ
プしつつ、バーンイン試験のシミュレーション対象とな
る仮想被試験ＩＣに対して随時バーンイン試験のシミュ
レーションを実行するためのボタンである。Pauseボタ
ン１２ｍは、バーンイン試験プログラムにおける所定試
験のシミュレーションを一時停止するためのボタンであ
る。Resetボタン１２ｎは、仮想被試験ＩＣ実行結果表
示エリア１２ｂに表示されている、バーンイン試験のシ
ミュレーション実行結果である仮想被試験ＩＣイメージ
１２ａをリセットするためのボタンである。
【００３６】次に、ＰＣ１によるバーンイン試験プログ
ラムのシミュレーション処理に関する各種動作につい
て、図３を参照して説明する。図３は、ＰＣ１のバーン
イン試験プログラムのシミュレーション処理に関する動
作を説明するフローチャートである。
ラムのシミュレーション処理に関する各種動作につい
て、図３を参照して説明する。図３は、ＰＣ１のバーン
イン試験プログラムのシミュレーション処理に関する動
作を説明するフローチャートである。
【００３７】ＰＣ１は、バーンイン試験プログラムのシ
ミュレーション処理のためのプログラムを起動すると、
図２に示すメイン画面を当該ＰＣ１の表示部１２に表示
し、表示された前記メイン画面上での各種指示及び各種
入力に応じて、図３に示す動作を開始する。
ミュレーション処理のためのプログラムを起動すると、
図２に示すメイン画面を当該ＰＣ１の表示部１２に表示
し、表示された前記メイン画面上での各種指示及び各種
入力に応じて、図３に示す動作を開始する。
【００３８】図３において、ＰＣ１は、Loadボタン１２
ｆがクリックされることにより、当該ＰＣ１のシミュレ
ーション対象であるバーンイン試験プログラムを前記Ｐ
Ｃ２から読み込むように指示されると（ステップＳ１；
ＹＥＳ）、そのバーンイン試験プログラムを中間コード
の状態で前記ＰＣ２から読み込む（ステップＳ２）。Ｐ
Ｃ１は、Selectボタン１２ｇにより、前記ＰＣ２から読
み込まれたバーンイン試験プログラムにおいてシミュレ
ーションされる所定の試験が選択されると（ステップＳ
３；ＹＥＳ）、その所定試験における初期条件、例え
ば、ブレイクポイント、スキャンモード及びスキャン回
数、及びStep Countの初期条件が入力される（ステップ
Ｓ４）。
ｆがクリックされることにより、当該ＰＣ１のシミュレ
ーション対象であるバーンイン試験プログラムを前記Ｐ
Ｃ２から読み込むように指示されると（ステップＳ１；
ＹＥＳ）、そのバーンイン試験プログラムを中間コード
の状態で前記ＰＣ２から読み込む（ステップＳ２）。Ｐ
Ｃ１は、Selectボタン１２ｇにより、前記ＰＣ２から読
み込まれたバーンイン試験プログラムにおいてシミュレ
ーションされる所定の試験が選択されると（ステップＳ
３；ＹＥＳ）、その所定試験における初期条件、例え
ば、ブレイクポイント、スキャンモード及びスキャン回
数、及びStep Countの初期条件が入力される（ステップ
Ｓ４）。
【００３９】ＰＣ１は、Goボタン１２ｊ或いはStepボタ
ン１２ｋがクリックされることにより、ステップＳ３に
おいて選択されたバーンイン試験プログラムにおける所
定試験のシミュレーション実行開始が指示されると（ス
テップＳ５；ＹＥＳ）、当該ＰＣ１のコード解析部１１
ａにより、バーンイン試験プログラムの中間コードのコ
ード解析を実行する（ステップＳ６）。ＰＣ１は、ステ
ップＳ６において前記コード解析部１１ａにより解析さ
れた解析結果に基づいて、当該ＰＣ１の仮想出力パター
ン生成部１１ｂにより、仮想試験用パターン信号を生成
する（ステップＳ７）。ＰＣ１は、ステップＳ７におい
て前記仮想出力パターン生成部１６ｂにより生成された
仮想試験用パターン信号に基づいて所定試験のシミュレ
ーションを実行し（ステップＳ８）、そのシミュレーシ
ョン実行結果を仮想被試験ＩＣイメージ１２ａとして仮
想被試験ＩＣ実行結果表示エリア１２ｂに随時表示する
（ステップＳ９）。
ン１２ｋがクリックされることにより、ステップＳ３に
おいて選択されたバーンイン試験プログラムにおける所
定試験のシミュレーション実行開始が指示されると（ス
テップＳ５；ＹＥＳ）、当該ＰＣ１のコード解析部１１
ａにより、バーンイン試験プログラムの中間コードのコ
ード解析を実行する（ステップＳ６）。ＰＣ１は、ステ
ップＳ６において前記コード解析部１１ａにより解析さ
れた解析結果に基づいて、当該ＰＣ１の仮想出力パター
ン生成部１１ｂにより、仮想試験用パターン信号を生成
する（ステップＳ７）。ＰＣ１は、ステップＳ７におい
て前記仮想出力パターン生成部１６ｂにより生成された
仮想試験用パターン信号に基づいて所定試験のシミュレ
ーションを実行し（ステップＳ８）、そのシミュレーシ
ョン実行結果を仮想被試験ＩＣイメージ１２ａとして仮
想被試験ＩＣ実行結果表示エリア１２ｂに随時表示する
（ステップＳ９）。
【００４０】ＰＣ１は、前記バーンイン試験プログラム
の中間コードにおける全コードのコード解析を実行した
か否かを判定し（ステップＳ１０）、全コードの解析が
終了していないと判別すると（ステップＳ１０；Ｎ
Ｏ）、ステップＳ６へ戻って再度処理を開始し、全コー
ドの解析が終了していると判別すると（ステップＳ１
０；ＹＥＳ）、ステップＳ１１へ移行する。
の中間コードにおける全コードのコード解析を実行した
か否かを判定し（ステップＳ１０）、全コードの解析が
終了していないと判別すると（ステップＳ１０；Ｎ
Ｏ）、ステップＳ６へ戻って再度処理を開始し、全コー
ドの解析が終了していると判別すると（ステップＳ１
０；ＹＥＳ）、ステップＳ１１へ移行する。
【００４１】ＰＣ１は、ステップＳ４において初期条件
としてスキャンモードがＯＮに設定されたか否かを判定
し（ステップＳ１１）、スキャンモードがＯＮに設定さ
れていないと判別すると（ステップ１１；ＮＯ）、その
まま本シミュレーション処理を終了し、一方、スキャン
モードがＯＮに設定されていると判別すると（ステップ
Ｓ１１；ＹＥＳ）、ステップＳ１２へ移行する。
としてスキャンモードがＯＮに設定されたか否かを判定
し（ステップＳ１１）、スキャンモードがＯＮに設定さ
れていないと判別すると（ステップ１１；ＮＯ）、その
まま本シミュレーション処理を終了し、一方、スキャン
モードがＯＮに設定されていると判別すると（ステップ
Ｓ１１；ＹＥＳ）、ステップＳ１２へ移行する。
【００４２】ＰＣ１は、仮想被試験ＩＣの全ブロックに
関する前記所定試験のシミュレーションが終了したか否
かを判定し（ステップＳ１２）、全ブロックに関する前
記所定の試験が終了していない判別すると（ステップＳ
１２；ＮＯ）、ステップＳ６へ戻って再度処理を開始
し、全ブロックに関する前記所定の試験が終了したと判
別すると（ステップＳ１２；ＹＥＳ）、本シミュレーシ
ョン処理を終了する。図３におけるＰＣ１のシミュレー
ション処理において、メイン画面上でBreakボタン１２
ｈ、Exitボタン１２ｉ、Pauseボタン１２ｍ、及びReset
ボタン１２ｎがそれぞれクリックされた場合の各種動作
について説明を省略しているが、前記各ボタンがクリッ
クされた場合の各種動作はメイン画面の説明において上
述した通りである。
関する前記所定試験のシミュレーションが終了したか否
かを判定し（ステップＳ１２）、全ブロックに関する前
記所定の試験が終了していない判別すると（ステップＳ
１２；ＮＯ）、ステップＳ６へ戻って再度処理を開始
し、全ブロックに関する前記所定の試験が終了したと判
別すると（ステップＳ１２；ＹＥＳ）、本シミュレーシ
ョン処理を終了する。図３におけるＰＣ１のシミュレー
ション処理において、メイン画面上でBreakボタン１２
ｈ、Exitボタン１２ｉ、Pauseボタン１２ｍ、及びReset
ボタン１２ｎがそれぞれクリックされた場合の各種動作
について説明を省略しているが、前記各ボタンがクリッ
クされた場合の各種動作はメイン画面の説明において上
述した通りである。
【００４３】以上のように、本発明のバーンイン試験プ
ログラムのシミュレーション装置を適用したＰＣ１は、
バーンイン試験プログラム及び仮想被試験ＩＣデータを
記憶部１３に記憶し、前記記憶部１３に記憶されたバー
ンイン試験プログラムに基づいて前記記憶部１３に記憶
された仮想被試験ＩＣデータに仮想試験用パターン信号
を印加するバーンイン試験のシミュレーションを仮想制
御部１１により実行し、前記仮想制御部１１により実行
されたバーンイン試験のシミュレーション実行結果を仮
想被試験ＩＣイメージ１２ａとして表示部１２に表示す
る。
ログラムのシミュレーション装置を適用したＰＣ１は、
バーンイン試験プログラム及び仮想被試験ＩＣデータを
記憶部１３に記憶し、前記記憶部１３に記憶されたバー
ンイン試験プログラムに基づいて前記記憶部１３に記憶
された仮想被試験ＩＣデータに仮想試験用パターン信号
を印加するバーンイン試験のシミュレーションを仮想制
御部１１により実行し、前記仮想制御部１１により実行
されたバーンイン試験のシミュレーション実行結果を仮
想被試験ＩＣイメージ１２ａとして表示部１２に表示す
る。
【００４４】したがって、バーンイン試験プログラムの
シミュレーションを実行する際に実際のバーンイン試験
装置の動作を必要としないので、いずれのバーンイン試
験装置を占有することなくバーンイン試験プログラムを
事前に評価できる。その結果、バーンイン試験装置の稼
働率の低下を防止できるとともに、バーンイン試験プロ
グラムの事前評価を容易に実行できる。更に、実際のバ
ーンイン試験装置及び被試験ＩＣを使用しないので、温
度設定に関する処理を省略でき、バーンイン試験プログ
ラムの事前評価時間も短縮できる。
シミュレーションを実行する際に実際のバーンイン試験
装置の動作を必要としないので、いずれのバーンイン試
験装置を占有することなくバーンイン試験プログラムを
事前に評価できる。その結果、バーンイン試験装置の稼
働率の低下を防止できるとともに、バーンイン試験プロ
グラムの事前評価を容易に実行できる。更に、実際のバ
ーンイン試験装置及び被試験ＩＣを使用しないので、温
度設定に関する処理を省略でき、バーンイン試験プログ
ラムの事前評価時間も短縮できる。
【００４５】なお、本発明は、上記実施の形態の内容に
限られるものではなく、本発明の趣旨を逸脱しない範囲
で適宜変更可能である。例えば、本発明の実施の形態に
おけるＰＣ１において、バーンイン試験プログラムのシ
ミュレーション処理のためのプログラム起動時のメイン
画面は、図２に示されるメイン画面に限定される必要は
なく、適宜変更可能である。
限られるものではなく、本発明の趣旨を逸脱しない範囲
で適宜変更可能である。例えば、本発明の実施の形態に
おけるＰＣ１において、バーンイン試験プログラムのシ
ミュレーション処理のためのプログラム起動時のメイン
画面は、図２に示されるメイン画面に限定される必要は
なく、適宜変更可能である。
【００４６】
【発明の効果】請求項１、３及び５記載のいずれかの発
明によれば、バーンイン試験プログラムのシミュレーシ
ョンを実行する際に実際のバーンイン試験装置の動作を
必要としないので、いずれのバーンイン試験装置を占有
することなくバーンイン試験プログラムを事前に評価で
きる。その結果、バーンイン試験装置の稼働率の低下を
防止できるとともに、バーンイン試験プログラムの事前
評価を容易に実行できる。更に、実際のバーンイン試験
装置及び被試験ＩＣを使用しないので、温度設定に関す
る処理を省略でき、バーンイン試験プログラムの事前評
価時間も短縮できる。
明によれば、バーンイン試験プログラムのシミュレーシ
ョンを実行する際に実際のバーンイン試験装置の動作を
必要としないので、いずれのバーンイン試験装置を占有
することなくバーンイン試験プログラムを事前に評価で
きる。その結果、バーンイン試験装置の稼働率の低下を
防止できるとともに、バーンイン試験プログラムの事前
評価を容易に実行できる。更に、実際のバーンイン試験
装置及び被試験ＩＣを使用しないので、温度設定に関す
る処理を省略でき、バーンイン試験プログラムの事前評
価時間も短縮できる。
【００４７】請求項２、４及び６記載のいずれかの発明
によれば、実際のバーンイン試験装置及び被試験ＩＣを
用いている場合と同様にバーンイン試験プログラムをシ
ミュレーションすることができ、当該バーンイン試験プ
ログラムの事前評価の信頼性を向上できる。
によれば、実際のバーンイン試験装置及び被試験ＩＣを
用いている場合と同様にバーンイン試験プログラムをシ
ミュレーションすることができ、当該バーンイン試験プ
ログラムの事前評価の信頼性を向上できる。
【図面の簡単な説明】
【図１】本発明のバーンイン試験プログラムのシミュレ
ーション装置を適用したＰＣ１を備えるバーンイン試験
システム１００の一実施形態の全体構成と、各装置の内
部構成とを示すブロック図である。
ーション装置を適用したＰＣ１を備えるバーンイン試験
システム１００の一実施形態の全体構成と、各装置の内
部構成とを示すブロック図である。
【図２】ＰＣ１がバーンイン試験プログラムのシミュレ
ーション処理のプログラムを起動した時に、当該ＰＣ１
の表示部１２に表示されるメイン画面例である。
ーション処理のプログラムを起動した時に、当該ＰＣ１
の表示部１２に表示されるメイン画面例である。
【図３】ＰＣ１のバーンイン試験プログラムのシミュレ
ーション処理に関する動作を説明するフローチャートで
ある。
ーション処理に関する動作を説明するフローチャートで
ある。
１００ バーンイン試験システム １ ＰＣ（バーンイン試験プログラムのシミュレ
ーション装置） １１ 仮想制御部 １１ａ コード解析部 １１ｂ 仮想出力パターン生成部 １２ 表示部 １２ａ 仮想被試験ＩＣイメージ １２ｂ 仮想被試験ＩＣ実行結果表示エリア １２ｃ レジスタ状態表示エリア １２ｄ スキャンモードクリックボタン １２ｅ スキャン回数入力エリア １２ｆ Loadボタン １２ｇ Selectボタン １２ｈ Breakボタン １２ｉ Exitボタン １２ｊ Goボタン １２ｋ Stepボタン １２ｌ Step Count入力エリア １２ｍ Pauseボタン １２ｎ Resetボタン １３ 記憶部 ２ ＰＣ（バーンイン試験プログラム作成装置） ２１ エディタ ２２ ソース解析実行部 ２２ａ 構文解析部 ２２ｂ インタプリタ ３ バーンイン試験装置 ３１ 制御部 ３１ａ コード解析部 ３１ｂ 出力パターン生成部 ３２ 恒温槽部 ３２ａ 被試験ＩＣ
ーション装置） １１ 仮想制御部 １１ａ コード解析部 １１ｂ 仮想出力パターン生成部 １２ 表示部 １２ａ 仮想被試験ＩＣイメージ １２ｂ 仮想被試験ＩＣ実行結果表示エリア １２ｃ レジスタ状態表示エリア １２ｄ スキャンモードクリックボタン １２ｅ スキャン回数入力エリア １２ｆ Loadボタン １２ｇ Selectボタン １２ｈ Breakボタン １２ｉ Exitボタン １２ｊ Goボタン １２ｋ Stepボタン １２ｌ Step Count入力エリア １２ｍ Pauseボタン １２ｎ Resetボタン １３ 記憶部 ２ ＰＣ（バーンイン試験プログラム作成装置） ２１ エディタ ２２ ソース解析実行部 ２２ａ 構文解析部 ２２ｂ インタプリタ ３ バーンイン試験装置 ３１ 制御部 ３１ａ コード解析部 ３１ｂ 出力パターン生成部 ３２ 恒温槽部 ３２ａ 被試験ＩＣ
Claims (6)
- 【請求項１】ＩＣのバーンイン試験を実行するためのバ
ーンイン試験プログラムをシミュレーションするバーン
イン試験プログラムのシミュレーション装置において、 バーンイン試験プログラム及び仮想被試験ＩＣを記憶す
る記憶手段と、 前記記憶手段に記憶されたバーンイン試験プログラムに
基づいて前記記憶手段に記憶された仮想被試験ＩＣに仮
想試験用パターン信号を印加するバーンイン試験のシミ
ュレーションを実行するシミュレーション実行手段と、 前記シミュレーション実行手段により実行されたバーン
イン試験のシミュレーション実行結果を表示する表示手
段と、 を備えることを特徴とするバーンイン試験プログラムの
シミュレーション装置。 - 【請求項２】前記シミュレーション実行手段は、 前記記憶手段に記憶されたバーンイン試験プログラムの
コードを解析するコード解析手段と、 前記コード解析手段により解析されたバーンイン試験プ
ログラムのコードに基づいて前記仮想試験用パターン信
号を生成するパターン生成手段と、を備えることを特徴
とする請求項１記載のバーンイン試験プログラムのシミ
ュレーション装置。 - 【請求項３】ＩＣのバーンイン試験を実行するためのバ
ーンイン試験プログラムをシミュレーションするバーン
イン試験プログラムのシミュレーション方法において、 バーンイン試験プログラム及び仮想被試験ＩＣを記憶手
段に記憶させる工程と、 前記記憶手段に記憶されたバーンイン試験プログラムに
基づいて前記記憶手段に記憶された仮想被試験ＩＣに仮
想試験用パターン信号を印加するバーンイン試験のシミ
ュレーションを実行させる工程と、 実行された前記バーンイン試験のシミュレーション実行
結果を表示させる工程と、 を含むことを特徴とするバーンイン試験プログラムのシ
ミュレーション方法。 - 【請求項４】前記記憶手段に記憶されたバーンイン試験
プログラムのコードを解析させる工程と、 解析された前記バーンイン試験プログラムのコードに基
づいて前記仮想試験用パターン信号を生成させる工程
と、 を更に含むことを特徴とする請求項３記載のバーンイン
試験プログラムのシミュレーション方法。 - 【請求項５】ＩＣのバーンイン試験を実行するためのバ
ーンイン試験プログラムをシミュレーションするための
コンピュータが実行可能なプログラムを記憶した記憶媒
体であって、 バーンイン試験プログラム及び仮想被試験ＩＣを記憶手
段に記憶させるためのプログラムコードと、 前記記憶手段に記憶されたバーンイン試験プログラムに
基づいて前記記憶手段に記憶された仮想被試験ＩＣに仮
想試験用パターン信号を印加するバーンイン試験のシミ
ュレーションを実行させるためのプログラムコードと、 実行された前記バーンイン試験のシミュレーション実行
結果を表示させるためのプログラムコードと、 を含むプログラムを格納したことを特徴とする記憶媒
体。 - 【請求項６】前記記憶手段に記憶されたバーンイン試験
プログラムのコードを解析させるためのプログラムコー
ドと、 解析された前記バーンイン試験プログラムのコードに基
づいて前記仮想試験用パターン信号を生成させるための
プログラムコードと、 を更に含むプログラムを格納したことを特徴とする請求
項５記載の記憶媒体。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000328991A JP2002131373A (ja) | 2000-10-27 | 2000-10-27 | バーンイン試験プログラムのシミュレーション装置及び方法と記憶媒体 |
| KR1020010066327A KR20020033079A (ko) | 2000-10-27 | 2001-10-26 | 번인 시험 프로그램의 시뮬레이션 장치 및 방법과 기억매체 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000328991A JP2002131373A (ja) | 2000-10-27 | 2000-10-27 | バーンイン試験プログラムのシミュレーション装置及び方法と記憶媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002131373A true JP2002131373A (ja) | 2002-05-09 |
Family
ID=18805754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000328991A Pending JP2002131373A (ja) | 2000-10-27 | 2000-10-27 | バーンイン試験プログラムのシミュレーション装置及び方法と記憶媒体 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2002131373A (ja) |
| KR (1) | KR20020033079A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010151592A (ja) * | 2008-12-25 | 2010-07-08 | Yokogawa Electric Corp | 電圧電流特性模擬装置 |
| JP2013113665A (ja) * | 2011-11-28 | 2013-06-10 | Advantest Corp | 試験パターン生成装置、試験プログラム生成装置、生成方法、プログラム、および試験装置 |
-
2000
- 2000-10-27 JP JP2000328991A patent/JP2002131373A/ja active Pending
-
2001
- 2001-10-26 KR KR1020010066327A patent/KR20020033079A/ko not_active Application Discontinuation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010151592A (ja) * | 2008-12-25 | 2010-07-08 | Yokogawa Electric Corp | 電圧電流特性模擬装置 |
| JP2013113665A (ja) * | 2011-11-28 | 2013-06-10 | Advantest Corp | 試験パターン生成装置、試験プログラム生成装置、生成方法、プログラム、および試験装置 |
| US8904247B2 (en) | 2011-11-28 | 2014-12-02 | Advantest Corporation | Test pattern generation apparatus, test program generation apparatus, generation method, program, and test apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020033079A (ko) | 2002-05-04 |
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