JPS63103985A - 集積回路素子検査装置 - Google Patents
集積回路素子検査装置Info
- Publication number
- JPS63103985A JPS63103985A JP61250137A JP25013786A JPS63103985A JP S63103985 A JPS63103985 A JP S63103985A JP 61250137 A JP61250137 A JP 61250137A JP 25013786 A JP25013786 A JP 25013786A JP S63103985 A JPS63103985 A JP S63103985A
- Authority
- JP
- Japan
- Prior art keywords
- normal
- output
- input data
- input
- circuit element
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 claims description 21
- 238000007689 inspection Methods 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000004088 simulation Methods 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は集積回路素子（以下ＩＣと略記する〕の検査
に関するものである。
に関するものである。
第２図は従来のこのｔｌｉ Ｉ Ｃ検査装置を示すブロ
ック図で、図において（１）は入力データ生成装置、（
２）はＩＣソケット、（３）は出力データ比較装置、（
４）は被試験素子、（６）は期待値生成装置である。
ック図で、図において（１）は入力データ生成装置、（
２）はＩＣソケット、（３）は出力データ比較装置、（
４）は被試験素子、（６）は期待値生成装置である。
被試験素子（４）の回路構成に従って、被試験素子（４
）を試験するために入力すべき各入力データ（一般には
複数種類の入力データを必要とする）の谷ビットパタン
か定められる。入力データ生成装置（１）はこれら各ビ
ットパタンを順次生成するか、又はあらかじめ生成して
ＲＯＭ等に記憶しているビットパタンを１＠次読出して
出力するｆ５Ｍ’？を持っている。
）を試験するために入力すべき各入力データ（一般には
複数種類の入力データを必要とする）の谷ビットパタン
か定められる。入力データ生成装置（１）はこれら各ビ
ットパタンを順次生成するか、又はあらかじめ生成して
ＲＯＭ等に記憶しているビットパタンを１＠次読出して
出力するｆ５Ｍ’？を持っている。
期待値生成装置（６）は、被試験素子（４１の回路構成
に従って、当該被試験素子（４）が正常な動作をする場
合、その人力ビットパタンに対応して出力する出力ビツ
トパタンをシミュレーションにより生成して出力し、又
はあらかじめこのようなシミュレーションによって生成
した入力ビットパタンと出力ビツトバタンとの対応なＲ
Ｌ）Ｍに記憶しておいて入力データ生成装置（１）から
の入力ビットパタンによって読出された出力ビツトパタ
ンを出力する。
に従って、当該被試験素子（４）が正常な動作をする場
合、その人力ビットパタンに対応して出力する出力ビツ
トパタンをシミュレーションにより生成して出力し、又
はあらかじめこのようなシミュレーションによって生成
した入力ビットパタンと出力ビツトバタンとの対応なＲ
Ｌ）Ｍに記憶しておいて入力データ生成装置（１）から
の入力ビットパタンによって読出された出力ビツトパタ
ンを出力する。
入力データ生成装置（１）から順次各種の入力ビットパ
タンが発生されてＩＣソケット（２）の入力信号端子と
期待値生成装置（６）の入力信号端子に並列に供給され
、被試験素子（４）の出力のビットパタンと期待値生成
装置（６）のビットパタンとを出力データ比較装置ｆ
＋３１で比較し、両ビットパタンか、すべての入力デー
タに対して一致しておれば被試験素子（４）は、正常で
あると判定する。
タンが発生されてＩＣソケット（２）の入力信号端子と
期待値生成装置（６）の入力信号端子に並列に供給され
、被試験素子（４）の出力のビットパタンと期待値生成
装置（６）のビットパタンとを出力データ比較装置ｆ
＋３１で比較し、両ビットパタンか、すべての入力デー
タに対して一致しておれば被試験素子（４）は、正常で
あると判定する。
従来の装置は以上のように構成されているので、期待値
生成装置（６）により被試験素子（４）の動作をシミュ
レートして期待値を生成するには比較的大形の計算機を
必要とし、又は比較的大形の計算機により入力データに
対応する期待値を記憶するＲＯＭのデータを決定しなけ
ればならぬという所に問題点があり、かつ期待値生成袋
ｆｉＦ６１がシミュレーションにより期待値を生成する
にはある程度の時間を必要とし、その為、検査のために
必要な時間が長くなるという問題点があった。
生成装置（６）により被試験素子（４）の動作をシミュ
レートして期待値を生成するには比較的大形の計算機を
必要とし、又は比較的大形の計算機により入力データに
対応する期待値を記憶するＲＯＭのデータを決定しなけ
ればならぬという所に問題点があり、かつ期待値生成袋
ｆｉＦ６１がシミュレーションにより期待値を生成する
にはある程度の時間を必要とし、その為、検査のために
必要な時間が長くなるという問題点があった。
この発明は上記のような問題点を解決するためになされ
たもので、大形な計算機を必要とせず、かつ検査所要時
間を短縮することができるＩＣ検査装置を得ることを目
的としている。
たもので、大形な計算機を必要とせず、かつ検査所要時
間を短縮することができるＩＣ検査装置を得ることを目
的としている。
この発明では被試験素子と同一の種類のＩＣで、かつそ
の動作が正常であることが確認されているＩＣ素子を正
常素子とし、被試験素子と正常素子とに並列に同一の入
力データを入力し、画素子からの出力データのビットパ
タンを比較した。
の動作が正常であることが確認されているＩＣ素子を正
常素子とし、被試験素子と正常素子とに並列に同一の入
力データを入力し、画素子からの出力データのビットパ
タンを比較した。
この発明の装置では何等かの方法により正常素子を入手
することができれば、検査の所要時間を短縮することが
できる。
することができれば、検査の所要時間を短縮することが
できる。
以下この発明の実施例を図面について説明する。
第１図はこの発明の一実施例を示すブロック図で、図に
おいて第３図と同一符号は同−又は相当部分を示し、（
５）は被試験素子と閤一種類のＩＣ素子で、その動作の
正常性が確認されている正常パ子、（２１）は正常素子
（５）が装着されているＩＣソケットである。
おいて第３図と同一符号は同−又は相当部分を示し、（
５）は被試験素子と閤一種類のＩＣ素子で、その動作の
正常性が確認されている正常パ子、（２１）は正常素子
（５）が装着されているＩＣソケットである。
また、第３図は第１図の装置の動作を示すフローチャー
トで、（３１）〜（３７）は各ステップである。第２図
の装置と第１図の装置とでは期待値生成装置（６）が正
常素子（５）に置き換えられているだけで、その動作は
同様であり、第３図のフローチャートは４２図について
丁でに説明した動作を表していると見ることもできるの
で詳細な説明は省略する。たゾ、第１図の装置では被試
験素子（４）からの出力データの整定と、正常素子（５
）からの出力データの整定とは、はぼ同一時点で完了す
るので、ステップ（３３）とステップ（３４）とを同一
時点で同時に実行されるステップとして、検査のために
必安な時間を短縮することができる。
トで、（３１）〜（３７）は各ステップである。第２図
の装置と第１図の装置とでは期待値生成装置（６）が正
常素子（５）に置き換えられているだけで、その動作は
同様であり、第３図のフローチャートは４２図について
丁でに説明した動作を表していると見ることもできるの
で詳細な説明は省略する。たゾ、第１図の装置では被試
験素子（４）からの出力データの整定と、正常素子（５
）からの出力データの整定とは、はぼ同一時点で完了す
るので、ステップ（３３）とステップ（３４）とを同一
時点で同時に実行されるステップとして、検査のために
必安な時間を短縮することができる。
なお、 ＩＣソケット（２１〕を省略し、正常素子（
５）を入力データ生成袋［１１１の出力に直接接続して
もよい。また、さきに説明したように、入カデータ生成
裟ｆｉ ｆｉ＋がプログラム制御等によって順次入力デ
ータを生成する場合、又はあらかじめ生成して記憶して
おいた入力データを順次読出して出力する場合のいずれ
に対してもこの発明を適用することができる。
５）を入力データ生成袋［１１１の出力に直接接続して
もよい。また、さきに説明したように、入カデータ生成
裟ｆｉ ｆｉ＋がプログラム制御等によって順次入力デ
ータを生成する場合、又はあらかじめ生成して記憶して
おいた入力データを順次読出して出力する場合のいずれ
に対してもこの発明を適用することができる。
以上のようにこの発明によれば、期待値を生成するため
に正常素子を用いたので、装置を安価に構成することが
でき、検査に袈する時間を短縮することができる。
に正常素子を用いたので、装置を安価に構成することが
でき、検査に袈する時間を短縮することができる。
第１図はこの発明の一実施例を示すブロック図、第２図
は従来の装置を示すブロック図、第３図は第１図のｉｔ
霞の動作を示すフローチャート。 （１）は入力データ生成装置、（２）と（２１）とはそ
れぞれＩＣソケット、（３）は出力データ比戟裟［、＋
４１は被試験素子、（５）は正常素子。 尚、各図中同一符号は同−又は相当部分を示す。
は従来の装置を示すブロック図、第３図は第１図のｉｔ
霞の動作を示すフローチャート。 （１）は入力データ生成装置、（２）と（２１）とはそ
れぞれＩＣソケット、（３）は出力データ比戟裟［、＋
４１は被試験素子、（５）は正常素子。 尚、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 集積回路素子を試験するために当該回路素子に入力す
べき入力データを出力する入力データ生成装置と、この
入力データ生成装置の出力を試験対象の回路素子（以下
被試験素子という）に入力すると同時に上記被試験素子
と同一の種類の集積回路素子でその動作が正常であるこ
とが確認されている回路素子（以下正常素子という）に
も並列に入力する手段と、上記被試験素子からの出力の
ビットパタンと上記正常素子からの出力のビットパタン
とを比較する出力データ比較装置とを備えた集積回路素
子検査装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250137A JPS63103985A (ja) | 1986-10-21 | 1986-10-21 | 集積回路素子検査装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61250137A JPS63103985A (ja) | 1986-10-21 | 1986-10-21 | 集積回路素子検査装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63103985A true JPS63103985A (ja) | 1988-05-09 |
Family
ID=17203374
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61250137A Pending JPS63103985A (ja) | 1986-10-21 | 1986-10-21 | 集積回路素子検査装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63103985A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010115728A (ja) * | 2008-11-11 | 2010-05-27 | Denso Corp | 部品チャック装置 |
-
1986
- 1986-10-21 JP JP61250137A patent/JPS63103985A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010115728A (ja) * | 2008-11-11 | 2010-05-27 | Denso Corp | 部品チャック装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0743413B2 (ja) | 半導体試験装置 | |
| KR20000017333A (ko) | 반도체 집적 회로 설계 및 검증 시스템 | |
| US6615379B1 (en) | Method and apparatus for testing a logic device | |
| US6249891B1 (en) | High speed test pattern evaluation apparatus | |
| US5053981A (en) | Method of measuring electrical characteristics of electronic circuit | |
| JPS63103985A (ja) | 集積回路素子検査装置 | |
| JPS61155874A (ja) | 大規模集積回路の故障検出方法およびそのための装置 | |
| JP2962239B2 (ja) | 半導体集積回路検査装置およびその検査方法 | |
| US6850860B2 (en) | Semiconductor device testing apparatus and test method therefor | |
| JP2933028B2 (ja) | 半導体集積回路検査装置 | |
| JPH07319950A (ja) | テストシステム | |
| JPH10104313A (ja) | 半導体集積回路 | |
| JPH0540151A (ja) | スキヤン経路故障診断法 | |
| JP2570885B2 (ja) | 半導体集積回路装置の試験装置 | |
| JPS5923266A (ja) | Ｉｃ試験装置 | |
| JPH0247574A (ja) | 半導体集積回路装置及びその動作テスト方法 | |
| JPH02140678A (ja) | 集積回路のテスト方法 | |
| JPS59225368A (ja) | 論理回路試験装置 | |
| JPH02251777A (ja) | バーンインテスト装置 | |
| JPH05341011A (ja) | テスト生成方法 | |
| JPH04355383A (ja) | 半導体集積回路 | |
| JP2002071744A (ja) | バーンイン試験装置、試験方法及び記憶媒体 | |
| JPH05143665A (ja) | 定型回路の検証データ自動生成システム | |
| JPS62293736A (ja) | 試験回路つき集積回路 | |
| JPH08114649A (ja) | 半導体集積回路装置のテスト装置および方法 |