JPH02140678A - 集積回路のテスト方法 - Google Patents
集積回路のテスト方法Info
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- JPH02140678A JPH02140678A JP63293533A JP29353388A JPH02140678A JP H02140678 A JPH02140678 A JP H02140678A JP 63293533 A JP63293533 A JP 63293533A JP 29353388 A JP29353388 A JP 29353388A JP H02140678 A JPH02140678 A JP H02140678A
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- Japan
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- test
- memory
- circuit
- section
- test pattern
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- 238000012360 testing method Methods 0.000 title claims abstract description 73
- 238000000034 method Methods 0.000 claims abstract description 13
- 238000004088 simulation Methods 0.000 abstract description 10
- 238000003745 diagnosis Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 2
- 238000010998 test method Methods 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路のテスト方法に関し、特に、論理回路
とメモリ回路が混在する集積回路（以下「論理混在メモ
リ集積回路」という）のテスト方法に関するものである
。
とメモリ回路が混在する集積回路（以下「論理混在メモ
リ集積回路」という）のテスト方法に関するものである
。
従来、この種の論理混在メモリ集積回路のテストとして
は、メモリ部を含む回路全体のシミュレーションを行な
って作成したテストパターンを用いてテストしていた。
は、メモリ部を含む回路全体のシミュレーションを行な
って作成したテストパターンを用いてテストしていた。
また、メモリ部のテストを論理部とは独立にテストでき
る回路の場合には、メモリ部のみメモリ専用テスタを用
いてテストしていた。
る回路の場合には、メモリ部のみメモリ専用テスタを用
いてテストしていた。
上述した従来のテスト方法では、回路全体のシミュレー
ションを行なって作成したテストパターンを用いる場合
、故障によりテスタでエラーとなった時、それがメモリ
部の故障なのか論理部の故障なのかの切り分けができな
いため、不良解析が非常に困難になるという欠点があっ
た。
ションを行なって作成したテストパターンを用いる場合
、故障によりテスタでエラーとなった時、それがメモリ
部の故障なのか論理部の故障なのかの切り分けができな
いため、不良解析が非常に困難になるという欠点があっ
た。
また、メモリ部をメモリ専用テスタでテストする場合、
回路全体でエラーが検出され、かつメモリ部が正常であ
れば、間接的にメモリに関係のない論理部の故障である
と診断できるが、メモリの制御回路等のメモリ回りの論
理部に故障がある場合、メモリ部の故障と切り分けがで
きないという問題があった。
回路全体でエラーが検出され、かつメモリ部が正常であ
れば、間接的にメモリに関係のない論理部の故障である
と診断できるが、メモリの制御回路等のメモリ回りの論
理部に故障がある場合、メモリ部の故障と切り分けがで
きないという問題があった。
さらに、冗長ビットを有する再構成可能なメモリ回路の
場合、メモリ部に故障があっても再構成して正常なメモ
リとして使用することができるが、このとき、メモリ以
外の論理部が正常であるかどうかの確認がメモリを再構
成して再度テストするまで分からないため、再構成が無
駄に終わり、余分な費用・工数がかかるという欠点があ
った。
場合、メモリ部に故障があっても再構成して正常なメモ
リとして使用することができるが、このとき、メモリ以
外の論理部が正常であるかどうかの確認がメモリを再構
成して再度テストするまで分からないため、再構成が無
駄に終わり、余分な費用・工数がかかるという欠点があ
った。
このような課題を解決するために本発明は、論理回路と
メモリ回路が混在する集積回路のテスト方法において、
メモリの出力を常に不定値としてシミュレーションを行
なって作成したテストパターンを用いて論理部のテスト
を行ない、メモリ部テストパターン発生部により発生し
たメモリテストパターンを用いてメモリ部のみをテスト
し、メモリの出力をメモリ動作の通りにシミュレーショ
ンを行なって作成したテストパターンを用いて集積回路
全体のテストを行なうようにしたものである。
メモリ回路が混在する集積回路のテスト方法において、
メモリの出力を常に不定値としてシミュレーションを行
なって作成したテストパターンを用いて論理部のテスト
を行ない、メモリ部テストパターン発生部により発生し
たメモリテストパターンを用いてメモリ部のみをテスト
し、メモリの出力をメモリ動作の通りにシミュレーショ
ンを行なって作成したテストパターンを用いて集積回路
全体のテストを行なうようにしたものである。
本発明による集積回路のテスト方法においては、メモリ
部の故障の有無に関係なく、論理部のテストと診断を行
なうことができ、また、メモリ部を論理部とは独立にテ
ストでき、さらに、回路全体のテストを行なうことがで
きる。
部の故障の有無に関係なく、論理部のテストと診断を行
なうことができ、また、メモリ部を論理部とは独立にテ
ストでき、さらに、回路全体のテストを行なうことがで
きる。
第１図は、本発明による集積回路のテスト方法の一実施
例を説明するためのフローチャートである。本実施例は
第１〜第３のテスト工程から成る。
例を説明するためのフローチャートである。本実施例は
第１〜第３のテスト工程から成る。
第１のテスト工程においては、回路データとシミュレー
ションの入カバターンを入力して（ステップ１．２）、
メモリ出力を常に不定値としたシミュレーションを行な
い（ステップ３）、作成した論理部テストパターン（ス
テップ４）を用いて論理部のテストを行なう。次に、第
２のテスト工程においては、人力された回路データ（ス
テップ１）に基づきメモリ部テストパターン発生部によ
り発生されたマーチパターンやギャロップパターンとい
ったメモリ部テストパターンを用いてメモリ部のみをテ
ストする（ステップ５）。次に、第３のテスト工程にお
いては、回路データとシミュレーションの入カバターン
を入力して（ステップ１゜２）、メモリ動作を含む回路
全体のシミュレーションを行ない（ステップ６）、作成
した回路全体のテストパターン（ステップ７）を用いて
集積回路全体のテストを行なう。
ションの入カバターンを入力して（ステップ１．２）、
メモリ出力を常に不定値としたシミュレーションを行な
い（ステップ３）、作成した論理部テストパターン（ス
テップ４）を用いて論理部のテストを行なう。次に、第
２のテスト工程においては、人力された回路データ（ス
テップ１）に基づきメモリ部テストパターン発生部によ
り発生されたマーチパターンやギャロップパターンとい
ったメモリ部テストパターンを用いてメモリ部のみをテ
ストする（ステップ５）。次に、第３のテスト工程にお
いては、回路データとシミュレーションの入カバターン
を入力して（ステップ１゜２）、メモリ動作を含む回路
全体のシミュレーションを行ない（ステップ６）、作成
した回路全体のテストパターン（ステップ７）を用いて
集積回路全体のテストを行なう。
第２図は、本発明による集積回路のテスト方法が適用さ
れる論理混在メモリ集積回路の一例を示す構成図である
。同図において、論理混在メモリ集積回路１０は、スキ
ャン機能を有するレジスタ１１および１２で囲まれたＲ
ＡＭ１３と論理部１４から成る。
れる論理混在メモリ集積回路の一例を示す構成図である
。同図において、論理混在メモリ集積回路１０は、スキ
ャン機能を有するレジスタ１１および１２で囲まれたＲ
ＡＭ１３と論理部１４から成る。
第１のテスト工程では、ＲＡＭ１３の出力を常に不定値
としてシミュレーションを行なって作成されたテストパ
ターンを用いてテストするため、ＲＡＭ１３の読出しデ
ータを取り込むタイミングではレジスタ１２の期待値は
不定となり、テスト時マスクされ、レジスタ１２がＲＡ
Ｍ１３以外のデータを取り込むタイミングでは期待値′
が確定となり、ＲＡＭ１３以外の論理部１４のテストを
行なうことができる。この結果、ＲＡＭ１３が故障して
いても論理部１４が正常であれば、テスト結果はＯＫ（
良し）となり、逆にテスト結果がエラーであれば、論理
部１４に故障があるとみなせる。
としてシミュレーションを行なって作成されたテストパ
ターンを用いてテストするため、ＲＡＭ１３の読出しデ
ータを取り込むタイミングではレジスタ１２の期待値は
不定となり、テスト時マスクされ、レジスタ１２がＲＡ
Ｍ１３以外のデータを取り込むタイミングでは期待値′
が確定となり、ＲＡＭ１３以外の論理部１４のテストを
行なうことができる。この結果、ＲＡＭ１３が故障して
いても論理部１４が正常であれば、テスト結果はＯＫ（
良し）となり、逆にテスト結果がエラーであれば、論理
部１４に故障があるとみなせる。
第２のテスト工程では、メモリテスト用のテストパター
ンを用いてテストを行なうが、ＲＡＭｌ３が論理部１４
で囲まれているため、レジスタ１１．１２および論理部
１４の一部の回路を通してＲＡＭ１３の読み書きを行な
いテストすることになる。この時、レジスタ１１．１２
および論理回路１４は第１のテスト工程においてテスト
されているため、第２のテスト工程においてエラーとな
る時はＲＡＭ１３の故障であるとみなせる。
ンを用いてテストを行なうが、ＲＡＭｌ３が論理部１４
で囲まれているため、レジスタ１１．１２および論理部
１４の一部の回路を通してＲＡＭ１３の読み書きを行な
いテストすることになる。この時、レジスタ１１．１２
および論理回路１４は第１のテスト工程においてテスト
されているため、第２のテスト工程においてエラーとな
る時はＲＡＭ１３の故障であるとみなせる。
第３のテスト工程では、メモリ動作を含めて回路全体を
シミュレーションして作成したテストパターンを用いて
テストするため、集積回路全体が正常に動作するかどう
かをテストできる。さらに、ＲＡＭ１３と論理部１４の
つなぎ目の部分の回路に故障がないかどうかを診断する
ことができる。
シミュレーションして作成したテストパターンを用いて
テストするため、集積回路全体が正常に動作するかどう
かをテストできる。さらに、ＲＡＭ１３と論理部１４の
つなぎ目の部分の回路に故障がないかどうかを診断する
ことができる。
以上説明したように本発明は、メモリ部の出力を不定値
としたシミュレーションにより作成したテストパターン
を用いてテストすることによりＲＡＭ部の故障の有無に
関係なく論理部のテストと診断を行なうことができ、メ
モリ部用のテストパターンを用いてテストすることによ
りメモリ部を論理部とは独立にテストでき、メモリ動作
を含む回路全体のシミュレーションにより作成したテス
トパターンを用いてテストすることにより回路全体のテ
ストを行なうことができるので、不良解析に十分なテス
トを行なうことができると共に、テスタでエラーとなっ
た時の故障個所の切り分けが容易であるという効果があ
る。
としたシミュレーションにより作成したテストパターン
を用いてテストすることによりＲＡＭ部の故障の有無に
関係なく論理部のテストと診断を行なうことができ、メ
モリ部用のテストパターンを用いてテストすることによ
りメモリ部を論理部とは独立にテストでき、メモリ動作
を含む回路全体のシミュレーションにより作成したテス
トパターンを用いてテストすることにより回路全体のテ
ストを行なうことができるので、不良解析に十分なテス
トを行なうことができると共に、テスタでエラーとなっ
た時の故障個所の切り分けが容易であるという効果があ
る。
特に、冗長ビットを有する再構成可能なメモリ回路の場
合、メモリ部に故障があっても、論理部が正常であるか
どうかをテストできるため、論理部に故障があり、メモ
リ部を再構成しても使えないチップを事前にチエツクで
き、再構成が無駄に終わることによる余分な費用・工数
を大幅に削減することができるという効果がある。
合、メモリ部に故障があっても、論理部が正常であるか
どうかをテストできるため、論理部に故障があり、メモ
リ部を再構成しても使えないチップを事前にチエツクで
き、再構成が無駄に終わることによる余分な費用・工数
を大幅に削減することができるという効果がある。
第１図は本発明による集積回路のテスト方法の一実施例
を説明するためのフローチャート、第２図は論理混在メ
モリ集積回路を示す構成図である。 ＩＯ・・・論理混在メモリ集積回路、１１．１２・・・
レジスタ、１３・・・ＲＡＭ、１４・・・論理部。 特許出願人 日本電気株式会社
を説明するためのフローチャート、第２図は論理混在メ
モリ集積回路を示す構成図である。 ＩＯ・・・論理混在メモリ集積回路、１１．１２・・・
レジスタ、１３・・・ＲＡＭ、１４・・・論理部。 特許出願人 日本電気株式会社
Claims (1)
- 論理回路とメモリ回路が混在する集積回路のテスト方法
において、メモリの出力を常に不定値としてシミュレー
ションを行なって作成したテストパターンを用いて論理
部のテストを行なう第１の工程と、メモリ部テストパタ
ーン発生部により発生したメモリ部テストパターンを用
いてメモリ部のみをテストする第２の工程と、メモリの
出力をメモリ動作の通りにシミュレーションを行なって
作成したテストパターンを用いて集積回路全体のテスト
を行なう第３の工程とから成ることを特徴とする集積回
路のテスト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293533A JPH0713655B2 (ja) | 1988-11-22 | 1988-11-22 | 集積回路のテスト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63293533A JPH0713655B2 (ja) | 1988-11-22 | 1988-11-22 | 集積回路のテスト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02140678A true JPH02140678A (ja) | 1990-05-30 |
| JPH0713655B2 JPH0713655B2 (ja) | 1995-02-15 |
Family
ID=17795974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63293533A Expired - Fee Related JPH0713655B2 (ja) | 1988-11-22 | 1988-11-22 | 集積回路のテスト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0713655B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6308293B1 (en) | 1997-09-30 | 2001-10-23 | Nec Corporation | Fault diagnosis apparatus and recording medium with a fault diagnosis program recorded thereon |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102435935B (zh) * | 2011-10-28 | 2016-06-01 | 上海华虹宏力半导体制造有限公司 | 扫描测试方法 |
-
1988
- 1988-11-22 JP JP63293533A patent/JPH0713655B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6308293B1 (en) | 1997-09-30 | 2001-10-23 | Nec Corporation | Fault diagnosis apparatus and recording medium with a fault diagnosis program recorded thereon |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0713655B2 (ja) | 1995-02-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |