JP7427000B2 - デジタル回路試験及び分析モジュール、システム及びそれの方法 - Google Patents
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Description
- D個のデジタル信号を備える少なくとも1つのデジタル信号入力バスと、
- 2D×1ビット・メモリ・ロケーションを有するように構成されたメモリと
を備えるデジタル回路試験及び分析モジュールであって、
- D個のデジタル信号がメモリのそれぞれの1ビット・メモリ・ロケーションの数値読出しアドレス(numerical read out address)として印加され、
- それぞれの1ビット・メモリ・ロケーションが、任意の時間に、少なくとも1つのデジタル入力信号バスに印加される任意のD個のデジタル信号レベルの組合せの試験及び/又は分析ステータスを示すビット値で事前更新される、デジタル回路試験及び分析モジュールを取得するために有利である。
- デジタル回路試験及び分析モジュールの少なくとも1つのインスタンスの1ビット・メモリのそれぞれの試験及び分析ステータス・ビットを構成するステップと、
- 試験及び分析モジュールの少なくとも1つのインスタンスの試験及び/又は分析ステータス信号を可能にする修飾子(qualifier)信号を構成するステップと
を含み、
修飾子信号の発行が、試験され、分析されるべき回路におけるタイミング・イベントに関連付けられる、方法を取得するために有利である。
- D個のデータ信号を備える少なくとも1つのデジタル信号入力バスと、
- 2D×1ビット・メモリ・ロケーションを有するように構成されたメモリ(22)と
を備え、
- D個のデジタル信号がメモリ(22)のそれぞれの1ビット・メモリ・ロケーションの対応する数値読出しアドレスとして印加され、
- それぞれの1ビット・メモリ・ロケーションが、任意の時間に、少なくとも1つのデジタル入力信号バスに印加されるD個のデジタル信号レベルの任意の組合せのステータスを示すビット値で事前に初期化され得る。
- D個のデジタル信号を備える少なくとも1つのデジタル信号入力バスと、
- 2D×1ビット・メモリ・ロケーションを有するように構成されたメモリ(22)と
を備え得、
- D個のデジタル信号がメモリ(22)のそれぞれの1ビット・メモリ・ロケーションの数値読出しアドレスとして印加され、
- それぞれの1ビット・メモリ・ロケーションが、任意の時間に、少なくとも1つのデジタル入力信号バスに印加される任意のD個のデジタル信号レベルの組合せの試験及び/又は分析ステータスを示すビット値を用いて事前更新される。
少なくとも1つの修飾子信号によって修飾されたメモリ(22)からの出力信号がD個の組み合わせられたデジタル信号レベルの試験及び/又は分析ステータス(23)である。
第2のバス(17)が、第1のバス(13)によってアドレス指定された長さFの出力ワード(18)の1ビット・セルを選択する間、第1のバス(13)がメモリ(22)の2Eメモリ・ワード(18)のうちの1つをアドレス指定している、
本発明によるデジタル回路試験及び分析モジュール(10、10a)。
3つのデジタル信号バスがマルチプレクサ(11)に接続され、第1の制御信号(19)が、マルチプレクサの出力に多重化された3つのデジタル入力信号バスのうちの1つを選択し、
マルチプレクサからのデジタル信号出力がメモリ(22)をアドレス指定する。
- デジタル回路試験及び分析モジュール(10、0a)の少なくとも1つのインスタンスの1ビット・メモリのそれぞれの試験及び分析ステータス・ビットを構成するステップと、
- 試験及び分析モジュールの少なくとも1つのインスタンスの試験及び/又は分析ステータス(23)を可能にする修飾子信号を構成するステップと
を含み得、修飾子信号の発行が、試験され、分析されるべき回路におけるタイミング・イベントに関連付けられる。
- 複数の試験及び分析モジュールのうちの第2のモジュールのデジタル入力バス(24、25)に接続されように複数の試験及び分析モジュールのうちの第1のモジュールの制御信号(28)によって制御可能なマルチプレクサ(26)からのデジタル信号出力バス(27)を構成することと、
- 信号の選択されたグループの信号レベルの第1のインスタンスを検出するように複数のデジタル試験及び分析モジュールのうちの少なくとも第1のモジュールのメモリを構成することと、
- 信号の選択されたグループの信号レベルの第2のインスタンスを検出するように複数のデジタル試験及び分析モジュールのうちの少なくとも第2のモジュールのメモリを構成することと、
- 複数の試験及び分析モジュールのうちの少なくとも第1のモジュールと少なくとも第2のモジュールとからの試験及び/又は分析ステータス(23)をアグリゲートすることとを含み、試験及び分析モジュール(10、10a)の各々が試験及び分析対象のデジタル回路の試験及び分析サイクルにおける異なるタイミング・イベントに関連付けられる。
Claims (16)
- テスト結果の強化された分析機能を提供すること、並びに、パフォーマンス監視、ステートフルデータの機能的変更の追跡、及びデジタル集積回路に組み込まれるように構成された複雑な回路内の回路動作を監視する機能を提供するデジタル回路試験及び分析モジュール(10、10a)であって、
- 2D×1ビット幅のメモリ・ロケーションを有するように構成されたメモリ(22)であって、Dはゼロより大きい整数で、DはDビット幅のデジタル刺激パターンを提供するデジタル信号線の数を示す、メモリ(22)と、
- 第1のデジタル信号入力バス(21a)、第2のデジタル信号入力バス(21b)、及び第3のデジタル信号入力バス(21c)を含む少なくとも3つのデジタル信号入力バスと、
を備え、
- 前記第1のデジタル信号入力バス及び第2のデジタル信号入力バスは、第1のマルチプレクサ(11)に電気的に接続され、第1の制御信号(19)は、前記第1のデジタル信号入力バス及び前記第2のデジタル信号入力バスのうちの1つを選択して、前記第1のマルチプレクサの出力に多重化され、前記第1のマルチプレクサからのデジタル信号出力は、前記メモリ(22)をアドレス指定するDビット幅のデジタル信号であり、
- 前記第3のデジタル信号入力バスは、第2の制御信号(30)によって制御される第2のマルチプレクサ(29)に接続され、前記第2のマルチプレクサ(29)の入力側に接続されるデジタル入力信号は、複数の他のデジタル回路試験および分析モジュールからの試験及び/又は分析ステータス信号であり、
- 2D×1ビット幅のメモリ・ロケーションが、任意の時間に、前記少なくとも1つのデジタル信号入力バスに印加される任意のD個のデジタル信号レベルの組合せの試験及び/又は分析ステータスを示す1ビット値で事前更新される、デジタル回路試験及び分析モジュール(10、10a)。 - 前記少なくとも1つのデジタル信号入力バスが修飾子信号(20a、20b、20c、13a)に関連付けられた、請求項1に記載のデジタル回路試験及び分析モジュール(10、10a)。
- 前記少なくとも1つの修飾子信号が、前記D個のデジタル信号レベルの対応する数値によってアドレス指定された前記メモリ(22)の1ビット・メモリ・ロケーションを修飾するように構成され、
前記少なくとも1つの修飾子信号によって修飾された前記メモリ(22)からの出力信号が前記D個の組み合わせられたデジタル信号レベルの前記試験及び/又は分析ステータス(23)である、請求項2に記載のデジタル回路試験及び分析モジュール(10、10a)。 - 前記メモリ(22)が、2E×Fビット・メモリ・ワードのメモリであるように構成され、ここでE<D、F>1であり、F×Eビットの倍数が2Dに等しい、請求項1に記載のデジタル回路試験及び分析モジュール(10、10a)。
- 前記少なくとも1つのデジタル信号入力バスが第1のバス(13)と第2のバス(17)とに分割され、
前記第2のバス(17)が、前記第1のバス(13)によってアドレス指定された長さFの出力ワード(18)の1ビット・セルを選択する間、前記第1のバス(13)が前記メモリ(22)の2Eメモリ・ワード(18)のうちの1つをアドレス指定している、請求項4に記載のデジタル回路試験及び分析モジュール(10、10a)。 - 前記メモリ(22)の出力ワード(18)がマルチプレクサ(15)に接続され、前記第2のバス(17)が、前記少なくとも1つのデジタル信号入力バスの数値に関連付けられた前記出力ワード(18)の1ビットを選択する前記マルチプレクサ(15)の制御信号である、請求項5に記載のデジタル回路試験及び分析モジュール(10、10a)。
- 前記3つのデジタル信号入力バスがマルチプレクサ(11)に接続され、第1の制御信号(19)が、前記マルチプレクサ(11)の出力に多重化される前記3つのデジタル入力信号バスのうちの1つを選択し、
前記マルチプレクサ(11)からのデジタル信号出力が前記メモリ(22)をアドレス指定する、請求項1に記載のデジタル回路試験及び分析モジュール(10、10a)。 - 前記マルチプレクサ(29)に接続された前記試験及び/又は分析ステータス信号(23)のうちの少なくとも1つは、前記マルチプレクサ(29)が位置する前記デジタル回路試験及び分析モジュール(10、10a)からのものである、請求項1に記載のデジタル回路試験及び分析モジュール(10、10a)。
- 前記分析モジュール(10、10a)がASIC又はSOCチップ回路中に埋め込まれた、請求項1から8までのいずれか一項に記載のデジタル回路試験及び分析モジュール。
- 請求項1から9までのいずれか一項に記載の少なくとも1つのデジタル回路試験及び分析モジュール(10、10a)を備える、デジタル回路試験及び分析システム。
- 複数のデジタル回路試験及び分析モジュール(10、10a)がカスケード結合において接続された、請求項10に記載のデジタル回路試験及び分析システム。
- デジタル回路におけるタイミング・イベントを分析する方法であって、前記方法は、
- カスケード結合で接続された複数のデジタル回路試験及び分析モジュールを提供することであって、
前記複数のモジュールのうちの第1のモジュールが、デジタル信号入力バス上で試験及び分析されるデジタル信号の選択されたグループを受信するように構成され、前記デジタル回路試験及び分析モジュールは、
i)D個のデジタル信号線を備える少なくとも1つのデジタル信号入力バスであって、Dはゼロより大きい整数であり、D個のデジタル信号線はDビット幅のデジタル刺激パターンを提供する、少なくとも1つのデジタル信号入力バスと、
ii)2Dx1ビット幅のメモリ・ロケーションを有するように構成されたメモリと、
を含み、
Dビット幅のデジタル信号は、前記メモリの2Dx1ビット幅のメモリ・ロケーションの数値読出しアドレスとして適用され、
2Dx1ビット幅のメモリ・ロケーションは、少なくとも1つのデジタル入力信号バスに常に適用される任意のD個のデジタル信号レベルの組み合わせの試験及び/又は分析ステータスを示す1ビット値で事前に更新される、
提供することと、
- 前記複数のデジタル回路試験及び分析モジュールのうちの第2のモジュールのデジタル入力バス(24、25)に接続されるように前記複数のデジタル回路試験及び分析モジュールのうちの前記第1のモジュールの制御信号(28)によって制御可能なマルチプレクサ(26)からのデジタル信号出力バス(27)を構成することと、
- 信号の前記選択されたグループの信号レベルの第1のインスタンスを検出するように前記複数のデジタル回路試験及び分析モジュールのうちの少なくとも前記第1のモジュールの前記メモリを構成することと、
- 信号の前記選択されたグループの信号レベルの第2のインスタンスを検出するように前記複数のデジタル回路試験及び分析モジュールのうちの少なくとも前記第2のモジュールの前記メモリを構成することと、
- 前記複数のデジタル回路試験及び分析モジュールのうちの少なくとも前記第1のモジュールと少なくとも前記第2のモジュールとからの前記試験及び/又は分析ステータス(23)をアグリゲートすることと
を含み、前記複数のデジタル回路試験及び分析モジュール(10、10a)の各々が試験及び分析対象の前記デジタル回路の試験及び分析サイクルにおける異なるタイミング・イベントに関連付けられた、方法。 - それぞれの前記試験及び/又は分析ステータス信号(23)のアグリゲーションが、前記試験及び分析サイクルにおける最後のタイミング・イベントに関連付けられた前記デジタル回路試験及び分析モジュール(10、10a)の前記インスタンスにおいて実行される、請求項12に記載の方法。
- 前記カスケード結合における前記デジタル回路試験及び分析モジュールの各インスタンスからのそれぞれの試験及び/又は分析ステータス信号が、前記試験及び分析サイクルにおける前記最後のタイミング・イベントに関連付けられた前記デジタル回路試験及び分析モジュール(10、10a)のデジタル信号入力バスに接続された、請求項13に記載の方法。
- 試験されるべき前記回路のそれぞれのタイミング・イベントが条件付きタイミング・イベント及び/又は無条件タイミング・イベントである、請求項12から14までのいずれか一項に記載の方法。
- タイミング・イベントに関連付けられた修飾子信号が発行される時点が、前記タイミング・イベントのための公称時点に対して定義された量で増分又は減分される、請求項12に記載の方法。
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