KR100854497B1 - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 장치 및 이의 동작 방법을 공개한다. 그 장치는 복수개의 워드라인들 각각과 복수개의 비트라인들 각각의 사이에 연결되어, 비트라인에 인가된 데이터를 라이트하거나 데이터를 리드하여 비트라인으로 출력하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이와, 테스트 모드시에 CBR 리플레쉬 동작이 요청되면, 리플레쉬 어드레스에 응답하여 적어도 하나의 워드라인을 선택하고 히든 라이트 신호에 응답하여 복수개의 비트라인들 모두를 선택하는 어드레스 디코더와, 테스트 모드시에 CBR 리플레쉬 동작이 요청되면, 히든 라이트 신호를 발생하는 히든 라이트 제어 회로와, 테스트 모드시에 CBR 리플레쉬 동작이 요청되면, 리플레쉬 어드레스를 발생하는 리플레쉬 어드레스 발생 회로와, 테스트 모드시에 CBR 리플레쉬 동작이 요청되면, 복수개의 비트라인들 모두에 데이터를 인가하는 데이터 입력 회로를 구비하는 것을 특징으로 한다. 따라서 반도체 메모리 장치의 테스트 시간, 특히 테스트 초기화 시간을 획기적으로 감소시켜 준다.

Description

반도체 메모리 장치 및 이의 동작 방법{semiconductor memory device and method thereof}
도1은 종래의 기술에 따른 반도체 메모리 장치의 구성도이다.
도2는 종래의 반도체 메모리 장치는 테스트 초기화 방법을 설명하기 위한 흐름도이다.
도3의 본 발명의 일실예시에 따른 반도체 메모리 장치의 구성도이다.
도4는 본 발명에 따른 CBR 리플레쉬 명령을 이용한 히든 라이트 동작 방법을 설명하기 위한 흐름도이다.
도5는 본 발명의 일실시예에 따른 히든 라이트 제어 회로의 회로도이다.
도6은 본 발명의 일실시예에 따른 데이터라인에 전원을 공급하기 위한 전원 공급 회로의 회로도이다.
도7은 본 발명의 일실시예에 따른 데이터 입력 회로의 회로도이다.
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 반도체 메모리 장치의 테스트 초기화 시간을 감소시킬 수 있도록 하는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
반도체 메모리 장치의 고집적화 및 저전력화 요구가 점차로 증대됨에 따라, 최근에는 트랜지스터의 물리적인 크기는 감소시키면서 유효 채널의 길이는 증대시킬 수 있는 RCAT(Recess Channel Array Transistor) 및 SRCAT(Sphere shaped Recess Channel Array Transistor) 구조의 트랜지스터가 제안되어 셀 트랜지스터로써 적용되고 있다.
그러나 이러한 셀 트랜지스터를 이용하여 반도체 메모리 장치를 구현하면, 테스트 환경에 따른 파워업시 일회에 한하여 테스트 동작이 실패하는 경우가 발생하였었다. 그러나 이러한 현상은 반도체 메모리 장치의 단품 테스트시에서만 돌발적으로 발생할 뿐 기타 모듈 기판에 실장되고 나면 전혀 발생하지 않는 것으로 확인되어, 현재에는 상기의 실패를 스크린하기 보다는 스킵하도록 하는 테스트 방법을 도출하여 양산 적용하고 있다.
상기의 현상의 발생을 스킵하기 위해 종래에 사용되는 방법으로는 테스트 초기화시에 더미 CBR(CAS before RAS) 리플레쉬 동작과 더미 라이트 동작을 부가적으로 수행하여, 반도체 메모리 장치 내의 셀 트랜지스터를 한번 이상 구동시킨 이후에 실질적인 테스트 동작을 수행하도록 하는 것이다. 즉, 더미 CBR 리플레쉬 동작과 더미 라이트 동작을 통해 셀 트랜지스터를 한번 이상 구동시켜 상기 현상의 발생 가능성을 사전에 차단하였었다.
도1은 종래의 기술에 따른 반도체 메모리 장치의 구성도이다.
도1을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(10), 로우 디코더 회로(12), 컬럼 디코더 회로(14), 커맨드 디코더(20), 모드 레지스터 셋팅 회로(22), 리플레쉬 어드레스 발생 회로(30), CBR 구간 제어회로(32), 뱅크 선택 회로(40), 어드레스 래치(42), 데이터 출력 회로(50), 데이터 입력 회로(52), 및 전원 공급 회로(60)를 구비한다.
메모리 셀 어레이(10)는 복수개의 메모리 셀 어레이 뱅크들(10-1~10-n)을 포함하여, 여기서 n은 자연수이며, 일반적으로 2의 승수이다. 각각의 뱅크는 워드라인(WL)과 비트라인(BL) 사이에 연결된 복수개의 메모리 셀들(MC)을 포함하고, 워드라인(WL)으로 전송되는 신호와 비트라인(BL)으로 전송되는 신호에 응답하여 선택된 메모리 셀(MC)로/로부터 데이터를 라이트/리드한다.
로우 디코더 회로(12)는 복수개의 뱅크들(10-1~10-n) 각각에 대응되는 복수개의 로우 디코더들(12-1~12-n)을 구비하고, 뱅크 선택 신호(BS)와 로우 어드레스(RAi)에 기초하여 메모리 동작을 위한 하나의 뱅크와 적어도 하나의 워드라인을 선택하거나, 뱅크 선택 신호(BC)와 리플레쉬 어드레스(RRAi)에 기초하여 모든 뱅크들을 동시에 선택한 후 각 뱅크내의 적어도 하나의 워드라인을 선택한다. 또한 CBR 종료 신호(CBRE)에 응답하여 뱅크 선택 신호(BC)와 리플레쉬 어드레스(RRAi)에 의한 선택 동작을 해제한다.
컬럼 디코더 회로(14)는 복수개의 뱅크들(10-1~10-n) 각각에 대응되는 복수개의 컬럼 디코더들(14-1~14-n)을 구비하고, 컬럼 어드레스(CAi)에 기초하여 리드 또는 라이트 동작을 수행하기 위한 하나의 뱅크와 적어도 하나의 비트라인(BL)을 선택한다. 또한 CBR 종료 신호(CBRE)에 응답하여 컬럼 어드레스(CAi)에 의한 선택 동작을 해제한다.
커맨드 디코더(20)는 외부로부터 제공되는 커맨드 신호들(COM)을 수신 및 조합하여, 반도체 메모리 장치의 동작상태를 결정하는 액티브 신호(ACT), 라이트 신호(WR), 리드 신호(RD), CBR 신호(CBR), 및 모드 레지스터 신호(MRS) 등을 발생한다. 특히, 커맨드 디코더(20)는 /RAS 신호에 앞서 /CAS 신호가 먼저 입력되면, CBR 리플레쉬 동작을 요청하기 위한 CBR 신호(CBR)를 발생하여 리플레쉬 어드레스 발생 회로(30), CBR 구간 제어 회로(32), 및 히든 라이트 제어 회로(34)에 공급한다.
모드 레지스터 셋팅 회로(22)는 커맨드 디코더(20)로부터 모드 레지스터 신호(MRS)가 인가되면, 어드레스들(Ai)을 수신 및 분석하여 테스트 모드 진입 여부를 결정하고, 테스트 모드시에는 테스트 신호(TEST)를 발생한다.
리플레쉬 어드레스 발생 회로(30)는 CBR 리플레쉬 동작이 요청될 때 마다, 즉 CBR 신호(CBR)가 인가될 때마다, 업 또는 다운 카운팅 동작을 수행하고, 카운팅 결과에 따라 워드라인을 순차적으로 선택하는 리플레쉬 어드레스들(RRAi)을 발생하여 로우 디코더(12)에 공급한다. 즉, CBR 리플레쉬 동작이 요청될 때 마다, 워드라인을 순차적으로 선택하도록 하는 리플레쉬 어드레스들(RRAi)을 발생
CBR 구간 제어 회로(32)는 커맨드 디코더(20)로부터 CBR 신호(CBR)가 인가되면 시간의 경과를 계산하고, tREF 시간이 경과되었으면 다음의 CBR 리플레쉬 동작을 할 수 있도록 CBR 종료 신호(CBRE)를 발생하여 로우 디코더(12)와 컬럼 디코더(16)에 공급한다. tREF 시간은 당해 분야에서 알려진 바와 같이 CBR 리플레쉬 동작을 수행한 후, 다음의 CBR 리플레쉬 동작을 수행할 때까지의 시간으로, 일반적으 로 CBR 리플레쉬 동작 시간을 정의한다.
뱅크 선택 회로(40)는 외부로부터 전송되는 복수개의 뱅크 어드레스들(BAj)을 디코딩하여 복수개의 뱅크들(10-1~10-n) 중 하나를 선택하기 위한 뱅크 선택 신호(BS)를 발생하되, CBR 리플레쉬 동작이 요청되어 CBR 신호(CBR)가 인가되면, 복수개의 뱅크들(10-1~10-n) 모두를 동시에 선택하도록 하는 뱅크 선택 신호(BS)를 발생한다.
어드레스 래치(42)는 액티브 신호(ACT), 라이트 신호(WR), 및 리드 신호(RD)에 응답하여 외부로부터 전송되는 복수개의 어드레스들(Ai)의 해석 방법을 결정한다. 액티브 신호(ACT)가 발생되는 활성화 명령 동안에는 복수개의 어드레스들(Ai)을 래치하여 로우 어드레스(RAi)로서 로우 디코더 회로(12)로 전송하고, 라이트 신호(WR) 또는 리드 신호(RD)가 인에이블되는 리드 또는 라이트 명령 동안에는 복수개의 어드레스들(Ai)을 래치하여 컬럼 어드레스(CAi)로서 컬럼 디코더 회로(14)로 전송한다.
데이터 입력 회로(52)는 라이트 동작 요청되어 라이트 신호(WR)가 인가되면, 데이터 입출력 핀(미도시)으로부터 데이터(DIN)를 수신하고, 데이터(din)를 메모리 어레이(10)로 공급한다.
데이터 출력 회로(50)는 리드 동작이 요청되어 리드 신호(RD)가 인가되면, 메모리 어레이(10)로부터 출력되는 데이터(dout)를 수신하고, 데이터(DOUT)를 데이터 입출력 핀(미도시)으로 공급한다.
전원 공급 회로(60)는 외부로부터 외부전압(EVC)을 인가받아 반도체 메모리 동작에 필요한 내부전압(IVC), 기준 전압(VREF), 승압 전압(VPP), 기반 바이어스 전압(VBB) 등을 발생한다.
이하 도 2를 참조하여, 종래의 반도체 메모리 장치는 테스트 초기화 방법을 설명하도록 한다.
이때, 테스터기는 테스트 초기화를 위해 반도체 메모리 장치가 파워업 동작, 더미 CBR 리플레쉬 동작, 테스트 모드 설정 동작, 더미 라이트 동작은 순차적으로 수행할 수 있도록 하는 커맨드(COM) 및 어드레스(BAj,Ai)를 공급하여 준다.
이에 반도체 메모리 장치는 파워업되고 나면(S1), 테스터기의 요청에 따라 더미 CBR 리플레쉬 동작을 수행한다. 즉, CBR 리플레쉬 동작을 요청하는 커맨드(COM)를 소정 시간에 걸쳐 반복 수신하고, 복수개의 로우 디코더들(12-1~12-n)은 뱅크 선택 회로(40)와 리플레쉬 어드레스 발생 회로(30)의 제어하에 워드라인을 순차적으로 선택하고, 선택된 워드라인에 대한 리플레쉬 동작을 수행한다(S2).
이어서 반도체 메모리 장치는 테스터기의 요청에 따라 모드 레지스터 셋팅 회로(22)를 통해 테스트 모드를 설정한 후(S3), 더미 라이트 동작을 수행하여 준다. 즉, 복수개의 로우 디코더들(12-1~12-n)은 뱅크 선택 회로(40)와 어드레스 래치(42)의 제어하에 하나의 뱅크와 하나의 비트라인을 선택하고, 복수개의 컬럼 디코더들(14-1~14-n)은 어드레스 래치(42)의 제어하에 하나의 비트라인을 선택하여, 하나의 메모리 셀에 데이터를 라이트하여 준다. 이러한 라이트 동작은 모든 뱅크의 모든 메모리 셀들이 데이터를 라이트할때 까지 반복 수행된다(S4).
상기의 과정을 통해 반도체 메모리 장치가 더미 CBR 리플레쉬 동작과 더미 라이트동작의 수행을 완료하였으면, 반도체 메모리 장치는 테스트 초기화가 완료되었음을 확인하고, 테스터기의 제어하에 실질적인 테스트 동작을 수행하기 시작한다(S5). 이는 일반적인 테스트 방법에 따르도록 하고 이에 대한 상세 설명은 생략한다.
이와 같이, 종래의 반도체 메모리 장치는 테스트 초기화시에 더미 CBR 리플레쉬 동작 및 더미 라이트동작을 별도의 수행하여 셀 트랜지스터를 한번 이상 구동시킨 후, 실질적인 테스트 동작이 시작되도록 한다.
그러나 종래에서와 같이, 테스트 초기화 때마다 더미 CBR 리플레쉬 동작 및 더미 라이트 동작을 수행해야 하는 경우, 테스트 시간이 증가되는 문제가 있었다.
특히, 더미 라이트 동작의 경우, 한번의 라이트 동작을 통해서는 하나의 워드라인과 하나의 비트라인 사이에 연결된 하나의 메모리 셀만을 선택하고 구동시킬 수 있기 때문에 테스트 시간 증가 현상은 더욱 심각해진다.
본 발명의 목적은 CBR 리플레쉬를 이용한 히든 라이트 동작을 수행하여 테스트 초기화 시간을 획기적 감소시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법을 제공하는 것이다.
상기의 목적을 달성하기 위한 본 발명의 제1 형태에 따른 반도체 메모리 장치는 복수개의 워드라인들 각각과 복수개의 비트라인들 각각의 사이에 연결되어, 비트라인에 인가된 데이터를 라이트하거나 데이터를 리드하여 비트라인으로 출력하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이와, 테스트 모드시에 CBR 리 플레쉬 동작이 요청되면, 리플레쉬 어드레스에 응답하여 적어도 하나의 워드라인을 선택하고 히든 라이트 신호에 응답하여 복수개의 비트라인들 모두를 선택하는 어드레스 디코더와, 테스트 모드시에 CBR 리플레쉬 동작이 요청되면, 히든 라이트 신호를 발생하는 히든 라이트 제어 회로와, 테스트 모드시에 CBR 리플레쉬 동작이 요청되면, 리플레쉬 어드레스를 발생하는 리플레쉬 어드레스 발생 회로와, 테스트 모드시에 CBR 리플레쉬 동작이 요청되면, 복수개의 비트라인들 모두에 데이터를 인가하는 데이터 입력 회로를 구비하는 것을 특징으로 한다.
이때의 반도체 메모리 장치는 외부로부터 공급되는 커맨드를 수신 및 조합하여 모드 설정 동작을 요청하는 모드 설정 신호를 발생하거나, CBR 리플레쉬 동작을 요청하는 CBR 신호를 발생하거나, 라이트 동작을 요청하는 라이트 신호를 발생하는 커맨드 디코더와, 모드 설정 신호에 따라 외부로부터 공급되는 어드레스를 수신 및 분석하여, 상기 테스트 모드의 설정을 요청하는 테스트 신호를 발생하는 모드 설정 회로를 더 구비한다.
그리고 히든 라이트 제어 회로는 테스트 신호와 CBR 신호가 동시에 발생하면, 히든 라이트 신호를 발생하고, 어드레스 디코더는 리플레쉬 어드레스에 응답하여 적어도 하나의 워드라인을 선택하는 로우 디코더와, 히든 라이트 신호에 응답하여 복수개의 비트라인들을 동시에 선택하는 컬럼 디코더를 구비한다.
또한 반도체 메모리 장치는 외부로부터 공급되는 외부전압으로부터 내부전압을 발생하되, 히든 라이트 신호를 수신하면 외부전압을 그대로 출력하는 전원 공급 회로를 더 구비하고, 데이터 입력 회로는 외부로부터 공급되는 데이터를 어드레스 디코더에 의해 선택된 비트라인들로 인가하되, 히든 라이트 신호를 수신하면 전원 공급 회로로부터 공급되는 외부전압을 어드레스 디코더에 의해 선택된 비트라인들로 인가하는 기능을 더 구비한다.
상기의 목적을 달성하기 위한 본 발명의 제2 형태에 따른 반도체 메모리 장치는 복수개의 워드라인들 각각과 복수개의 비트라인들 각각의 사이에 연결되어, 비트라인에 인가된 데이터를 라이트하거나 데이터를 리드하여 비트라인으로 출력하는 복수개의 메모리 셀들을 구비하는 복수개의 뱅크들과, 테스트 모드시에 CBR 리플레쉬 동작이 요청되면 뱅크 선택 신호에 따라 복수개의 뱅크들 모두를 선택한 후, 리플레쉬 어드레스에 응답하여 적어도 하나의 워드라인을 선택하고 히든 라이트 신호에 응답하여 복수개의 비트라인들 모두를 선택하는 어드레스 디코더와, 테스트 모드시에 CBR 리플레쉬 동작이 요청되면, 히든 라이트 신호를 발생하는 히든 라이트 제어 회로와, 테스트 모드시에 CBR 리플레쉬 동작이 요청되면, 리플레쉬 어드레스를 발생하는 리플레쉬 어드레스 발생 회로와, 테스트 모드시에 CBR 리플레쉬 동작이 요청되면, 복수개의 비트라인들 모두에 데이터를 인가하는 데이터 입력 회로를 구비하는 것을 특징으로 한다.
이때의 반도체 메모리 장치는 외부로부터 공급되는 커맨드를 수신 및 조합하여 모드 설정 동작을 요청하는 모드 설정 신호를 발생하거나, CBR 리플레쉬 동작을 요청하는 CBR 신호를 발생하거나, 라이트 동작을 요청하는 라이트 신호를 발생하는 커맨드 디코더와, 모드 설정 신호에 따라 외부로부터 공급되는 어드레스를 수신 및 분석하여, 테스트 모드 설정을 요청하는 테스트 신호를 발생하는 모드 설정 회로를 더 구비한다.
그리고 히든 라이트 제어 회로는 테스트 신호와 CBR 신호가 동시에 발생하면, 히든 라이트 신호를 발생하고, 어드레스 디코더는 테스트 모드시에 CBR 신호를 수신하면, 복수개의 뱅크들 모두를 동시에 선택하는 뱅크 선택 신호를 발생하는 뱅크 선택 회로와, 복수개의 뱅크들 각각에 대응되며, 테스트 모드시에 뱅크 선택 신호에 응답하여 대응되는 뱅크를 선택한 후, 리플레쉬 어드레스에 응답하여 적어도 하나의 워드라인을 선택하는 복수개의 로우 디코더들을 구비하는 로우 디코더 회로와, 복수개의 뱅크들 각각에 대응되며, 테스트 모드시에 히든 라이트 신호에 응답하여 복수개의 비트라인들을 동시에 선택하는 복수개의 컬럼 디코더들을 구비하는 컬럼 디코더 회로를 구비한다.
또한 반도체 메모리 장치는 외부로부터 공급되는 외부전압으로부터 내부전압을 발생하되, 히든 라이트 신호를 수신하면 외부전압을 그대로 출력하는 전원 공급 회로를 더 구비하고, 데이터 입력 회로는 외부로부터 공급되는 데이터를 어드레스 디코더에 의해 선택된 비트라인들로 인가하되, 히든 라이트 신호를 수신하면 전원 공급 회로로부터 공급되는 외부전압을 어드레스 디코더에 의해 선택된 비트라인들로 인가하는 기능을 더 구비한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 메모리 장치의 동작 방법은 복수개의 워드라인들 각각과 복수개의 비트라인들의 각각의 사이에 연결되어, 비트라인에 인가된 데이트를 라이트하거나 데이터를 리드하여 비트라인으로 출력하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 동작 방법에 있어서, 테스트 모드 시에 CBR(CAS before RAS) 리플레쉬 동작이 요청되면, CBR 신호를 발생한 후 히든 라이트 신호를 발생하는 동작 확인 단계와, CBR 신호에 응답하여 리플레쉬 어드레스를 발생하고, 리플레쉬 어드레스에 따라 복수개의 워드라인들 중 적어도 하나의 워드라인을 선택하는 워드라인 선택 단계와, 히든 라이트 신호에 응답하여 복수개의 비트라인들 모두를 선택하여, 적어도 하나의 워드라인에 연결된 메모리셀들 모두가 복수개의 비트라인들로부터 전송되는 데이터를 라이트 하는 라이트 단계를 구비하는 것을 특징으로 한다.
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그리고 동작 확인 단계는 테스트 모드를 설정하기 위한 커맨드를 외부로부터 공급받으면, 테스트 모드를 설정하는 단계와, 테스트 모드시에 CBR 리플레쉬 동작을 요청하기 위한 커맨드를 외부로부터 공급받으면, CBR 신호를 발생하는 단계와, CBR 신호가 발생된 후에 히든 라이트 신호를 발생하는 단계를 구비한다.
또한 반도체 메모리 장치의 동작 방법은 히든 라이트 신호가 발생되면, 외부로부터 공급되는 외부전압을 복수개의 비트라인들로 인가하는 단계를 더 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 반도체 메모리 장치 및 이의 동작 방법을 설명하면 다음과 같다.
도3의 본 발명의 일실예에 따른 반도체 메모리 장치의 구성도이다.
도3을 참조하면, 반도체 메모리 장치는 메모리 셀 어레이(10), 로우 디코더 회로(12), 컬럼 디코더 회로(16), 커맨드 디코더(20), 모드 레지스터 셋팅 회 로(22), 리플레쉬 어드레스 발생 회로(30), CBR 구간 제어회로(32), 히든 라이트 제어 회로(34), 뱅크 선택 회로(40), 어드레스 래치(42), 데이터 입력 회로(54), 데이터 출력 회로(50), 및 전원 공급 회로(62)를 구비한다.
이하 각 구성 요소의 동작을 설명하면 다음과 같다.
메모리 셀 어레이(10)는 복수개의 메모리 셀 어레이 뱅크들(10-1~10-n)을 포함하고, 여기서 n은 자연수이며, 일반적으로 2의 승수이다. 각각의 뱅크는 워드라인(WL)과 비트라인(BL) 사이에 연결된 복수개의 메모리 셀들(MC)을 포함하고, 워드라인(WL)으로 전송되는 신호와 비트라인(BL)으로 전송되는 신호에 응답하여 선택된 메모리 셀(MC)로/로부터 데이터를 라이트/리드한다.
로우 디코더 회로(12)는 복수개의 뱅크들(10-1~10-n) 각각에 대응되는 복수개의 로우 디코더들(12-1~12-n)을 구비하고, 뱅크 선택 신호(BC)와 로우 어드레스(RAi)에 기초하여 메모리 동작을 위한 하나의 뱅크와 적어도 하나의 워드라인을 선택하거나, 뱅크 선택 신호(BC)와 리플레쉬 어드레스(RRAi)에 기초하여 모든 뱅크들을 동시에 선택한 후 각 뱅크내의 적어도 하나의 워드라인을 선택한다. 또한 CBR 종료 신호(CBRE)에 응답하여 뱅크 선택 신호(BC)와 리플레쉬 어드레스(RRAi)에 의한 선택 동작을 해제한다.
컬럼 디코더 회로(16)는 복수개의 뱅크들(10-1~10-n) 각각에 대응되는 복수개의 컬럼 디코더들(16-1~16-n)을 구비하고, 일반 동작 시에는 컬럼 어드레스(CAi)에 기초하여 메모리 동작을 위한 하나의 뱅크와 적어도 하나의 비트라인(BL)을 선택한다. 그러나 테스트 모드시에는 히든 라이트 신호(HWR)에 응답하여, 모든 뱅크 들을 동시에 선택한 후 각 뱅크내의 복수개의 비트 라인들(BL) 모두를 동시에 선택한다. 또한 CBR 종료 신호(CBRE)에 응답하여 뱅크 선택 신호(BC)와 리플레쉬 어드레스(RRAi)에 의한 선택 동작을 해제한다.
커맨드 디코더(20)는 외부로부터 제공되는 커맨드 신호들(COM)을 수신 및 조합하여, 반도체 메모리 장치의 동작상태를 결정하는 액티브 신호(ACT), 라이트 신호(WR), 리드 신호(RD), CBR 신호(CBR), 및 모드 레지스터 신호(MRS) 등을 발생한다. 특히, 커맨드 디코더(20)는 /RAS 신호에 앞서 /CAS 신호가 먼저 입력되면, CBR 리플레쉬 동작을 요청하기 위한 CBR 신호(CBR)를 발생하여 리플레쉬 어드레스 발생 회로(30), CBR 구간 제어 회로(32), 및 히든 라이트 제어 회로(34)에 공급한다.
모드 레지스터 셋팅 회로(22)는 커맨드 디코더(20)로부터 모드 레지스터 신호(MRS)가 인가되면, 어드레스들(Ai)을 수신 및 분석하여 테스트 모드 진입 여부를 결정하고, 테스트 모드시에는 테스트 신호(TEST)를 발생한다.
리플레쉬 어드레스 발생 회로(30)는 CBR 신호(CBR)가 인가될 때마다 업 또는 다운 카운팅 동작을 수행하고, 카운팅 결과에 따라 워드라인을 순차적으로 선택하는 리플레쉬 어드레스들(RRAi)을 발생하여 로우 디코더(12)에 공급한다.
CBR 구간 제어 회로(32)는 커맨드 디코더(20)로부터 CBR 신호(CBR)가 인가되면 시간의 경과를 계산하고, tREF 시간이 경과되었으면, 새로운 워드라인에 대한 CBR 리플레쉬 동작을 수행할 수 있도록 하는 CBR 종료 신호(CBRE)를 발생하여 로우 디코더(12)와 컬럼 디코더(16)에 공급한다. tREF 시간은 당해 분야에서 알려진 바와 같이 CBR 리플레쉬 동작을 수행한 후, 다음의 CBR 리플레쉬 동작을 수행할 때까 지의 시간으로, 일반적으로 CBR 리플레쉬 동작 시간을 정의한다.
히든 라이트 제어 회로(34)는 테스트 신호(TEST)와 CBR 신호(CBR)가 동시에 인에이블되면, 테스트 초기화를 위한 CBR 리플레쉬 명령을 이용한 라이트 동작(이하, 히든 라이트 동작)이 요청되었음을 확인하고, 히든 라이트 신호(HWR)를 발생하여 컬럼 디코더(16)와 전원 공급 회로(62)에 공급한다. 히든 라이트 신호(HWR)는 CBR 신호(CBR)가 인에이블된 후 tRCD 시간이 경과되면 발생된다. tRCD는 당해 분야에서 알려진 바와 같이 활성화 명령 이후, 리드 또는 라이트 명령이 요청될 수 있는 시간을 나타내는 것으로, 일반적으로 워드라인 선택된 후 비트라인이 안정적으로 선택될 수 있는 시간을 정의한다.
뱅크 선택 회로(40)는 외부로부터 전송되는 복수개의 뱅크 어드레스들(BAj)을 디코딩하여 복수개의 뱅크들(10-1~10-n) 중 하나를 선택하기 위한 뱅크 선택 신호(BS)를 발생하되, CBR 신호(CBR)가 인가되면, 복수개의 뱅크들(10-1~10-n) 모두를 동시에 선택하도록 하는 뱅크 선택 신호(BS)를 발생한다.
어드레스 래치(42)는 액티브 신호(ACT), 라이트 신호(WR), 및 리드 신호(RD)에 응답하여 외부로부터 전송되는 복수개의 어드레스들(Ai)의 해석 방법을 결정한다. 액티브 신호(ACT)가 발생되는 활성화 명령 동안에는 복수개의 어드레스들(Ai)을 래치하여 로우 어드레스(RAi)로서 로우 디코더 회로(12)로 전송하고, 라이트 신호(WR) 또는 리드 신호(RD)가 인에이블되는 리드 또는 라이트 명령 동안에는 복수개의 어드레스들(Ai)을 래치하여 컬럼 어드레스(CAi)로서 컬럼 디코더 회로(16)로 전송한다.
데이터 입력 회로(54)는 라이트 신호(WR)가 인에이블되면, 데이터 입출력 핀(미도시)으로부터 데이터(DIN)를 수신하고, 데이터(din)를 메모리 어레이(10)로 공급한다.
데이터 출력 버퍼(52)는 리드 신호(RD)가 인에이블되면, 메모리 어레이(10)로부터 출력되는 데이터(dout)를 수신하고, 데이터(DOUT)를 데이터 입출력 핀(미도시)으로 공급한다.
전원 공급 회로(62)는 외부로부터 외부전압(EVC)을 인가받아 반도체 메모리 동작에 필요한 내부전압(IVC), 기준 전압(VREF), 승압 전압(VPP), 기반 바이어스 전압(VBB) 등을 발생한다. 그리고 히든 라이트 제어 회로(34)로부터 히든 라이트 신호(HWR)를 인가받으면, 데이터(dout)를 전송하기 위한 데이터 라인(미도시)에는 내부전압(IVC) 대신에 외부전압(EVC)이 직접 인가되도록 한다.
이하 도4를 참조하여, 본 발명에 따른 CBR 리플레쉬 명령을 이용한 히든 라이트 동작 방법을 설명하도록 한다.
도4에서는 설명의 편이를 위해 반도체 메모리 장치는 4개의 뱅크를 구비하고, 테스트 초기화를 위한 히든 라이트 동작을 수행하기 위해 테스터기로부터 테스트 모드 설정을 명령하는 커맨드(COM)와 어드레스(Ai)를 공급받은 후, CBR 리플레쉬 동작을 명령하는 커맨드를 복수개의 워드라인들 모두가 선택될 때 까지 소정 시간에 거쳐 반복하여 공급받는다고 가정한다.
이에 모드 레지스터 셋팅 회로(22)는 반도체 메모리 장치의 동작 모드를 테스트 모드로 설정하여 테스트 신호(TEST)를 발생하고, 커맨드 디코더(20)는 CBR 리 플레쉬 동작을 명령하기 위한 CBR 신호(CBR)를 반복하여 발생한다.
첫 번째 CBR 신호(CBR)가 발생되면, 뱅크 선택 회로(40)는 뱅크 선택 신호들(BS1~BSn)을 모두 인에이블시키고, 리플레쉬 어드레스 발생 회로(30)는 워드라인(예를 들어, WL1)을 선택하기 위한 리플레쉬 어드레스(RRAi)를 발생하여, 4개의 로우 디코더들(12-1~12-4) 각각은 대응되는 뱅크(10-1~10-4)의 하나의 워드라인(WL1)을 선택한다.
이와 동시에 전원 공급 회로(62)는 CBR 신호(CBR)에 따라 내부전압(IVC) 대신에 외부전압(EVC)을 데이터 라인에 인가하여, 비트라인이 "1"의 데이터 값을 가지도록 한다.
이러한 상태에서 tRCD 시간이 경과하여 히든 라이트 제어회로(34)가 테스트 신호(TEST)와 CBR 신호(CBR)에 응답하여 히든 라이트 신호(HWR)를 발생하면, 4개의 컬럼 디코더들(16-1~16-n) 각각은 대응되는 뱅크내의 비트라인(BL1~BLy) 모두를 선택한다.
이에 로우 디코더(12-1~12-4)에 의해 선택된 워드라인(WL1)에 연결된 메모리 셀 모두는 비트라인이 인가된 "1"의 논리 값을 라이트한다.
CBR 신호(CBR)가 발생된 후 tRFC 시간이 경과하여, CBR 구간 제어 회로(32)가 CBR 종료 신호(CBRE)를 발생하면, 4개의 로우 디코더들(12-1~12-4) 및 컬럼 디코더들(16-1~16-4)은 새로운 히든 라이트 동작을 위해 현재의 선택 동작을 해제하고, 반도체 메모리 장치는 오토 프리차지 동작을 수행한다.
그리고 두 번째 CBR 신호(CBR)가 발생되면, 리플레쉬 어드레스 발생 회 로(30)는 다음의 워드라인(예를 들어, WL2)을 선택하기 위한 리플레쉬 어드레스(RRAi)를 발생한다. 그러면 반도체 메모리 장치는 상기와 동일한 방법으로, 다음의 워드라인(WL2)에 대한 히든 라이트 동작을 수행하여 준다.
상기의 동작은 리플레쉬 어드레스 발생 회로(30)가 모든 워드라인을 선택할 때 까지 반복 수행되어, 반도체 메모리 장치내의 모든 메모리 셀들이 히든 라이트 동작을 수행할 수 있도록 한다.
이와 같이, 본 발명의 반도체 메모리 장치는 종래의 더미 CBR 리플레쉬 동작과 더미 라이트 동작을 하나의 동작으로 통합하여 테스트 초기화 시간을 감소시켜 준다. 또한 종래에는 한번의 더미 라이트 동작을 통해 하나의 메모리 셀만이 데이터를 라이트할 수 있었음에 반해, 본 발명에서는 한번의 히든 라이트 동작을 통해 하나의 워드라인에 연결된 메모리 셀들 모두가 데이터를 라이트하도록 하여 테스트 시간 감소 효과가 더욱 증대되도록 한다.
도5는 본 발명의 일실시예에 따른 히든 라이트 제어 회로의 회로도이다.
도5를 참조하면, 히든 라이트 제어 회로(34)는 테스트 신호(TEST)와 CBR 신호(CBR)를 곱하여 히든 라이트 신호(HWR)를 발생하는 앤드 게이트(AND), 히든 라이트 신호(HWR)를 tRCD 시간만큼 지연시킨 후 출력하는 짝수개의 인버터들(I1~I)을 구비한다. 여기서 m은 자연수이며, 2의 배수이다.
테스트 신호(TEST)와 CBR 신호(CBR)가 모두 디스에이블되는 일반 동작 시에는 앤드 게이트(AND)는 로우 레벨의 히든 라이트 신호(HWR)를 발생하고, 짝수개의 인버터들(I1~Im)은 이를 tRCD 시간만큼 지연시킨 후 출력한다. 즉, 히든 라이트 제 어 회로(34)는 디스에이블된 히든 라이트 신호(WRD)를 발생하여 출력한다.
그러나 테스트 초기화를 위한 CBR 리플레쉬 동작 즉, CBR 리플레쉬 명령을 이용한 히든 라이트 동작이 요청되어 테스트 신호(TEST)와 CBR 신호(CBR)가 동시에 인에이블되면, 앤드 게이트(AND1)는 하이 레벨의 히든 라이트 신호(WRD)를 발생하고, 짝수개의 인버터들(I1~Im)은 이를 tRCD 시간만큼 지연시킨 후 출력한다.
즉, 히든 라이트 제어 회로(34)는 CBR 리플레쉬 명령을 이용한 히든 라이트 동작이 요청된 후 tRCD 시간이 경과하면 히든 라이트 신호(WRD)를 출력하여, 복수개의 컬럼 디코더들(16-1~16-n)이 모든 비트라인들을 안정적으로 선택할 수 있도록 한다.
도6은 본 발명의 일실시예에 따른 데이터라인에 전원을 공급하기 위한 전원 공급 회로의 회로도이다.
도6을 참조하면, 데이터라인에 전압을 공급하기 위한 전원 공급 회로는 기준 전압(VREF)과 내부전압(IVC)간의 전압차를 검출하는 비교기(COMP), 비교기(COMP)의 비교 결과에 따라 내부전압(IVC)을 발생하고, 이를 비교기(COMP)로 피드백시킴과 동시에 데이터 입력 회로(54)로 인가하는 피모스 트랜지스터(PM1), 히든 라이트 신호(HWR)에 따라 비교기(COMP)의 인에이블 여부를 결정하는 피모스 트랜지스터(PM2), 및 히든 라이트 신호(HWR)에 따라 외부전압(EVC)을 데이터 입력 회로(54)로 인가하는 엔모스 트랜지스터(NM)를 구비한다.
CBR 리플레쉬 명령을 이용한 히든 라이트 동작이 요청되어 히든 라이트 신호(HWR)가 인에이블되면, 비교기(COMP)는 디스에이블되고 피모스 트랜지스터(PM1) 는 이에 따라 내부전압(IVC)을 발생하지 못한다. 반면에 엔모스 트랜지스터(NM)는 온되어 외부전압(EVC)을 데이터 입력 회로(54)로 인가한다.
반면에 CBR 리플레쉬 명령을 이용한 히든 라이트 동작이 요청되지 않아 히든 라이트 신호(HWR)가 디스에이블되면, 엔모스 트랜지스터(NM)는 오프되어 외부전압(EVC)을 더 이상 데이터 입력 회로(54)로 인가하지 않으나, 비교기(COMP)는 인에이블상태가 되어 비교 동작을 수행한다. 이에 피모스 트랜지스터(PM1)는 비교기(COMP)의 비교 결과에 따라 외부전압(EVC)으로부터 내부전압(IVC)을 발생한 후, 데이터 입력 회로(54)로 인가한다.
따라서 도6의 전원 공급 회로(62)는 기본적으로 외부전압(EVC)으로부터 내부전압(IVC)을 발생하여 데이터 입력 회로(54)로 공급하되, CBR 리플레쉬 명령을 이용한 히든 라이트 동작이 요청되면 내부전압(IVC) 대신에 외부전압(EVC)을 데이터 입력 회로(54)로 공급하여 준다.
도7은 본 발명의 일실시예에 따른 데이터 입력 회로의 회로도이다.
도7을 참조하면, 데이터 입력 회로(54)는 데이터(DIN)와 라이트 신호(WR)를 곱하는 낸드 게이트(NAND), 데이터(DIN)를 반전시키는 인버터(I10), 낸드 게이트(NAND)의 출력 신호에 따라 공급되는 내부전압(IVC)을 데이터 라인(DL)으로 인가하는 피모스 트랜지스터(PM), 인버터(I10)의 출력 신호에 따라 접지 전압(VSS)을 데이터 라인(DL)으로 인가하는 엔모스 트랜지스터(NM1), 데이터 라인(DL)의 신호를 반전하여 상보 데이터 라인(/DL)으로 인가하는 인버터(I20), 및 히든 라이트 신호(HWR)에 따라 외부전압(EVC)을 데이터 라인(DL)으로 인가하는 엔모스 트랜지스 터(NM2)를 구비한다.
도6에는 도시되지 않았으나, 데이터 라인(DL)은 별도의 제어회로를 통해 하나 이상의 비트라인과 연결된다. 이에 데이터 라인(DL)에 인가된 데이터는 별도의 제어회로를 통해 복수개의 비트라인으로 인가된다.
CBR 리플레쉬 명령을 이용한 히든 라이트 동작이 요청되면, 전원 공급 회로(62)로부터 외부전압(EVC)과 히든 라이트 제어회로(34)로부터 인에이블된 히든 라이트 신호(HWR)를 각각 인가받는다. 이에 엔모스 트랜지스터(NM2)는 온되어 외부전압(EVC)으로부터 하이레벨의 데이터(din)를 발생하여 데이터 라인(/DL)으로 인가하고, 인버터(I20)는 하이레벨의 데이터(din)를 반전하여 로우 레벨의 상보 데이터(/din)를 발생하여 상보 데이터 라인(/DL)으로 인가된다.
즉, 데이터 입력 회로(54)는 하이레벨의 데이터(din)를 데이터 라인(/DL)으로 인가하여, 메모리 셀이 "1"의 데이터 값을 라이트할 수 있도록 한다.
반면에 테스트 동작을 위한 CBR 리플레쉬 동작이 종료되어, 내부전압(IVC)이 인가되고 히든 라이트 신호(HWR)는 다시 디스에이블되면, 엔모스 트랜지스터(NM2)는 오프되어 데이터 라인(/DL)으로 외부전압(EVC)을 더 이상 인가하지 않는다. 이러한 상태에서 라이트 동작이 요청되어 라이트 신호(WR)가 인에이블되고 하이레벨의 데이터(DIN)가 인가되면, 피모스 트랜지스터(PM)는 온되고 엔모스 트랜지스터(NM1)는 오프되어 데이터 라인(DL)에 내부전압(IVC)을 인가한다. 또한 로우 레벨의 데이터(DIN)가 인가되면, 피모스 트랜지스터(PM)는 오프되고 엔모스 트랜지스터(NM1)는 온되어 데이터 라인(DL)에 접지 전압(VSS)을 인가한다. 즉, 데이터 입력 회로(54)는 라이트 동작 시에는 외부의 데이터(DIN)와 동일한 논리 값을 가지는 데이터(din)를 발생하여 데이터 라인(/DL)으로 인가한다.
이와 같이, 데이터 입력 회로(54)는 기본적으로 외부의 데이터(DIN)를 데이터 라인(/DL)으로 인가하도록 하되, CBR 리플레쉬 명령을 이용한 히든 라이트 동작이 요청되면 데이터 라인(DL,/DL)에는 외부전압(EVC)을 인가하여 준다.
이에, 복수개의 메모리 셀들이 동시에 라이트동작을 수행하는 경우에 발생할 수 있는 전력부족현상을 사전에 방지할 수 있다.
또한 상기의 설명에서는 테스트 초기화를 위한 히든 라이트 동작이 요청되면, 데이터 라인에는 무조건적으로 외부전압(EVC)이 인가되도록 하였지만, 반도체 메모리 장치의 전원공급능력이 충분하여 복수개의 메모리 셀들이 동시에 라이트동작이 되더라도 전력부족현상이 발생하지 않으면 종래에서와 같이 내부전압(IVC)을 그대로 인가할 수 있음은 물론 당연하다. 그리고 필요한 경우에는 데이터 라인에 외부전압(EVC)이 인가하는 대신에 접지 전압을 인가할 수 도 있음은 물론 당연하다.
상기에서는 본 발명의 바람직한 실시 예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
본 발명의 반도체 메모리 장치 및 이의 동작 방법은 테스트 초기화를 위해 수행되던 더미 CBR 리플레쉬 동작과 더미 라이트 동작을 하나의 동작으로 통합하여 테스트 초기화 시간을 감소시켜 준다. 또한 종래에는 한번의 더미 라이트 동작을 통해 하나의 메모리 셀만이 데이터를 라이트할 수 있었음에 반해, 본 발명에서는 한번의 히든 라이트 동작을 통해 하나의 워드라인에 연결된 메모리 셀들 모두가 데이터를 라이트할 수 있도록 하여, 테스트 시간 감소 효과를 더욱 증대시켜 준다.

Claims (21)

  1. 복수개의 워드라인들 각각과 복수개의 비트라인들 각각의 사이에 연결되어, 상기 비트라인에 인가된 데이터를 라이트하거나 상기 데이터를 리드하여 상기 비트라인으로 출력하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이;
    테스트 모드시에 CBR 리플레쉬 동작이 요청되면, 리플레쉬 어드레스에 응답하여 적어도 하나의 워드라인을 선택하고 히든 라이트 신호에 응답하여 상기 복수개의 비트라인들 모두를 선택하는 어드레스 디코더;
    상기 테스트 모드시에 상기 CBR 리플레쉬 동작이 요청되면, 상기 히든 라이트 신호를 발생하는 히든 라이트 제어 회로;
    상기 테스트 모드시에 상기 CBR 리플레쉬 동작이 요청되면, 상기 리플레쉬 어드레스를 발생하는 리플레쉬 어드레스 발생 회로; 및
    상기 테스트 모드시에 상기 CBR 리플레쉬 동작이 요청되면, 상기 복수개의 비트라인들 모두에 상기 데이터를 인가하는 데이터 입력 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제1항에 있어서, 상기 반도체 메모리 장치는
    외부로부터 공급되는 커맨드를 수신 및 조합하여 모드 설정 동작을 요청하는 모드 설정 신호를 발생하거나, 상기 CBR 리플레쉬 동작을 요청하는 CBR 신호를 발생하거나, 라이트 동작을 요청하는 라이트 신호를 발생하는 커맨드 디코더; 및
    상기 모드 설정 신호에 따라 외부로부터 공급되는 어드레스를 수신 및 분석하여, 상기 테스트 모드의 설정을 요청하는 테스트 신호를 발생하는 모드 설정 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제2항에 있어서, 상기 히든 라이트 제어 회로는
    상기 테스트 신호와 상기 CBR 신호가 동시에 발생하면, 상기 히든 라이트 신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제2항에 있어서, 상기 히든 라이트 제어 회로는
    상기 테스트 신호와 상기 CBR 신호를 곱하여 상기 히든 라이트 신호를 발생하는 제1 논리 게이트; 및
    상기 히든 라이트 신호를 소정시간 지연시켜 출력하는 지연 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 어드레스 디코더는
    상기 리플레쉬 어드레스에 응답하여 상기 적어도 하나의 워드라인을 선택하는 로우 디코더; 및
    상기 히든 라이트 신호에 응답하여 상기 복수개의 비트라인들을 동시에 선택하는 컬럼 디코더를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  6. 제2항에 있어서, 상기 반도체 메모리 장치는
    외부로부터 공급되는 외부전압으로부터 내부전압을 발생하되, 상기 히든 라이트 신호를 수신하면 상기 외부전압을 그대로 출력하는 전원 공급 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  7. 제6항에 있어서, 상기 전원 공급 회로는
    기준 전압과 상기 내부전압을 비교하는 비교기;
    상기 비교기의 비교 결과에 응답하여 상기 외부전압으로부터 상기 내부전압을 발생하여 출력하는 제1 트랜지스터; 및
    상기 히든 라이트 신호를 수신하면, 상기 비교기를 디스에이블시키고 상기 외부전압을 출력하는 제2 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  8. 제6항에 있어서, 상기 데이터 입력 회로는
    외부로부터 공급되는 데이터를 상기 어드레스 디코더에 의해 선택된 비트라인들로 인가하되, 상기 히든 라이트 신호를 수신하면 상기 전원 공급 회로로부터 공급되는 상기 외부전압을 상기 어드레스 디코더에 의해 선택된 비트라인들로 인가하는 기능을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  9. 제8항에 있어서, 상기 데이터 입력 회로는
    상기 외부로부터 공급되는 데이터와 상기 커맨드 디코더로부터 전송되는 상기 라이트 신호를 비논리곱하는 제2 논리 게이트;
    상기 외부로부터 공급되는 데이터를 반전하는 인버터;
    상기 제2 논리 게이트의 출력 신호에 응답하여 상기 전원 공급 회로로부터 공급되는 상기 내부전압을 데이터 라인으로 출력하는 제3 트랜지스터;
    상기 인버터의 출력 신호에 응답하여 접지 전압을 상기 데이터 라인으로 출력하는 제4 트랜지스터; 및
    상기 히든 라이트 신호에 따라 상기 전원 공급 회로로부터 공급되는 상기 외부전압을 상기 데이터 라인으로 출력하는 제5 트랜지스터를 구비하고,
    상기 데이터 라인은 적어도 하나의 비트라인과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 복수개의 워드라인들 각각과 복수개의 비트라인들 각각의 사이에 연결되어, 상기 비트라인에 인가된 데이터를 라이트하거나 상기 데이터를 리드하여 상기 비트라인으로 출력하는 복수개의 메모리 셀들을 구비하는 복수개의 뱅크들;
    테스트 모드시에 CBR 리플레쉬 동작이 요청되면 뱅크 선택 신호에 따라 상기 복수개의 뱅크들 모두를 선택한 후, 리플레쉬 어드레스에 응답하여 적어도 하나의 워드라인을 선택하고 히든 라이트 신호에 응답하여 상기 복수개의 비트라인들 모두를 선택하는 어드레스 디코더;
    상기 테스트 모드시에 CBR 리플레쉬 동작이 요청되면, 상기 히든 라이트 신호를 발생하는 히든 라이트 제어 회로;
    상기 테스트 모드시에 상기 CBR 리플레쉬 동작이 요청되면, 상기 리플레쉬 어드레스를 발생하는 리플레쉬 어드레스 발생 회로; 및
    상기 테스트 모드시에 상기 CBR 리플레쉬 동작이 요청되면, 상기 복수개의 비트라인들 모두에 상기 데이터를 인가하는 데이터 입력 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제10항에 있어서, 상기 반도체 메모리 장치는
    외부로부터 공급되는 커맨드를 수신 및 조합하여 모드 설정 동작을 요청하는 모드 설정 신호를 발생하거나, 상기 CBR 리플레쉬 동작을 요청하는 CBR 신호를 발생하거나, 라이트 동작을 요청하는 라이트 신호를 발생하는 커맨드 디코더; 및
    상기 모드 설정 신호에 따라 외부로부터 공급되는 어드레스를 수신 및 분석하여, 상기 테스트 모드의 설정을 요청하는 테스트 신호를 발생하는 모드 설정 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  12. 제11항에 있어서, 상기 히든 라이트 제어 회로는
    상기 테스트 신호와 상기 CBR 신호가 동시에 발생하면, 상기 히든 라이트 신호를 발생하는 것을 특징으로 하는 반도체 메모리 장치.
  13. 제12항에 있어서, 상기 히든 라이트 제어 회로는
    상기 테스트 신호와 상기 CBR 신호를 곱하여 상기 히든 라이트 신호를 발생하는 제1 논리 게이트; 및
    상기 히든 라이트 신호를 소정시간 지연시켜 출력하는 지연 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제11항에 있어서, 상기 어드레스 디코더는
    상기 테스트 모드시에 상기 CBR 신호를 수신하면, 상기 복수개의 뱅크들 모두를 동시에 선택하는 상기 뱅크 선택 신호를 발생하는 뱅크 선택 회로;
    복수개의 뱅크들 각각에 대응되며, 상기 테스트 모드시에 상기 뱅크 선택 신호에 응답하여 상기 대응되는 뱅크를 선택한 후, 상기 리플레쉬 어드레스에 응답하여 상기 적어도 하나의 워드라인을 선택하는 복수개의 로우 디코더들을 구비하는 로우 디코더 회로; 및
    복수개의 뱅크들 각각에 대응되며, 상기 테스트 모드시에 상기 히든 라이트 신호에 응답하여 상기 복수개의 비트라인들을 동시에 선택하는 복수개의 컬럼 디코더들을 구비하는 컬럼 디코더 회로를 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  15. 제11항에 있어서, 상기 반도체 메모리 장치는
    외부로부터 공급되는 외부전압으로부터 내부전압을 발생하되, 상기 히든 라이트 신호를 수신하면 상기 외부전압을 그대로 출력하는 전원 공급 회로를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  16. 제15항에 있어서, 상기 전원 공급 회로는
    기준 전압과 상기 내부전압을 비교하는 비교기;
    상기 비교기의 비교 결과에 응답하여 상기 외부전압으로부터 상기 내부전압을 발생하여 출력하는 제1 트랜지스터; 및
    상기 히든 라이트 신호를 수신하면, 상기 비교기를 디스에이블시키고 상기 외부전압을 출력하는 제2 트랜지스터들을 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  17. 제15항에 있어서, 상기 데이터 입력 회로는
    외부로부터 공급되는 데이터를 상기 어드레스 디코더에 의해 선택된 비트라인들로 인가하되, 상기 히든 라이트 신호를 수신하면 상기 전원 공급 회로로부터 공급되는 상기 외부전압을 상기 어드레스 디코더에 의해 선택된 비트라인들로 인가하는 기능을 더 구비하는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제17항에 있어서, 상기 데이터 입력 회로는
    상기 외부로부터 공급되는 데이터와 상기 커맨드 디코더로부터 전송되는 상 기 라이트 신호를 비논리곱하는 제2 논리 게이트;
    상기 외부로부터 공급되는 데이터를 반전하는 인버터;
    상기 제2 논리 게이트의 출력 신호에 응답하여 상기 전원 공급 회로로부터 공급되는 상기 내부전압을 데이터 라인으로 출력하는 제3 트랜지스터;
    상기 인버터의 출력 신호에 응답하여 접지 전압을 상기 데이터 라인으로 출력하는 제4 트랜지스터; 및
    상기 히든 라이트 신호에 따라 상기 전원 공급 회로로부터 공급되는 상기 외부전압을 상기 데이터 라인으로 출력하는 제5 트랜지스터를 구비하고,
    상기 데이터 라인은 적어도 하나의 비트라인과 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  19. 복수개의 워드라인들 각각과 복수개의 비트라인들의 각각의 사이에 연결되어, 상기 비트라인에 인가된 데이터를 라이트하거나 상기 데이터를 리드하여 상기 비트라인들로 출력하는 복수개의 메모리 셀들을 구비하는 메모리 셀 어레이를 구비하는 반도체 메모리 장치의 동작 방법에 있어서,
    테스트 모드 시에 CBR(CAS before RAS) 리플레쉬 동작이 요청되면, CBR 신호를 발생한 후 히든 라이트 신호를 발생하는 동작 확인 단계;
    상기 CBR 신호에 응답하여 리플레쉬 어드레스를 발생하고, 상기 리플레쉬 어드레스에 따라 상기 복수개의 워드라인들 중 적어도 하나의 워드라인을 선택하는 워드라인 선택 단계; 및
    상기 히든 라이트 신호에 응답하여 상기 복수개의 비트라인들 모두를 선택하여, 상기 적어도 하나의 워드라인에 연결된 메모리셀들 모두가 상기 복수개의 비트라인들로부터 전송되는 데이터를 라이트 하는 라이트 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  20. 제19항에 있어서, 상기 동작 확인 단계는
    상기 테스트 모드를 설정하기 위한 커맨드를 외부로부터 공급받으면, 상기 테스트 모드를 설정하는 단계;
    상기 테스트 모드시에 상기 CBR 리플레쉬 동작을 요청하기 위한 상기 커맨드를 외부로부터 공급받으면, 상기 CBR 신호를 발생하는 단계; 및
    상기 CBR 신호가 발생된 후에 상기 히든 라이트 신호를 발생하는 단계를 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
  21. 제19항에 있어서, 상기 반도체 메모리 장치의 동작 방법은
    상기 히든 라이트 신호가 발생되면, 외부로부터 공급되는 외부전압을 상기 복수개의 비트라인들로 인가하는 단계를 더 구비하는 것을 특징으로 하는 반도체 메모리 장치의 동작 방법.
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