JP2000268559A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 個々の内部回路の動作周波数を上昇させるこ
となくデータの読み出し速度を改善することができる半
導体集積回路装置を提供すること。 【解決手段】 ＳＲＡＭアレイ１２０に第一の列デコー
ダ３９０と第二の列デコーダ３９１が設けられる。第一
の列アドレスバッファ３９２と第二の列アドレスバッフ
ァ３９３は、ＳＲＡＭ列アドレス信号ｉＡＳＣに基づき
第一のＳＲＡＭ列アドレス信号ｉＡＳＣ−１と第二の列
アドレス信号ｉＡＳＣ−２とを生成して、第一および第
二の列デコーダに与え、これら列デコーダが交互に動作
する。また、ＳＲＡＭアレイ１２０の各データバッファ
３９４には第一のスイッチ回路３９７−１と第二のスイ
ッチ回路３９７−２が設けられ、各列デコーダにより導
通制御される。これにより、第一および第二の列デコー
ダがＳＲＡＭアレイ１２０に対してアドレスを交互に指
定し、データが交互に読み出される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同一半導体基板上
に主記憶部と副記憶部とが形成され、主記憶部と副記憶
部との間にデータ転送回路を持つ半導体集積回路装置に
関し、特に内部の動作周波数を緩和する半導体集積回路
装置に関する。

【０００２】

【従来の技術】一般に、コンピュータシステムに用いら
れる主記憶装置として比較的低速で安価な大容量の半導
体装置が用いられるが、この要求に合致したものとして
汎用ＤＲＡＭが多く使用されている。また、最近のコン
ピュータシステムでは、システムの高速化（特にＭＰＵ
の高速化）に対して主記憶部を構成するＤＲＡＭの高速
化もなされてはいるが、ＭＰＵの高速化に対しては不十
分であり、ＭＰＵと主記憶部との間に高速メモリを副記
憶部として搭載したシステムが主流である。このような
副記憶部は一般にキャッシュメモリとよばれ、高速ＳＲ
ＡＭやＥＣＬＲＡＭなどが用いられている。

【０００３】キャッシュメモリの実装形態としては、一
般にＭＰＵの外部に設けられたものや、ＭＰＵに内蔵さ
れたものがあるが、最近では、主記憶部を構成するＤＲ
ＡＭとキャッシュメモリとを同一半導体基板上に搭載し
た半導体記憶装置が注目されている。この従来技術とし
ては、特開昭５７−２０９８３号、特開昭６０−７６９
０号、特開昭６２−３８５９０号、特開平１−１４６１
８７号などがある。これらの先行技術にかかる半導体記
憶装置は、ＤＲＡＭとキャッシュメモリとを搭載するこ
とから、一部でキャッシュＤＲＡＭと呼ばれている。ま
たＣＤＲＡＭとも記述される。これらは、キャッシュメ
モリとして機能するＳＲＡＭ（副記憶部）と主記憶部を
なすＤＲＡＭとの間で、データを双方向に転送可能な構
成になっている。

【０００４】

【発明が解決しようとする課題】ところで、この種の半
導体集積回路装置では、近年のデータ読み出し速度の高
速化に伴って動作周波数が上昇しつつある。しかしなが
ら、ＤＲＡＭに代表される半導体記憶装置では、その動
作周波数は、アドレスバッファやデコーダなどの個々の
内部回路の動作周波数で決定される。したがって、個々
の内部回路の動作周波数が改善されない限り、装置全体
の動作周波数を上昇させることが困難となり、さらなる
高速化に対応できないという問題がある。

【０００５】以下、図６４および図６５を参照して、こ
の問題を具体的に説明する。図６４に、データの読み出
し動作に着目した場合の従来の半導体記憶装置の構成例
を示す。この例では、外部からアドレスを取り込んで生
成されたＳＲＡＭ列アドレス信号ｉＡＳＣは、列アドレ
スバッファ３９２Ｊにより列デコーダ３９０Ｊに与えら
れる。列デコーダ３９０Ｊは、これをデコードしてＳＲ
ＡＭアレイ１２０ＪにＳＲＡＭ列デコーダ出力信号ＳＳ
Ｌを与える。ＳＲＡＭアレイ１２０Ｊには、ＳＲＡＭセ
ルからなるデータバッファ３９４Ｊがマトリックス状に
配列され、各データバッファ３９４Ｊには、列デコーダ
３９０ＪからのＳＲＡＭ列デコーダ出力信号ＳＳＬによ
り導通制御されるスイッチ回路３９７Ｊが設けられてい
る。各データバッファ３９４Ｊは、このスイッチ回路３
９７Ｊを介してデータ入出力線ＳＩＯに接続される。ま
た、このデータ入出力線ＳＩＯには、データラッチ回路
３９５Ｊおよびデータアウトバッファ１５２Ｊからなる
データ制御回路１６０Ｊが接続される。ＳＲＡＭ列デコ
ーダ１２３Ｊおよびデータ制御回路１６０Ｊの各回路
は、図示しない外部クロック信号（ＣＬＫ）に同期して
動作するように構成される。

【０００６】この構成例によれば、図６５に示すよう
に、外部クロック信号ＣＬＫの１クロック周期毎に、ア
ドレスＡ０〜Ａ３に対応するＳＲＡＭ列アドレス信号ｉ
ＡＳＣが順次生成され、このＳＲＡＭ列アドレス信号ｉ
ＡＳＣから半クロック遅れて、アドレスＡ０〜Ａ３に対
応する列デコーダ出力信号ＳＳＬが１クロック周期毎に
順次生成される。そして、このＳＲＡＭ列デコーダ出力
信号ＳＳＬで特定されるデータバッファ３９４Ｊからの
データＤ０〜Ｄ３が、１クロック周期毎にデータ入出力
線ＳＩＯに順次現れる。データ制御回路１６０Ｊはこれ
を入力し、データＤＱとして１クロック周期毎に順次出
力する。つまり、この従来技術によれば、列デコーダや
データ制御回路などの各内部回路は、１クロック周期で
１つの動作を完結するように構成され、読み出し動作の
周波数は、各内部回路の動作周波数で決まるものとなっ
ている。

【０００７】また、動作周波数の改善を図った従来技術
として、例えば文献「“400MHz Random Column Operati
ng SDRAM Techniques with Self Skew Compensation”,
1997 Symposium on VLSI Circuits Digest of Technic
al Papers, pp105-106」には、メモリアレイからのデー
タの読み出し経路を複線化してクロック周波数を改善す
る技術が開示されている。しかしながら、この技術によ
れば、ＤＲＡＭのメモリアレイの後段側のデータ伝達経
路での動作を高速化できるものの、外部からアドレスを
取り込んでメモリセルを特定するまでのアドレス伝達経
路（アドレスバッファ、列デコーダ、データバス等）に
ついては、従来と同様に構成されているため、これらの
経路で動作周波数が制限されてしまうという問題が依然
として存在する。また、この従来技術では、ＤＲＡＭの
データ伝達経路を複線化するために各センスアンプ回路
ごとに複数のスイッチとローカルＩＯ線を設けており、
このため、レイアウト上のオーバーヘッドが大きくなる
という問題もある。

【０００８】この発明は、上記事情に鑑みてなされたも
ので、個々の内部回路の動作周波数を上昇させることな
くデータの読み出し速度を改善することができ、しかも
個々の内部回路の動作周波数を緩和させることのできる
半導体集積回路装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。すなわち、請求項
１に係る発明は、外部クロック信号に同期してデータの
読み出しが行われるように構成された半導体集積回路装
置であって、メモリセルがマトリックス状に配列されて
なるメモリセルアレイ（例えば後述するＳＲＡＭアレイ
１２０に相当する構成要素）と、前記外部クロック信号
に同期して、外部アドレスを起点として連続する内部ア
ドレスを前記メモリセルアレイに対して交互に指定する
第１および第２のアドレス指定手段（例えば後述する第
一の列デコーダ３９０、第二の列デコーダ３９１などに
相当する構成要素）と、前記第１および第２のアドレス
指定手段にそれぞれ対応して設けられ、前記外部クロッ
ク信号に同期して、前記内部アドレスで特定される前記
メモリセルアレイ内のメモリセルからデータを交互に伝
達する第１および第２のデータ伝達手段（例えば後述す
る第一のデータラッチ回路３９５、第二のデータラッチ
回路３９６に相当する構成要素）と、前記第１および第
２のデータ伝達手段によりそれぞれ伝達されたデータを
交互に外部に出力するデータ出力手段（例えば後述する
データアウトバッファ１５２などに相当する構成要素）
と、を備えたことを特徴とする。

【００１０】また、請求項２に係る発明は、前記第１お
よび第２のデータ伝達手段が、前記メモリセルアレイ内
のメモリセルと前記第１および第２のデータ伝達手段と
の間にそれぞれ接続され、前記前記第１および第２のア
ドレス指定手段により指定される内部アドレスに基づき
それぞれ導通制御される第１および第２のスイッチ手段
（例えば後述する第一のスイッチ回路３９７−１、第二
のスイッチ回路３９７−２に相当する構成要素）を備え
たことを特徴とする。

【００１１】さらに、請求項３に係る発明は、前記第１
のアドレス指定手段が、前記外部クロック信号に同期し
て前記外部アドレスを取り込み、該外部アドレスに基づ
き第１のアドレス信号を生成する第１のアドレスバッフ
ァ（例えば後述する第一の列アドレスバッファ３９２に
相当する構成要素）と、前記第１のアドレス信号をデコ
ードして第１の選択信号を生成し、これを前記第１のス
イッチ手段に与える第１のデコーダ（例えば後述する第
一の列デコーダ３９０に相当する構成要素）と、を備
え、前記第２のアドレス指定手段が、前記外部クロック
信号に同期して前記外部アドレスを取り込み、該外部ア
ドレスに基づき第２のアドレス信号を生成する第２のア
ドレスバッファ（例えば後述する第二の列アドレスバッ
ファ３９３に相当する構成要素）と、前記第２のアドレ
ス信号をデコードして第２の選択信号を生成し、これを
前記第２のスイッチ手段に与える第２のデコーダ（例え
ば後述する第二の列デコーダ３９１に相当する構成要
素）と、を備え、前記第１および第２のアドレスバッフ
ァが、前記外部クロック信号に同期して交互に動作し、
前記メモリセルアレイの複数のメモリセルが連続的に選
択されるように、前記外部アドレスに基づき前記第１お
よび第２のアドレス信号を交互に生成することを特徴と
する。

【００１２】さらにまた、請求項４に係る発明は、外部
クロック信号に同期してデータの読み出しが行われるよ
うに構成された半導体集積回路装置であって、主記憶部
と、前記主記憶部との間でデータ転送が可能に構成され
た副記憶部とを備え、前記副記憶部は、該副記憶部に格
納されたデータを外部に読み出すための複数系統の読み
出し手段（例えば後述する第一のアドレスバッファ３９
２〜第一の列デコーダ３９０〜スイッチ回路３９７−１
〜第一のデータラッチ回路３９５の回路系と、第二のア
ドレスバッファ３９３〜第二の列デコーダ３９１〜スイ
ッチ回路３９７−２〜第二のデータラッチ回路３９６の
回路系に相当する構成要素）を備えたことを特徴とす
る。

【００１３】さらにまた、請求項５に係る発明は、前記
複数系統の読み出し手段が、外部クロック信号に同期し
て、外部アドレスを起点として連続する内部アドレスを
前記副記憶部のメモリセルアレイに対して交互に指定す
る第１および第２のアドレス指定手段（例えば後述する
第一のアドレスバッファ３９２〜第一の列デコーダ３９
０、および第二のアドレスバッファ３９３〜第二の列デ
コーダ３９１に相当する構成要素）と、前記第１および
第２のアドレス指定手段にそれぞれ対応して設けられ、
前記外部クロック信号に同期して、前記内部アドレスで
特定される前記メモリセルアレイ内のメモリセルからデ
ータを交互に伝達する第１および第２のデータ伝達手段
（例えば後述する第一のデータラッチ回路３９５および
第二のデータラッチ回路３９６に相当する構成要素）
と、前記第１および第２のデータ伝達手段によりそれぞ
れ伝達されたデータを交互に外部に出力するデータ出力
手段（例えば後述するデータアウトバッファ１５２に相
当する構成要素）と、を備えたことを特徴とする。

【００１４】この発明によれば、まず、第１のアドレス
指定手段によりメモリセルアレイに対して内部アドレス
が指定され、この内部アドレスで特定されるメモリセル
からのデータが第２のデータ伝達手段により伝達され
る。次に、第２のアドレス指定手段によりメモリセルア
レイに対して次の内部アドレスが指定され、この内部ア
ドレスで特定されるメモリセルからのデータが第２のデ
ータ伝達手段により伝達される。この後、第１のアドレ
ス指定手段と第２のアドレス指定手段により、交互に連
続する内部アドレスが指定される。

【００１５】ここで、第１および第２のアドレス指定手
段のそれぞれに着目した場合、２サイクルに１度の頻度
で内部アドレスの指定が行われる。また、第１および第
２のデータ伝達手段は、それぞれ第１および第２のデー
タ伝達手段にそれぞれ対応して動作するので、第１およ
び第２のデータ伝達手段のそれぞれに着目すれば、同様
に２サイクルに１度の頻度でデータの伝達が行われる。
また、データ出力手段は、第１および第２のデータ伝達
手段からのデータを交互に出力する。

【００１６】従って、第１のアドレス指定手段、第２の
アドレス指定手段、第１のデータ伝達手段、第２のデー
タ伝達手段の各要素は、２サイクルで１つの動作を完結
すればよいので、各要素の動作周波数が緩和される。ま
た、データ出力手段は、第１および第２のデータ伝達手
段からのデータを交互に取り込んで出力するだけなの
で、動作周波数に余裕がある。よって、内部回路の動作
周波数を上昇させることなく、装置全体の動作周波数を
上昇させることが可能となる。

【００１７】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。 （１）基本構成 以下に本発明の一実施例の基本構成について説明する。
本発明による半導体集積回路装置は、半導体記憶装置と
その半導体記憶装置の制御装置とを含む。半導体記憶装
置は主記憶部と副記憶部を有し、主記憶部と副記憶部で
双方向のデータ転送が可能なように構成されている。ま
た副記憶部は、複数の記憶セル群から構成されており、
副記憶部のそれぞれの記憶セル群はそれぞれ独立したキ
ャッシュとして機能する事が可能となっている。また本
発明による半導体記憶装置では、コントロール端子やア
ドレス端子の数は、主記憶部を制御するのに必要な数と
同じ数で実現する事も可能である。

【００１８】以下、主に主記憶部として６４Ｍビットの
ＤＲＡＭアレイを有し、副記憶部として１６Ｋビットの
ＳＲＡＭアレイを有した×８ビットの２バンク構成のシ
ンクロナスインターフェイスを持つ半導体記憶装置につ
いての実施例を中心に説明する。ただし、本発明はこの
構成に限定されるものではない。

【００１９】（２）ブロック図 図１は、この発明の一実施例による半導体記憶装置の全
体の構成を概略的に示すブロック図である。図１におい
て、半導体記憶装置１００は、主記憶部としてＤＲＡＭ
部１０１、副記憶部としてＳＲＡＭ部１０２、ＤＲＡＭ
部１０１とＳＲＡＭ部１０２との間でデータ転送を行う
ための双方向データ転送回路１０３を有している。

【００２０】ＤＲＡＭ部１０１は、行及び列からなるマ
トリックス状に配列された複数のダイナミック型メモリ
セルを備えるＤＲＡＭアレイ１１０と、内部アドレス信
号ｉＡ０〜ｉＡ１３からＤＲＡＭ行選択信号とバンク選
択信号を出カするＤＲＡＭ行制御回路１１５と、ＤＲＡ
Ｍ行選択信号ｉＡＤＲ０〜ｉＡＤＲ１２とバンク選択信
号ｉＡＤ１３を受けてＤＲＡＭアレイ１１０の対応行を
選択するＤＲＡＭ行デコーダ１１３と、内部アドレス信
号ｉＡ５およびｉＡ６からＤＲＡＭ列選択信号を出力す
るＤＲＡＭ列制御回路１１６と、ＤＲＡＭ列選択信号ｉ
ＡＤＣ５およびｉＡＤＣ６を受けて対応列を選択するＤ
ＲＡＭ列デコーダ１１４を有する。

【００２１】さらにＤＲＡＭアレイ１１０は、メモリセ
ル部１１１と、選択されたＤＲＡＭセルに保持されたデ
ータを検知し増幅するセンスアンプ１１２を備える。ま
たＤＲＡＭアレイ１１０は、バンクと呼ばれる複数のブ
ロックに分割されており、本実施例では２つのバンクＡ
およびバンクＢに分割され、バンク選択信号ｉＡＤ１３
により選択される。

【００２２】ＳＲＡＭ部１０２は、行及び列からなるマ
トリックス状に配列された複数のスタティック型メモリ
セルを備えるＳＲＡＭアレイ１２０と、内部アドレス信
号ｉＡ０〜ｉＡ３からＳＲＡＭ行選択信号を発生するＳ
ＲＡＭ行制御回路１２４と、ＳＲＡＭ行選択信号ｉＡＳ
Ｒ０〜１ＡＳＲ３を受けて分割されたＳＲＡＭセル群
（本実施例では行毎に分割されたセル群）の選択を行う
ＳＲＡＭ行デコーダ１２１と、内部アドレス信号ｉＡ０
〜ｉＡ３及びｉＡ４〜ｉＡ１３からＳＲＡＭ列選択信号
を発生するＳＲＡＭ列制御回路１２２と、ＳＲＡＭ列選
択信号ｉＡＳＣ４〜ｉＡＳＣ１０により列選択を行うＳ
ＲＡＭ列デコーダ１２３を有する。さらに外部入力信号
を受けて半導体記憶装置内の動作を制御する動作制御回
路１５０と外部とのデータ入出力の制御をするデータ制
御回路１６０を有する。

【００２３】なお、本実施例では、主記憶部にＤＲＡＭ
を用い、副記憶部にＳＲＡＭを用いているが、本発明は
これに制限されるものではない。主記憶部には、ＤＲＡ
Ｍの他にＳＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯ
Ｍ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ、強誘電体
メモリなど他のメモリを用いてもよい。主記憶部を構成
するメモリは、その種類や特有の機能を有効に使用でき
るように構成することが望ましい。例えば、主記憶部に
ＤＲＡＭを用いる場合については、汎用ＤＲＡＭ、ＥＤ
ＯＤＲＡＭ、シンクロナスＤＲＡＭ、シンクロナスＧＲ
ＡＭ、バーストＥＤＯＤＲＡＭ、ＤＤＲシンクロナスＤ
ＲＡＭ、ＤＤＲシンクロナスＧＲＡＭ、ＳＬＤＲＡＭ、
ＲａｍｂｕｓＤＲＡＭなどを適宜使用する。また、副記
憶部には主記憶部に用いたメモリよりも高速アクセス可
能なランダムアクセスメモリであれば他のメモリを用い
てもよい。主記憶部をフラッシュＥＥＰＲＯＭで構成す
る場合には、副記憶部のメモリ容量はフラッシュＥＥＰ
ＲＯＭの一つの消去セクター単位の容量の１／２以上で
構成されるのが望ましい。

【００２４】（３）システム 本発明による半導体記憶装置は、後で詳細に述べるＳＲ
ＡＭ列制御回路１２２を持つことによりＳＲＡＭセル群
単位でのＳＲＡＭ列制御モードの変更が可能となる。こ
の機能はＳＲＡＭセル群単位ごとにラップタイプ（後
述）やバースト長やレイテンシなど、（以降データ入出
力様式と称する）の設定が可能ということであり、あら
かじめ設定しておけばそれぞれのＳＲＡＭセル群の選択
がなされた際に半導体記憶装置の内部で自動的にデータ
入出力様式が決定される。このため、データ入出力様式
切り替えのための半導体記憶装置外部からのデータ制
御、もしくは半導体記憶装置外部でのデータ処理制御が
不要となる。

【００２５】本発明の機能を有する半導体記憶装置は、
複数のアクセス要求を受ける場合、各々のアクセス要求
ごとにＳＲＡＭセル群単位での割り振りや指定及び再指
定を受ける機能を有している。図２には、図１で示した
半導体記憶装置１００に対しアクセス要求を行うメモリ
マスタを複数個持つメモリシステムを示す。図２ではメ
モリマスタ１８０ａからのアクセス要求に対してはＳＲ
ＡＭセル群０１と０２と０３が指定され、メモリマスタ
１８０ｂからのアクセス要求に対してはＳＲＡＭセル群
０４が指定され、メモリマスタ１８０ｃからのアクセス
要求に対してはＳＲＡＭセル群０５と０６と０７と０８
が指定されている。これらのアクセス要求に対するＳＲ
ＡＭセル群の指定は可変であり、随時変更が可能であ
る。

【００２６】また、図２において半導体記憶装置１００
に対するメモリマスタ１８０ａの要求するデータ入出力
様式とメモリマスタ１８０ｂの要求するデータ入出力様
式が異なる場合にも、メモリマスタ１８０ａに対するデ
ータ入出力とメモリマスタ１８０ｂに対するデータ入出
力を何ら特別な制御信号を入力する必要なく連続して行
うことが可能である。その動作を可能とするために半導
体記憶装置１００内のＳＲＡＭ列制御回路１２２にデー
タ入出力様式記憶部を持つ。またデータ入出力様式記憶
部は、図２の様にＳＲＡＭセル群と１対１対応でもよ
く、図３の様に複数のＳＲＡＭセル群に対応してもよ
い。

【００２７】（４）ピン配置 図４は、本発明による半導体記憶装置のパッケージのピ
ン配置の１例を示す図である。この図４は、６４Ｍビッ
トのＤＲＡＭアレイと１６ＫビットのＳＲＡＭアレイを
有した×８ビット構成の２バンクのシンクロナスインタ
ーフェースを持つ半導体記憶装置であり、リードピッチ
０．８ｍｍ、５４ピンの４００ｍｉｌ（ミル）×８７５
ｍｉｌ（ミル）の ＴＳＯＰタイプ２のプラスチックパ
ッケージに収納される。これらのピンの構成（ピン数／
ピン配置）は、通常の６４ＭビットのシンクロナスＤＲ
ＡＭと同様である。また、他のビット構成であっても、
それぞれの構成のシンクロナスＤＲＡＭと同様のピン数
とピン配置となる。

【００２８】以下に各ピンの信号定義を示す。 ＣＬＫ：クロック信号ＣＬＫは、基準クロック信号で、
他の全ての入出力信号の基準信号となる。すなわち他の
入力信号の取り込みタイミング、出力信号タイミングを
決定する。各外部入力信号はＣＬＫの立ち上がりエッジ
を基準として、セットアップ／ホールド時間が規定され
る。 ＣＫＥ：クロックイネーブル信号ＣＫＥは、その次にく
るＣＬＫ信号が有効か無効かを決定する。ＣＬＫ立ち上
がりエッジの際にＣＫＥ信号がＨＩＧＨであった場合
は、次に入力されるＣＬＫ信号は有効とされ、ＣＬＫ立
ち上がりエッジの際にＣＫＥ信号がＬＯＷであった場合
は、次に入力されるＣＬＫ信号は無効とされる。

【００２９】／ＣＳ：チップセレクト信号／ＣＳは、外
部入力信号／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号を
受け付けるか受け付けないかを決定する。ＣＬＫ立ち上
がりエッジの際に／ＣＳ信号がＬＯＷであった場合に、
同じタイミングにて入力される／ＲＡＳ信号、／ＣＡＳ
信号、／ＷＥ信号が動作制御回路に取り込まれ、ＣＬＫ
立ち上がりエッジの際に／ＣＳ信号がＨＩＧＨであった
場合には、同じタイミングにて入力される／ＲＡＳ信
号、／ＣＡＳ信号、／ＷＥ信号は無視される。／ＲＡ
Ｓ，／ＣＡＳ，／ＷＥ：各制御信号／ＲＡＳ，／ＣＡ
Ｓ，／ＷＥは、ともに組み合わせることで半導体記憶装
置の動作を決定するための信号である。

【００３０】Ａ０〜Ａ１３：アドレス信号Ａ０〜Ａ１３
は、クロック信号に応じてアドレス制御回路に取り込ま
れ、ＤＲＡＭ行デコーダ、ＤＲＡＭ列デコーダ、ＳＲＡ
Ｍ行デコーダ、ＳＲＡＭ列デコーダへ伝達され、各々Ｄ
ＲＡＭ部セル、ＳＲＡＭ部セルの選択に使用される。さ
らに内部コマンド信号に応じて後述のモードレジスタに
取り込まれ、内部動作のデータ入出力様式の設定に使わ
れる。また同様にＳＲＡＭ列制御回路の設定にも使われ
る。また、アドレス信号Ａ１３は、ＤＲＡＭセルアレイ
のバンク選択信号でもある。 ＤＱＭ：データマスク信号ＤＱＭは、データの入力及び
出力をバイト単位で無効化（マスク）する信号である。 ＤＱ０〜ＤＱ７：データ信号ＤＱ０〜ＤＱ７は、入出力
データの信号である。

【００３１】（５）基本動作 以下、本発明による半導体記憶装置の基本動作を説明す
る。尚、ここで示すコマンドやデータ数などはあくまで
一実施例を示すものであり、他の組み合わせも任意に可
能である。図５は、本発明による半導体記憶装置の動作
機能を決定する各種コマンドと外部入力制御信号の状態
の一例である。ただし、この半導体記憶装置の動作機能
を決定する各種コマンドと外部入力卸御信号の状態の組
み合わせは、いかなる組み合わせでもかまわない。

【００３２】図５においては基準クロック信号ＣＬＫの
立ち上がりエッジにおける各入力制御信号の状態とその
時に決定される動作を示す。符号”Ｈ”は論理ハイレベ
ルを示し、符号”Ｌ”は論理ロウレベルを示し、”ｘ”
は任意のレベルを示す。また図５の入力制御信号ＣＫＥ
のｎ−１は注目する基準クロックの前周期における入力
制御信号ＣＫＥの状態を示し、後述の各コマンドで述べ
るＣＫＥはＣＫＥのｎ−１のことを指す。

【００３３】次に、図５に示した各コマンドについて順
に説明する。 １．「リードコマンド」 リードコマンドは、ＳＲＡＭセルからデータを読み出す
動作を行うコマンドである。図６に示すように、外部ク
ロック信号の立ち上がりエッジにおける各入力制御信号
の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｈ、／
ＣＡＳ＝Ｌ、／ＷＥ＝Ｈである。本コマンド入カ時に
は、Ａ０〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ
４〜Ａ１０をＳＲＡＭ列の選択アドレスとして取り込
む。また出力されるデータは、本コマンド入力からレイ
テンシだけ遅れてＤＱ０〜ＤＱ７に出力される。ただし
本コマンドに対して設定されたクロックでＤＱＭ＝Ｈで
ある場合は、ＤＱ０〜ＤＱ７のデータ出力はマスクされ
外部に出力されない。

【００３４】図２４に、本コマンドによる内部動作につ
いてのアドレス信号とデータの流れを示す。内部アドレ
ス信号ｉＡ０〜ｉＡ３によるＳＲＡＭ行デコーダの行選
択、及び内部アドレス信号ｉＡ０〜Ａ３とｉＡ４〜ｉＡ
１３から作成されるＳＲＡＭ列選択信号ｉＡＳＣ４〜ｉ
ＡＳＣ１０によるＳＲＡＭ列デコーダの列選択にてＳＲ
ＡＭセルが選択される。選択されたＳＲＡＭセルのデー
タは、指定のデータ入出力様式でデータアンプを通して
外部に出力される。

【００３５】２．「ライトコマンド」 ライトコマンドは、ＳＲＡＭセルにデータを書き込む動
作を行うコマンドである。図７に示すように、外部クロ
ック信号の立ち上がりエッジにおける各入力制御信号の
状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝Ｈ、／Ｃ
ＡＳ＝／ＷＥ＝Ｌである。本コマンド入力時には、Ａ０
〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ４〜Ａ１
０をＳＲＡＭ列の選択アドレスとして取り込む。書き込
まれるデータは本コマンドからレイテンシだけ遅れてＤ
Ｑ０〜ＤＱ７のデータを取り込む。ただしＤＱ０〜ＤＱ
７のデータ取り込みを行うクロックでＤＱＭ＝Ｈである
場合は、ＤＱ０〜ＤＱ７のデータはマスクされ内部に取
り込まれない。

【００３６】本コマンドによる内部動作についてのアド
レス信号とデータの流れを図２５に示す。ｉＡ０〜ｉＡ
３から作成されるＳＲＡＭ行選択信号ｉＡＳＲ０〜ｉＡ
ＳＲ３に基づきＳＲＡＭ行デコーダが行選択を行い、ｉ
Ａ０〜ｉＡ３とｉＡ４〜ｉＡ１３から作成されるＳＲＡ
Ｍ列選択信号ｉＡＳＣ４〜ｉＡＳＣ１０に基づきＳＲＡ
Ｍ列デコーダが列選択を行い、これら行選択および列選
択によりＳＲＡＭセルが選択される。選択されたＳＲＡ
ＭセルにＤＱ０〜ＤＱ７から取り込まれた書き込みデー
タが、ライトバッファを通して書き込まれる。

【００３７】図２４及び図２５に示すように、リードコ
マンドとライトコマンドの動作では、ＤＲＡＭ部とデー
タ転送部には全く無関係にＳＲＡＭ部に対する読み出し
と書き込みが行われる。従って、データ入出力用に選択
されたＳＲＡＭの行以外のＳＲＡＭセル群とＤＲＡＭ部
とのデータ転送動作や、ＤＲＡＭ部内の動作がまだ行わ
れていても、それとは無関係にこれらのコマンドによる
動作を実行させることができる。また逆に、リードコマ
ンドやライトコマンドによる動作が行われていても、デ
ータ入出力用に選択されたＳＲＡＭの行以外のセル群と
ＤＲＡＭ部とのデータ転送や、ＤＲＡＭ部内のコマンド
を入力して動作させることができる。

【００３８】３．「プリフェッチコマンド」 プリフェッチコマンドは、ＤＲＡＭセル群からＳＲＡＭ
セル群へのデータ転送を行うコマンドである。図８に示
すように、外部クロック信号の立ち上がりエッジにおけ
る各入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、
／ＲＡＳ＝／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであり、さらにＡ
１０＝Ｌ、Ａ９＝Ｌである。本コマンド入力時には、Ａ
０１〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ５、
Ａ６をＤＲＡＭ列の選択アドレスとして、Ａ１３をＤＲ
ＡＭアレイのバンクの選択アドレスとして取り込む。

【００３９】図２６に、本コマンドによる内部動作につ
いてのアドレス信号とデータの流れを示す。後述するア
クティブコマンドで既に選択されているＤＲＡＭセル群
のうち、ｉＡ１３で指定されるバンクのものが選択され
る。ここではバンクＡを選択する。ｉＡ５とｉＡ６によ
り指定のＤＲＡＭセル群のビット線が選択される。ビッ
ト線のデータはアクティブコマンド時にセンスアンプに
よって増幅されており、選択されたビット線のデータは
データ転送回路を通ってデータ転送バス線へと伝達され
る。ｉＡ０〜ｉＡ３により選択されたＳＲＡＭの行上の
セルは前データの保持を停止し、データ転送バス線のデ
ータを取り込み、その後転送されたデータの保持を行
う。データ転送回路を通してのセンスアンプからデータ
転送線への出力は、データ転送後に停止する。本実施例
では本コマンドで一度に転送されるデータ数は１２８×
８個である。

【００４０】４．「オートプリチャージを伴ったプリフ
ェッチコマンド」 このコマンドは、ＤＲＡＭセル群からＳＲＡＭセル群へ
のデータ転送を行うコマンドで、かつデータ転送後に自
動的にＤＲＡＭ部のプリチャージを行うコマンドであ
る。図９に示すように、外部クロック信号の立ち上がり
エッジにおける各入力制御信号の状態は、ＣＫＥ＝Ｈ、
／ＣＳ＝Ｌ、／ＲＡＳ＝／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであ
り、さらにＡ１０＝Ｈ、Ａ９＝Ｌである。前述したプリ
フェッチコマンドと同様に、本コマンド入力時にはＡ０
〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ５とＡ６
をＤＲＡＭ列の選択アドレスとして、Ａ１３をＤＲＡＭ
アレイのバンクの選択アドレスとして取り込む。

【００４１】本コマンドによる内部動作についてのアド
レス信号とデータの流れを以下に示す。後述するアクテ
ィブコマンドですでに選択されているＤＲＡＭセル群の
うち、ｉＡ１３で指定されるバンクのものが選択され
る。ｉＡ５とｉＡ６により指定のＤＲＡＭセル群のビッ
ト線が選択される。ビット線のデータはアクティブコマ
ンド時にセンスアンプによって増幅されており、選択さ
れたビット線のデータがデータ転送バス線へと伝達され
る。ｉＡ０〜ｉＡ３により選択されたＳＲＡＭの行上の
セルは前データの保持を停止し、データ転送バス線のデ
ータを取り込み、その後は転送されたデータの保持を行
う。データ転送回路を通してのセンスアンプからデータ
転送バス線への出力は、データ転送後に停止する。その
後、所定時間たってワード線を非選択状態とし、後述の
プリチャージコマンドの項で説明するような内部動作
（ビット線とセンスアンプの電位の平衡化）を行う。こ
のコマンド入力から所定の時問後、ＤＲＡＭは自動的に
プリチャージ（非選択）状態となる。

【００４２】５．「リストアコマンド」 このコマンドは、ＳＲＡＭセル群からＤＲＡＭセル群へ
のデータ転送を行うコマンドである。このコマンドは、
図１０に示すように、外部クロック信号ＣＬＫ１とＣＬ
Ｋ２にまたがる連続入力コマンドである。図１０に示し
た外部クロック信号の立ち上がりエッジにおける各入力
制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ
＝／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであり、さらにＡ１０＝
Ｌ、Ａ９＝Ｈである。

【００４３】最初の外部クロック信号ＣＬＫ１の立ち上
がりエッジにおいて、Ａ０〜Ａ３をＳＲＡＭ行の選択ア
ドレスとして、Ａ５とＡ６をＤＲＡＭ列の選択アドレス
として取り込み、次のクロックＣＬＫ２の立ち上がりエ
ッジにおいて、Ａ０〜Ａ１２を転送先であるＤＲＡＭ行
の選択アドレスとして取り込む。またＡ１３は、ＣＬＫ
１とＣＬＫ２の立ち上がりエッジにおいて、ＤＲＡＭア
レイのバンクの選択アドレスとして取り込む。このＣＬ
Ｋ１とＣＬＫ２でそれぞれ入力されたＡ１３アドレスは
同一でなければならない。

【００４４】図２７に、本コマンドによる内部動作につ
いてのアドレス信号とデータの流れを示す。ここで示す
内部アドレス信号ｉ１Ａ０〜ｉ１Ａ１２は最初のクロッ
クＣＬＫ１の時の内部アドレスデータ、内部アドレス信
号ｉ２Ａ０〜ｉ２Ａ１２は、次のクロックＣＬＫ２の時
の内部アドレスデータであり、同一の内部アドレス信号
線のデータをクロックごとに分けて表示している。最初
のクロックＣＬＫ１時のアドレスから作成されるｉ１Ａ
０〜ｉ１Ａ３により選択されたＳＲＡＭセル群のデータ
をｉＡ１３により選択されたバンクのデータ転送バス線
へ伝達する。その後データ転送バス線のデータは、ｉ１
Ａ５とｉ１Ａ６により選択されたＤＲＡＭのビット線に
転送される。

【００４５】さらにその後、次のクロックＣＬＫ２時の
アドレスから作成されるｉ２Ａ０〜ｉ２Ａ１２及びｉＡ
１３によりＤＲＡＭのワード線の選択がなされ、選択さ
れたワード線上のセル群はそれぞれの持つデータを対応
したビット線へ出力する。それぞれのＤＲＡＭのビット
線に対応したセンスアンプはビット線に出力されたＤＲ
ＡＭセル群のデータを検知し増幅するが、上記ｉ１Ａ５
とｉ１Ａ６により選択されたビット線に対応したセンス
アンプは、データ転送バス線から伝達された書き込みデ
ータを検知し増幅する。データ転送バス線を通してのＤ
ＲＡＭのビット線へのデータ出力は、ワード線の上昇後
に停止する。本実施例では本コマンドで一度に転送され
るデータ数は１２８×８個である。

【００４６】６．「オートプリチャージを伴ったリスト
アコマンド」 このコマンドは、ＳＲＡＭセル群からＤＲＡＭセル群へ
のデータ転送を行うコマンドで、かつデータ転送後自動
的にＤＲＡＭ部のプリチャージを行うコマンドである。
図１１に示すように、外部クロック信号ＣＬＫ１とＣＬ
Ｋ２の立ち上がりエッジにおける各入力制御信号の状態
は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝／ＣＡＳ＝
Ｈ、／ＷＥ＝Ｌであり、さらにＡ１０＝Ｈ、Ａ９＝Ｈで
ある。

【００４７】最初の外部クロック信号ＣＬＫ１の立ち上
がりエッジにおいて、Ａ０〜Ａ３をＳＲＡＭ行の選択ア
ドレスとして、Ａ５とＡ６をＤＲＡＭ列の選択アドレス
として取り込み、次のクロックＣＬＫ２の立ち上がりエ
ッジにおいて、Ａ０〜Ａ１２を転送先であるＤＲＡＭ行
の選択アドレスとして取り込む。またＡ１３はＣＬＫ１
とＣＬＫ２の立ち上がりエッジにおいて、ＤＲＡＭアレ
イのバンクの選択アドレスとして取り込む。このＡ１３
アドレスは、ＣＬＫ１とＣＬＫ２で異なってはならな
い。

【００４８】本コマンドによる内部動作についてのアド
レス信号とデータの流れを以下に示す。最初のクロック
ＣＬＫ１時のアドレスから作成されるｉ１Ａ０〜ｉ１Ａ
３により選択されたＳＲＡＭセル群のデータをｉＡ１３
により選択されたバンクのデータ転送バス線へ伝達す
る。その後データ転送バス線のデータは、ｉ１Ａ５とｉ
１Ａ６により選択されたＤＲＡＭのビット線に転送され
る。さらにその後、次のクロックＣＬＫ２時のアドレス
から作成されるｉ２Ａ０〜ｉ２Ａ１２及びｉＡ１３によ
りＤＲＡＭのワード線の選択がなされ、選択されたワー
ド線上のセル群はそれぞれの持つデータを対応したビッ
ト線へ出力する。

【００４９】それぞれのビット線に対応したセンスアン
プは、ビット線に出力されたＤＲＡＭセル群のデータを
検知し増幅するが、上記ｉ１Ａ５とｉ１Ａ６により選択
されたビット線に対応したセンスアンプは、データ転送
バス線から転送された書き込みデータを検知し増幅す
る。データ転送バス線を通してのＤＲＡＭのビット線へ
の出力は、ワード線の上昇後に停止する。その後、所定
時間経過してワード線を非選択状態とし、後述するプリ
チャージコマンドで示す内部動作（ビット線とセンスア
ンプの電位の平衡化）を行う。このコマンドより所定の
時間後、ＤＲＡＭは自動的にプリチャージ（非選択）状
態となる。

【００５０】７．「アクティブコマンド」 このコマンドは、ＤＲＡＭアレイより選択されたバンク
の活性化を行うコマンドである。図１２に示すように、
外部クロック信号の立ち上がりエッジにおける各入カ制
御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝Ｌ、
／ＣＡＳ＝／ＷＥ＝Ｈである。本コマンド入力時、Ａ１
３をＤＲＡＭのバンク選択アドレスとして、Ａ０〜Ａ１
２をＤＲＡＭ行の選択アドレスとして取り込む。

【００５１】本コマンドによる内部動作についてのアド
レス信号とデータの流れを図２８に示す。ｉＡ１３によ
り選択されたバンク内において、ｉＡ０〜ｉＡ１２によ
りＤＲＡＭのワード線の選択がなされる。選択されたワ
ード線上のＤＲＡＭセル群はそれぞれの持つデータを接
続されているビット線へ出力し、それぞれのビット線に
対応したセンスアンプはビット線に出力されたＤＲＡＭ
セル群のデータを検知し増幅する。本実施例では、本コ
マンドで一度に増幅されるデータ数は５１２×８個であ
る。

【００５２】すでに活性化されたバンクに対して、他の
ワード線選択を行いたい場合は、一旦そのバンクのプリ
チャージを行い、プリチャージ状態にしてから新たにア
クティブコマンドを入力する必要がある。このコマンド
は通常のＤＲＡＭの／ＲＡＳ信号をＬＯＷにした時のも
のに相当する。

【００５３】８．「プリチャージコマンド」 このコマンドは、ＤＲＡＭアレイより選択されたバンク
のプリチャージ（非活性化）を行うコマンドである。図
１３に示すように外部クロック信号の立ち上がりエッジ
における各入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ
＝／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌである。本
コマンド入力時に、Ａ１０＝Ｌ、Ａ１３＝有効データで
ある場合、Ａ１３のデータで指定されたバンクのプリチ
ャージ（非選択化）を行う。ここで選択されているバン
クは、本コマンド以前に入力されたアクティブコマンド
時に選択されたものであり、本コマンドで指定されたバ
ンクに対して、本コマンド入力以前にアクティブコマン
ドが入力されていない場合は無効である。

【００５４】以下に、本コマンドによる内部動作につい
てのアドレス信号とデータの流れを示す。ｉＡ１３で選
択されているバンクの活性化されているＤＲＡＭのワー
ド線を非選択状態とし、ビット線とセンスアンプの電位
の平衡化を行う。本コマンドの動作終了後、選択された
バンクは、次のアクティブコマンド入力の待機状態とな
る。このコマンドは通常のＤＲＡＭの／ＲＡＳ信号をＨ
ＩＧＨにした時のものに相当する。

【００５５】９．「全バンクプリチャージコマンド」 このコマンドは、ＤＲＡＭアレイの全バンクのプリチャ
ージ（非活性化）を行うコマンドである。これによりＤ
ＲＡＭ部はプリチャージ状態に設定され、全バンクの活
性状態を終了することができる。図１４に示すように外
部クロック信号の立ち上がりエッジにおける各入力制御
信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝Ｌ、／
ＣＡＳ＝Ｈ、／ＷＥ＝Ｌであり、さらにＡ１０＝Ｈであ
る。

【００５６】以下に、本コマンド時の内部動作について
のアドレス信号とデータの流れを示す。選択されている
ＤＲＡＭのワード線を全て非選択状態とし、ビット線と
センスアンプの電位の平衡化を行う。本コマンドの動作
終了後、全てのバンクは次のアクティブコマンド入力の
待機状態となる。このコマンドは通常のＤＲＡＭの／Ｒ
ＡＳ信号をＨＩＧＨにした時のものに相当する。

【００５７】１０．「ＣＢＲリフレッシュコマンド」 このコマンドは、ＤＲＡＭ部セルデータのリフレッッシ
ュを行うコマンドである。リフレッシュに必要なアドレ
ス信号は内部で自動発生する。図１５に示すように、外
部クロック信号の立ち上がりエッジにおける各入力制御
信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝／ＣＡ
Ｓ＝Ｌ、／ＷＥ＝Ｈである。

【００５８】以下に本コマンドによる内部動作について
のアドレス信号とデータの流れを示す。ｉＡ０〜ｉＡ１
２及びｉＡ１３は内部で自動発生する。内部発生された
ｉＡ１３よりバンクが選択され、同じく発生されたｉＡ
０〜ｉＡ１２よりＤＲＡＭのワード線の選択がなされ、
選択されたワード線上のＤＲＡＭセル群はそれぞれの持
つデータを対応したビット線へ出カし、それぞれのビッ
ト線に対応したセンスアンプはビット線に出力されたＤ
ＲＡＭセル群のデータを検知し増幅する。増幅されたデ
ータは、センスアンプにより検知されたビット線を通し
て、ＤＲＡＭセル群へと再び書き込まれる。その後の所
定の時間後、ワード線を非選択状態とし、ビット線とセ
ンスアンプの電位を平衡化してリフレッシュ動作を終了
する。

【００５９】１１．「未操作コマンド」 図１６に示すＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝／Ｃ
ＡＳ＝／ＷＥ＝Ｈの未操作コマンドは、実行コマンドで
はない。 １２．「デバイス非選択コマンド」 図１７に示すＣＫＥ＝Ｈ、／ＣＳ＝Ｈのデバイス非選択
コマンドは、実行コマンドではない。 １３．「レジスタ設定コマンド」 このコマンドは、各種動作モードの設定データをレジス
タに設定するコマンドである。図１８と図１９に示すよ
うに、外部クロック信号の立ち上がりエッジにおける各
入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ
＝／ＣＡＳ＝／ＷＥ＝Ｌである。本コマンド入カ時に、
動作モードの設定データとしてＡ０〜Ａ１３の有効デー
タを取り込む。電源投入後にはデバイスの初期化を行う
ため、本コマンドでのレジスタ設定の入力が必要であ
る。

【００６０】図２０にレジスタ設定コマンド時のアドレ
スデータによる操作を示す。図２０のレジスタ設定コマ
ンド（ａ）、（ｂ）、（ｃ）、および（ｄ）の一部は、
図１８に示す１回のクロックでのコマンド入力であり、
後述するレジスタ設定コマンド（ｄ）の一部は、図１９
に示す２回のクロックでのコマンド入力である。図２０
の（ａ）は、リフレッシュカウンターのテストセットで
あり、通常のシンクロナスＤＲＡＭと同様のテストセッ
トである。本アドレスセットは、Ａ７＝Ｈ、Ａ８＝Ｌの
入力の際に選択される。図２０の（ｂ）は、未使用のセ
ットである。本アドレスセットは、Ａ７＝Ｌ、Ａ８＝Ｈ
の入力の際に選択される。図２０の（ｃ）は、デバイス
テストのセットである。本アドレスセットは、Ａ７＝
Ｈ、Ａ８＝Ｈの入力の際に選択される。図２０の（ｄ）
は、モードレジスタ設定のセットである。本アドレスセ
ットは、Ａ７＝Ｌ、Ａ８＝Ｌの入力の際に選択され、後
述する各種データ入出力様式の設定が行われる。モード
レジスタは副記憶部の各ＳＲＡＭセル群のデータ入出力
様式を記憶する。

【００６１】図２１にモードレジスタ設定の詳細な設定
項目の一覧を示す。モードレジスタ設定（１）コマンド
は、レイテンシモードと入出力アドレスシーケンス（ラ
ップタイプ）の切り替えを行うアドレスデータセットで
ある。本コマンドは、図１８のように、外部クロック信
号の１クロックで入力される。本アドレスセットは、Ａ
６＝Ｌ、Ａ７＝Ｌ、Ａ８＝Ｌの際に選択される。同時に
入力されたＡ１、Ａ２、Ａ３のデータによりレイテンシ
モード設定がされ、Ａ０のデータにより入出力アドレス
シーケンス（ラップタイプ）の設定がされる。レイテン
シモードは、Ａ１＝Ｌ、Ａ２＝Ｈ、Ａ３＝Ｌの時にレイ
テンシ＝２に設定され、他のアドレスデータ時は未設定
状態となる。入出カアドレスシーケンス（ラップタイ
プ）は、Ａ０＝Ｌの時にシーケンシャルに設定され、Ａ
０＝Ｈの時にインターリーブに設定される。

【００６２】モードレジスタ設定（２）コマンドは、Ｓ
ＲＡＭの選択された行ごとにバースト長の設定を行うア
ドレス・データセットであり、ＳＲＡＭの行指定とバー
スト長データの入力のために、図１９のように外部クロ
ック信号の２クロックにまたがり連続して入力される。
本アドレスセットは、Ａ６＝Ｈ、Ａ７＝Ｌ、Ａ８＝Ｌの
際に選択される。最初のクロックＣＬＫ１でのＡ０、Ａ
１、Ａ２、Ａ３のデータによりＳＲＡＭセル群の選択を
行い、次のクロックＣＬＫ２でのＡ３、Ａ４、Ａ５のデ
ータによりＳＲＡＭセル群のバースト長を設定する。Ａ
３＝Ｌ、Ａ４＝Ｌ、Ａ５＝Ｌでバースト長は１に設定さ
れ、Ａ３＝Ｈ、Ａ４＝Ｌ、Ａ５＝Ｌでバースト長は２に
設定され、Ａ３＝Ｌ、Ａ４＝Ｈ、Ａ５＝Ｌでバースト長
は４に設定され、Ａ３＝Ｈ、Ａ４＝Ｈ、Ａ５＝Ｌでバー
スト長は８に設定され、Ａ３＝Ｌ、Ａ４＝Ｌ、Ａ５＝Ｈ
でバースト長は１６に設定される。

【００６３】以下に、各種データ入出力様式についての
簡単な説明を行う。 バースト長： 一度のリードコマンドまたはライトコマ
ンドの入力により、連続入出カされるデータの数を表
す。データの連続入出力はクロック信号に基づいて行わ
れる。図２２にリード時の各信号のタイミングを示す。
ここではバースト長は４である。すなわち、ＣＬＫ０で
リードコマンドが入カされると、ＣＬＫ２、ＣＬＫ３、
ＣＬＫ４、およびＣＬＫ５のクロックで計４つのデータ
ＤＯ−１〜ＤＯ−４が連続出力される。図２３に、ライ
ト時の各信号のタイミングを示す。バースト長は４であ
るので、ＣＬＫ０にライトコマンドが入力されると、Ｃ
ＬＫ０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３のクロックで計
４つのデータＤＯ−１〜ＤＯ−４が連続して取り込まれ
る。

【００６４】レイテンシ： リードコマンドまたはライ
トコマンドの入力から、データの入出力が可能となるま
での待機時間をクロック数で表したものである。図２２
にリード時の各信号のタイミングを示す。本実施例で
は、リード時のレイテンシは２である。すなわち、ＣＬ
Ｋ０にリードコマンドが入力されるとレイテンシは２で
あるためＣＬＫ２からデータはＤＱ端子に出力され始め
る。図２３にライト時の各信号のタイミングを示す。本
実施例ではライト時のレイテンシは０である。すなわち
ＣＬＫ０でライトコマンドが入力されると、レイテンシ
は０であるためＣＬＫ０からＤＱ瑞子のデータを取り込
み始める。

【００６５】ラップタイプ： ラップタイプ（入出力ア
ドレスシーケンス）とは、設定されたバースト長だけ連
続してデータを入出力する時の、データ入出力のアドレ
ス順序を決定するものであり、シーケンシャルとインタ
ーリーブがある。その他の制御機能として、クロックイ
ネーブル信号ＣＫＥの制御による機能コントロールがあ
るが、これは通常のシンクロナスＤＲＡＭと全く同じコ
ントロールである。

【００６６】以下に、本発明による半導体記憶装置の動
作の一部を簡単に説明する。ＳＲＡＭ部に外部からの指
定データがある場合のリード： 図２４に示すようにリ
ードコマンドのみで指定されたデータは、データアンプ
を通って外部へ出力される。ＳＲＡＭ部に外部からの指
定データが無い場合のリード： 図２８に示すように、
アクティブコマンドの終了後、図２６に示すプリフェッ
チコマンドを実行し、指定データをＳＲＡＭ部へと転送
する。次に図２４に示すリードコマンドで指定データは
データアンプを通って外部へ出力される。

【００６７】ＳＲＡＭ部に外部からの指定データが無い
場合であって、未だリストアされていないライトデータ
がある場合のリード： 図２７で示したリストアコマン
ドでライトデータをＤＲＡＭ部へ転送する。その後、図
２８に示すアクティブコマンドと図２６に示すプリフェ
ッチコマンドを実行し、指定データをＳＲＡＭ部へと転
送する。次に、図２４に示すリードコマンドで、指定デ
ータはデータアンプを通って外部へ出力される。

【００６８】（６）レイアウト １．「全体レイアウト」 図３０に、この発明が適用された半導体記憶装置の一実
施例のチップ全体レイアウト図を示す。図３０に示す半
導体記憶装置は、６４ＭビットのＤＲＡＭアレイと、１
６ＫビットのＳＲＡＭアレイを有する×８ビットの２バ
ンク構成のものであって、シンクロナスインターフェイ
スを有する実施例であるが、特にこれに限定されるもの
ではない。

【００６９】図３０に示すように、チップ上には縦中央
部と横中央部からなる十文字のエリアが設けられる。上
記の十文字のエリアによって４分割された部分にはＤＲ
ＡＭアレイが配置され、それぞれをＤＲＡＭアレイ１１
０−１、１１０−２、１１０−３、１１０−４とする。
上記ＤＲＡＭアレイはそれぞれが１６Ｍビットの記憶容
量を持ち、ＤＲＡＭアレイ全体では６４Ｍビットの記憶
容量を持つ。ＤＲＡＭアレイ１１０−１と１１０−２に
は、ＤＲＡＭアレイの下部の隣接部にそれぞれに対応し
たＤＲＡＭ行デコ一ダ１１３が配置される。同様にＤＲ
ＡＭアレイ１１０−３と１１０−４には、ＤＲＡＭアレ
イの上部の隣接部にそれぞれに対応したＤＲＡＭ行デコ
ーダ１１３が配置される。

【００７０】ＤＲＡＭアレイ１１０−１と１１０−２の
間には、その左右のＤＲＡＭアレイに対応したＳＲＡＭ
アレイ１２０−１とＳＲＡＭ行デコーダ１２１と列デコ
ーダ１２３が配置される。同様に、ＤＲＡＭアレイ１１
０−３と１１０−４の間には、その左右のＤＲＡＭアレ
イに対応したＳＲＡＭアレイ１２０−２とＳＲＡＭ行デ
コーダ１２１と列デコーダ１２３が配置される。選択さ
れたＤＲＡＭセル群と選択されたＳＲＡＭセル群の間で
のデータ転送を行うデータ転送バス線はＤＲＡＭアレイ
１１０−１とＳＲＡＭアレイ１２０−１とＤＲＡＭアレ
イ１１０−２の間のデータ転送を可能とするように横方
向に横断して配置される。同様にデータ転送バス線は、
ＤＲＡＭアレイ１１０−３とＳＲＡＭアレイ１２０−２
とＤＲＡＭアレイ１１０−４の間のデータ転送を可能と
するように横方向に横断して配置される。図３０の他の
部分には、動作制御回路やデータ制御回路等が配置され
る。また特に制限はされないが本実施例では横中央部に
は、外部との入出力信号端子が配置される。

【００７１】図３０に示す例は、主記憶部が２バンク構
成であり、同時に選択される部分は、バンクＡ選択時は
ＤＲＡＭアレイ１１０−１と１１０−４であり、バンク
Ｂ選択時はＤＲＡＭアレイ１１０−２と１１０−３であ
る。図３１に、各アレイに供給される電源配線ＶＣＣと
接地配線ＧＮＤを示す。これにより、同時に選択される
部分が一部に集中することがなく、内部電源配線ＶＣＣ
や内部接地配線ＧＮＤ等にかかる負担が一部に偏らない
よう構成されている。

【００７２】以下、バンクのアレイ配置および電源配線
および接地配線についてさらに詳細に説明する。図３０
に示す例では、ＤＲＡＭアレイ１１０−１とＤＲＡＭア
レイ１１０−４はバンクＡを構成し、ＤＲＡＭアレイ１
１０−２とＤＲＡＭアレイ１１０−３はバンクＢを構成
する。すなわち、バンクＡおよびＢはそれぞれ複数のメ
モリアレイから構成される。

【００７３】また、図３１に示すように、各バンクを構
成する複数のメモリアレイには別々に電源配線および接
地配線が設けられている。換言すれば、一つの電源電位
または接地電位の供給源（パッドまたは内部電源回路）
には同時に活性化することのない異なるバンクがつなが
っている。この例では、バンクＡに着目した場合、ＤＲ
ＡＭアレイ１１０−１には電源配線ＶＣＣ１と接地配線
ＧＮＤ１が設けられ、ＤＲＡＭアレイ１１０−４には電
源配線ＶＣＣ２と接地配線ＧＮＤ２が設けられる。ま
た、バンクＢに着目した場合、ＤＲＡＭアレイ１１０−
２には電源配線ＶＣＣ２と接地配線ＧＮＤ２が設けら
れ、ＤＲＡＭアレイ１１０−３には電源配線ＶＣＣ１と
接地配線ＧＮＤ１が設けられる。このように、一つのバ
ンクに着目した場合、このバンクに属するメモリアレイ
間で電源配線および接地配線は分離されている。

【００７４】なお、本発明は、電源および接地配線の両
方を共に分離することに制限されるものではなく、電源
または接地の何れか一方を分離するようにしてもよい。
また、各ＤＲＡＭアレイ間で電源および接地配線を分離
せず、電気的に接続してもよい。この場合、例えば各Ｄ
ＲＡＭアレイに対応づけて電源用パッドまたは設置用パ
ッドを設けて、各ＤＲＡＭアレイの電源配線または設置
配線の電位を安定化させればよい。

【００７５】また、図３０に示す上述の例では、同一の
バンクに属するメモリアレイは、互いに対角線方向に位
置するように配置される。これにより、隣り合うメモリ
アレイが互いに異なるバンクに属するように配置され、
同一のバンクに属するメモリアレイが隣接しないように
なっている。また、図３１に示すように、で電源配線お
よび接地配線は、互いに異なるバンクに属する複数のメ
モリセルアレイで共有されている。具体的には、バンク
Ａに属するＤＲＡＭアレイ１１０−１とバンクＢに属す
るＤＲＡＭアレイ１１０−３とで電源配線ＶＣＣ１およ
び接地配線ＧＮＤ１を共有し、バンクＢに属するＤＲＡ
Ｍアレイ１１０−２とバンクＡに属するＤＲＡＭアレイ
１１０−４とで電源配線２および接地配線ＧＮＤ２を共
有している。

【００７６】上述の図３０および図３１に示す例では、
対角線方向に位置するメモリアレイが同一のバンクに属
するものとしたが、もちろんバンクＡをＤＲＡＭアレイ
１１０−１と１１０−３、バンクＢをＤＲＡＭアレイ１
１０−２と１１０−４としたり、さらに分割数を増やし
て同時選択されるエリアを分散させたり、同時選択され
るエリアを減少させることを制限するものではない。た
だし、バンクＡをＤＲＡＭアレイ１１０−１および１１
０−３とし、バンクＢをＤＲＡＭアレイ１１０−２およ
び１１０−４とした場合、例えばＤＲＡＭアレイ１１０
−１およびＤＲＡＭアレイ１１０−３に電源配線ＶＣＣ
１および接地配線ＧＮＤ１を割り付け、ＤＲＡＭアレイ
１１０−３およびＤＲＡＭアレイ１１０−４に電源配線
ＶＣＣ２および接地配線ＧＮＤ２を割り付け、同一のバ
ンクに属するＤＲＡＭアレイに対して別々の電源配線お
よび接地配線が割り付けられるように修正する必要があ
る。このように、各バンクに対するＤＲＡＭアレイおよ
び電源接地配線の割り付けを行うことにより、電源配線
および接地配線を流れる電流が分散され、この電流に起
因した配線上のノイズが抑制される。

【００７７】以下、このノイズ抑制のメカニズムを説明
する。いま、ＤＲＡＭ部（主記憶部）とＳＲＡＭ部（副
記憶部）との間でデータ転送を行う場合、ＤＲＡＭ部を
構成するバンクＡまたはＢの何れかが択一的に選択され
る。即ち、複数のバンクのＤＲＡＭアレイが同時に活性
化されることはない。ここで、図３０および図３１にお
いて、バンクＡが選択された場合を考えると、このバン
クＡを構成するＤＲＡＭアレイ１１０−１には電源配線
ＶＣＣ１および接地配線ＧＮＤ１が設けられ、ＤＲＡＭ
アレイ１１０−４には電源配線ＶＣＣ２および接地配線
ＧＮＤ２が設けられている。すなわち、これらＤＲＡＭ
アレイには別々の電源配線および接地配線が設けられて
おり、これらのアレイ間で電源配線および接地配線は分
離されたものとなっている。

【００７８】したがって、この場合、バンクＡが活性化
されて、このバンクＡに属するＤＲＡＭアレイ１１０−
１およびＤＲＡＭアレイ１１０−４が同時に書き込み読
み出しの対象とされても、これらのＤＲＡＭアレイには
別々の電源配線および接地配線を介して電源電位および
接地電位が供給される。また、上記の電源配線ＶＣＣ１
および接地配線ＧＮＤ１にはＤＲＡＭアレイ１１０−１
に加えてＤＲＡＭアレイ１１０−３が接続され、電源配
線ＶＣＣ２および接地配線ＧＮＤ２にはＤＲＡＭアレイ
１１０−４に加えてＤＲＡＭアレイ１１０−２が接続さ
れているが、バンクＢは活性化されていないので、ＤＲ
ＡＭアレイ１１０−２およびＤＲＡＭアレイ１１０−３
での動作電流は発生しない。

【００７９】この結果、バンクＡの一部の電源配線およ
び接地配線に電流が集中することがなくなり、各ＤＲＡ
Ｍアレイの動作電流が分散される。しかも、複数のバン
クが同時に活性化されることはないので、各電源配線お
よび接地配線はバンクＡおよびバンクＢにそれぞれ属す
る複数のＤＲＡＭアレイに対して同時に電源電位および
接地電位を供給することはない。よって、各アレイの電
源配線および接地配線上のノイズが軽減され、抑制され
ることとなる。バンクＢが活性化された場合も同様にこ
のバンクＢに属する各ＤＲＡＭアレイの電流が分散さ
れ、この電流に起因したノイズが有効に抑制される。

【００８０】また、図３０および図３１に示す例では、
各ＤＲＡＭアレイは、異なるバンクに属するＤＲＡＭア
レイと隣接し、同一のバンクに属するＤＲＡＭアレイが
互いに隣接することがない。即ち、同一のバンクに属す
るＤＲＡＭアレイは位置的に分散される。ここで、上述
のように、何れかのバンクのみが選択的に活性化される
のであるから、結局のところ活性化されるＤＲＡＭアレ
イは互いに隣接する場合はなく、位置的に分散されるこ
ととなる。これにより、チップ上で活性化されるアレイ
が一カ所に集中して存在することがなくなる。このこと
は、電流を消費する回路部分が分散され、発熱箇所が分
散されることを意味する。したがって、ノイズの抑制に
加えて、信頼性をも向上させることが可能となる。

【００８１】この例のように、電源配線および接地配線
を分離し、各バンクのＤＲＡＭアレイを位置的に分散さ
せることにより、一部の電源配線および接地配線に電流
が集中することがなくなり、電源または接地配線上のノ
イズが軽減され、しかも信頼性を向上させることができ
るようになる。

【００８２】（７）各ブロックの詳細説明 図１に示した全体ブロック図の各回路ブロックについて
詳細に説明を行う。尚、以下の説明は、あくまで一実施
例を示すもので、この説明に限定されるものではない。 １．「動作制御回路」 図３２に、動作制御回路のブロック図を示す。動作制御
回路１５０は、内部クロック発生回路４１０とコマンド
デコーダ４２０とコントロールロジック４３０、アドレ
ス制御回路４４０及びモードレジスタ４５０から構成さ
れる。内部クロック発生回路４１０は外部入力信号のＣ
ＬＫとＣＫＥより内部クロック信号ｉＣＬＫを発生す
る。内部クロック信号ｉＣＬＫはコマンドデコーダ４２
０、コントロールロジック４３０、アドレス制御４４０
及びデータ制御回路に入力され、各部のタイミング制御
を行う。

【００８３】コマンドデコーダ４２０は、各入力信号を
受けるバッファ４２１とコマンド判定回路４２２を持
つ。内部クロック信号ｉＣＬＫに同期して、／ＣＳ信
号、／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号及びアド
レス信号がコマンド判定回路４２１に伝達されて内部コ
マンド信号ｉＣＯＭが発生する。コマンド発生回路４２
１はそれぞれの入力信号に対して、図５のコマンドと各
入力端子状態の対応表に示すような応答動作を行う。コ
ントロールロジック４３０は内部コマンド信号ｉＣＯＭ
と内部クロック信号ｉＣＬＫとレジスタ信号ｉＲＥＧを
受け、それらの信号により指定された動作を行うのに必
要な制御信号を発生する。

【００８４】コントロールロジックは、ＤＲＡＭ制御回
路４３１、転送制御回路４３２、ＳＲＡＭ部制御回路４
３３に分けられ、それぞれの制御信号を発生する。レジ
スタ４５０は、コマンド判定回路からの特定のレジスタ
書き込み用の信号を受けた場合に、特定のアドレス入力
のデータの組み合わせにより定義されるデータを保持す
る機能を持ち、以降は再度レジスタ書き込み用の信号が
入力されるまでは、データ保持を行う。レジスタに保持
されたデータはコントロールロジック４３０が動作する
場合に参照される。

【００８５】２．「ＤＲＡＭ部」 「ＤＲＡＭ部とデータ転送回路」図１に示したＤＲＡＭ
部とデータ転送回路の具体的な構成を図３３に示す。図
３３において、ＤＲＡＭ部１０１は行列状に配置された
複数のダイナミック型メモリセルＤＭＣを持つ。メモリ
セルＤＭＣは１個のメモリトランジスタＮ１と１個のメ
モリキャパシタＣ１を含む。メモリキャパシタＣ１の対
極には、一定の電位Ｖｇｇ（１／２Ｖｃｃ等）が与えら
れる。さらにＤＲＡＭ部１０１は、行状にＤＲＡＭセル
ＤＭＣが接続されるＤＲＡＭワード線ＤＷＬと、それぞ
れ列状にＤＲＡＭセルＤＭＣが接続されるＤＲＡＭビッ
ト線ＤＢＬを持つ。ビット線はそれぞれ相補的な対で構
成されている。ＤＲＡＭセルＤＭＣはワード線ＤＷＬと
ビット線ＤＢＬの交点にそれぞれ設置される。

【００８６】またＤＲＡＭ部１０１は、ビット線ＤＢＬ
に対応したＤＲＡＭセンスアンプＤＳＡを持つ。センス
アンプＤＳＡは、対になったビット線間の電位差を検知
し増幅する機能を持ち、センスアンプ制御信号ＤＳＡＰ
及びＤＳＡＮにより動作制御される。ここではＤＲＡＭ
アレイは×８ビットの２バンク構成の６４Ｍビットであ
るため、ワード線はＤＷＬ１〜ＤＷＬ８１９２を持ち、
ビット線はＤＢＬ１〜ＤＢＬ５１２を持ち、センスアン
プはＤＳＡ１〜ＤＳＡ５１２を持つ。これは１バンクの
×１ビット分の構成である。

【００８７】ＤＲＡＭ部１０１は、ワード線ＤＷＬ１〜
ＤＷＬ８１９２の選択を行うためＤＲＡＭ行デコーダ１
１３を持ち、ＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜
ｉＡＤＲ１２及びバンク選択信号ｉＡＤ１３を発生する
ＤＲＡＭ行制御回路１１５を持つ。またＤＲＡＭ部１０
１はＤＲＡＭビット線選択回路ＤＢＳＷを持ち、ＤＲＡ
Ｍ列デコーダ１１４より発生するＤＲＡＭビット線選択
信号ＤＢＳ１〜ＤＢＳ４により４対のビット線から１対
のビット線を選択し、データ転送回路１０３を介してデ
ータ転送バス線ＴＢＬとの接続を行う。さらにＤＲＡＭ
列デコーダにて使用されるＤＲＡＭ列アドレス信号ｉＡ
ＤＣ５とｉＡＤＣ６を発生するＤＲＡＭ列制御回路１１
６を持つ。

【００８８】図３４に、図３０に示した本発明の一実施
例である全体レイアウトの中のＤＲＡＭアレイ１１０−
１の具体的なアレイ構成の一例を示す。図３４におい
て、ＤＲＡＭアレイは、１６個のメモリセルブロックＤ
ＭＢ１〜ＤＭＢ１６に分割される。メモリセルブロック
ＤＭＢ１〜ＤＭＢ１６各々に対応するＤＲＡＭ行デコー
ダＤＲＢ１〜ＤＲＢ１６と、（センスアンプ＋ＤＲＡＭ
ビット線選択回路＋データ転送回路）に対応するブロッ
クＳＡＢ１〜ＳＡＢ１７が設けられる。この図において
は、メモリセルブロックＤＭＢ１〜ＤＭＢ１６はそれぞ
れ５１２行×２０４８列の１Ｍビットの容量を備える。
またこの分割数はこれに限られることはない。

【００８９】図３４に示すように、ＤＲＡＭメモリセル
アレイを複数に分割すると、一本のビット線の長さが短
くなるのでビット線の容量か小さくなり、データ読み出
し時にビット線に生じる電位差を大きくすることができ
る。また、動作時には、行デコーダにより選択されたワ
ード線を含むメモリセルブロックに対応するセンスアン
プしか動作しないため、ビット線の充放電に伴う消費電
カを低減することができる。

【００９０】図３５は、図３４のレイアウトの一部分１
４０（ビット線４対分）について、転送バス線とビット
線の接続関係を詳細に示す一例の図である。図３５にお
いてセンスアンプＤＳＡは、メモリセルブロックの一端
に１つの列に対応するセンスアンプＤＳＡ１があり、他
端に次の列に対応するセンスアンプＤＳＡ２があるよう
に千鳥状に配置される。これは最新のプロセスでは、メ
モリセルサイズは小型化されているが、センスアンプの
サイズはそれに比例して縮小されていないためで、セン
スアンプをビット線ピッチにあわせて配置する余裕のな
い場合に必要なものである。よって、ビット線ピッチが
大きい場合はメモリセルブロックの一端にのみ配置する
ことも可能である。またセンスアンプＤＳＡは２つのメ
モリセルブロックで、シェアード選択回路を介して共用
される。また各々のビット線はビット線対の間の電位平
衡化及びプリチャージを行うビット線制御回路を持つ。
但し、このビット線制御回路もセンスアンプと同様に、
２つのメモリセルブロックで共用することも可能であ
る。

【００９１】ビット線とデータ転送バス線は、ＤＲＡＭ
ビット線選択信号ＤＢＳ１〜ＤＢＳ４により選択される
ＤＲＡＭビット線選択回路ＤＢＳＷ１〜ＤＢＳＷ４と、
さらに図３６に詳細な回路例を示すスイッチングトラン
ジスタＳＷＴＲを用いたデータ転送回路ＴＳＷ１及びＴ
ＳＷ２を介して接続される。データ転送回路を活性化す
るデータ転送活性化信号ＴＥ１及びＴＥ２は、図３２に
示した動作制御回路にて生成される転送制御信号とメモ
リセルブロックを選択するアドレス信号とで論理をとっ
て得られた信号である。また図３５にて示したデータ転
送バス線との接続においては、データ転送バス線はデー
タ転送回路を用いて接続されるため、活性化していない
メモリセルブロックのデータ転送回路は非導通状態とな
った場合、その先に接続されているＤＲＡＭビット線選
択回路の負荷が見えない。このため、動作時のデータ転
送バス線の負荷を極力小さくすることができる。しかし
図３５に示す構成では、データ転送回路を配置し、その
データ転送回路を活性化するデータ転送活性化信号を配
線する必要上、チップ面積は増大してしまうという問題
がある。

【００９２】この問題を解決する一例の構成を示したの
が図３７である。図３７において、ビット線とデータ転
送バス線は、ＤＲＡＭビット線選択信号ＤＢＳ１〜ＤＢ
Ｓ４により選択されるＤＲＡＭビット線選択回路ＤＢＳ
Ｗ１〜ＤＢＳＷ４のみを介して接続される。これはＤＲ
ＡＭビット線選択信号ＤＢＳ１〜ＤＢＳ４を発生するＤ
ＲＡＭ列デコーダにデータ転送活性化信号の論理を追加
して、データ転送回路の機能を持たせることで実現でき
る。これによれば、動作時のデータ転送バス線の負荷は
大きくなるが、チップ面積を非常に小さくすることがで
きる。

【００９３】ＤＲＡＭ部の活性化と列選択及びデータ転
送の動作を図３３と図３５を用いて説明する。まず、Ｄ
ＲＡＭ部の活性化について説明する。図３３において、
図３２に示した動作制御回路にて生成されるＤＲＡＭ部
制御信号の中の一つであるＤＲＡＭ行選択の制御信号と
内部アドレス信号ｉＡ０〜ｉＡ１３がＤＲＡＭ行制御回
路１１５に入カされるとバンク選択信号ｉＡＤ１３とＤ
ＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉＡＤＲ１２が
発生し、ＤＲＡＭ行デコーダ１１３により指定バンクの
ワード線ＤＷＬが選択される。選択されたワード線ＤＷ
Ｌが上がると、セルＤＭＣ内に保持されていたデータは
ビット線ＤＢＬに出力される。ビット線対にあらわれた
データの差電位はセンスアンプ駆動信号ＤＳＡＮ及びＤ
ＳＡＰによるセンスアンプＤＳＡの動作により検知され
増幅される。ＤＲＡＭ部１０１で同時に活性化されるセ
ンスアンプ数は５１２個であり、×８ビット構成である
ので合計５１２×８＝４０９６個となる。

【００９４】次に、ＤＲＡＭ部の列選択及びデータ転送
について説明する。図３３のＤＲＡＭ列制御回路１１６
は、内部アドレス信号ｉＡ５とｉＡ６及び図３２に示し
た動作制御回路にて生成されるＤＲＡＭ部制御信号の中
の一つである制御信号が入力され、ＤＲＡＭ列アドレス
信号ｉＡＤＣ５とｉＡＤＣ６を発生する。ＤＲＡＭ列ア
ドレス信号ｉＡＤＣ５とｉＡＤＣ６はＤＲＡＭ列デコー
ダ１１４に入力され、ＤＲＡＭビット線選択信号ＤＢＳ
１〜ＤＢＳ４を発生してビット線を選択したのち、図３
２に示した動作制御回路にて生成される転送制御信号と
メモリセルブロックを選択するアドレス信号にて論理を
とられたデータ転送活性化信号ＴＥによりデータ転送バ
ス線ＴＢＬにビット線のデータを伝達する。図３７で示
したように、ＤＲＡＭ列デコーダにてデータ転送活性化
信号の論理を追加したことでデータ転送回路の機能を持
たせることができ、ＤＲＡＭビット線選択信号ＤＢＳ１
〜ＤＢＳ４は列選択と同時に転送動作を行わせる信号と
することができる。

【００９５】図３７でＤＲＡＭビット線選択信号ＤＢＳ
１が選択されたとすると、転送制御信号に同期した信号
がＤＲＡＭビット線選択回路ＤＢＳＷ１に入力され、セ
ンスアンプＤＳＡ１にて増幅されたビット線ＤＢＬ１と
／ＤＢＬ１のデータはデータ転送バス線ＴＢＬ１と／Ｔ
ＢＬ１へと伝達される。この図３７で示した部分は、図
３３のＤＲＡＭ部１０１では１２８組であり、×８ビッ
ト構成であるため、同時にビット線からデータ転送バス
線へ転送されるデータは合計１２８×８＝１０２４個で
ある。この同時に転送する個数は他のビット構成でも同
じとなる。

【００９６】「ＤＲＡＭ行制御回路とＤＲＡＭ行デコー
ダ」図３８に、ＤＲＡＭ行制御回路１１５の構成を示
す。ＤＲＡＭ行制御回路１１５は、ＤＲＡＭ内部行アド
レスラッチ回路４６０、マルチプレクサ４７０、内部ア
ドレスカウンタ回路４８０、リフレッシュ制御回路４９
０を持つ。通常のＤＲＡＭ部の活性化では、ＤＲＡＭ行
制御回路１１５は、ＤＲＡＭ行アドレスラッチ信号ＡＤ
ＲＬと内部アドレス信号ｉＡ０〜ｉＡ１３が入力された
アドレスラッチ回路４６０より、マルチプレクサ４７０
を通して、ＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉ
ＡＤＲ１２とバンク選択信号ｉＡＤ１３をＤＲＡＭ行デ
コーダ１１３へ出力する。

【００９７】リフレッシュ動作時では、ＤＲＡＭ行制御
回路１１５はリフレッシュ制御信号の入力を受けて、リ
フレッシュ制御回路４９０が内部アドレスカウンタ回路
４８０を動作させ、マルチプレクサ４７０を制御して内
部アドレスカウンタ回路からの選択信号を出力する。結
果としてアドレス信号の入力なしにＤＲＡＭ内部行アド
レス信号ｉＡＤＲ０〜ｉＡＤＲ１２とバンク選択信号ｉ
ＡＤ１３をＤＲＡＭ行デコーダ１１３へ出力する。また
内部アドレスカウンタ回路４８０はリフレッシュ動作を
行うごとに、あらかじめ設定された方法でアドレスの自
動加算または減算を行い、全てのＤＲＡＭ行を自動で選
択可能としている。

【００９８】「ＤＲＡＭ列制御回路とＤＲＡＭ列デコー
ダ」図３９に、図３３に示すＤＲＡＭ列制御回路とＤＲ
ＡＭ列デコーダの具体的構成の一例を示す。図３９にお
いて、ＤＲＡＭ列制御回路１１６は、ＤＲＡＭ内部列ア
ドレスラッチ回路４９５で構成されており、ＤＲＡＭ内
部列アドレス信号ｉＡＤＣ５、ｉＡＤＣ６は内部アドレ
ス信号ｉＡ５、ｉＡ６と、ＤＲＡＭセルからＳＲＡＭセ
ルへのデータ転送（プリフェッチ転送動作）及びＳＲＡ
ＭセルからＤＲＡＭセルへのデータ転送（リストア転送
動作）のコマンド入力時のクロックサイクルでそれを取
り込むＤＲＡＭ列アドレスラッチ信号ＡＤＣＬにより生
成される。

【００９９】ここで、ＤＲＡＭ列アドレスラッチ信号Ａ
ＤＣＬは、図３２に示された動作制御回路にて生成され
る転送制御信号のうちの一つである。またＤＲＡＭ列デ
コーダ１１４は、ＤＲＡＭ列制御回路１１６より発生し
たＤＲＡＭ内部列アドレス信号ｉＡＤＣ５、ｉＡＤＣ６
をデコードする回路で、この出力信号はメモリセルブロ
ック選択アドレス信号と転送制御信号ＴＥが活性化して
いる時にのみ発生するＤＲＡＭ列選択信号である。よっ
て図３５に示されるデータ転送回路の活性化信号ＴＥ１
及び丁Ｅ２は、この例のＤＲＡＭ列デコーダ１１４の出
力信号が兼ねており、データ転送回路も後述するＤＲＡ
Ｍビット線選択回路が兼ねている。

【０１００】「ＤＲＡＭビット線選択回路」図４０〜図
４３に、図３７におけるＤＲＡＭビット線選択回路の具
体的回路構成の一例を示す。図４０はもっとも簡単な構
成で、Ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳ
トランジスタと称する）Ｎ２００及びＮ２０１からなる
スイッチングトランジスタにより構成され、ＤＲＡＭ列
選択信号によってＤＲＡＭビット線ＤＢＬとデータ転送
バス線ＴＢＬを接続する。

【０１０１】図４１に示す例は、ＤＲＡＭビット線ＤＢ
Ｌのデータをデータ転送バス線ＴＢＬに伝達する際に
は、ゲートにＤＲＡＭビット線対がそれぞれ接続されて
ＤＲＡＭビット線ＤＢＬを差動的に増幅するＮＭＯＳト
ランジスタＮ２１０及びＮ２１１と、この増幅された信
号をプリフェッチ転送用ＤＲＡＭ列選択信号によってデ
ータ転送バス線ＴＢＬに伝達するＮＭＯＳトランジスタ
Ｎ２１２及びＮ２１３からなるスイッチングトランジス
タで構成される。ＮＭＯＳトランジスタＮ２１０及びＮ
２１１の一方端は例えば接地電位等の固定電位に接続さ
れる。またデータ転送バス線ＴＢＬ上のデータをＤＲＡ
Ｍビット線ＤＢＬに伝達するために、図４０で示したの
と同じようにＮＭＯＳトランジスタＮ２１４及びＮ２１
５からなるスイッチングトランジスタが設けられ、これ
によりリストア転送用ＤＲＡＭ列選択信号によってＤＲ
ＡＭビット線ＤＢＬとデータ転送バス線ＴＢＬを接続す
る。

【０１０２】図４２に示す例は、ＤＲＡＭビット線ＤＢ
Ｌ上のデータをデータ転送バス線ＴＢＬに伝達する際に
は、図４１と同様に、ゲートにＤＲＡＭビット線対がそ
れぞれ接続されてＤＲＡＭビット線ＤＢＬを差動的に増
幅するＮＭＯＳトランジスタＮ２３０及びＮ２３１と、
この増幅された信号をプリフェッチ転送用ＤＲＡＭ列選
択信号によってデータ転送バス線ＴＢＬに伝達するＮＭ
ＯＳトランジスタＮ２３２及びＮ２３３からなるスイツ
チングトランジスタで構成される。ＮＭＯＳトランジス
タＮ２３０及びＮ２３１の一方端は例えば接地電位等の
固定電位に接続される。

【０１０３】またデータ転送バス線ＴＢＬ上のデータを
ＤＲＡＭビット線ＤＢＬに伝達するために、ゲートにデ
ータ転送バス線対がそれぞれ接続されてデータ転送バス
線ＴＢＬを差動的に増幅するＮＭＯＳトランジスタＮ２
５０及びＮ２５１と、この増幅された信号をリストア転
送用ＤＲＡＭ列選択信号によってＤＲＡＭビット線ＤＢ
Ｌに伝達するＮＭＯＳトランジスタＮ２３４及びＮ２３
５からなるスイッチングトランジスタが設けられる。Ｎ
ＭＯＳトランジスタＮ２５０及びＮ２５１の一方端は例
えば接地電位等の固定電位に接続される。

【０１０４】図４３に示す例は、図４２で示した構成を
データ転送バス線を一本しか用いないで構成したもの
で、当然ＮＭＯＳトランジスタＮ２６０はＤＲＡＭビッ
ト線ＤＢＬを差動的に増幅するのではなく、ＤＲＡＭビ
ット線の電位によりデータ転送バス線を引き抜く動作を
行う。ＮＭＯＳトランジスタＮ２８０も同様である。ま
た、これは図４０のように、スイッチングトランジスタ
のみで構成されてもよい。この例のように、データ転送
バス線を一本にすることで、配線レイアウトが簡単にな
りデータ転送バス線間ノイズも減少できる。

【０１０５】また、図４１〜図４３のように、トランジ
スタのゲートにＤＲＡＭビット線またはデータ転送バス
線をうけて伝達する構成では、ＤＲＡＭビット線とデー
タ転送バス線を完全に切り離せるため、一方で発生した
ノイズが伝わりにくく、しかも高速に動作が可能であ
る。

【０１０６】「ＤＲＡＭビット線選択回路とＳＲＡＭセ
ルとの構成」図４４に、図２９に示すアレイレイアウト
における１対のデータ転送バス線と、ＤＲＡＭビット線
選択回路とＳＲＡＭセルとの関係を示す。図４４におい
て、ＤＲＡＭセルの同一列上のセルは、ＤＲＡＭビット
線選択回路を介してデータ転送バス線と接続され、ＳＲ
ＡＭセルの同一列上のセルとのデータ転送が可能であ
る。またデータ転送バス線とＳＲＡＭセルは転送バス制
御回路４９８を介して接続される。このデータ転送バス
制御回路４９８には、ＳＲＡＭセルの両側に配置された
ＤＲＡＭアレイ（ここではバンクＡ、バンクＢとする）
を選択し接続する回路を含み、活性化したバンクとだけ
接続することが可能となっており、データ転送バス線の
負荷が減ったことによる充放電電流の削減やデータ転送
の高速化が実現できる。しかも図４５にその動作を示す
ように両方のバンクのデータ転送を交互に実行する（バ
ンクピンポン動作）際に、一方のバンクのデータ転送バ
ス線を切り離せるため、両方のバンクのデータ転送を重
ねて実行でき、実効的なデータ転送周期を短くすること
が可能である。

【０１０７】前述したように、本実施例による半導体記
憶装置では、一度にデータ転送するビット数は１０２４
ビットであり、なおかつこのデータ転送バス線の負荷は
非常に大きい。このため、データ転送バス線上の全ての
信号が電源電圧レベルまでフル振幅すると、ピーク電流
及び消費電流が非常に大きくなる。そこで、データ転送
バス線上の信号をフル振幅させず、最高でも電源電圧の
２分の１くらいまでの振幅とすることでピーク電流及び
消費電流を大幅に削減できる。

【０１０８】しかし、データ転送バス線の振幅が小さい
と、その微小電位差をＳＲＡＭセルは増幅しなければな
らず、転送スピードが多少遅くなってしまう。そこでＳ
ＲＡＭセル部内のデータ転送バス線ＴＢＬＳのみをフル
振幅させるため、転送バス制御回路４９８に、ＤＲＡＭ
バンク内のデータ転送バス線ＴＢＬＡもしくはＴＢＬＢ
をゲートに接続し差動的に増幅する差動型増幅回路を設
けてもよい。或いはＤＲＡＭバンク内のデータ転送バス
線ＴＢＬＡもしくはＴＢＬＢを切り離した状態で、ＳＲ
ＡＭ部内のデータ転送バス線ＴＢＬＳのみを増幅するセ
ンスアンプ等を設けてもよい。また転送バス制御回路４
９８は、データ転送バス線対の電位の平衡化やプリチャ
ージする回路を有する。

【０１０９】３．「ＳＲＡＭ部」 「ＳＲＡＭ部とデータ入出力端子間の構成」図４６に、
図１に示すＳＲＡＭ部とデータ入出力端子間の具体的構
成の一例を示す。この図では、外部データ入出力端子Ｄ
Ｑの１ビット分に対する構成を抽出して示している。な
おこの例は、１６ＫビットのＳＲＡＭアレイを有した、
×８ビット構成についての実施例であるが、本発明はこ
れに制限されることはなく主記憶部の構成との組み合わ
せを含めて、様々な構成においても同様のことが実現で
きる。

【０１１０】図４６において、ＳＲＡＭメモリセルＳＭ
Ｃは、図４７に一例を示すように、フリップフロップ回
路３１１（本例ではフリップフロップ回路であるが、ス
タティックにデータを記憶する回路であればこれに制限
されない）の両端にＤＲＡＭ部からくるデータ転送バス
線ＴＢＬと接続するための接続回路３１２と、ＳＲＡＭ
ビット線ＳＢＬと接続するための接続回路３１３を有し
ており、ＤＲＡＭセルとＳＲＡＭセルとの間でデータ転
送を行う際、前述したデータ転送バス線との接続回路を
活性化させるＳＲＡＭセルデータ転送用行選択信号ＴＷ
Ｌ１〜ＴＷＬ１６と、ＳＲＡＭセルに対して読み出しま
たは書き込みを行う際、前述したＳＲＡＭビット線ＳＢ
Ｌとの接続回路を活性化させるＳＲＡＭセル読み書き用
行選択信号ＳＷＬ１〜ＳＷＬ１６を発生するＳＲＡＭ行
デコーダ１２１と、そのＳＲＡＭ行デコーダ１２１に入
力されるＳＲＡＭ内部行アドレス信号ｉＡＳＲ０〜ｉＡ
ＳＲ３を内部アドレス信号ｉＡ０〜ｉＡ３とＳＲＡＭ部
制御信号とにより発生するＳＲＡＭ行制御回路１２４を
有する。もちろん、ＳＲＡＭセルデータ転送用行選択信
号ＴＷＬと、ＳＲＡＭセル読み書き用行選択信号ＳＷＬ
は共通にすることも可能である。

【０１１１】またＳＲＡＭビット線ＳＢＬは、ビット線
の平衡化やプリチャージを行うＳＲＡＭビット線制御回
路３０３と、データ入出力線ＳＩＯとＳＲＡＭビット線
ＳＢＬを導通させるＳＲＡＭ列選択回路３０４を有して
おり、そのＳＲＡＭ列選択回路３０４に入力する選択信
号ＳＳＬ１〜ＳＳＬ１２８を発生するＳＲＡＭ列デコー
ダ１２３と、そのＳＲＡＭ列デコーダ１２３に入力され
るＳＲＡＭ内部列アドレス信号ｉＡＳＣ４〜ｉＡＳＣ１
０を、内部アドレス信号ｉＡ０〜ｉＡ１３とＳＲＡＭ部
制御信号により発生するＳＲＡＭ列制御回路１２２を有
している。ここでＳＲＡＭビット線制御回路３０３は、
ＳＲＡＭビット線ＳＢＬのレベルを検知し増幅するセン
スアンプ回路を有してもよい。

【０１１２】さらにデータ入出力線ＳＩＯは外部データ
入出力端子ＤＱと、データ入出力回路３０８及びリード
／ライトアンプ３０７を介して接続されている。データ
入出力線ＳＩＯについては、ライト用とリード用に分離
しても構わない。またＳＲＡＭセルに対する読み出し動
作もしくは書き込み動作は、データ転送を行う転送バス
線ＴＢＬと読み出しを行うＳＲＡＭビット線ＳＢＬをそ
れぞれ備えているため、データ転送動作に関係なく読み
出しを行うことが可能である。

【０１１３】「ＳＲＡＭビット線との接続回路とデータ
転送バス線との接続回路」図４８〜図５０に、ＳＲＡＭ
ビット線ＳＢＬと接続するための接続回路の具体的な回
路例を示す。図４８に示す例は、もっとも簡単な構成
で、ＮＭＯＳトランジスタＮ１０４及びＮ１０５からな
るスイッチングトランジスタにより構成され、読み書き
用行選択信号ＳＷＬによってＳＲＡＭビット線ＳＢＬと
接続する。

【０１１４】図４９に示す例は、フリップフロップ回路
のデータを読み出すために、ゲートにフリップフロップ
回路の両端子がそれぞれ接続されてフリップフロップ回
路の両端子を差動的に増幅するＮＭＯＳトランジスタＮ
１０８及びＮ１０９と、この増幅された信号を読み出し
用行選択信号ＳＲＷＬによってＳＲＡＭビット線ＳＢＬ
に伝達するＮＭＯＳトランジスタＮ１０６及びＮ１０７
からなるスイッチングトランジスタにより構成される。
ＮＭＯＳトランジスタＮ１０８及びＮ１０９の一方端は
例えば接地電位等の固定電位に接続される。またフリッ
プフロップ回路にデータを書き込むために、図４８で示
したのと同じようにＮＭＯＳトランジスタＮ１１０及び
Ｎ１１１からなるスイッチングトランジスタが設けら
れ、書き込み用行選択信号ＳＷＷＬによってＳＲＡＭビ
ット線ＳＢＬとフリップフロップ回路を接続する。

【０１１５】図５０に示す例は、フリップフロップ回路
のデータを読み出すために、図４９と同様に、ゲートに
フリップフロップ回路の両端子がそれぞれ接続されてこ
のフリップフロップ回路の両端子のデータを差動的に増
幅するＮＭＯＳトランジスタＮ１０８及びＮ１０９と、
この増幅された信号を読み出し用行選択信号ＳＲＷＬに
よってＳＲＡＭ読み出し用ビット線ＳＲＢＬに伝達する
ＮＭＯＳトランジスタＮ１０６及びＮ１０７からなるス
イッチングトランジスタで構成される。ＮＭＯＳトラン
ジスタＮ１０８及びＮ１０９の一方端は例えば接地電位
等の固定電位に接続される。

【０１１６】また、フリップフロップ回路にデータを書
き込むために、これと同様に、ゲートにＳＲＡＭ書き込
み用ビット線対がそれぞれ接続されてＳＲＡＭ書き込み
用ビット線ＳＷＢＬ上のデータを差動的に増幅するＮＭ
ＯＳトランジスタＮ１１４及びＮ１１５と、この増幅さ
れた信号を書き込み用行選択信号ＳＷＷＬによってフリ
ップフロップ回路の両端子に伝達するＮＭＯＳトランジ
スクＮ１１２及びＮ１１３からなるスイッチングトラン
ジスタが設けられる。ＮＭＯＳトランジスタＮ１１４及
びＮ１１５の一方端は例えば接地電位等の固定電位に接
続される。

【０１１７】また、図４９、図５０のように、トランジ
スタのゲートにフリップフロップ回路の両端子またはＳ
ＲＡＭビット線ＳＢＬをうけてデータを伝達する構成で
は、フリップフロップ回路の両端子とＳＲＡＭビット線
ＳＢＬを完全に切り離せるため、一方で発生したノイズ
が伝わりにくく、しかも高速に動作が可能である。デー
タ転送バス線ＴＢＬとの接続回路も、図４８〜図５０と
全く同様に構成することかできる。

【０１１８】「ＳＲＡＭ行制御回路」図５１に、図４６
に示したＳＲＡＭ行制御回路の具体的な回路構成の一例
を示す。図５１において、ＳＲＡＭ行制御回路は、ＳＲ
ＡＭ内部行アドレスラッチ回路３５０で構成されてお
り、ＳＲＡＭ内部行アドレス信号ｉＡＳＲ０〜ｉＡＳＲ
３は内部アドレス信号ｉＡ０〜ｉＡ３と、リード／ライ
トコマンド入力時のクロックサイクルでそれを取り込む
ラッチ信号ＡＳＲＬにより生成される。ここでラッチ信
号ＡＳＲＬは、図３２に示された動作制御回路にて生成
されるＳＲＡＭ部制御信号のうちの一つである。

【０１１９】「ＳＲＡＭ列制御回路」図５２に、図４６
に示したＳＲＡＭ列制御回路の具体的な回路構成の一例
を示す。図５２においてＳＲＡＭ列制御回路は、内部ア
ドレス信号ｉＡ４〜ｉＡ１０を、リード／ライトコマン
ド入力時のクロックサイクルにて発生するラッチ信号Ａ
ＳＣＬで取り込むＳＲＡＭ内部列アドレスラッチ回路５
０７と、そのＳＲＡＭ内部列アドレスラッチ回路５０７
の出力を制御信号ＳＣＥにより取り込み、ＳＲＡＭに対
して読み出し書き込みを行うバースト動作中に動作する
内部カウントアップ信号ＣＬＫＵＰにて所定のアドレス
シーケンスでカウントアップするカウンタ回路５０６を
有しており、ＳＲＡＭ内部列アドレス信号ｉＡＳＣ４〜
ｉＡＳＣ１０はこのラッチ回路５０７とカウンタ回路５
０６の出力のいずれかを通過させるマルチプレクサ５０
８を介して出力される。またこのマルチプレクサ５０８
は、リード／ライトコマンド入力時のクロックサイクル
においてラッチ回路５０７の出力を選択し、少しでも速
くＳＲＡＭ内部列アドレス信号を出力するよう制御信号
ＳＣＳＬにより制御されている。

【０１２０】さらに本発明によるＳＲＡＭ列制御回路
は、複数のＳＲＡＭセル群（本例では行ごとに分割され
るＳＲＡＭセル群）それぞれに対して全く異なるデータ
入出力様式、例えばバースト長、データ入出力アドレス
シーケンス、レイテンシ等を設定できるように、前述し
たモードレジスタ設定（２）コマンドサイクル（この例
ではバースト長のみの設定が各ＳＲＡＭセル群に対して
可能であるが、同様にしてデータ入出力アドレスシーケ
ンス、レイテンシ等の設定ができるようにしてもよい）
において、内部アドレスｉＡ０〜ｉＡ１３の状態により
そのデータ入出力様式を取り込み保持しておくデータ入
出力様式記憶部５０５を備えている。

【０１２１】このデータ入出力様式記憶部５０５は、内
部アドレスｉＡ０〜ｉＡ１３の状態より取り込む設定デ
ータを生成する取り込み用ロジック５０２と、ｉＡ０〜
ｉＡ３でデコードされ前述のモードレジスタ設定（２）
コマンドサイクルにおいて発生するイネーブル信号ＣＲ
Ｅにより選択されるデコード回路５０１の出力によっ
て、各ＳＲＡＭセル群のデータ入出力様式の設定データ
（前記取り込み用ロジック５０２の出力）を取り込むレ
ジスタ５０３を、分割されるＳＲＡＭセル群の数だけ備
えており、さらにリード／ライトコマンドサイクルにお
いて、前述したＳＲＡＭ内部行アドレスラッチ回路３５
０より出力されたｉＡＳＲ０〜ｉＡＳＲ３をデコード回
路５０９によりデコードした信号にて選択制御し、ＳＲ
ＡＭセル群の設定データを保持する前記レジスタ５０３
の出力のいずれかを通過させるマルチプレクサ５０４を
有する。

【０１２２】前記カウンタ回路５０６は、そのマルチプ
レクサ５０４の出力を取り込み、各ＳＲＡＭセル群で設
定されたデータ入出力様式にて動作する。またデータ入
出力様式記憶部５０５は、設定するデータ入出力様式の
数だけ備える必要がある。ここで内部カウントアップ信
号ＣＬＫＵＰ、イネーブル信号ＣＲＥ、制御信号ＳＣ
Ｅ，ＳＣＳＬ、ラッチ信号ＡＳＣＬは、図３２に示され
た動作制御回路にて生成されるＳＲＡＭ部制御信号であ
る。もちろん前述したＳＲＡＭ内部行アドレスラッチ回
路３５０に入力するラッチ信号ＡＳＲＬと、ＳＲＡＭ内
部列アドレスラッチ回路５０７に入力するラッチ信号Ａ
ＳＣＬは共通にすることも可能である。

【０１２３】またこのデータ入出力様式記憶部５０５の
設定は、前述したモードレジスタ設定（２）コマンドサ
イクルによる各ＳＲＡＭセル群ごとに行う他に、２つ以
上のＳＲＡＭセル群の設定データを一度に同じ設定を行
うことも、図５に示されたモードレジスタ設定（２）コ
マンドのＳＲＡＭ行データを設定する際に、アドレスＡ
４とＡ５との論理を設定することで可能である。例え
ば、Ａ４＝ＬかつＡ５＝Ｌの時は各ＳＲＡＭセル群ごと
に、Ａ４＝ＨかつＡ５＝Ｌの時はＳＲＡＭ行データの最
下位ビットを無視した２つのＳＲＡＭセル群に、Ａ４＝
ＬかつＡ５＝Ｈの時はＳＲＡＭ行データの下位２ビット
を無視した４つのＳＲＡＭセル群に設定するといったよ
うに様々な組み合わせから設定することができる。

【０１２４】さらにデータ入出力様式記憶部５０５は、
取り込み用ロジック５０２とレジスタ５０３を必ずしも
分割されるＳＲＡＭセル群の数分だけ備える必要はな
く、複数のＳＲＡＭセル群に対して共通に有してもよ
い。またデコード回路５０９に入力されるｉＡＳＲ０〜
ｉＡＳＲ３は、必ずしもＳＲＡＭ内部行アドレスラッチ
回路３５０からの信号を使用しなくてもよく、これとは
別に回路を備えてもよい。

【０１２５】さらに、図５３に示すように、ＳＲＡＭ内
部列アドレスラッチ回路５０７とマルチプレクサ５０８
は、外部基準クロック信号に同期した内部クロック信号
ｉＣＬＫとの論理を経てすぐに出力される回路構成とす
ることで、高速に内部アドレス信号を発生させることが
できる。ここで、図５３において、ＩＮＴＡｉと／ＩＮ
ＴＡｉはカウンタ回路５０６からのアドレス信号であ
り、ＥＸＴＡｉと／ＥＸＴＡｉは内部アドレス信号ｉＡ
ｉから生成される信号である。これらの信号の切り替え
を制御信号ＳＣＳＬ、／ＳＣＳＬおよびバースト制御信
号で行う。ＳＣＳＬは制御信号であり、／ＳＣＳＬは制
御信号ＳＣＳＬの逆相信号である。図５４に、この回路
の動作例を示す。本回路構成ではｉＣＬＫから内部アド
レス信号Ｙｉが出力されるまでの遅延はインバーター１
段分であり最小に抑えられる。また内部アドレス信号Ｙ
ｉとＹｉＢはアドレスパルス信号として出力される。

【０１２６】「ＳＲＡＭ列デコーダとデータ制御回路構
成」図５５に、ＳＲＡＭ列デコーダ１２３とデータ制御
回路１６０の構成の一例を示す。この例では、ＳＲＡＭ
部１０２は、格納されたデータを外部に読み出すための
複数系統の読み出し手段を備えて構成される。すなわ
ち、ＳＲＡＭ列デコーダ１２３は、第一の列デコーダ３
９０および第二の列デコーダ３９１と、第一の列アドレ
スバッファ３９２および第二の列アドレスバッファ３９
３とから構成される。第一の列アドレスバッファ３９２
および第二の列アドレスバッファ３９３は、前述の図１
に示すＳＲＡＭ列制御回路１２２からのＳＲＡＭ列アド
レス信号ｉＡＳＣを、第一のＳＲＡＭ列アドレス信号ｉ
ＡＳＣ−１および第二のＳＲＡＭ列アドレス信号ｉＡＳ
Ｃ−２として出力するように構成される。

【０１２７】第一の列デコーダ３９０は、第一の列アド
レスバッファ３９２からの第一のＳＲＡＭ列アドレス信
号ｉＡＳＣ−１をデコードして第一の列デコーダ出力信
号ＳＳＬ−１を出力するように構成される。第二の列デ
コーダ３９１は、第二の列アドレスバッファ３９３から
の第二のＳＲＡＭ列アドレス信号ｉＡＳＣ−２をデコー
ドして第二の列デコーダ出力信号ＳＳＬ−２を出力する
ように構成される。

【０１２８】ＳＲＡＭアレイ１２０には、フリップフロ
ップを主体とするＳＲＡＭセルからなるデータバッファ
３９４がマトリックス状に配列され、各データバッファ
３９４には、上述の第一の列デコーダ出力信号ＳＳＬ−
１により導通制御される第一のスイッチ回路３９７−１
と、第二の列デコーダ出力信号ＳＳＬ−２により導通制
御される第二のスイッチ回路３９７−２とが接続されて
いる。各データバッファ３９４は、第一のスイッチ回路
３９７−１および第二のスイッチ回路３９７−２を介し
て第一のデータ入出力線ＳＩＯ−１および第二のデータ
入出力線ＳＩＯ−２にそれぞれ接続される。

【０１２９】データ制御回路１６０は、その入力部が第
一のデータ入出力線ＳＩＯ−１を介して第一のスイッチ
回路３９７−１に接続される第一のデータラッチ回路３
９６と、その入力部が第二のデータ入出力線ＳＩＯ−２
を介して第二のスイッチ回路３９７−２に接続される第
二のデータラッチ回路３９５と、これら第一のデータラ
ッチ回路３９６および第二のデータラッチ回路３９５の
出力部に接続されたデータアウトバッファ１５２とから
構成される。

【０１３０】以下、図５５に示す構成例の動作につい
て、バースト長が４の場合を例として、図５６を参照し
ながら説明する。クロック信号ＣＬＫの立ち上がりのエ
ッジでリードコマンドが実行されると、第一の列アドレ
スバッファ３９２は、外部から与えられたＳＲＡＭ列ア
ドレス信号ｉＡＳＣに基づき、先頭のアドレスＡ０に対
応する第一のＳＲＡＭ列アドレス信号ｉＡＳＣ−１を出
力する。この第一のＳＲＡＭ列アドレス信号ｉＡＳＣ−
１を入力する第一の列デコーダ３９０は、第一のＳＲＡ
Ｍ列アドレス信号ｉＡＳＣ−１が出力されてから約半ク
ロック後に、第一のＳＲＡＭ列デコーダ出力信号ＳＳＬ
−１を出力する。これを受けて第一のスイッチ回路３９
７−１が導通し、アドレスＡ０に対応するデータバッフ
ァ３９４からデータ入出力線ＳＩＯ−１にデータＤ０が
出力される。このデータＤ０は、第１のデータラッチ回
路３９５にラッチされ、データアウトバッファ１５２に
よりデータＤＱとして送出される。

【０１３１】次に、アドレスＡ０に対応する第一のＳＲ
ＡＭ列アドレス信号ｉＡＳＣ−１が出力されてから１ク
ロック周期後に、第二の列アドレスバッファ３９３は、
第一の列アドレスバッファ３９２を介して転送されたＳ
ＲＡＭ列アドレス信号ｉＡＳＣに基づき、アドレスＡ０
の次のアドレスＡ１に対応する第二のＳＲＡＭ列アドレ
ス信号ｉＡＳＣ−２を出力する。この第二のＳＲＡＭ列
アドレス信号ｉＡＳＣ−２を入力する第二の列デコーダ
３９１は、第二のＳＲＡＭ列アドレス信号ｉＡＳＣ−２
が出力されてから約半クロック後に、第二のＳＲＡＭ列
デコーダ出力信号ＳＳＬ−２を出力する。これを受け
て、第二のスイッチ回路３９７−２が導通し、アドレス
Ａ１に対応するデータバッファ３９４からデータ入出力
線ＳＩＯ−２にデータＤ１が現れる。このデータＤ１
は、第二のデータラッチ回路３９６にラッチされる。こ
のとき、データアウトバッファ１５２は、入力対象を第
一のデータラッチ回路３９５から第二のデータラッチ回
路３９６に切り換え、この第二のデータラッチ回路３９
６にラッチされたデータＤ１をデータＤＱとして送出す
る。

【０１３２】次に、アドレスＡ１に対応する第二のＳＲ
ＡＭ列アドレス信号ｉＡＳＣ−２が出力されてから１ク
ロック周期後に、第一の列アドレスバッファ３９２は、
アドレスＡ１の次のアドレスＡ２を示すものとして第一
のＳＲＡＭ列アドレス信号ｉＡＳＣ−１を出力する。こ
の第一のＳＲＡＭ列アドレス信号ｉＡＳＣ−１を入力す
る第一の列デコーダ３９０は、第一のＳＲＡＭ列アドレ
ス信号ｉＡＳＣ−１が出力されてから約半クロック後
に、第一のＳＲＡＭ列デコーダ出力信号ＳＳＬ−１を出
力する。これを受けて、第一のスイッチ回路３９７−１
が導通し、アドレスＡ２に対応するデータバッファ３９
４からデータ入出力線ＳＩＯ−１にデータＤ２が現れ
る。このデータＤ２は、第一のデータラッチ回路３９５
にラッチされる。このとき、データアウトバッファ１５
２は、入力対象を第二のデータラッチ回路３９６から第
一のデータラッチ回路３９５に切り換え、この第一のデ
ータラッチ回路３９５にラッチされたデータＤ２をデー
タＤＱとして送出する。

【０１３３】次に、アドレスＡ２に対応する第一のＳＲ
ＡＭ列アドレス信号ｉＡＳＣ−１が出力されてから１ク
ロック周期後に、第二の列アドレスバッファ３９３は、
アドレスＡ２の次のアドレスＡ３を示すものとして第二
のＳＲＡＭ列アドレス信号ｉＡＳＣ−２を出力する。こ
の第二のＳＲＡＭ列アドレス信号ｉＡＳＣ−２を入力す
る第二の列デコーダ３９１は、第二のＳＲＡＭ列アドレ
ス信号ｉＡＳＣ−２が出力されてから約半クロック後
に、第二のＳＲＡＭ列デコーダ出力信号ＳＳＬ−２を出
力する。これを受けて、第二のスイッチ回路３９７−２
が導通し、アドレスＡ３に対応するデータバッファ３９
４からデータ入出力線ＳＩＯ−２にデータＤ３が現れ
る。このデータＤ３は、第二のデータラッチ回路３９６
にラッチされる。このとき、データアウトバッファ１５
２は、入力対象を第一のデータラッチ回路３９５から第
二のデータラッチ回路３９６に切り換え、この第二のデ
ータラッチ回路３９６にラッチされたデータＤ３をデー
タＤＱとして送出する。

【０１３４】以上のように、第一の列アドレスバッファ
３９２、第一の列デコーダ３９０、第一のスイッチ回路
３９７−１、および第一のデータラッチ回路３９５から
なる回路系と、第二の列アドレスバッファ３９３、第二
の列デコーダ３９１、第二のスイッチ回路３９７−２、
および第二のデータラッチ回路３９６からなる回路系と
が交互に動作し、アドレスＡ０を起点として連続した４
つのアドレスが１クロック周期毎にＳＲＡＭアレイに対
して順次指定され、データＤ０〜Ｄ３が１クロック毎に
順次出力される。

【０１３５】ここで、各回路系に着目すると、各データ
ＤＱに対して、データアウトバッファ１５２を除く他の
内部回路は、２クロック周期を単位として読み出し動作
を行っている。したがって、内部での動作周波数が緩和
され、各回路の動作周波数を上昇させることなく、要求
されたサイクルタイムでデータ入出力端子ＤＱからデー
タが高速に読み出される。上記構成を使用することによ
り、内部の動作サイクルを上げることなく、連続データ
出力や連続データ書き込みのサイクルの高速化を行うこ
とが可能である。ＤＯＵＢＬＥ ＤＡＴＡ ＲＡＴＥ
（ＤＤＲ）のシンクロナスＤＲＡＭにおいても、この構
成を用いることで高速化が可能である。特に、バースト
動作毎にバースト長、ラップタイプを変更する高周波同
期型のマルチタスクＤＲＡＭにおいて有効となる。な
お、この例では、１クロック周期でデータを出力し、内
部動作を２クロック周期で行わせるものとしたが、これ
に限定されることなく、設計仕様に応じてクロック数を
適切に設定すればよい。

【０１３６】「ＳＲＡＭ列デコーダとデータ制御回路の
他の構成例」図５７に、ＳＲＡＭ列デコーダ１２３とデ
ータ制御回路１６０の他の構成例を示す。上述のＳＲＡ
Ｍ列デコーダとデータ制御回路の構成例では、列の選択
に関して、複数系統の読み出し手段を備えるものとした
が、この例では、上述の図５５に示す構成に対し、行デ
コーダとして第１の副記憶部行デコーダ３９００と第二
の副記憶部行デコーダ３９１０をさらに備え、列および
行に関して複数系統の読み出し手段を備える。

【０１３７】図５７において、ＳＲＡＭアレイ１２００
は、後述の図５９に示すメモリセル３９４０をデータバ
ッファとしてマトリックス状に配列して構成される。各
メモリセル３９４０は、第一の列デコーダ３９０からの
第一の列選択信号と、第一の副記憶部行デコーダ３９０
０からの第一のリードライト用行選択信号とにより選択
されて、第一のデータ入出力線ＳＩＯ−１１に接続さ
れ、また、第二の列デコーダ３９１からの第二の列選択
信号と、第二の副記憶部行デコーダ３９１０からの第二
のリードライト用行選択信号とにより選択されて、第二
のデータ入出力線ＳＩＯ−１２に接続される。第一のデ
ータ入出力線ＳＩＯ−１１および第二のデータ入出力線
ＳＩＯ−１２は、スイッチ回路ＳＷを介してグローバル
データ入出力線ＧＩＯ−１１，ＧＩＯ−１２にそれぞれ
接続される。

【０１３８】グローバルデータ入出力線ＧＩＯ−１１，
ＧＩＯ−１２には、リードライトアンプ１５３０１，１
５３０２がそれぞれ接続される。これらリードライトア
ンプ１５３０１，１５３０２は、データバス１５３０１
Ｄ，１５３０２Ｄを介してデータラッチ回路３９５，３
９６に接続され、これらの後段にはデータ入出力回路１
５２が設けられる。

【０１３９】ここで、図５９にメモリセル３９４０の具
体的構成を示す。この図に示すように、メモリセル３９
４０は、ソースにＳＲＡＭセルコントロール信号ＳＡＮ
が接続されたＮ型トランジスタＮ２０００、Ｎ２００１
と、ソースにＳＲＡＭセルコントロール信号ＳＡＰが接
続されたＰ型トランジスタＰ２０００、Ｐ２００１とか
らなるフリップフロップを主体として構成される。この
フリップフロップの１対の記憶ノードは、データ転送用
ＳＲＡＭ行選択信号により導通制御されるＮ型トランジ
スタＮ２００２、Ｎ２００３を介してデータ転送バス線
ＴＢＬに接続され、このデータ転送バス線ＴＢＬを介し
てＤＲＡＭ部に接続される。

【０１４０】このメモリセルをなすフリップフロップの
１対の記憶ノードは、第一のリードライト用行選択信号
により導通制御されるＮ型トランジスタＮ２００４，Ｎ
２００５と、ゲートに第一の列選択信号により導通制御
されるＮ型トランジスタＮ２００６，Ｎ２００７とを介
してデータ入出力線ＳＩＯ−１１に接続される。また、
このフリップフロップの１対の記憶ノードは、第二のリ
ードライト用行選択信号により導通制御されるＮ型トラ
ンジスタＮ２００８，Ｎ２００９と、ゲートに第二の列
選択信号により導通制御されるＮ型トランジスタＮ２０
１０，Ｎ２０１１とを介してデータ入出力線ＳＩＯ−１
２に接続される。データ転送バス線ＴＢＬに接続される
Ｎ型トランジスタＮ２００２，Ｎ２００３のゲートに
は、データ転送用ＳＲＡＭ行選択信号が与えられ、この
信号によりＳＲＡＭセルのフリップフロップとデータ転
送バス線ＴＢＬと間の接続が制御される。

【０１４１】このメモリセルの構成によれば、第一のリ
ードライト用行選択信号と第一の列選択信号とが共に活
性化された場合、メモリセルは、データ入出力線ＳＩＯ
−１１に電気的に接続される。また、第二のリードライ
ト用行選択信号と第二の列選択信号とが共に活性化され
た場合、メモリセルは、データ入出力線ＳＩＯ−１２に
電気的に接続される。つまり、上述の一個のメモリセル
は、２系統のリードライト用行選択信号と列選択信号と
により、データ入出力線ＳＩＯ−１１，ＳＩＯ−１２に
対して独立に接続可能なように構成されている。従っ
て、図５７に示す第一の列デコーダおよび第一の副記憶
部行デコーダと、第二の列デコーダおよび第二の副記憶
部行デコーダとにより、別々にＳＲＡＭアレイ１２００
の各メモリセルが選択される。

【０１４２】ここで、第一の列デコーダおよび第一の副
記憶部行デコーダに入力される内部アドレス信号ｉＡＳ
Ｃ−１１と、第二の列デコーダおよび第二の副記憶部行
デコーダに入力される内部アドレス信号ｉＡＳＣ−１２
とを生成する回路の構成例を説明する。図６０に、これ
ら内部アドレス信号を生成する回路系を示す。同図にお
いて、内部クロック信号生成回路９００００は、外部ク
ロック信号ＣＬＫに基づき、所定のパルス幅を有する内
部クロック信号ＩＣＬＫ１，ＩＣＬＫ２を交互に発生す
るように構成される。レシーバ回路９０００１〜９００
０５は、外部から入力されるアドレス信号Ａｉや各種の
制御信号ＣＳＢ，ＲＡＳＢ，ＣＡＳＢ，ＷＥＢを受ける
ためのものである。

【０１４３】コマンドデコード回路９００１０は、各種
の制御信号の論理の組み合わせをデコードして、内部ク
ロック生成回路９００００からの内部クロック信号ＩＣ
ＬＫ１，ＩＣＬＫ２に基づき、第一の副記憶部外部アド
レスラッチ信号ＬＡＴ−Ｇ１、第一の副記憶部次アドレ
スラッチ信号ＬＡＴ−Ｎ１、第二の副記憶部外部アドレ
スラッチ信号ＬＡＴ−Ｇ２、第二の副記憶部次アドレス
ラッチ信号ＬＡＴ−Ｎ２を生成する。ここで、第一の副
記憶部外部アドレスラッチ信号ＬＡＴ−Ｇ１、第一の副
記憶部次アドレスラッチ信号ＬＡＴ−Ｎ１は、内部クロ
ック信号ＩＣＬＫ１に基づき生成され、第二の副記憶部
外部アドレスラッチ信号ＬＡＴ−Ｇ２、第二の副記憶部
次アドレスラッチ信号ＬＡＴ−Ｎ２は、内部クロック信
号ＩＣＬＫ２に基づき生成される。また、第一および第
二の副記憶部外部アドレスラッチ信号は、リードコマン
ドおよび外部アドレスを取り込むときの外部クロック信
号の立ち上がりエッジで発生され、第一および第二の副
記憶部次アドレスラッチ信号は、それ以外のときの外部
クロック信号の立ち上がりエッジで発生される。

【０１４４】第１のアドレスバッファ９００２０は、コ
マンドデコード回路９００１０の制御の下に、内部クロ
ック信号ＩＣＬＫ１に基づきアドレス信号Ａｉに応じた
内部アドレス信号ｉＡＳＣ−１１を生成するものであ
る。第２のアドレスバッファ９００２１は、コマンドデ
コード回路９００１０の制御の下に、内部クロック信号
ＩＣＬＫ２に基づきアドレス信号Ａｉに応じた内部アド
レス信号ｉＡＳＣ−１２を生成するものである。

【０１４５】次アドレス信号生成回路９００２２は、第
１のアドレスバッファ９００２０が生成した内部アドレ
ス信号ｉＡＳＣ−１１の次のアドレス信号を生成して第
２のアドレスバッファ９００２１に与えるものである。
次アドレス信号生成回路９００２３は、第２のアドレス
バッファ９００２１が生成した内部アドレス信号ｉＡＳ
Ｃ−１２の次のアドレス信号を生成して第１のアドレス
バッファ９００２０に与えるものである。

【０１４６】図６１に内部クロック信号生成回路９００
００の構成例を示す。レシーバ回路９０１００は、外部
クロック信号ＣＬＫを受けるためのものである。トラン
ジションディテクタ９０１０１は、レシーバ回路９０１
００の出力信号（ＣＬＫ）の立ち上がりのエッジを検出
するものである。トランジションディテクタ９０１０
２，９０１０３は、後述するフリップフロップ９０１０
６Ａ，９０１０６Ｂに保持された信号状態に応じて、レ
シーバ回路９０１００の出力信号（ＣＬＫ）の立ち上が
りのエッジを検出して内部クロック信号ＩＣＬＫ１，Ｉ
ＣＬＫ２をそれぞれ出力するものである。

【０１４７】フリップフロップ９０１０４は、ＮＯＲ回
路９０１０４Ａ，９０１０４Ｂによりいわゆるリセット
・セット型のフリップフロップとして構成され、上述の
トランジションディテクタ９０１０２，９０１０３の出
力パルスに基づき内部状態が決定されるように構成され
る。スイッチゲート回路９０１０５Ａおよび９０１０５
Ｂは、ＮＯＲ回路９０１０４Ａおよび９０１０４Ｂの出
力部に設けられ、上述のトランジションディテクタ９０
１０１の出力パルスに基づき導通制御されるものであ
る。フリップフロップ９０１０６Ａおよび９０１０６Ｂ
は、スイッチゲート回路９０１０５Ａおよび９０１０５
Ｂを介して、それぞれＮＯＲ回路９０１０４Ａおよび９
０１０４Ｂの出力部に接続される。

【０１４８】この内部クロック信号生成回路９００００
によれば、フリップフロップ９０１０４に内部状態に応
じて、トランジションディテクタ９０１０２または９０
１０３の一方が動作する。すなわち、外部クロック信号
ＣＬＫが、定常状態であれば、内部クロック信号ＩＣＬ
Ｋ，ＩＣＬＫ１，ＩＣＬＫ２はいずれも“０”であり、
スイッチゲート回路９０１０５Ａ，９０１０５Ｂは共に
導通状態とされる。したがって、フリップフロップ９０
１０４から一方のトランジションディテクタに“１”が
与えられ、他方に“０”が与えられる。

【０１４９】ここで、フリップフロップ９０１０４のＮ
ＯＲ回路９０１０４Ａからトランジションディテクタ９
０１０２に“１”が与えられ、ＮＯＲ回路９０１０４Ｂ
からトランジションディテクタ９０１０３に“０”が与
えられているとする。このとき、外部クロック信号ＣＬ
Ｋが立ち上がると、トランジションディテクタ９０１０
２は内部クロック信号ＩＣＬＫ１としてパルス信号を出
力するが、トランジションディテクタ９０１０３は内部
クロック信号ＩＣＬＫ２として“０”を維持する。この
結果、フリップフロップの状態は反転して、トランジシ
ョンディテクタ９０１０２に“０”が与えられ、トラン
ジションディテクタ９０１０３に“１”が与えられる。

【０１５０】この状態で、外部クロック信号ＣＬＫが立
ち上がると、今度はトランジションディテクタ９０１０
３が内部クロック信号ＩＣＬＫ２としてパルス信号を出
力するが、トランジションディテクタ９０１０２は内部
クロック信号ＩＣＬＫ１として“０”を維持する。この
ようにして、後述する図６２に示すように、外部クロッ
ク信号ＣＬＫの立ち上がりのエッジで、内部クロック信
号ＩＣＬＫ１とＩＣＬＫ２とが交互にパルス信号として
出力される。

【０１５１】なお、スイッチゲート回路９０１０５Ａ，
９０１０５Ｂは、内部クロック信号ＩＣＬＫ１，ＩＣＬ
Ｋ２のパルス信号が発生してフリップフロック９０１０
４の状態が反転することにより、この内部クロック信号
ＩＣＬＫ１，ＩＣＬＫ２の発生が阻害されないようにす
るためのものである。すなわち、パルス信号の発生中は
スイッチゲート回路９０１０５Ａ，９０１０５Ｂが非導
通状態に制御され、それまでのフリップフロップ９０１
０４の状態がフリップフロップ９０１０６Ａ，９０１０
６Ｂにより維持される。これにより、トランジションデ
ィテクタ９０１０２および９０１０３は、パルス発生中
にフリップフロップ９０１０４の状態が反転しても正規
のパルス幅を有するパルス信号を出力することができ
る。

【０１５２】以下、図６２に示す波形図を参照しなが
ら、この構成例の動作を説明する。なお、図６２におい
て、アドレスＡ（Ａ１〜Ａ３）は、行アドレス成分およ
び列アドレス成分の両方の成分を含んで構成される。ま
た、各アドレスＡ１〜Ａは、列アドレス成分のみについ
て異なる値（行アドレス成分については同じ値）を有す
るものとし、アドレスＢ（Ｂ１〜Ｂ３）についても同様
とする。ただし、アドレスＡとアドレスＢは、行アドレ
ス成分について異なる値を有する。

【０１５３】まず、リードコマンドとアドレスＡ（図示
なし）がセットアップされた状態で、時刻ｔ１において
外部クロック信号ＣＬＫが立ち上がると、内部クロック
信号生成回路９００００は、内部クロック信号ＣＬＫ１
としてのパルス信号を出力する。これを受けて、コマン
ドデコード回路９００１０は、第１の副記憶部外部アド
レスラッチ信号ＬＡＴ−Ｇ１を第１のアドレスバッファ
９００２０に出力する。第１のアドレスバッファ９００
２０は、第１の副記憶部外部アドレスラッチ信号ＬＡＴ
−Ｇ１に基づき、レシーバ回路９０００１を介して外部
からアドレス信号Ａを取り込み、内部アドレス信号ｉＡ
ＳＣ−１１としてアドレスＡ１を出力する。

【０１５４】第一の副記憶部行デコーダ３９００は、ア
ドレスＡ１の行アドレス成分から、第一のリードライト
用行選択信号として行アドレスＲ１を生成し、第一の列
デコーダ３９００はアドレスＡ１の列アドレス成分か
ら、第一の列選択信号として列アドレスＣ１を生成す
る。そして、これら選択信号（行アドレスＲ１および列
アドレスＣ１）により特定されるメモリセルが選択さ
れ、そのデータＤ１がデータ入出力線ＳＩＯ−１１に現
れ、データＤＱとして外部に読み出される。このとき、
次アドレス生成回路９００２２は、第１のアドレスバッ
ファ９００２０により生成されたアドレスＡ１をカウン
トアップ（インクリ）して次のアドレス信号Ａ２（行ア
ドレス成分についてはアドレスＡ１と同じ値）を準備す
る。

【０１５５】次に、時刻ｔ２において外部クロック信号
ＣＬＫが立ち上がると、内部クロック信号生成回路９０
０００は、内部クロック信号ＣＬＫ２としてのパルス信
号を出力する。コマンドデコーダ回路９００１０は、こ
れを受けて、第二の副記憶部次アドレスラッチ信号ＬＡ
Ｔ−Ｎ２を第２のアドレスバッファ９００２１に出力す
る。第２のアドレスバッファ９００２１は、第２の副記
憶部次アドレスラッチ信号ＬＡＴ−Ｎ２に基づき、次ア
ドレス信号生成回路９００２２により準備されたアドレ
スＡ２を取り込み、これを内部アドレス信号ｉＡＳＣ−
１２として出力する。第二の副記憶部行デコーダ３９１
０は、内部アドレス信号ｉＡＳＣ−１２として出力され
たアドレスＡ２に基づき、第二のリードライト用行選択
信号としてＲ１０を生成する。ここで、アドレスＡ１と
Ａ２の行アドレス成分は同じ値であるから、行アドレス
Ｒ１０は行アドレスＲ１と同じ値を有し、従って第二の
リードライト用選択信号（Ｒ１０）により同一の行が選
択される。

【０１５６】一方、第二の列デコーダ３９１は、内部ア
ドレス信号ｉＡＳＣ−１２として出力されたアドレスＡ
２の列アドレス成分から、第二の列選択信号として列ア
ドレスＣ２を生成する。そして、第二のリードライト用
選択信号（行アドレスＲ１０）および第二の列選択信号
（列アドレスＣ２）により特定されるメモリセルが選択
され、そのデータＤ２がデータ入出力線ＳＩＯ−１２に
現れ、データＤＱとして外部に読み出される。次アドレ
ス生成回路９００２３は、第２のアドレスバッファ９０
０２１により生成されたアドレスＡ２をカウントアップ
（インクリ）して次のアドレス信号Ａ３を準備する。

【０１５７】次に、時刻ｔ３において外部クロック信号
ＣＬＫが立ち上がると、内部クロック信号生成回路９０
０００は、内部クロック信号ＣＬＫ１としてのパルス信
号を出力する。コマンドデコーダ回路９００１０は、こ
れを受けて、第一の副記憶部次アドレスラッチ信号ＬＡ
Ｔ−Ｎ１を第１のアドレスバッファ９００２０に出力す
る。第１のアドレスバッファ９００２０は、第一の副記
憶部次アドレスラッチ信号ＬＡＴ−Ｎ１に基づき、次ア
ドレス信号生成回路９００２３により準備されたアドレ
スＡ３（行アドレス成分についてアドレスＡ１，Ａ２と
同じ値）を取り込み、これを内部アドレス信号ｉＡＳＣ
−１１として出力する。このとき、第一の副記憶部行デ
コーダ３９００および第二の副記憶部行デコーダ３９１
０は、第一のリードライト用行選択信号として行アドレ
スＲ１を維持し、第二のリードライト用行選択信号とし
て行アドレスＲ１０を維持する。すなわち、この場合も
同一の行が選択される。

【０１５８】一方、第一の列デコーダ３９０は、内部ア
ドレス信号ｉＡＳＣ−１１として出力されたアドレスＡ
３の列アドレス成分から、第一の列選択信号として列ア
ドレスＣ３を生成する。そして、第一のリードライト用
行選択信号（行アドレスＲ１）および第一の列選択信号
（列アドレスＣ１）により特定されるメモリセルが選択
され、そのデータＤ３がデータ入出力線ＳＩＯ−１１に
現れ、データＤＱとして外部に読み出される。以上によ
り、行アドレスＲ１（行アドレスＲ１０）により特定さ
れる行に属するメモリセルのうち、列アドレスＣ１〜Ｃ
３により特定される各メモリセルが順次選択されて、そ
のデータＤ１〜Ｄ３が読み出される。

【０１５９】次に、リードコマンドとアドレスＢ（図示
なし）がセットアップされた状態で、時刻ｔ４において
外部クロック信号ＣＬＫが立ち上がると、内部クロック
信号生成回路９００００は、内部クロック信号ＣＬＫ２
としてのパルス信号を出力する。これを受けて、コマン
ドデコード回路９００１０は、第２の副記憶部外部アド
レスラッチ信号ＬＡＴ−Ｇ２を第２のアドレスバッファ
９００２１に出力する。第２のアドレスバッファ９００
２１は、第２の副記憶部外部アドレスラッチ信号ＬＡＴ
−Ｇ２に基づき、レシーバ回路９０００１を介して外部
からアドレス信号Ｂを取り込み、内部アドレス信号ｉＡ
ＳＣ−１２としてアドレスＢ１を出力する。第二の副記
憶部行デコーダ３９１０は、アドレスＢ１の行アドレス
成分から第二のリードライト用行選択信号として行アド
レスＲ２０を生成し、第二の列デコーダ３９１はアドレ
スＢ１の列アドレス成分から第二の列選択信号として列
アドレスＣ１０を生成する。

【０１６０】そして、これら選択信号（行アドレスＲ２
０および列アドレスＣ１０）により特定されるメモリセ
ルが選択され、そのデータＤ１０がデータ入出力線ＳＩ
Ｏ−１２に現れ、データＤＱとして外部に読み出され
る。次アドレス生成回路９００２３は、第２のアドレス
バッファ９００２１により生成されたアドレスＢ１をカ
ウントアップ（インクリ）して次のアドレス信号Ｂ２
（行アドレス成分についてはアドレスＢ１と同じ値）を
準備する。

【０１６１】次に、時刻ｔ５において外部クロック信号
ＣＬＫが立ち上がると、内部クロック信号生成回路９０
０００は、内部クロック信号ＣＬＫ１としてのパルス信
号を出力する。コマンドデコーダ回路９００１０は、こ
れを受けて、第一の副記憶部次アドレスラッチ信号ＬＡ
Ｔ−Ｎ１を第１のアドレスバッファ９００２０に出力す
る。第１のアドレスバッファ９００２０は、第１の副記
憶部次アドレスラッチ信号ＬＡＴ−Ｎ１に基づき、次ア
ドレス信号生成回路９００２３により準備されたアドレ
スＢ２を取り込み、これを内部アドレス信号ｉＡＳＣ−
１１として出力する。第一の副記憶部行デコーダ３９０
０は、アドレスＢ２に基づき、第一のリードライト用行
選択信号として行アドレスＲ２を生成する。ここで、ア
ドレスＢ１とＢ２の行アドレス成分は同じ値であるか
ら、行アドレスＲ１は行アドレスＲ１０と同じ値を有す
る。

【０１６２】一方、第一の列デコーダ３９０は、内部ア
ドレス信号ｉＡＳＣ−１１として出力されたアドレスＢ
２の列アドレス成分から、第一の列選択信号として列ア
ドレスＣ２０を生成する。そして、これら第一のリード
ライト用行選択信号（行アドレス信号Ｒ２）および第一
の列選択信号（列アドレスＣ２０）により特定されるメ
モリセルが選択され、そのデータＤ２０がデータ入出力
線ＳＩＯ−１１に現れ、データＤＱとして外部に読み出
される。次アドレス生成回路９００２２は、第１のアド
レスバッファ９００２０により生成されたアドレスＢ２
をカウントアップ（インクリ）して次のアドレス信号Ｂ
３を準備する。以下、同様に、第一のアドレスバッファ
９００２０および第二のアドレスバッファ９００２１に
より交互に連続した内部アドレス信号が生成され、この
信号に基づきＳＲＡＭアレイ１２００のメモリセルが順
次選択されて、データの読み出しが行われる。

【０１６３】この例によれば、図６２に示すように、デ
ータＤＱは１クロック周期で出力されるのに対して、列
アドレスは２クロック周期で切り替わり、従って内部回
路の動作周期が緩和される。しかも、２系統の副記憶部
行デコーダを備えるので、行アドレスが切り替えられて
も、２クロック周期で内部回路を動作させて１クロック
周期でデータを順次出力することができる。なお、上述
の各例では、２クロック周期で内部回路を動作させて、
１クロック周期でデータを順次出力するものとしたが、
これに限定されることなく、各動作のクロック数やクロ
ック周期等については、設計仕様等に応じて適切に設定
すればよい。

【０１６４】「ＳＲＡＭ部とデータ入出力端子間の構成
の他の例」図６３に、×８ビット構成の場合のＳＲＡＭ
部とデータ入出力端子間の構成の他の例を示す。ＳＲＡ
Ｍからのデータ出力の場合、まず選択された行および列
で特定されるＳＲＡＭセルのデータはデータ入出力線Ｓ
ＩＯへと出力される。選択された行のデータ入出力線Ｓ
ＩＯとグローバルデータ入出力線ＧＩＯとが接続され、
選択されたＳＲＡＭセルのデータがデータアンプ１５３
へと送られる。その後、データはリードライトバス線Ｒ
ＷＬを通り、データラッチ回路１５１およびデータバッ
ファ１５２を介してデータ入出力端子ＤＱへと出力され
る。もちろん、×８構成なので８組のデータ入出力回路
が同時に動作し８個のデータが出力される。ＳＲＡＭセ
ルへの書き込み時も同様の経路をたどって書き込まれ
る。

【０１６５】このデータ入出力線ＳＩＯとグローバルデ
ータ入出力線ＧＩＯを用いた回路の構成とすることで、
ＳＲＡＭセルごとのＳＲＡＭ行選択が不要となり、ＳＲ
ＡＭ行選択信号にかかる負荷が軽減され、ＳＲＡＭセル
のデータ入出力を高速で動作させることが可能となる。
さらに、本構成とすることによりＳＲＡＭセルの行数を
増した場合にも、データ入出力線ＳＩＯの負荷が増大す
ることはなく、高速動作に支障をきたすことはない。

【０１６６】

【発明の効果】以上説明したように、この発明によれ
ば、外部クロック信号に同期して、外部アドレスを起点
として連続する内部アドレスをメモリセルアレイに対し
て交互に指定し、前記内部アドレスで特定されるメモリ
セルアレイ内のメモリセルからデータを交互に伝達して
外部に出力するようにしたので、個々の内部回路の動作
周波数を上昇させることなくデータの読み出し速度を改
善することができ、しかも個々の内部回路の動作周波数
を緩和させることができる。

【図面の簡単な説明】

【図１】 この発明の１実施例に係る半導体記憶装置の
全体の構成を示すブロック図である。

【図２】 図１に示す半導体記憶装置と、その半導体記
憶装置に対しアクセス要求を行うメモリマスタを複数個
持つメモリシステムのブロック図である。

【図３】 図１に示す半導体記憶装置と、その半導体記
憶装置に対しアクセス要求を行うメモリマスタを複数個
持つメモリシステムのブロック図である。

【図４】 図１に示す半導体記憶装置の外部端子の配置
図である。

【図５】 図１に示す半導体記憶装置における動作機能
を決定する各種コマンドと外部端子の状態の対応の図で
ある。

【図６】 図５のリードコマンドを示す外部端子の状態
の図である。

【図７】 図５のライトコマンドを示す外部端子の状態
の図である。

【図８】 図５のプリフェッチコマンドを示す外部端子
の状態の図である。

【図９】 図５のオートプリチャージを伴うプリフェッ
チコマンドを示す外部端子の状態の図である。

【図１０】 図５のリストアコマンドを示す外部端子の
状態の図である。

【図１１】 図５のオートプリチャージを伴うリストア
コマンドを示す外部端子の状態の図である。

【図１２】 図５のアクティブコマンドを示す外部端子
の状態の図である。

【図１３】 図５のプリチャージコマンドを示す外部端
子の状態の図である。

【図１４】 図５の全バンクプリチャージコマンドを示
す外部端子の状態の図である。

【図１５】 図５のＣＢＲリフレッシュコマンドを示す
外部端子の状態の図である。

【図１６】 図５のデバイス非選択コマンドを示す外部
端子の状態の図である。

【図１７】 図５の未操作コマンドを示す外部端子の状
態の図である。

【図１８】 図５のレジスタ設定コマンド（１）を示す
外部端子の状態の図である。

【図１９】 図５のレジスタ設定コマンド（２）を示す
外部端子の状態の図である。

【図２０】 図５のレジスタ設定コマンドを示す外部端
子の状態の詳細な図である。

【図２１】 図５のレジスタ設定コマンドの一部である
モードレジスタ設定コマンドを示す外部端子の状態の詳
細な図である。

【図２２】 データ入出力様式の各ラップタイプとバー
スト長に対応したアクセスを受けるアドレスの順序の図
である。

【図２３】 リードコマンド入力時でバースト長４、リ
ードレイテンシ２のデータ出力タイミングの図である。

【図２４】 リードコマンドの動作時におけるアドレス
指定とデータの流れを示す図である。

【図２５】 ライトコマンドの動作時におけるアドレス
指定とデータの流れを示す図である。

【図２６】 プリフェッチコマンドの動作時におけるア
ドレス指定とデータの流れを示す図である。

【図２７】 リストアコマンドの動作時におけるアドレ
ス指定とデータの流れを示す図である。

【図２８】 アクティブコマンドの動作時におけるアド
レス指定とデータの流れを示す図である。

【図２９】 この発明の一実施例による半導体記憶装置
のアレイ配置を概略的に示すアレイレイアウト図であ
る。

【図３０】 この発明の一実施例による半導体記憶装置
のチップ全体レイアウトを概略的に示す図である。

【図３１】 この発明の一実施例による半導体記憶装置
の共通電源を使用するブロックを概略的に示す図であ
る。

【図３２】 図１に示す半導体記憶装置の動作制御回路
のブロック図である。

【図３３】 図１に示すＤＲＡＭ部とデータ転送回路の
具体的な構成を示す図である。

【図３４】 図３０に示す本発明の一実施例である全体
レイアウトの中のＤＲＡＭアレイ１１０−１の具体的な
アレイ構成の一例を示す図である。

【図３５】 図３４のレイアウトの一部分（ビット線４
対分）について、転送バス線とビット線の接続関係を詳
細に示す一例の図である。

【図３６】 データ転送回路の詳細な回路例を示す回路
図である。

【図３７】 図３５で示す例での問題点を解決する一例
の構成を示す図である。

【図３８】 ＤＲＡＭ行制御回路の一例を示すブロック
図である。

【図３９】 図３３に示すＤＲＡＭ列制御回路とＤＲＡ
Ｍ列デコーダの具体的構成の一例を示す図である。

【図４０】 ＤＲＡＭビット線選択回路の具体的回路構
成の一例を示す図である。

【図４１】 ＤＲＡＭビット線選択回路の具体的回路構
成の一例を示す図である。

【図４２】 ＤＲＡＭビット線選択回路の具体的回路構
成の一例を示す図である。

【図４３】 ＤＲＡＭビット線選択回路の具体的回路構
成の一例を示す図である。

【図４４】 図２９に示すアレイレイアウトにおける１
対のデータ転送バス線と、ＤＲＡＭビット線選択回路と
ＳＲＡＭセルとの関係を示す構成図である。

【図４５】 図４４における各データ転送バス線の動作
例を示す信号波形図である。

【図４６】 図１に示すＳＲＡＭ部とデータ入出力端子
間の具体的構成の一例を示す図である。

【図４７】 ＳＲＡＭメモリセルの構成の一例を示す図
である。

【図４８】 図４７に示すＳＲＡＭビット線と接続する
ための接続回路の具体的な回路例を示す図である。

【図４９】 図４７に示すＳＲＡＭビット線と接続する
ための接続回路の具体的な回路例を示す図である。

【図５０】 図４７に示すＳＲＡＭビット線と接続する
ための接続回路の具体的な回路例を示す図である。

【図５１】 図４６に示したＳＲＡＭ行制御回路の具体
的な回路構成の一例を示す図である。

【図５２】 図４６に示したＳＲＡＭ列制御回路の具体
的な回路構成の一例を示す図である。

【図５３】 図５２に示したマルチプレクサとラッチ回
路の具体的な回路の一例を示す図である。

【図５４】 図５３に示したマルチプレクサの内部の動
作の一例を示す信号波形図である。

【図５５】 図１に示したＳＲＡＭ列デコーダとデータ
制御回路とＳＲＡＭアレイの回路構成の一例を示すブロ
ック図である。

【図５６】 図５５に示したＳＲＡＭ列デコーダとデー
タ制御回路とＳＲＡＭアレイの内部の動作の一例を示す
信号波形図である。

【図５７】 図１に示したＳＲＡＭ列デコーダとデータ
制御回路とＳＲＡＭアレイの回路構成の他の例を示すブ
ロック図である。

【図５８】 図５７に示すＳＲＡＭ列デコーダとデータ
制御回路とＳＲＡＭアレイの回路構成の詳細を示す図で
ある。

【図５９】 図５７および図５８に示すメモリセルの具
体的構成例を示す図である。

【図６０】 図５７に示す構成例に適用される内部アド
レス信号生成回路系の構成例を示す図である。

【図６１】 図６０に示す内部クロック信号生成回路の
構成例を示す図である。

【図６２】 図５７に示すＳＲＡＭ列デコーダとデータ
制御回路とＳＲＡＭアレイの回路構成の他の構成例の動
作を説明するための波形図である。

【図６３】 ＳＲＡＭ部とデータ入出力端子間の具体的
構成の一例を示す図である。

【図６４】 従来技術にかかる半導体集積回路装置の構
成例（読み出しに関連する回路要素）を示す図である。

【図６５】 図６４に示す従来技術にかかる半導体集積
回路装置の動作を説明するための波形図である。

【符号の説明】

１００；本発明の半導体記憶装置 １０１；ＤＲＡＭ部 １０２；ＳＲＡＭ部 １０３；双方向データ転送回路 １１０；ＤＲＡＭアレイ １１１；ＤＲＡＭメモリセル １１２；センスアンプ １１３；ＤＲＡＭ行デコーダ １１４；ＤＲＡＭ列デコーダ １１５；ＤＲＡＭ行制御回路 １１６；ＤＲＡＭ列制御回路 １２０，１２００；ＳＲＡＭアレイ １２１；ＳＲＡＭ行デコーダ １２２；ＳＲＡＭ列制御回路 １２３；ＳＲＡＭ列デコーダ １２４；ＳＲＡＭ行制御回路 １５０；動作制御回路 １５２；データアウトバッファ １６０；データ制御回路 ３９０；第一のＳＲＡＭ列デコーダ ３９１；第二のＳＲＡＭ列デコーダ ３９２；第一の列アドレスバッファ ３９３；第二の列アドレスバッファ ３９４；データバッファ（ＳＲＡＭセル） ３９５；第一のデータラッチ回路 ３９６；第二のデータラッチ回路 ３９７−１；第一のスイッチ回路 ３９７−２；第二のスイッチ回路 １５３０１，１５３０２；リードライトアンプ ３９００；第一の副記憶部行デコーダ ３９１０；第二の副記憶部行デコーダ ３９４０；メモリセル ９００００；内部クロック信号生成回路 ９０００１〜９０００５，９０１００；レシーバ回路 ９００１０；コマンドデコーダ回路 ９００２０；第１のアドレスバッファ ９００２１；第２のアドレスバッファ ９００２２，９００２３；次アドレス信号生成回路 ９０１０１〜９０１０３；トランジションディテクタ ９０１０４，９０１０６Ａ，９０１０６Ｂ；フリップフ
ロップ ９０１０５Ａ，９０１０５Ｂ；スイッチゲート回路 ＣＬＫ；外部クロック信号 ｉＣＬＫ；内部クロック信号 ＩＣＬＫ１，ＩＣＬＫ２；内部クロック信号 ｉＡ０〜ｉＡ１３；内部アドレス信号 ｉＡＤＲ０〜ｉＡＤＲ１２；ＤＲＡＭ内部行アドレス信
号 ｉＡＤ１３；バンク選択信号 ｉＡＤＣ５〜ｉＡＤＣ６；ＤＲＡＭ列アドレス信号 ｉＡＳＲ０〜ｉＡＳＲ３；ＳＲＡＭ内部行アドレス信号 ｉＡＳＣ４〜ｉＡＳＣ１０；内部ＳＲＡＭ列アドレス信
号 ｉＡＳＣ；ＳＲＡＭ列アドレス信号 ｉＡＳＣ−１；第一のＳＲＡＭ列アドレス信号 ｉＡＳＣ−２；第二のＳＲＡＭ列アドレス信号 ＬＡＴ−Ｇ１；第１の副記憶部外部アドレスラッチ信号 ＬＡＴ−Ｇ２；第２の副記憶部外部アドレスラッチ信号 ＬＡＴ−Ｎ１；第１の副記憶部次アドレスラッチ信号 ＬＡＴ−Ｎ２；第２の副記憶部次アドレスラッチ信号 ＳＳＬ−１；第一の列デコーダ出力信号 ＳＳＬ−２；第二の列デコーダ出力信号 ＳＩＯ−１；第一のデータ入出力線 ＳＩＯ−２；第二のデータ入出力線

Claims (5)

【特許請求の範囲】
1. 【請求項１】 外部クロック信号に同期してデータの読
   み出しが行われるように構成された半導体集積回路装置
   であって、 メモリセルがマトリックス状に配列されてなるメモリセ
   ルアレイと、 前記外部クロック信号に同期して、外部アドレスを起点
   として連続する内部アドレスを前記メモリセルアレイに
   対して交互に指定する第１および第２のアドレス指定手
   段と、 前記第１および第２のアドレス指定手段にそれぞれ対応
   して設けられ、前記外部クロック信号に同期して、前記
   内部アドレスで特定される前記メモリセルアレイ内のメ
   モリセルからデータを交互に伝達する第１および第２の
   データ伝達手段と、 前記第１および第２のデータ伝達手段によりそれぞれ伝
   達されたデータを交互に外部に出力するデータ出力手段
   と、 を備えたことを特徴とする半導体集積回路装置。
2. 【請求項２】 前記第１および第２のデータ伝達手段
   は、 前記メモリセルアレイ内のメモリセルと前記第１および
   第２のデータ伝達手段との間にそれぞれ接続され、前記
   前記第１および第２のアドレス指定手段により指定され
   る内部アドレスに基づきそれぞれ導通制御される第１お
   よび第２のスイッチ手段を備えたことを特徴とする請求
   項１に記載された半導体集積回路装置。
3. 【請求項３】 前記第１のアドレス指定手段は、 前記外部クロック信号に同期して前記外部アドレスを取
   り込み、該外部アドレスに基づき第１のアドレス信号を
   生成する第１のアドレスバッファと、 前記第１のアドレス信号をデコードして第１の選択信号
   を生成し、これを前記第１のスイッチ手段に与える第１
   のデコーダと、 を備え、 前記第２のアドレス指定手段は、 前記外部クロック信号に同期して前記外部アドレスを取
   り込み、該外部アドレスに基づき第２のアドレス信号を
   生成する第２のアドレスバッファと、 前記第２のアドレス信号をデコードして第２の選択信号
   を生成し、これを前記第２のスイッチ手段に与える第２
   のデコーダと、 を備え、 前記第１および第２のアドレスバッファは、 前記外部クロック信号に同期して交互に動作し、前記メ
   モリセルアレイの複数のメモリセルが連続的に選択され
   るように、前記外部アドレスに基づき前記第１および第
   ２のアドレス信号を交互に生成することを特徴とする請
   求項２に記載された半導体集積回路装置。
4. 【請求項４】 外部クロック信号に同期してデータの読
   み出しが行われるように構成された半導体集積回路装置
   であって、 主記憶部と、 前記主記憶部との間でデータ転送が可能に構成された副
   記憶部とを備え、 前記副記憶部は、該副記憶部に格納されたデータを外部
   に読み出すための複数系統の読み出し手段を備えたこと
   を特徴とする半導体集積回路装置。
5. 【請求項５】 前記複数系統の読み出し手段は、 外部クロック信号に同期して、外部アドレスを起点とし
   て連続する内部アドレスを前記副記憶部のメモリセルア
   レイに対して交互に指定する第１および第２のアドレス
   指定手段と、 前記第１および第２のアドレス指定手段にそれぞれ対応
   して設けられ、前記外部クロック信号に同期して、前記
   内部アドレスで特定される前記メモリセルアレイ内のメ
   モリセルからデータを交互に伝達する第１および第２の
   データ伝達手段と、 前記第１および第２のデータ伝達手段によりそれぞれ伝
   達されたデータを交互に外部に出力するデータ出力手段
   と、 を備えたことを特徴とする請求項４に記載された半導体
   集積回路装置。