KR20000076832A - 반도체 집적회로 장치 - Google Patents

Abstract

개개의 내부회로의 동작주파수를 상승시키는 일없이 데이터의 판독 속도를 개선할 수 있는 반도체 집적회로 장치를 제공하는 것이다.

SRAM 어레이 (120) 에 제 1 열디코더 (390) 와 제 2 열디코더 (391) 가 형성된다. 제 1 열어드레스 버퍼 (392) 와 제 2 열어드레스 버퍼 (393) 는, SRAM 열어드레스신호 iASC 에 기초하여 제 1 SRAM 열어드레스신호 iASC-1 와 제 2 열어드레스신호 iASC-2 를 생성하여, 제 1 및 제 2 열디코더에 주어, 이들 열디코더가 교대로 동작한다. 또한, SRAM 어레이 (120) 의 각 데이터 버퍼 (394) 에는 제 1 스위치회로 (397-1) 와 제 2 스위치회로 (397-2) 가 형성되고, 각 열디코더에 의해 도통제어된다. 이것에 의해, 제 1 및 제 2 열디코더가 SRAM 어레이 (120) 에 대하여 어드레스를 교대로 지정하여, 데이터가 교대로 판독된다.

Description

반도체 집적회로 장치{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}

본 발명은, 동일반도체기판상에 기억부와 부기억부가 형성되어, 주기억부와 부기억부와의 사이에 데이터전송회로를 갖는 반도체 집적회로 장치에 관한 것으로, 특히 내부동작주파수를 완화하는 반도체 집적회로 장치에 관한 것이다.

일반적으로, 컴퓨터 시스템에 이용되는 주기억장치로서 비교적 저속으로 염가인 대용량의 반도체 장치가 이용되지만, 이 요구에 합치한 것으로 범용 DRAM이 대부분 사용되고 있다.

또한, 최근의 컴퓨터 시스템에서는, 시스템의 고속화(특히 MPU의 고속화)에 대하여 주기억부를 구성하는 DRAM의 고속화도 되어 있지만, MPU의 고속화에 대해서는 불충분하고, MPU와 주기억부와의 사이에 고속메모리를 부기억부로서 탑재한 시스템이 주류이다. 이러한 부기억부는 일반적으로 캐쉬 메모리로 불리고, 고속 SRAM이나 ECLRAM 등이 사용되고 있다.

캐쉬 메모리의 실장형태로서는, 일반적으로 MPU의 외부에 형성된 것이나, MPU에 내장된 것이 있지만, 최근에는, 주기억부를 구성하는 DRAM과 캐쉬 메모리를 동일 반도체기판상에 탑재한 반도체기억장치가 주목되고 있다. 이러한 종래 기술로서는, 특개소 57-20983호, 특개소 60-7690호, 특개소 62-38590호, 특개평 1-146187호 등이 있다. 이들 선행기술의 반도체기억장치는, DRAM과 캐쉬 메모리를 탑재한 것으로, 일부에서 cash DRAM 으로 불리고 있다. 또한 CDRAM 으로도 기술된다. 이들은, 캐쉬 메모리로서 기능하는 SRAM (부기억부) 과 주기억부를 이루는 DRAM과의 사이에서, 데이터를 쌍방향으로 전송할 수 있는 구성으로 되어 있다.

그런데, 이러한 종류의 반도체 집적회로 장치에서는, 최근의 데이터 판독 속도의 고속화에 따라 동작주파수가 상승하고 있다. 그렇지만, DRAM 으로 대표되는 반도체기억장치에서는 그 동작주파수가 어드레스 버퍼나 디코더 등의 개개의 내부회로의 동작주파수로 결정된다. 따라서, 개개의 내부회로의 동작주파수가 개선되지 않은 한, 장치 전체의 동작주파수를 상승시키는 것은 곤란하며, 더 나아가 고속화에 대응할 수 없다고 하는 문제가 있다.

이하, 도 64 및 도 65 를 참조하여, 이 문제를 구체적으로 설명한다.

도 64에, 데이터의 판독 동작에 착안한 경우의 종래의 반도체기억장치의 구성예를 나타낸다. 본 예에서는, 외부에서 어드레스를 취입하여 생성된 SRAM 열어드레스신호 iASC는, 열어드레스 버퍼 (392J) 에 의해 열디코더 (390J) 에 주어진다. 열디코더 (390J) 는, 이것을 디코드하여 SRAM 어레이 (120J) 에 SRAM 열디코더출력신호 SSL을 준다. SRAM 어레이 (120J)에는, SRAM 셀로 이루어지는 데이터 버퍼 (394J)가 매트릭스형상으로 배열되고, 각 데이터 버퍼 (394J)에는, 열디코더 (390J)에서의 SRAM 열디코더출력신호 SSL에 의해 도통 제어되는 스위치회로(397J)가 형성되어 있다. 각 데이터 버퍼 (394J)는, 이 스위치회로 ( 397J)를 사이에 두고 데이터입출력선 (SI0) 에 접속된다. 또한, 이 데이터입출력선 (SI0)에는, 데이터래치 회로( 395J) 및 데이터 출력버퍼 (152J) 로 이루어지는 데이터제어회로 (160J) 가 접속된다. SRAM 열디코더 (123J) 및 데이터제어회로(160J) 의 각 회로는, 도시하지 않은 외부클럭신호 CLK 에 동기하여 동작하도록 구성된다.

이 구성예에 의하면, 도 65에 나타낸 바와 같이, 외부클럭신호 CLK의 1클럭주기마다, 어드레스 A0∼A3 에 대응하는 SRAM 열어드레스신호 iASC 가 순차적으로 생성되고, 이 SRAM 열어드레스신호 iASC에서 반클럭 지연되어, 어드레스 A0∼A3에 대응하는 열디코더출력신호 SSL 이 1클럭주기마다 순차적으로 생성된다. 그리고, 이 SRAM 열디코더출력신호 SSL에서 특정되는 데이터 버퍼 (394J) 에서의 데이터 D0∼D3 가, 1클럭주기마다 데이터입출력선 (SIO) 에 순차적으로 나타난다. 데이터제어회로 (160J) 는 이것을 입력하여, 데이터 DQ 로서 1클럭주기마다 순차적으로 출력한다.

요컨대, 이 종래 기술에 의하면, 열디코더나 데이터제어회로 등의 각 내부회로는, 1클럭주기로 1개의 동작을 완결하도록 구성되고, 판독 동작의 주파수는, 각 내부회로의 동작주파수로 결정되는 것으로 되어 있다.

또한, 동작주파수의 개선을 도모한 종래 기술로서, 예컨대 문헌「“40O MHz Random Column Operating SDRAM Techniques with Self Skew Compensation”, 1997 8 Symposium on VLSI Circuits Digest of Technical Papers, pp105-106」에는, 메모리어레이로부터의 데이터의 판독 경로를 복선화하여 클럭주파수를 개선하는 기술이 개시되어 있다. 그렇지만, 이 기술에 의하면, DRAM의 메모리어레이의 후단측의 데이터전달경로에서의 동작을 고속화할 수 있지만, 외부에서 어드레스를 취입하여 메모리 셀을 특정하기까지의 어드레스전달경로(어드레스 버퍼, 열디코더, 데이터 버스 등)에 관해서는, 종래와 같이 구성되어 있기 때문에, 이들 경로에서 동작주파수가 제한되어 버린다고 하는 문제가 여전히 존재한다. 또한, 이 종래 기술로서는, DRAM의 데이터전달경로를 복선화하기 위해서 각 센스 앰프 회로마다 복수의 스위치와 로컬 I0 선을 형성하고 있고, 이것 때문에, 레이아웃상의 오버헤드가 커진다고 하는 문제도 있다.

본 발명은, 상기 사정을 감안한 것으로, 개개의 내부회로의 동작주파수를 상승시키는 일없이 데이터의 판독 속도를 개선할 수 있고, 더구나 개개의 내부회로의 동작주파수를 완화시킬 수 있는 반도체 집적회로 장치를 제공하는 것을 목적으로 한다.

도 1 은 발명의 일실시예에 관한 반도체기억장치의 전체의 구성을 나타내는 블록도이다.

도 2 는 도 1에 나타낸 반도체기억장치와, 그 반도체기억장치에 대하여 액세스 요구를 하는 메모리마스터를 복수개 갖는 메모리시스템의 블록도이다.

도 3 은 도 1에 나타낸 반도체기억장치와, 그 반도체기억장치에 대하여 액세스 요구를 하는 메모리마스터를 복수개 갖는 메모리시스템의 블록도이다.

도 4 는 도 1에 나타낸 반도체기억장치의 외부단자의 배치도이다.

도 5 는 도 1에 나타낸 반도체기억장치에 있어서의 동작기능을 결정하는 각종명령과 외부단자의 상태의 대응 도면이다.

도 6 은 도 5의 판독명령을 나타내는 외부단자의 상태의 도면이다.

도 7 은 도 5의 기입명령을 나타내는 외부단자의 상태의 도면이다.

도 8 은 도 5의 프리페치 코맨드를 나타내는 외부단자의 상태의 도면이다.

도 9 는 도 5의 오토프리차지를 따르는 프리페치 코맨드를 나타내는 외부단자의 상태의 도면이다.

도 10 은 도 5의 리스토어 코맨드를 나타내는 외부단자의 상태의 도면이다.

도 11 은 도 5의 오토프리차지를 따르는 리스토어 코맨드를 나타내는 외부단자의 상태의 도면이다.

도 12 는 도 5의 액티브 코맨드를 나타내는 외부단자의 상태의 도면이다.

도 13 은 도 5의 프리차지 코맨드를 나타내는 외부단자의 상태의 도면이다.

도 14 는 도 5의 전 뱅크 프리차지 코맨드를 나타내는 외부단자의 상태의 도면이다.

도 15 는 도 5의 CBR 리플레시 코맨드를 나타내는 외부단자의 상태의 도면이다.

도 16 은 도 5의 디바이스 비선택 코맨드를 나타내는 외부단자의 상태의 도면이다.

도 17 은 도 5의 미조작 코맨드를 나타내는 외부단자의 상태의 도면이다.

도 18 은 도 5의 레지스터 설정 코맨드 (1) 을 나타내는 외부단자의 상태의 도면이다.

도 19 는 도 5의 레지스터 설정 코맨드 (2) 을 나타내는 외부단자의 상태의 도면이다.

도 20 은 도 5의 레지스터 설정 코맨드를 나타내는 외부단자의 상태의 상세한 도면이다.

도 21 은 도 5의 레지스터 설정 코맨드의 일부인 모드 레지스터 설정 코맨드 를 나타내는 외부단자의 상태의 상세한 도면이다.

도 22 는 데이터입출력양식의 각 랩 타입과 버스트 길이에 대응한 액세스를 받는 어드레스의 순서의 도면이다.

도 23 은 판독 코맨드 입력시에 버스트 길이 4, 판독레이턴시 2 의 데이터출력타이밍의 도면이다.

도 24 는 판독 코맨드의 동작시의 어드레스지정과 데이터의 흐름을 나타내는 도면이다.

도 25 는 기입 코맨드의 동작시의 어드레스지정과 데이터의 흐름을 나타내는 도면이다.

도 26 은 프리페치 코맨드의 동작시의 어드레스지정과 데이터의 흐름을 나타내는 도면이다.

도 27 은 리스토어 코맨드의 동작시의 어드레스지정과 데이터의 흐름을 나타내는 도면이다.

도 28 은 액티브 코맨드의 동작시의 어드레스지정과 데이터의 흐름을 나타내는 도면이다.

도 29 는 본 발명의 일실시예에 의한 반도체기억장치의 어레이배치를 개략적으로 나타내는 어레이 레이아웃 도면이다.

도 30 은 본 발명의 일실시예에 의한 반도체기억장치의 칩 전체 레이아웃을 개략적으로 나타내는 도면이다.

도 31 은 본 발명의 일실시예에 의한 반도체기억장치의 공통전원을 사용하는 블록을 개략적으로 나타내는 도면이다.

도 32 는 도 1에 나타낸 반도체기억장치의 동작제어회로의 블록도이다.

도 33 은 도 1에 나타낸 DRAM부와 데이터전송회로의 구체적인 구성을 나타내는 도면이다.

도 34 는 도 30에 나타낸 본 발명의 일실시예인 전체레이아웃 중의 DRAM 어레이 (110-1) 의 구체적인 어레이구성의 일례를 나타내는 도면이다.

도 35 는 도 34의 레이아웃의 일부분(비트선 4쌍분)에 관해서, 전송버스선과 비트선의 접속관계를 상세히 나타내는 일례의 도면이다.

도 36 은 데이터전송회로의 상세한 회로예를 나타내는 회로도이다.

도 37 은 도 35 에서 나타낸 예에서의 문제점을 해결하는 일례의 구성을 나타내는 도면이다.

도 38 은 DRAM 행제어회로의 일례를 나타내는 블록도이다.

도 39 는 도 33에 나타낸 DRAM 열제어회로와 DRAM 열디코더의 구체적 구성의 일례를 나타내는 도면이다.

도 40 은 DRAM 비트선 선택회로의 구체적인 회로구성의 일례를 나타내는 도면이다.

도 41 은 DRAM 비트선 선택회로의 구체적인 회로구성의 일례를 나타내는 도면이다.

도 42 는 DRAM 비트선 선택회로의 구체적인 회로구성의 일례를 나타내는 도면이다.

도 43 은 DRAM 비트선 선택회로의 구체적인 회로구성의 일례를 나타내는 도면이다.

도 44 는 도 29에 나타낸 어레이 레이아웃에 있어서의 1쌍의 데이터전송버스선과, DRAM 비트선 선택회로와 SRAM 셀과의 관계를 나타내는 구성도이다.

도 45 는 도 44에 있어서의 각 데이터전송버스선의 동작예를 나타내는 신호파형도이다.

도 46 은 도 1에 나타낸 SRAM부와 데이터입출력단자 사이의 구체적인 구성의 일례를 나타내는 도면이다.

도 47 은 SRAM 메모리 셀의 구성의 일례를 나타내는 도면이다.

도 48 은 도 47에 나타낸 SRAM 비트선과 접속하기 위한 접속회로의 구체적인 회로예를 나타내는 도면이다.

도 49 는 도 47에 나타낸 SRAM 비트선과 접속하기 위한 접속회로의 구체적인 회로예를 나타내는 도면이다.

도 50 은 도 47에 나타낸 SRAM 비트선과 접속하기 위한 접속회로의 구체적인 회로예를 나타내는 도면이다.

도 51 은 도 46에 나타낸 SRAM 행제어회로의 구체적인 회로구성의 일례를 나타내는 도면이다.

도 52 는 도 46에 나타낸 SRAM 열제어회로의 구체적인 회로구성의 일례를 나타내는 도면이다.

도 53 은 도 52에 나타낸 멀티플렉서와 래치 회로의 구체적인 회로의 일례를 나타내는 도면이다.

도 54 는 도 53에 나타낸 멀티플렉서의 내부동작의 일례를 나타내는 신호파형도이다.

도 55 는 도 1에 나타낸 SRAM 열디코더와 데이터제어회로와 SRAM 어레이의 회로구성의 일례를 나타내는 블록도이다.

도 56 은 도 55에 나타낸 SRAM 열디코더와 데이터제어회로와 SRAM 어레이의 내부동작의 일례를 나타내는 신호파형도이다.

도 57 은 도 1에 나타낸 SRAM 열디코더와 데이터제어회로와 SRAM 어레이의 회로구성의 다른 예를 나타내는 블록도이다.

도 58 은 도 57에 나타낸 SRAM 열디코더와 데이터제어회로와 SRAM 어레이의 회로구성의 상세를 나타내는 도면이다.

도 59 는 도 57 및 도 58에 나타낸 메모리 셀의 구체적인 구성예를 나타내는 도면이다.

도 60 은 도 57에 나타낸 구성예에 적용되는 내부어드레스 신호생성 회로계의 구성예를 나타내는 도면이다.

도 61 은 도 60에 나타낸 내부클럭신호 생성회로의 구성예를 나타내는 도면이다.

도 62 는 도 57에 나타낸 SRAM 열디코더와 데이터제어회로와 SRAM 어레이의 회로구성의 다른 구성예의 동작을 설명하기 위한 파형도이다.

도 63 은 SRAM부와 데이터입출력단자 사이의 구체적인 구성의 일례를 나타내는 도면이다.

도 64 는 종래 기술의 반도체 집적회로 장치의 구성예(판독에 관련되는 회로요소)를 나타내는 도면이다.

도 65 는 도 64에 나타낸 종래 기술의 반도체 집적회로 장치의 동작을 설명하기 위한 파형도이다.

* 도면의 주요 부분에 대한 부호의 설명 *

100 ; 반도체기억장치 101 ; DRAM부

102 ; SRAM부 103 ; 쌍방향데이터전송회로

110 ; DRAM 어레이 111 ; DRAM 메모리 셀

112 ; 센스 앰프 113 ; DRAM 행디코더

114 ; DRAM 열디코더 115 ; DRAM 행제어회로

116 ; DRAM 열제어회로 120 ; SRAM 어레이

121 ; SRAM 행디코더 122 ; SRAM 열제어회로

123 ; SRAM 열디코더 124 ; SRAM 행제어회로

상기 과제를 해결하기 위해, 본 발명은 이하의 구성을 갖는다.

즉, 청구항1에 관한 발명은, 외부클럭신호에 동기하여 데이터의 판독이 행하여지도록 구성된 반도체 집적회로 장치로서, 메모리 셀이 매트릭스형상으로 배열되어 이루어지는 메모리 셀 어레이(예컨대 후술하는 SRAM 어레이 (120) 에 상당하는 구성요소)와, 상기 외부클럭신호에 동기하여 외부어드레스를 기점으로서 연속하는 내부어드레스를 상기 메모리 셀 어레이에 대하여 교대로 지정하는 제 1 및 제 2 어드레스지정수단(예컨대 후술하는 제 1 열디코더 (390), 제 2 열디코더 (391) 등에 상당하는 구성요소)와, 상기 제 1 및 제 2 어드레스지정수단에 대응하여 형성되고, 상기 외부클럭신호에 동기하여, 상기 내부어드레스로 특정되는 상기 메모리 셀 어레이내의 메모리 셀로부터 데이터를 교대로 전달하는 제 1 및 제 2 데이터전달수단(예컨대 후술하는 제 1 데이터래치 회로 (395), 제 2 데이터래치 회로 (396) 에 상당하는 구성요소)와, 상기 제 1 및 제 2 데이터전달수단에 의해 전달된 데이터를 교대로 외부에 출력하는 데이터출력수단(예컨대 후술하는 데이터 출력버퍼 (152) 등에 상당하는 구성요소)을 구비한 것을 특징으로 한다.

또한, 청구항 2 에 관한 발명은, 상기 제 1 및 제 2 데이터전달수단이, 상기 메모리 셀 어레이내의 메모리 셀과 상기 제 1 및 제 2 데이터전달수단과의 사이에 접속되어, 상기 상기 제 1 및 제 2 어드레스지정수단에 의해 지정되는 내부어드레스에 기초하여 각각 도통제어되는 제 1 및 제 2 스위치수단(예컨대 후술하는 제 1 스위치회로 (397-1), 제 2 스위치회로 (397-2) 에 상당하는 구성요소)를 구비한 것을 특징으로 한다.

또한, 청구항3에 관한 발명은, 상기 제 1어드레스지정수단이, 상기 외부클럭신호에 동기하여 상기 외부어드레스를 취입하여, 상기 외부어드레스에 기초하여 제 1어드레스신호를 생성하는 제 1어드레스 버퍼(예컨대 후술하는 제 1 열어드레스 버퍼 (392) 에 상당하는 구성요소)와, 상기 제 1어드레스신호를 디코드하여 제 1 선택신호를 생성하여, 이것을 상기 제 1스위치수단에 제공하는 제 1디코더(예컨대 후술하는 제 1 열디코더 (390) 에 상당하는 구성요소)를 구비하고, 상기 제 2 어드레스지정수단이, 상기 외부클럭신호에 동기하여 상기 외부어드레스를 취입하여, 상기 외부어드레스에 기초하여 제 2 어드레스신호를 생성하는 제 2 어드레스 버퍼(예컨대 후술하는 제 2 열어드레스 버퍼 (393) 에 상당하는 구성요소)와, 상기 제 2 어드레스신호를 디코드하여 제 2 선택신호를 생성하여, 이것을 상기 제 2 스위치수단에 제공하는 제 2 디코더(예컨대 후술하는 제 2 열디코더 (391) 에 상당하는 구성요소)를 구비하며, 상기 제 1 및 제 2 어드레스 버퍼가, 상기 외부클럭신호에 동기하여 교대로 동작하여, 상기 메모리 셀 어레이의 복수의 메모리 셀이 연속적으로 선택되도록, 상기 외부어드레스에 기초하여 상기 제 1 및 제 2 어드레스신호를 교대로 생성하는 것을 특징으로 한다.

또한, 청구항4에 관한 발명은, 외부클럭신호에 동기하여 데이터의 판독이 행하여지도록 구성된 반도체 집적회로 장치로서, 주기억부와, 상기 주기억부와의 사이에서 데이터전송이 가능하게 구성된 부기억부를 구비하며, 상기 부기억부는, 상기 부기억부에 저장된 데이터를 외부로 판독하기 위한 복수 계통의 판독 수단(예컨대 후술하는 제 1 어드레스 버퍼( 392) ∼ 제 1 열디코더 (390) ∼ 스위치회로 (397-1) ∼ 제 1 데이터래치회로 (395) 의 회로계와, 제 2 어드레스 버퍼 (393) ∼ 제 2 열디코더 (391) ∼ 스위치회로 (397-2) ∼ 제 2 데이터래치회로 (396) 의 회로계에 상당하는 구성요소)를 구비한 것을 특징으로 한다.

또한, 청구항5에 관한 발명은, 상기 복수 계통의 판독 수단이, 외부클럭신호에 동기하여, 외부어드레스를 기점으로서 연속하는 내부어드레스를 상기 부기억부의 메모리 셀 어레이에 대하여 교대로 지정하는 제 1 및 제 2 어드레스지정수단(예컨대 후술하는 제 1 어드레스 버퍼 (392) ∼ 제 1 열디코더 (390), 및 제 2 어드레스 버퍼 (393) ∼ 제 2 열디코더 (391) 에 상당하는 구성요소)와, 상기 제 1 및 제 2 어드레스지정수단에 각각 대응하여 형성되고, 상기 외부클럭신호에 동기하여, 상기 내부어드레스에서 특정되는 상기 메모리 셀 어레이내의 메모리 셀로부터 데이터를 교대로 전달하는 제 1 및 제 2 데이터전달수단(예컨대 후술하는 제 1 데이터래치회로 (395) 및 제 2 데이터래치회로 (396) 에 상당하는 구성요소)와, 상기 제 1 및 제 2 데이터전달수단에 의해 각각 전달된 데이터를 교대로 외부에 출력하는 데이터출력수단(예컨대 후술하는 데이터 출력버퍼 (152) 에 상당하는 구성요소) 를 구비한 것을 특징으로 한다.

본 발명에 의하면, 우선, 제 1어드레스지정수단에 의해 메모리 셀 어레이에 대하여 내부어드레스가 지정되고, 이 내부어드레스에서 특정되는 메모리 셀로부터의 데이터가 제 2 데이터전달수단에 의해 전달된다. 다음으로, 제 2 어드레스지정수단에 의해 메모리 셀 어레이에 대하여 다음 내부어드레스가 지정되고, 이 내부어드레스에서 특정되는 메모리 셀로부터의 데이터가 제 2 데이터전달수단에 의해 전달된다. 그 후, 제 1 어드레스지정수단과 제 2 어드레스지정수단에 의해 교대로 연속하는 내부어드레스가 지정된다.

여기서, 제 1 및 제 2 어드레스지정수단의 각각에 착안된 경우, 2사이클에 1 번의 빈도로 내부어드레스의 지정이 행하여진다. 또한, 제 1 및 제 2 데이터전달수단은, 제 1 및 제 2 데이터전달수단에 대응하여 동작하기 때문에, 제 1 및 제 2 데이터전달수단의 각각에 착안하면, 동일하게 2사이클에 1번의 빈도로 데이터의 전달이 행하여진다. 또한, 데이터출력수단은 제 1 및 제 2 데이터전달수단으로부터의 데이터를 교대로 출력한다.

따라서, 제 1 어드레스지정수단, 제 2 어드레스지정수단, 제 1데이터전달수단, 제 2 데이터전달수단의 각 요소는, 2사이클로 1개의 동작을 완결하면 좋기 때문에, 각 요소의 동작주파수가 완화된다. 또한, 데이터출력수단은, 제 1 및 제 2 데이터전달수단으로부터의 데이터를 교대로 취입하여 출력할 뿐이므로, 동작주파수에 여유가 있다. 따라서, 내부회로의 동작주파수를 상승시키는 일없이, 장치전체의 동작주파수를 상승시키는 것이 가능해진다.

발명의 실시의 형태

이하, 도면을 참조하여 본 발명의 실시의 형태를 설명한다.

(1) 기본구성

이하에 본 발명의 일실시예의 기본구성에 관해서 설명한다.

본 발명에 의한 반도체 집적회로 장치는, 반도체기억장치와 그 반도체기억장치의 제어장치를 포함한다. 반도체기억장치는 주기억부와 부기억부를 갖고, 주기억부와 부기억부에서 쌍방향의 데이터전송이 가능하도록 구성되어 있다. 또한 부기억부는 복수의 기억셀군으로 구성되어 있고, 부기억부의 각각의 기억셀군은 독립된 캐시로서 기능할 수 있게 되어 있다. 또한, 본 발명에 의한 반도체기억장치에서는, 컨트롤단자나 어드레스단자의 수는, 주기억부를 제어하는 데 필요한 수와 같은 수로 실현할 수도 있다.

이하, 주로 주기억부로서 64 M 비트의 DRAM 어레이를 갖고, 부기억부로서 16 K 비트의 SRAM 어레이를 갖은 ×8 비트의 2뱅크 구성의 싱크로너스인터페이스를 갖는 반도체기억장치에 관해 실시예를 중심으로 설명한다. 단, 본 발명은 이 구성으로 한정되는 것은 아니다.

(2) 블록도

도 1 은 본 발명의 일실시예에 의한 반도체기억장치의 전체의 구성을 개략적으로 나타내는 블록도이다. 도 1에 있어서, 반도체기억장치 (100) 는, 주기억부로서 DRAM부 (101), 부기억부로서 SRAM부 (102), DRAM부 (101) 와 SRAM부 (102) 와의 사이에서 데이터전송을 하기 위한 쌍방향데이터전송회로 (103) 를 갖고 있다.

DRAM부 (101) 는, 행과 열로 이루어지는 매트릭스형상으로 배열된 복수의 다이나믹형 메모리 셀을 구비하는 DRAM 어레이 (110)와, 내부어드레스신호 iA0∼iA13 로부터 DRAM 행선택신호와 뱅크선택신호를 출력하는 DRAM 행제어회로 (115)와, DRAM 행선택신호 iADR0∼iADR12 와 뱅크선택신호 iAD13 를 받아 DRAM 어레이 (110) 의 대응행을 선택하는 DRAM 행디코더 (113)와, 내부어드레스신호 iA5 및 iA6으로부터 DRAM 열선택신호를 출력하는 DRAM 열제어회로 (116)와, DRAM 열선택신호 iADC5및 iADC6 을 받아 대응열을 선택하는 DRAM 열디코더 (114) 를 갖는다.

또한 DRAM 어레이 (110) 는, 메모리 셀부 (111)와, 선택된 DRAM 셀에 유지된 데이터를 검지하여 증폭하는 센스 앰프 (112) 를 구비한다. 또한 DRAM 어레이 (110) 는 뱅크라고 불리는 복수의 블록으로 분할되어 있고, 본 실시예에서는 2개의 뱅크 A 와 뱅크 B 로 분할되어, 뱅크선택신호 iAD13 에 의해 선택된다.

SRAM부 (102) 는, 행과 열로 이루어지는 매트릭스형상으로 배열된 복수의 스태틱형 메모리 셀을 구비하는 SRAM 어레이 (120)와, 내부어드레스신호 iA0∼iA3로부터 SRAM 행선택신호를 발생하는 SRAM 행제어회로 (124)와, SRAM 행선택신호 iASR0∼1 ASR3를 받아 분할된 SRAM 셀군(본 실시예에서는 행마다 분할된 셀군)의 선택을 하는 SRAM 행디코더 (121)와, 내부어드레스신호 iA0∼iA3 및 iA4∼iA13으로부터 SRAM 열선택신호를 발생하는 SRAM 열제어회로 (122)와, SRAM 열선택신호 iASC4∼iASC10 에 의해 열선택을 하는 SRAM 열디코더 (123) 를 갖는다. 또한 외부입력신호를 받아 반도체기억장치내의 동작을 제어하는 동작제어회로 (150) 와 외부와의 데이터입출력의 제어를 하는 데이터제어회로 (160) 를 갖는다.

또, 본 실시예에서는, 주기억부에 DRAM 을 이용하고, 부기억부에 SRAM을 이용하고 있지만, 본 발명은 이것으로 제한되는 것이 아니다. 주기억부에는, DRAM 외에 SRAM, 마스크 ROM, PROM, EPROM, EEPROM, 플래시 EEPROM, 강유전체메모리 등 다른 메모리를 이용해도 좋다. 주기억부를 구성하는 메모리는, 그 종류나 특유의 기능을 유효하게 사용할 수 있도록 구성하는 것이 바람직하다. 예컨대, 주기억부에 DRAM을 이용하는 경우에 관해서는, 범용 DRAM, EDODRAM, 싱크로너스 DRAM, 싱크로너스 GRAM, 버스트 EDODRAM, DDR 싱크로너스 DRAM, DDR 싱크로너스 GRAM, SLDRAM, RambusDRAM 등을 적절하게 사용한다. 또한, 부기억부에는 주기억부에 이용한 메모리보다도 고속 액세스 가능한 RAM 이면 다른 메모리를 사용해도 좋다. 주기억부를 플래시 EEPROM 으로 구성하는 경우에는, 부기억부의 메모리용량은 플래시 EEPROM의 하나의 소거 sector 단위의 용량의 1/2이상으로 구성되는 것이 바람직하다.

(3) 시스템

본 발명에 의한 반도체기억장치는, 후술하는 SRAM 열제어회로 (122) 를 갖는 것에 의해 SRAM 셀군 단위에서의 SRAM 열제어모드의 변경이 가능해진다. 이 기능은 SRAM 셀군 단위마다 랩 타입(후술)이나 버스트 길이나 레이턴시 등, (이후, 데이터입출력양식으로 칭한다)의 설정이 가능한 것이고, 미리 설정하여 놓으면 각각의 SRAM 셀군의 선택이 행해진 경우에 반도체기억장치의 내부에서 자동적으로 데이터입출력양식이 결정된다. 이 때문에, 데이터입출력양식 전환을 위한 반도체기억장치 외부에서의 데이터제어, 또는 반도체기억장치 외부에서의 데이터처리제어가 불필요하다.

본 발명의 기능을 갖는 반도체기억장치는, 복수의 액세스요구를 받는 경우, 각각의 액세스요구마다 SRAM 셀군 단위에서의 배당이나 지정 및 재지정을 받는 기능을 갖고 있다. 도 2에는, 도 1에 나타낸 반도체기억장치 (100) 에 대하여 액세스요구를 하는 메모리마스터를 복수개 갖는 메모리시스템을 나타낸다. 도 2에서는 메모리마스터 (180a) 에서의 액세스요구에 대하여는 SRAM 셀군 (01과 02와 03)이 지정되어, 메모리마스터 (180b) 에서의 액세스요구에 대하여는 SRAM 셀군 (04) 이 지정되고, 메모리마스터 (180c) 에서의 액세스요구에 대하여는 SRAM 셀군(05과 06와 07와 08) 가 지정되어 있다. 이들 액세스요구에 대한 SRAM 셀군의 지정은 가변이고, 수시 변경이 가능하다.

또한, 도 2에 있어서, 반도체기억장치 (100) 에 대한 메모리마스터 (180a) 가 요구하는 데이터입출력양식과 메모리마스터 (180b) 가 요구하는 데이터입출력양식이 다른 경우에도, 메모리마스터 (180a) 에 대한 데이터입출력과 메모리마스터(180b) 에 대한 데이터입출력을 어떤 특별한 제어신호를 입력할 필요없이 연속하여 하는 것이 가능하다. 그 동작을 가능하게 하기 위해서 반도체기억장치 (100) 내의 SRAM 열제어회로 (122) 에 데이터입출력양식기억부를 갖는다. 또한 데이터입출력양식기억부는, 도 2 와 같이 SRAM 셀군과 1쌍 1쌍 대응해도 좋고, 도 3 과 같이 복수의 SRAM 셀군에 대응해도 좋다.

(4) 핀배치

도 4는 본 발명에 의한 반도체기억장치의 패키지의 핀배치의 일예를 나타내는 도면이다. 도 4는 64 M 비트의 DRAM 어레이와 16 K 비트의 SRAM 어레이를 갖은 ×8 비트구성의 2뱅크의 싱크로너스 인터페이스를 갖는 반도체기억장치이고, 판독피치 0.8 mm, 54핀의 400 mil(밀) ×875 mil(밀)의 TSOP 타입2의 플라스틱패키지에 수납된다. 이들 핀의 구성(핀수/핀배치)는, 통상의 64 M 비트의 싱크로너스 DRAM 과 마찬가지다. 또한, 다른 비트 구성이어도, 각각의 구성의 싱크로너스 DRAM과 같은 핀수와 핀배치로 된다.

이하에 각 핀의 신호정의를 나타낸다.

CLK : 클럭신호 CLK는, 기준클럭신호로서, 다른 모든 입출력신호의 기준신호가 된다. 즉, 다른 입력신호의 취입타이밍, 출력신호타이밍을 결정한다. 각 외부입력신호는 CLK의 상승에지를 기준으로 하여 셋업/홀드 시간이 규정된다.

CKE : 클럭인에이블신호 CKE는, 그 다음에 오는 CLK 신호가 유효인가 무효인가를 결정한다. CLK 상승에지시에 CKE 신호가 HIGH 인 경우는, 다음에 입력되는 CLK 신호는 유효로 되고, CLK 상승에지시에 CKE 신호가 LOW 인 경우는, 다음에 입력되는 CLK 신호는 무효로 된다.

/CS : 칩 셀렉터신호 /CS 는, 외부입력신호/RAS신호, /CAS신호, /WE 신호를 접수할까 접수하지 않을 까를 결정한다. CLK 상승에지시에 /CS 신호가 LOW 인 경우에, 동일 타이밍으로 입력되는 /RAS신호, /CAS신호, /WE 신호가 동작제어회로에 취입되고, CLK 상승에지시에 /CS 신호가 HIGH 인 경우에는, 동일 타이밍으로 입력되는 /RAS신호, /CAS신호, /WE 신호는 무시된다.

/RAS, /CAS, /WE : 각 제어신호/RAS, /CAS, /WE는, 함께 조합됨으로써 반도체기억장치의 동작을 결정하기 위한 신호이다.

A0∼A13 : 어드레스신호 A0∼A13는, 클럭신호에 따라 어드레스제어회로에 취입되어, DRAM 행디코더, DRAM 열디코더, SRAM 행디코더, SRAM 열디코더로 전달되어, 각각 DRAM부셀, SRAM부셀의 선택에 사용된다. 또한 내부명령신호에 응해서 후술하는 모드 레지스터에 취입되어, 내부동작의 데이터입출력양식의 설정에 쓰인다. 또한 동일하게 SRAM 열제어회로의 설정에도 쓰인다. 또한, 어드레스신호 A13는 DRAM 셀어레이의 뱅크선택신호이기도한다.

DQM : 데이터마스크신호 DQM은 데이터의 입력 및 출력을 바이트 단위로 무효화(마스크)하는 신호이다.

DQ0∼DQ7 : 데이터신호 DQ0∼DQ7 은 입출력데이터의 신호이다.

(5) 기본동작

이하, 본 발명에 의한 반도체기억장치의 기본동작을 설명한다. 여기서 나타내는 코맨드나 데이터 수 등은 어디까지나 일실시예를 나타내는 것이고, 다른 조합도 임의로 가능하다.

도 5는 본 발명에 의한 반도체기억장치의 동작기능을 결정하는 각종 코맨드와 외부입력제어신호의 상태의 일례이다. 단, 이 반도체기억장치의 동작기능을 결정하는 각종 코맨드와 외부입력제어신호의 상태의 조합은, 어떠한 조합이라도 좋다.

도 5에 있어서는, 기준클럭신호 CLK의 상승에지에서의 각 입력제어신호의 상태와 그 때에 결정되는 동작을 나타낸다. 부호 "H" 는 논리 하이레벨을 나타내고, 부호 "L" 은 논리 로우레벨을 나타내고, "x" 는 임의의 레벨을 나타낸다. 또한, 도 5의 입력제어신호 CKE 의 n-1 은 주목하는 기준클럭의 앞 주기에 있어서의 입력제어신호 CKE의 상태를 나타내고, 후술하는 각 코맨드에서 서술되는 CKE 는 CKE의 n-1 의 것을 가리킨다.

다음에, 도 5에 나타낸 각 코맨드에 관해서 순차적으로 설명한다.

1.「판독 코맨드」

판독 코맨드는 SRAM 셀로부터 데이터를 판독하는 동작을 하는 코맨드이다. 도 6에 나타낸 바와 같이, 외부클럭신호의 상승에지에 있어서의 각 입력제어신호의 상태는, CKE = H, /CS = L, /RAS = H, /CAS = L, /WE = H 이다. 본 코맨드입력시에는, A0∼A3 를 SRAM 행의 선택어드레스로서, A4∼A10 를 SRAM 열의 선택어드레스로서 취입한다. 또한, 출력되는 데이터는 본 코맨드입력으로부터 레이턴시만 지연되어 DQ0∼DQ7 에 출력된다. 단, 본 코맨드에 대하여 설정된 클럭으로 DQM = H 인 경우는, DQ0∼DQ7의 데이터출력은 마스크되어 외부에 출력되지 않는다.

도 24에, 본 코맨드에 의한 내부동작에 관한 어드레스신호와 데이터의 흐름을 나타낸다. 내부어드레스신호 iA0∼iA3 에 의한 SRAM 행디코더의 행선택, 및 내부어드레스신호 iA0∼A3와 iA4∼iA13 로부터 작성되는 SRAM 열선택신호 iASC4∼iASC10 에 의한 SRAM 열디코더의 열선택으로써 SRAM 셀이 선택된다. 선택된 SRAM 셀의 데이터는 지정 데이터입출력양식으로 데이터증폭기를 통해 외부에 출력된다.

2.「기입 코맨드」

기입 코맨드는 SRAM 셀에 데이터를 기입하는 동작을 하는 코맨드이다. 도 7에 나타낸 바와 같이, 외부클럭신호의 상승에지에 있어서의 각 입력제어신호의 상태는, CKE = H, /CS = L, /RAS = H, /CAS = /WE = L 이다. 본 코맨드입력시에는, A0∼A3 를 SRAM 행의 선택어드레스로서, A4∼A10 를 SRAM 열의 선택어드레스로서 취입한다. 기입되는 데이터는 본 코맨드로부터 레이턴시만 지연되어 DQ0∼DQ7 의 데이터를 취입한다. 단, DQ0∼DQ7의 데이터 취입을 하는 클럭으로 DQM = H 인 경우는, DQ0∼DQ7의 데이터는 마스크되어 내부에 취입되지 않는다.

본 코맨드에 의한 내부동작에 관한 어드레스신호와 데이터의 흐름을 도 25에 나타낸다. iA0∼iA3 로부터 작성되는 SRAM 행선택신호 iASR0∼iASR3에 기초하여 SRAM 행디코더가 행선택을 하고, iA0∼iA3와 iA4∼iA13로부터 작성되는 SRAM 열선택신호 iASC4∼iASC10에 기초하여 SRAM 열디코더가 열선택을 하여, 이들 행선택 및 열선택에 의해 SRAM 셀이 선택된다. 선택된 SRAM 셀에 DQ0∼DQ7로부터 취입된 기입데이터가 기입버퍼를 통해 기입된다.

도 24 및 도 25에 나타낸 바와 같이, 판독 코맨드와 기입 코맨드의 동작으로서는, DRAM부와 데이터전송부에는 완전히 무관하게 SRAM부에 대한 판독과 기입이 행하여진다. 따라서, 데이터입출력용으로 선택된 SRAM의 행 이외의 SRAM 셀군과 DRAM부와의 데이터전송동작이나, DRAM부내의 동작이 아직 행해지고 있어도, 그것과는 무관하게 이들 코맨드에 의한 동작을 실행시킬 수 있다. 또한 반대로, 판독 코맨드나 기입 코맨드에 의한 동작이 행해지고 있어도, 데이터입출력용으로 선택된 SRAM의 행 이외의 셀군과 DRAM부와의 데이터전송이나, DRAM부내의 코맨드를 입력하여 동작시킬 수 있다.

3.「프리페치 코맨드」

프리페치 코맨드는 DRAM 셀군으로부터 SRAM 셀군으로의 데이터전송을 하는 코맨드이다. 도 8에 나타낸 바와 같이, 외부클럭신호의 상승에지에 있어서의 각 입력제어신호의 상태는 CKE = H, /CS = L, /RAS = /CAS = H, /WE = L이고, 또한 A10 = L, A9 = L 이다. 본 코맨드입력시에는, A01∼A3 을 SRAM 행의 선택어드레스로서, A5, A6 를 DRAM 열의 선택어드레스로서, A13 을 DRAM 어레이의 뱅크의 선택어드레스로서 취입한다.

도 26 에 본 코맨드에 의한 내부동작에 관한 어드레스신호와 데이터의 흐름을 나타낸다. 후술하는 액티브 코맨드로 이미 선택되어 있는 DRAM 셀군 중, iA13 으로 지정되는 뱅크의 것이 선택된다. 여기서는 뱅크 A 를 선택한다.

iA5 와 iA6 에 의해 지정 DRAM 셀군의 비트선이 선택된다. 비트선의 데이터는 액티브 코맨드 시에 센스 앰프에 의해 증폭되어 있고, 선택된 비트선의 데이터는 데이터전송회로를 통해 데이터전송버스선으로 전달된다. iA0∼iA3 에 의해 선택된 SRAM의 행상의 셀은 전(前)데이터의 유지를 정지하고, 데이터전송버스선의 데이터를 취입하고, 그 후 전송된 데이터를 유지한다. 데이터전송회로를 통과한 센스 앰프로부터 데이터 전송선으로의 출력은 데이터전송 후에 정지한다. 본 실시예에서는 본 코맨드로 한번에 전송되는 데이터수는 128 ×8 개이다.

4.「오토프리차지를 따른 프리페치 코맨드」

이 코맨드는 DRAM 셀군으로부터 SRAM 셀군으로의 데이터전송을 하는 코맨드이고, 또한 데이터전송후에 자동적으로 DRAM부의 프리차지를 하는 코맨드이다. 도 9에 나타낸 바와 같이, 외부클럭신호의 상승에지에 있어서의 각 입력제어신호의 상태는, CKE = H, /CS = L, /RAS = /CAS = H, /WE = L 이고, 또한 A10 = H, A9 = L 이다. 전술한 프리페치 코맨드와 같이, 본 코맨드입력시에는 A0∼A3를 SRAM 행의 선택어드레스로서, A5 와 A6 를 DRAM 열의 선택어드레스로서, A13 을 DRAM 어레이의 뱅크의 선택어드레스로서 취입한다.

본 코맨드에 의한 내부동작에 관한 어드레스신호와 데이터의 흐름을 이하에 나타낸다. 후술하는 액티브 코맨드로 이미 선택되어 있는 DRAM 셀군 중, iA13으로 지정되는 뱅크의 것이 선택된다. iA5와 iA6에 의해 지정 DRAM 셀군의 비트선이 선택된다. 비트선의 데이터는 액티브 코맨드 시에 센스 앰프에 의해 증폭되고, 선택된 비트선의 데이터가 데이터전송버스선으로 전달된다. iA0∼iA3에 의해 선택된 SRAM의 행상의 셀은 전데이터의 유지를 정지하여, 데이터전송버스선의 데이터를 취입하고, 그 후는 전송된 데이터를 유지한다. 데이터전송회로를 통과한 센스 앰프로부터 데이터전송버스선으로의 출력은, 데이터전송후에 정지한다. 그 후, 소정 시간 워드선을 비선택상태로 하고, 후술의 프리차지 코맨드의 페이지에서 설명한 바와 같은 내부동작(비트선과 센스 앰프의 전위의 평형화)를 한다. 이 코맨드입력으로부터 소정 시간후, DRAM 은 자동적으로 프리차지(비선택)상태로 된다.

5.「리스토어코맨드」

이 코맨드는 SRAM 셀군으로부터 DRAM 셀군으로의 데이터전송을 하는 코맨드이다. 이 코맨드는, 도 10에 나타낸 바와 같이, 외부클럭신호 CLK1와 CLK2에 걸치는 연속입력코맨드이다. 도 10에 나타낸 외부클럭신호의 상승에지에 있어서의 각 입력제어신호의 상태는, CKE = H, /CS = L, /RAS = /CAS = H, /WE = L이고, 또한 A10 = L, A9 = H 이다.

최초의 외부클럭신호 CLK1의 상승에지에 있어서, A0∼A3를 SRAM 행의 선택어드레스로서, A5와 A6를 DRAM 열의 선택어드레스로서 취입하고, 다음 클럭 CLK2의 상승에지에 있어서, A0∼A12를 전송선인 DRAM 행의 선택어드레스로서 취입한다. 또한, A13 은, CLK1과 CLK2의 상승에지에 있어서, DRAM 어레이의 뱅크의 선택어드레스로서 취입한다. 이 CLK1와 CLK2로 각각 입력된 A13어드레스는 동일해야 한다.

도 27에, 본 코맨드에 의한 내부동작에 관한 어드레스신호와 데이터의 흐름을 나타낸다. 여기서 나타낸 내부어드레스신호 i1A0∼i1A12는 최초의 클럭 CLK1 시의 내부어드레스데이터이고, 내부어드레스신호 i2A0∼i2A12는 다음 클럭 CLK2시의 내부어드레스데이터이고, 동일 내부어드레스신호선의 데이터를 클럭마다 나누어 표시하고 있다. 최초의 클럭 CLK1 시의 어드레스로부터 작성되는 i1A0∼i1A3에 의해 선택된 SRAM 셀군의 데이터를 iA13에 의해 선택된 뱅크의 데이터전송버스선으로 전달한다. 그 후, 데이터전송버스선의 데이터는 i1A5와 i1A6에 의해 선택된 DRAM의 비트선에 전송된다.

그 후, 다음 클럭 CLK2 시의 어드레스로부터 작성되는 i2A0∼i2A12 및 iA13에 의해 DRAM의 워드선이 선택되고, 선택된 워드선상의 셀군은 각각 갖는 데이터를 대응한 비트선으로 출력한다. 각각의 DRAM의 비트선에 대응한 센스 앰프는 비트선에 출력된 DRAM 셀군의 데이터를 검지하여 증폭하지만, 상기 i1A5와 i1A6에 의해 선택된 비트선에 대응한 센스 앰프는, 데이터전송버스선으로부터 전달된 기입데이터를 검지하여 증폭한다. 데이터전송버스선을 통과한 DRAM의 비트선으로의 데이터출력은 워드선의 상승후에 정지한다. 본 실시예에서는 본 코맨드로 한번에 전송되는 데이터수는 128 ×8 개이다.

6.「오토프리차지를 따른 리스토어 코맨드」

이 코맨드는 SRAM 셀군으로부터 DRAM 셀군으로의 데이터전송을 하는 코맨드이고, 또한 데이터전송후 자동적으로 DRAM부의 프리차지를 행하는 코맨드이다. 도 11에 나타낸 바와 같이, 외부클럭신호 CLK1와 CLK2의 상승에지에 있어서의 각 입력제어신호의 상태는, CKE = H, /CS = L, /RAS = /CAS = H, /WE = L 이고, 또한 A10 = H, A9 = H 이다.

최초의 외부클럭신호 CLK1의 상승에지에 있어서, A0∼A3 를 SRAM 행의 선택어드레스로서, A5와 A6를 DRAM 열의 선택어드레스로서 취입하고, 다음 클럭 CLK2의 상승에지에 있어서, A0∼A12를 전송선인 DRAM 행의 선택어드레스로서 취입한다. 또한, A13 은 CLK1과 CLK2의 상승에지에 있어서, DRAM 어레이의 뱅크의 선택어드레스로서 취입한다. 이 A13 어드레스는 CLK1과 CLK2 에서 달라서는 안된다.

본 코맨드에 의한 내부동작에 관한 어드레스신호와 데이터의 흐름을 이하에 나타낸다. 최초의 클럭 CLK1 시의 어드레스로부터 작성되는 i1A0∼i1A3에 의해 선택된 SRAM 셀군의 데이터를 iA13에 의해 선택된 뱅크의 데이터전송버스선으로 전달한다. 그 후, 데이터전송버스선의 데이터는, i1A5와 i1A6에 의해 선택된 DRAM의 비트선으로 전송된다. 또한, 그 후, 다음 클럭 CLK2시의 어드레스로부터 작성되는 i2A0∼i2A12 및 iA13 에 의해 DRAM의 워드선이 선택되고, 선택된 워드선상의 셀군은 각각이 갖는 데이터를 대응한 비트선으로 출력한다.

각각의 비트선에 대응한 센스 앰프는 비트선에 출력된 DRAM 셀군의 데이터를 검지하여 증폭하지만, 상기 i1A5와 i1A6에 의해 선택된 비트선에 대응한 센스 앰프는 데이터전송버스선으로부터 전송된 기입데이터를 검지하여 증폭한다. 데이터전송버스선을 통과한 DRAM의 비트선으로의 출력은 워드선의 상승후에 정지한다. 그 후, 소정시간 경과하여 워드선을 비선택상태로 하고, 후술하는 프리차지 코맨드로 나타낸 내부동작(비트선과 센스 앰프의 전위의 평형화)를 한다. 이 코맨드로보다 소정의 시간후, DRAM은 자동적으로 프리차지(비선택)상태로 된다.

7.「액티브 코맨드」

이 코맨드는 DRAM 어레이로부터 선택된 뱅크를 활성화하는 코맨드이다. 도 12 에 나타낸 바와 같이, 외부클럭신호의 상승에지에 있어서의 각 입력제어신호의 상태는, CKE = H, /CS = /RAS = L, /CAS = /WE = H 이다. 본 코맨드 입력시, A 13를 DRAM의 뱅크선택어드레스로서, A0∼A12를 DRAM 행의 선택어드레스로서 취입한다.

본 코맨드에 의한 내부동작에 관한 어드레스신호와 데이터의 흐름을 도 28에 나타낸다. iA13에 의해 선택된 뱅크내에서, iA0∼iA12에 의해 DRAM의 워드선이 선택될 수 있다. 선택된 워드선상의 DRAM 셀군은 각각 갖는 데이터를 접속되어 있는 비트선으로 출력하고, 각각의 비트선에 대응한 센스 앰프는 비트선에 출력된 DRAM 셀군의 데이터를 검지하여 증폭한다. 본 실시예에서, 본 코맨드로 한번에 증폭되는 데이터수는 512 ×8 개이다.

이미 활성화된 뱅크에 대하여, 다른 워드선 선택을 하고 싶은 경우는, 일단 그 뱅크의 프리차지를 행하고, 프리차지상태로부터 새롭게 액티브 코맨드를 입력해야 한다. 이 코맨드는 통상의 DRAM의 /RAS 신호를 LOW 로 하였을 때의 것에 상당한다.

8.「프리차지 코맨드」

이 코맨드는 DRAM 어레이로부터 선택된 뱅크의 프리차지(비활성화)를 행하는 코맨드이다. 도 13에 나타낸 바와 같이, 외부클럭신호의 상승에지에 있어서의 각 입력제어신호의 상태는, CKE = H, /CS = /RAS = L, /CAS = H, /WE = L 이다. 본 코맨드 입력시에, A10 = L, A13 = 유효데이터인 경우, A13 의 데이터로 지정된 뱅크의 프리차지(비선택화)를 행한다. 여기서, 선택되어 있는 뱅크는, 본 코맨드 이전에 입력된 액티브 코맨드 시에 선택된 것으로, 본 코맨드로 지정된 뱅크에 대하여, 본 코맨드 입력 이전에 액티브 코맨드가 입력되어 있지 않은 경우는 무효이다.

이하에, 본 코맨드에 의한 내부동작에 관한 어드레스신호와 데이터의 흐름을 나타낸다. iA13로 선택되어 있는 뱅크의 활성화되어 있는 DRAM의 워드선을 비선택상태로 하여, 비트선과 센스 앰프의 전위의 평형화를 행한다. 본 코맨드의 동작종료후, 선택된 뱅크는, 다음 액티브 코맨드 입력의 대기상태로 된다. 이 코맨드는 통상의 DRAM의 /RAS 신호를 HIGH 로 하였을 때의 것에 상당한다.

9.「전(全) 뱅크 프리차지 코맨드」

이 코맨드는 DRAM 어레이의 전뱅크의 프리차지(비활성화)를 행하는 코맨드이다. 이것에 의해 DRAM부는 프리차지상태로 설정되어, 전뱅크의 활성상태를 종료할 수 있다. 도 14에 나타낸 바와 같이, 외부클럭신호의 상승에지에 있어서의 각 입력제어신호의 상태는, CKE = H, /CS = /RAS = L, /CAS = H, /WE = L이고, 또한 A10 = H 이다.

이하에, 본 코맨드 시의 내부동작에 관한 어드레스신호와 데이터의 흐름을 나타낸다. 선택되어 있는 DRAM의 워드선을 모두 비선택상태로 하여, 비트선과 센스 앰프의 전위의 평형화를 행한다. 본 코맨드의 동작종료후, 모든 뱅크는 다음 액티브 코맨드 입력의 대기상태로 된다. 이 코맨드는 통상의 DRAM의 /RAS 신호를 HIGH로 하였을 때의 것에 상당한다.

10.「CBR 리플레시 코맨드」

이 코맨드는 DRAM부셀 데이터의 리플레쉬를 하는 코맨드이다. 리플레쉬에 필요한 어드레스신호는 내부에서 자동 발생한다. 도 15에 나타낸 바와 같이, 외부클럭신호의 상승에지에 있어서의 각 입력제어신호의 상태는, CKE = H, /CS = /RAS = /CAS = L, /WE = H 이다.

이하에 본 코맨드에 의한 내부동작에 관한 어드레스신호와 데이터의 흐름을 나타낸다. iA0∼iA12 및 iA13은 내부에서 자동 발생한다. 내부발생된 iA13에 의해 뱅크가 선택되고, 동일하게 발생된 iA0∼iA12 에 의해 DRAM의 워드선이 선택되고, 선택된 워드선상의 DRAM 셀군은 각각이 갖는 데이터를 대응한 비트선으로 출력하고, 각각의 비트선에 대응한 센스 앰프는 비트선에 출력된 DRAM 셀군의 데이터를 검지하여 증폭한다. 증폭된 데이터는 센스 앰프에 의해 검지된 비트선을 통해 DRAM 셀군으로 다시 기입된다. 그 후의 소정의 시간후, 워드선을 비선택상태로 하고, 비트선과 센스 앰프의 전위를 평형화하여 리플레시 동작을 종료한다.

11.「미조작 코맨드」

도 16에 나타낸 CKE = H, /CS = L, /RAS = /CAS = /WE = H 의 미조작 코맨드는 실행코맨드가 아니다.

12.「디바이스 비선택 코맨드」

도 17에 나타낸 CKE = H, /CS = H 의 디바이스 비선택 코맨드는 실행코맨드가 아니다.

13.「레지스터 설정 코맨드 」

이 코맨드는 각종 동작모드의 설정데이터를 레지스터에 설정하는 코맨드이다. 도 18 과 도 19에 나타낸 바와 같이, 외부클럭신호의 상승에지에 있어서의 각 입력제어신호의 상태는, CKE = H, /CS = /RAS = /CAS = /WE = L 이다. 본 코맨드 입력 시에, 동작모드의 설정데이터로서 A0∼A13의 유효데이터를 취입한다. 전원 공급후에는 장치의 초기화를 행하기 위해, 본 코맨드에 의한 레지스터 설정의 입력이 필요하다.

도 20에 레지스터 설정 코맨드 시의 어드레스데이터에 의한 조작을 나타낸다.

도 20의 레지스터 설정 코맨드 (a), (b), (c), 및 (d) 의 일부는, 도 18에 나타낸 1 회의 클럭에서의 코맨드 입력이고, 후술하는 레지스터 설정 코맨드 (d) 의 일부는, 도 19에 나타낸 2회의 클럭에서의 코맨드입력이다. 도 20 의 (a)는, 리플레시 카운터의 테스트 세트이고, 통상의 싱크로너스 DRAM과 같은 테스트 세트이다. 본 어드레스세트는, A7 = H, A8 = L 의 입력 시에 선택된다. 도 20(b) 는, 미사용 세트이다. 본 어드레스세트는, A7 = L, A8 = H 의 입력 시에 선택된다. 도 20(c) 는 디바이스 테스트의 세트이다. 본 어드레스세트는 A7 = H, A8 = H 의 입력 시에 선택된다. 도 20(d) 는 모드 레지스터 설정의 세트이다. 본 어드레스세트는 A7 = L, A8 = L의 입력 시에 선택되어, 후술하는 각종 데이터입출력양식의 설정이 행하여진다. 모드 레지스터는 부기억부의 각 SRAM 셀군의 데이터입출력양식을 기억한다.

도 21 에 모드 레지스터 설정의 상세한 설정항목의 일람을 나타낸다.

모드 레지스터 설정 (1) 코맨드는 레이턴시 모드와 입출력어드레스 시퀀스(랩 타입) 의 전환을 행하는 어드레스 데이터 세트이다. 본 코맨드는, 도 18과같이, 외부클럭신호의 1 클럭으로 입력된다. 본 어드레스세트는 A6 = L, A7 = L, A8 = L 일 때에 선택된다. 동시에 입력된 A1, A2, A3의 데이터에 의해 레이턴시 모드설정이 되고, A0 의 데이터에 의해 입출력어드레스시퀀스(랩 타입)의 설정이 된다. 레이턴시 모드는 A1 = L, A2 = H, A3 = L 일 때에 레이턴시 = 2 로 설정되고, 다른 어드레스 데이터 시는 미설정상태로 된다. 입출력어드레스시퀀스(랩 타입)는 A0 = L 일 때에 시퀀셜(sequential)에 설정되고, A0 = H 일 때에 인터리브(interleave)에 설정된다.

모드 레지스터 설정 (2) 코맨드는 SRAM의 선택된 행마다 버스트 길이를 설정하는 어드레스 데이트 세트이고, SRAM의 행지정과 버스트 길이 데이터의 입력를 위해, 도 19 와 같이 외부클럭신호의 2클럭에 걸쳐 연속 입력된다. 본 어드레스세트는 A6 = H, A7 = L, A8 = L 일 때에 선택된다. 최초의 클럭 CLK1에서의 A0, A1, A2, A3의 데이터에 의해 SRAM 셀군의 선택을 행하고, 다음 클럭 CLK2 에서의 A3, A4, A5의 데이터에 의해 SRAM 셀군의 버스트 길이를 설정한다. A3 = L, A4 = L, A5 = L 에서 버스트 길이는 1 로 설정되고, A3 = H, A4 = L, A5 = L 에서 버스트 길이는 2 로 설정되고, A3 = L, A4 = H, A5 = L 에서 버스트 길이는 4 로 설정되고, A3 = H, A4 = H, A5 = L 에서 버스트 길이는 8 로 설정되고, A3 = L, A4 = L, A5 = H 에서 버스트 길이는 16 으로 설정된다.

이하, 각종 데이터입출력양식에 관해 간단한 설명을 한다.

버스트 길이 : 한번의 판독 코맨드 또는 기입 코맨드의 입력에 의해, 연속 입출력되는 데이터의 수를 나타낸다. 데이터의 연속 입출력은 클럭신호에 따라서 행해진다. 도 22에 판독 시의 각 신호의 타이밍을 나타낸다. 여기서 버스트 길이는 4 이다. 즉, CLK0 에서 판독 코맨드가 입력되면, CLK2, CLK3, CLK4, 및 CLK5의 클럭에서 총 4개의 데이터 DO-1∼DO-4 가 연속 출력된다. 도 23 에 기입 시의 각 신호의 타이밍을 나타낸다. 버스트 길이는 4 이기 때문에, CLK0 에 기입 코맨드가 입력되면, CLK0, CLK1, CLK2, CLK3의 클럭에서 총 4개의 데이터 DO-1∼DO-4 가 연속으로 취입된다.

레이턴시 : 판독 코맨드 또는 기입 코맨드의 입력으로부터, 데이터의 입출력이 가능해지기까지의 대기시간을 클럭수로 나타낸 것이다. 도 22에 판독 시의 각 신호의 타이밍을 나타낸다. 본 실시예에서는, 판독 시의 레이턴시는 2 이다. 즉, CLK0 에서 판독 코맨드가 입력되면, 레이턴시는 2 이기 때문에 CLK2로부터 데이터가 DQ 단자에 출력되기 시작한다. 도 23 에 기입 시의 각 신호의 타이밍을 나타낸다. 본 실시예에서는 기입 시의 레이턴시는 O 이다. 즉 CLK0 에서 기입 코맨드가 입력되면, 레이턴시가 0 이기 때문에 CLK0 로부터 DQ 단자의 데이터를 취입하기 시작한다.

랩 타입 : 랩 타입(입출력어드레스시퀀스)이란, 설정된 버스트 길이만큼 연속하여 데이터를 입출력할 때의, 데이터입출력의 어드레스순서를 결정하는 것으로,시퀀셜과 인터리브가 있다.

그 외의 제어기능으로서, 클럭인에이블신호 CKE의 제어에 의한 기능컨트롤이 있지만, 이것은 통상의 싱크로너스 DRAM과 완전히 같은 컨트롤이다.

이하에, 본 발명에 의한 반도체기억장치의 동작의 일부를 간단히 설명한다.

SRAM부에 외부로부터의 지정데이터가 있는 경우의 판독 : 도 24에 나타낸 바와 같이, 판독 코맨드만으로 지정된 데이터는 데이터증폭기를 통해 외부로 출력된다.

SRAM부에 외부로부터의 지정데이터가 없는 경우의 판독 : 도 28 에 나타낸 바와 같이, 액티브 코맨드의 종료후, 도 26에 나타낸 프리페치 코맨드를 실행하여, 지정데이터를 SRAM부로 전송한다. 다음에 도 24에 나타낸 판독 코맨드로 지정데이터가 데이터증폭기를 통해 외부로 출력된다.

SRAM부에 외부로부터의 지정데이터가 없는 경우로서, 아직 리스토어되어 있지 않은 기입데이터가 있는 경우의 판독 : 도 27 에 나타낸 리스토어 코맨드로 기입데이터를 DRAM부로 전송한다. 그 후, 도 28에 나타낸 액티브 코맨드와 도 26에 나타낸 프리페치 코맨드를 실행하여, 지정데이터를 SRAM부로 전송한다. 다음에, 도 24에 나타낸 판독 코맨드로, 지정데이터가 데이터증폭기를 통해 외부로 출력된다.

(6) 레이아웃

1.「전체레이아웃」

도 30 에, 본 발명이 적용된 반도체기억장치의 일실시예의 칩 전체 레이아웃도를 나타낸다. 도 30에 나타낸 반도체기억장치는, 64 M 비트의 DRAM 어레이와, 16 K 비트의 SRAM 어레이를 갖는 ×8 비트의 2뱅크 구성으로, 싱크로너스 인터페이스를 갖는 실시예이지만, 특히 이것으로 한정되는 것은 아니다.

도 30에 나타낸 바와 같이, 칩상에는 세로중앙부와 가로중앙부로 이루어지는 십자(十字)의 지역이 형성된다. 상기 십자 지역에 의해 4분할된 부분에는 DRAM 어레이가 배치되고, 각각을 DRAM 어레이 (110-1), (110-2), (110-3), (110-4) 로 한다. 상기 DRAM 어레이는 각각이 16 M 비트의 기억 용량을 갖고, DRAM 어레이전체로서는 64 M 비트의 기억 용량을 가진다. DRAM 어레이 (110-1)와 (110-2)에는, DRAM 어레이의 하부의 인접부에 각각 대응한 DRAM 행디코더 (113) 가 배치된다. 동일하게 DRAM 어레이 (110-3)와 (110-4) 에는, DRAM 어레이의 상부의 인접부에 각각 대응한 DRAM 행디코더 (113) 가 배치된다.

DRAM 어레이 (110-1)와 (110-2) 의 사이에는, 그 좌우의 DRAM 어레이에 대응한 SRAM 어레이 (120-1) 와 SRAM 행디코더 (121) 와 열디코더 (123) 가 배치된다. 마찬가지로, DRAM 어레이 (110-3)와 (110-4) 의 사이에는, 그 좌우의 DRAM 어레이에 대응한 SRAM 어레이 (120-2)와 SRAM 행디코더 (121) 와 열디코더 (123) 가 배치된다. 선택된 DRAM 셀군과 선택된 SRAM 셀군의 사이에서의 데이터전송을 하는 데이터전송버스선은 DRAM 어레이 (110-1)와 SRAM 어레이 (120-1) 와 DRAM 어레이 (110-2) 의 사이의 데이터전송을 가능하게 하도록 가로방향으로 횡단하여 배치된다. 마찬가지로 데이터전송버스선은, DRAM 어레이 (110-3)와 SRAM 어레이 (120-2)와 DRAM 어레이 (110-4) 의 사이의 데이터전송을 가능하게 하도록 가로방향으로 횡단하여 배치된다. 도 30의 다른 부분에는, 동작제어회로나 데이터제어회로 등이 배치된다. 또한, 특히 제한은 되지 않지만, 본 실시예에서는 가로중앙부에는 외부와의 입출력신호단자가 배치된다.

도 30에 나타낸 예는, 주기억부가 2뱅크 구성이고, 동시에 선택되는 부분은, 뱅크 A 선택 시는 DRAM 어레이 (110-1)와 (110-4) 이고, 뱅크 B 선택 시는 DRAM 어레이 (110-2)와 (110-3) 이다. 도 31에 각 어레이에 공급되는 전원배선 VCC 과 접지배선 GND 를 나타낸다. 이것에 의해, 동시에 선택되는 부분이 일부에 집중하는 일이 없고, 내부전원배선 VCC 이나 내부접지배선 GND 등에 이러한 부담이 일부에 기울지 않도록 구성되어 있다.

이하, 뱅크의 어레이배치 및 전원배선 및 접지배선에 관해 또한 상세히 설명한다. 도 30에 나타낸 예로서는, DRAM 어레이 (110-1)와 DRAM 어레이 (110-4) 는 뱅크 A를 구성하고, DRAM 어레이 (110-2)와 DRAM 어레이 (110-3) 는 뱅크 B를 구성한다. 즉, 뱅크 A 및 B는 각각 복수의 메모리어레이로 구성된다.

또한, 도 31에 나타낸 바와 같이, 각 뱅크를 구성하는 복수의 메모리어레이에는 따로따로 전원배선 및 접지배선이 형성되어 있다. 바꾸어 말하면, 하나의 전원전위 또는 접지전위의 공급원(패드 또는 내부전원회로)에는 동시에 활성화하는 것이 없는 다른 뱅크가 연결된다. 이 예에서는, 뱅크 A에 착안한 경우, DRAM 어레이 (110-1) 에는 전원배선 VCC1 과 접지배선 GND1 이 형성되고, DRAM 어레이(110-4) 에는 전원배선 VCC2 과 접지배선 GND2 이 형성된다. 또한, 뱅크 B 에 착안한 경우, DRAM 어레이 (110-2) 에는 전원배선 VCC2 과 접지배선 GND2 이 형성되고, DRAM 어레이 (110-3) 에는 전원배선 VCC1과 접지배선 GND1이 형성된다. 이와 같이, 하나의 뱅크에 착안한 경우, 이 뱅크에 속하는 메모리어레이 사이에서 전원배선 및 접지배선이 분리되어 있다.

또, 본 발명은, 전원 및 접지배선의 양쪽을 같이 분리하는 것으로 제한되는 것이 아니라, 전원 또는 접지의 어느 일방을 분리하도록 해도 좋다.

또한, 각 DRAM 어레이 사이에서 전원 및 접지배선을 분리하지 않고, 전기적으로 접속해도 좋다. 이 경우, 예컨대 각 DRAM 어레이에 대응시켜 전원용 패드 또는 설치용 패드를 형성하고, 각 DRAM 어레이의 전원배선 또는 설치배선의 전위를 안정화시키면 좋다.

또한, 도 30에 나타낸 상술된 예에서는, 동일한 뱅크에 속하는 메모리어레이는 서로 대각선방향으로 위치하도록 배치된다. 이것에 의해, 이웃이 되는 메모리어레이가 서로 다른 뱅크에 속하도록 배치되고, 동일한 뱅크에 속하는 메모리어레이가 인접하지 않게 되어 있다. 또한, 도 31에 나타낸 바와 같이, 전원배선 및 접지배선은, 서로 다른 뱅크에 속하는 복수의 메모리 셀 어레이로 공유되어 있다. 구체적으로는, 뱅크 A에 속하는 DRAM 어레이 (110-1)와 뱅크 B에 속하는 DRAM 어레이 (110-3) 에서 전원배선 VCC1 및 접지배선 GND1을 공유하고, 뱅크 B에 속하는 DRAM 어레이 (110-2) 와 뱅크 A에 속하는 DRAM 어레이 (110-4) 에서 전원배선2 및 접지배선 GND2을 공유하고 있다.

상술의 도 30 및 도 31에 나타낸 예에서는, 대각선방향으로 위치하는 메모리어레이가 동일 뱅크에 속하는 것으로 하였지만, 물론 뱅크 A를 DRAM 어레이 (110-1)와 (110-3), 뱅크 B를 DRAM 어레이 (110-2)와 (110-4)로 하거나, 또한 분할수를 늘려 동시 선택되는 지역을 분산시키거나, 동시선택되는 지역을 감소시키는 것을 제한하는 것이 아니다. 단, 뱅크 A를 DRAM 어레이 (110-1) 및 (110-3) 으로 하고, 뱅크 B를 DRAM 어레이 (110-2) 및 (110-4) 으로 한 경우, 예컨대 DRAM 어레이 (110-1) 및 DRAM 어레이 (110-3) 에 전원배선 VCC1 및 접지배선 GND1 을 할당하고, DRAM 어레이 (110-3) 및 DRAM 어레이 (110-4) 에 전원배선 VCC2 및 접지배선 GND2 을 할당하고, 동일 뱅크에 속하는 DRAM 어레이에 대하여 각각의 전원배선 및 접지배선이 할당되도록 수정할 필요가 있다. 이와 같이, 각 뱅크에 대한 DRAM 어레이 및 전원접지배선이 할당함으로써, 전원배선 및 접지배선을 흐르는 전류가 분산되어, 이 전류에 기인한 배선상의 노이즈가 억제된다.

이하, 이 노이즈억제의 메카니즘을 설명한다.

지금, DRAM부(주기억부)와 SRAM부(부기억부)와의 사이에서 데이터전송을 하는 경우, DRAM부를 구성하는 뱅크 A 또는 B 의 어느 하나가 택일적으로 선택된다. 즉, 복수의 뱅크의 DRAM 어레이가 동시에 활성화되는 것은 없다. 여기서, 도 30 및 도 31 에 있어서, 뱅크 A가 선택된 경우를 생각하면, 이 뱅크 A를 구성하는 DRAM 어레이 (110-1) 에는 전원배선 VCC1 및 접지배선 GND1 이 형성되고, DRAM 어레이 (110-4) 에는 전원배선 VCC2 및 접지배선 GND2 이 형성되어 있다. 즉, 이들 DRAM 어레이에는 각각의 전원배선 및 접지배선이 형성되어 있고, 이들 어레이사이에서 전원배선 및 접지배선이 분리된 것으로 되어 있다.

따라서, 이 경우, 뱅크 A가 활성화되고, 이 뱅크 A에 속하는 DRAM 어레이 (110-1) 및 DRAM 어레이 (110-4) 가 동시에 기입 판독의 대상이더라도, 이들 DRAM 어레이에는 개개의 전원배선 및 접지배선을 통해 전원전위 및 접지전위가 공급된다. 또한, 상기 전원배선 VCC1 및 접지배선 GND1에는 DRAM 어레이 (110-1)에 부가하여 DRAM 어레이 (110-3) 가 접속되고, 전원배선 VCC2 및 접지배선 GND2 에는 DRAM 어레이 (110-4) 에 부가하여 DRAM 어레이 (110-2) 가 접속되어 있지만, 뱅크 B는 활성화되어 있지 않기 때문에, DRAM 어레이 (110-2) 및 DRAM 어레이 (110-3) 에서의 동작전류는 발생하지 않는다.

이 결과, 뱅크 A의 일부의 전원배선 및 접지배선에 전류가 집중하는 일이 없게 되어, 각 DRAM 어레이의 동작전류가 분산된다. 더구나, 복수의 뱅크가 동시에 활성화되는 것은 없기 때문에, 각 전원배선 및 접지배선은 뱅크 A 및 뱅크 B에 속하는 복수의 DRAM 어레이에 대하여 동시에 전원전위 및 접지전위를 공급하는 것은 없다. 따라서, 각 어레이의 전원배선 및 접지배선상의 노이즈가 경감되어, 억제된다.

뱅크 B가 활성화된 경우도 마찬가지로 이 뱅크 B 에 속하는 각 DRAM 어레이의 전류가 분산되어, 이 전류에 기인한 노이즈가 유효하게 억제된다.

또한, 도 30 및 도 31에 나타낸 예에서는, 각 DRAM 어레이는, 다른 뱅크에 속하는 DRAM 어레이와 인접하여, 동일 뱅크에 속하는 DRAM 어레이가 서로 인접하는 일이 없다. 즉, 동일 뱅크에 속하는 DRAM 어레이가 위치적으로 분산된다. 여기서, 상술과 같이, 어느 뱅크만이 선택적으로 활성화되는 것이므로, 결국 활성화되는 DRAM 어레이는 서로 인접하는 경우는 없고, 위치적으로 분산되는 것으로 된다. 이것에 의해, 칩상에서 활성화되는 어레이가 1 위치에 집중하여 존재하는 일이 없게 된다. 이것은, 전류를 소비하는 회로부분이 분산되어, 발열 위치가 분산되는 것을 의미한다. 따라서, 노이즈의 억제에 부가하여, 신뢰성도 향상시키는 것이 가능해진다.

이 예와 같이, 전원배선 및 접지배선을 분리하고, 각 뱅크의 DRAM 어레이를 위치적으로 분산시키는 것에 의해, 일부의 전원배선 및 접지배선에 전류가 집중하는 일이 없게 되어, 전원 또는 접지배선상의 노이즈가 경감되어, 더구나 신뢰성을 향상시킬 수 있게 된다.

(7) 각 블록의 상세설명

도 1에 나타낸 전체블록도의 각 회로블록에 관해 상세히 설명한다.

또, 이하의 설명은 어디까지나 일실시예를 나타내는 것으로, 이 설명으로 한정되는 것은 아니다.

1.「동작제어회로」

도 32에 동작제어회로의 블록도를 나타낸다. 동작제어회로 (150) 는 내부클럭발생회로 (410)와 코맨드 디코더 (420)와 컨트롤 로직 (430), 어드레스제어회로 (440) 및 모드 레지스터 (450) 로 구성된다. 내부클럭발생회로 (410) 는 외부입력신호의 CLK 와 CKE 에 의해 내부클럭신호 iCLK 를 발생한다. 내부클럭신호 iCLK 는 코맨드 디코더 (420), 컨트롤 로직 (430), 어드레스제어 (440) 및 데이터제어회로에 입력되어, 각 부의 타이밍제어를 행한다.

코맨드 디코더 (420) 는 각 입력신호를 받는 버퍼 (421)와 코맨드판정회로 (422) 를 갖는다. 내부클럭신호 iCLK 에 동기하여, /CS 신호, /RAS 신호, /CAS 신호, /WE 신호 및 어드레스신호가 코맨드 판정회로 (421) 에 전달되어 내부코맨드신호 iC0M 이 발생한다. 코맨드발생회로 (421) 는 각각의 입력신호에 대하여, 도 5 의 코맨드와 각 입력단자 상태의 대응표에 나타낸 응답동작을 행한다. 컨트롤 로직 (430) 은 내부코맨드신호 iCOM 과 내부클럭신호 iCLK 와 레지스터신호 iREG 를 받아, 그들 신호에 의해 지정된 동작을 행하는 데 필요한 제어신호를 발생한다.

컨트롤 로직은, DRAM 제어회로 (431), 전송제어회로 (432), SRAM부 제어회로 (433) 로 나누어져서, 각각의 제어신호를 발생한다. 레지스터 (450) 는, 코맨드판정회로에서의 특정한 레지스터기입용 신호를 받은 경우에, 특정한 어드레스입력의 데이터의 조합에 의해 정의되는 데이터를 유지하는 기능을 갖고, 이후는 다시 레지스터기입용 신호가 입력될 때까지 데이터를 유지한다. 레지스터에 유지된 데이터는 컨트롤 로직 (430) 이 동작하는 경우에 참조된다.

2.「DRAM부」

「DRAM부와 데이터전송회로」

도 1에 나타낸 DRAM부와 데이터전송회로의 구체적인 구성을 도 33에 나타낸다. 도 33에 있어서, DRAM부 (101) 는 행렬형상으로 배치된 복수의 다이나믹형 메모리 셀 DMC을 갖는다. 메모리 셀 DMC은 1개의 메모리트랜지스터 N1 과 1개의 메모리커패시터 C1 을 포함한다. 메모리커패시터 C1의 대극에는 일정한 전위 Vgg (1/2 Vcc 등) 가 주어진다. 또한 DRAM부 (101) 는, 행형상으로 DRAM 셀 DMC 이 접속되는 DRAM 워드선 DWL 과, 열형상으로 DRAM 셀 DMC이 접속되는 DRAM 비트선 DBL을 갖는다. 비트선은 각각 상보적인 쌍으로 구성되어 있다. DRAM 셀 DMC은 워드선 DWL과 비트선 DBL의 교점에 설치된다.

또한, DRAM부 (101) 는 비트선 DBL에 대응한 DRAM 센스 앰프 DSA 를 갖는다. 센스 앰프 DSA는 쌍으로 된 비트선 사이의 전위차를 검지하여 증폭하는 기능을 갖고, 센스앰프제어신호 DSAP 및 DSAN 에 의해 동작 제어된다. 여기서는 DRAM 어레이는 ×8 비트의 2뱅크 구성의 64 M 비트이기 때문에, 워드선은 DWL1∼DWL8192 을 갖고, 비트선은 DBL1∼DBL512 을 갖고, 센스 앰프는 DSA1∼DSA512 을 갖는다. 이것은 1뱅크의 ×1 비트분의 구성이다.

DRAM부 (101) 는 워드선 DWL1∼DWL8192의 선택을 행하기 위해 DRAM 행디코더 (113) 를 갖고, DRAM 내부행어드레스신호 iADR0∼iADR12 및 뱅크선택신호 iAD13 를 발생하는 DRAM 행제어회로 (115) 를 갖는다. 또한, DRAM부 (101) 는 DRAM 비트선 선택회로 DBSW 를 갖고, DRAM 열디코더 (114) 로부터 발생하는 DRAM 비트선선택신호 DBS1∼DBS4 에 의해 4 쌍의 비트선으로부터 1쌍의 비트선을 선택하여, 데이터전송회로 (103) 를 통해 데이터전송버스선 TBL 과의 접속을 한다. 또한, DRAM 열디코더에서 사용되는 DRAM 열어드레스신호 iADC5 와 iADC6 를 발생하는 DRAM 열제어회로 (116) 를 가진다.

도 34 에 도 30에 나타낸 본 발명의 일실시예인 전체 레이아웃 중의 DRAM 어레이 (110-1) 의 구체적인 어레이 구성의 일례를 나타낸다. 도 34에 있어서, DRAM 어레이는 16개의 메모리셀 블록 DMB1∼DMB 16 으로 분할된다. 메모리셀 블록 DMB1∼DMB16 각각에 대응하는 DRAM 행디코더 DRB1∼DRB16와, (센스앰프 + DRAM 비트선 선택회로 + 데이터전송회로)에 대응하는 블록 SAB1∼SAB17 이 형성된다. 이 도면에 있어서는, 메모리셀 블록 DMB1∼DMB16 은 각각 512 행 ×2048 열의 1 M 비트의 용량을 구비한다. 또한, 이 분할수는 이것으로 한정되는 것은 아니다.

도 34에 나타낸 바와 같이, DRAM 메모리 셀 어레이를 복수로 분할하면, 하나의 피트선의 길이가 짧아지므로, 비트선의 용량이 작게 되어, 데이터 판독 시에 비트선에 생기는 전위차를 크게 할 수 있다. 또한, 동작 시에는, 행디코더에 의해 선택된 워드선을 포함하는 메모리셀 블록에 대응하는 센스 앰프밖에 동작하지 않기 때문에, 비트선의 충방전에 따르는 소비전력을 저감할 수 있다.

도 35 는 도 34의 레이아웃의 일부분 (140) (비트선 4쌍분)에 관해, 전송버스선과 비트선의 접속관계를 상세히 나타내는 일례의 도면이다. 도 35에 있어서, 센스 앰프 DSA는 메모리셀 블록의 일단에 1개의 열에 대응하는 센스앰프 DSA1가 있고, 타단에 다음 열에 대응하는 센스앰프 DSA2가 있어 섬 형상으로 배치된다. 이것은, 최신의 프로세스에서는 메모리셀 사이즈가 소형화되어 있지만, 센스앰프의 사이즈는 그것에 비해 축소되어 있지 않기 때문에, 센스앰프를 비트선 피치를 만나게 배치하는 여유가 없는 경우에 필요한 것이다. 따라서, 비트선 피치가 큰 경우는 메모리셀 블록의 일단에만 배치하는 것도 가능하다. 또한, 센스앰프 DSA 는 2개의 메모리셀 블록으로, 세어드 선택회로를 통해 공용된다. 또한, 각각의 비트선은 비트선 쌍의 사이의 전위평형화 및 프리차지를 행하는 비트선제어회로를 갖는다. 단, 이 비트선제어회로도, 센스앰프와 같이, 2개의 메모리셀 블록으로 공용하는 것도 가능하다.

비트선과 데이터전송버스선은, DRAM 비트선선택신호 DBS1∼DBS4 에 의해 선택되는 DRAM 비트선 선택회로 DBSW1∼DBSW4 와, 또한 도 36에 상세한 회로예를 나타내는 스위칭 트랜지스터 SWTR 를 이용한 데이터전송회로 TSW1 및 TSW2 을 통해 접속된다. 데이터전송회로를 활성화하는 데이터전송활성화신호 TE1 및 TE2 는, 도 32에 나타낸 동작제어회로에서 생성되는 전송제어신호와 메모리셀 블록을 선택하는 어드레스신호에서 논리를 취해 얻어진 신호이다. 또한, 도 35 에서 나타낸 데이터전송버스선과의 접속에 있어서는, 데이터전송버스선은 데이터전송회로를 이용하여 접속되기 때문에, 활성화되어 있지 않은 메모리셀 블록의 데이터전송회로는 비도통상태로 된 경우, 그 앞에 접속되어 있는 DRAM 비트선 선택회로의 부하가 보이지 않는다. 이것 때문에, 동작 시의 데이터전송버스선의 부하를 극히 작게 할 수 있다. 그러나, 도 35에 나타낸 구성에서는, 데이터전송회로를 배치하고, 그 데이터전송회로를 활성화하는 데이터전송 활성화신호를 배선할 필요가 있으므로, 칩면적이 증대하여 버린다는 문제가 있다.

이 문제를 해결하는 일례의 구성을 나타낸 것이 도 37이다. 도 37에 있어서, 비트선과 데이터전송버스선은, DRAM 비트선선택신호 DBS1∼DBS4에 의해 선택되는 DRAM 비트선 선택회로 DBSW1∼DBSW4만을 통해 접속된다. 이것은 DRAM 비트선선택신호 DBS1∼DBS4를 발생하는 DRAM 열디코더에 데이터전송활성화신호의 논리를 추가하여, 데이터전송회로의 기능을 갖게 하는 것으로 실현된다. 이것에 의하면, 동작 시의 데이터전송버스선의 부하는 커지지만, 칩면적을 대단히 작게 할 수 있다.

DRAM부의 활성화와 열선택 및 데이터전송의 동작을 도 33과 도 35를 이용하여 설명한다. 우선, DRAM부의 활성화에 관해 설명한다. 도 33에 있어서, 도 32에 나타낸 동작제어회로에서 생성되는 DRAM부 제어신호 중의 하나인 DRAM 행선택의 제어신호와 내부어드레스신호 iA0∼iA13 가 DRAM 행제어회로 (115) 에 입력되면, 뱅크선택신호 iAD13 와 DRAM 내부행어드레스신호 iADR0∼iADR12 가 발생하여, DRAM 행디코더 (113) 에 의해 지정 뱅크의 워드선 DWL이 선택된다. 선택된 워드선 DWL 이 오르면, 셀 DMC 내에 유지되어 있던 데이터가 비트선 DBL 으로 출력된다. 비트선 쌍에 나타난 데이터의 차전위(差電位)는 센스앰프구동신호 DSAN 및 DSAP 에 의한 센스앰프 DSA 의 동작에 의해 검지되어 증폭된다. DRAM부 (101) 에서 동시에 활성화되는 센tm 앰프수는 512 개이고, ×8 비트 구성이므로 합계 512×8 = 4096 개가 된다.

다음에, DRAM부의 열선택 및 데이터전송에 관해 설명한다.

도 33의 DRAM 열제어회로 (116) 는, 내부어드레스신호 iA5와 iA6 및 도 32에 나타낸 동작제어회로에서 생성되는 DRAM부제어신호 중의 하나인 제어신호가 입력되어, DRAM 열어드레스신호 iADC5 와 iADC6 를 발생한다. DRAM 열어드레스신호 iADC5와 iADC6는 DRAM 열디코더 (114) 에 입력되어, DRAM 비트선선택신호 DBS1∼DBS4를 발생하여 비트선을 선택한 후, 도 32에 나타낸 동작제어회로에서 생성되는 전송제어신호와 메모리셀 블록을 선택하는 어드레스신호에서 논리를 취해 데이터전송활성화신호 TE 에 의해 데이터전송버스선 TBL 에 비트선의 데이터를 전달한다. 도 37 에 나타낸 바와 같이, DRAM 열디코더에서 데이터전송활성화신호의 논리를 추가한 것으로 데이터전송회로의 기능을 갖게 할 수 있어, DRAM 비트선선택신호 DBS1∼DBS4 는 열선택과 동시에 전송동작을 행하게 하는 신호로 할 수 있다.

도 37 에서 DRAM 비트선선택신호 DBS1가 선택되었다라고 하면, 전송제어신호에 동기한 신호가 DRAM 비트선 선택회로 DBSW1에 입력되고, 센스앰프 DSA1로써 증폭된 비트선 DBL1과 /DBL1의 데이터가 데이터전송버스선 TBL1과 /TBL1으로 전달된다. 이 도 37 에서 나타낸 부분은, 도 33의 DRAM부 (101) 로서는 128 세트이고, ×8 비트구성이기 때문에, 동시에 비트선으로부터 데이터전송버스선으로 전송되는 데이터는 합계 128 ×8 = 1024 개이다. 이 동시에 전송하는 개수는 다른 비트구성이라도 같아진다.

「DRAM 행제어회로와 DRAM 행디코더」

도 38 에 DRAM 행제어회로 (115) 의 구성을 나타낸다. DRAM 행제어회로 (115) 는, DRAM 내부행 어드레스 래치회로 (460), 멀티플렉서 (470), 내부어드레스 카운터회로 (480), 리플레시 제어회로 (490) 를 갖는다. 통상의 DRAM부의 활성화에서는, DRAM 행제어회로 (115) 는, DRAM 행어드레스래치신호 ADRL과 내부어드레스신호 iA0∼iA13 가 입력된 어드레스래치 회로 (460) 에 의해, 멀티플렉서 (470) 를 통해, DRAM 내부행어드레스신호 iADR0∼iADR12와 뱅크선택신호 iAD13를 DRAM 행자디코더 (113) 로 출력한다.

리플레시 동작 시에서는, DRAM 행제어회로 (115) 는 리플레시제어신호의 입력을 받아, 리플레시제어회로 (490) 가 내부어드레스 카운터회로 (480) 를 동작시켜, 멀티플렉서 (470) 를 제어하여 내부어드레스 카운터회로에서의 선택신호를 출력한다. 결과로서 어드레스신호의 입력없이 DRAM 내부행어드레스신호 iADR0∼iADR12 와 뱅크선택신호 iAD13를 DRAM 행디코더 (113) 로 출력한다. 또한, 내부어드레스 카운터회로 (480) 는 리플레시 동작을 행할 때마다, 미리 설정된 방법으로 어드레스의 자동가산 또는 감산을 행하여, 모든 DRAM 행을 자동으로 선택가능하게 하고 있다.

「DRAM 열제어회로와 DRAM 열디코더」

도 39에, 도 33에 나타낸 DRAM 열제어회로와 DRAM 열디코더의 구체적인 구성의 일례를 나타낸다. 도 39에 있어서, DRAM 열제어회로 (116) 는, DRAM 내부열어드레스래치회로 (495) 로 구성되어 있고, DRAM 내부열어드레스신호 iADC5, iADC6는 내부어드레스신호 iA5, iA6와, DRAM 셀로부터 SRAM셀로의 데이터전송(프리페치전송동작) 및 SRAM 셀로부터 DRAM 셀로의 데이터전송 (리스토어전송동작) 의 코맨드 입력시의 클럭 사이클로 그것을 취입하는 DRAM 열어드레스래치신호 ADCL에 의해 생성된다.

여기서, DRAM 열어드레스래치신호 ADCL 은 도 32에 나타낸 동작제어회로에서 생성되는 전송제어신호중 하나이다. 또한, DRAM 열디코더 (114) 는 DRAM 열제어회로 (116) 에 의해 발생한 DRAM 내부열어드레스신호 iADC5, iADC6 를 디코드하는 회로로서, 이 출력신호는 메모리셀 블록 선택어드레스신호와 전송제어신호 TE가 활성화되어 있을 때에만 발생하는 DRAM 열선택신호이다. 따라서, 도 35에 나타낸 데이터전송회로의 활성화신호 TE1 및 TE2 는, 본 예의 DRAM 열디코더 (114) 의 출력신호가 겸하고 있고, 데이터전송회로도 후술하는 DRAM 비트선 선택회로가 겸하고 있다.

「DRAM 비트선 선택회로」

도 40∼도 43에 도 37에 있어서의 DRAM 비트선 선택회로의 구체적인 회로구성의 일례를 나타낸다. 도 40 은 가장 간단한 구성으로, N 채널형 MOS트랜지스터(이하 NMOS 트랜지스터로 칭한다) N200 및 N201 으로 이루어지는 스위칭트랜지스터로 구성되어, DRAM 열선택신호에 의해 DRAM 비트선 DBL과 데이터전송버스선 TBL을 접속한다.

도 41에 나타낸 예는, DRAM 비트선 DBL의 데이터를 데이터전송버스선 TBL에 전달하는 경우는, 게이트에 DRAM 비트선 쌍이 접속되어 DRAM 비트선 DBL을 차동적으로 증폭하는 NMOS 트랜지스터 N210 및 N211과, 이 증폭된 신호를 프리페치전송용 DRAM 열선택신호에 의해 데이터전송버스선 TBL으로 전달하는 NMOS 트랜지스터 N212 및 N213 으로 이루어지는 스위칭트랜지스터로 구성된다. NMOS 트랜지스터 N210 및 N211의 한쪽 끝은 예컨대 접지전위 등의 고정전위에 접속된다. 또한, 데이터전송버스선 TBL 상의 데이터를 DRAM 비트선 DBL에 전달하기 위해, 도 40 에 나타낸 것과 같이, NMOS 트랜지스터 N214 및 N215 로 이루어지는 스위칭트랜지스터가 형성되고, 이것에 의해 리스토어전송용 DRAM 열선택신호에 의해 DRAM 비트선 DBL과 데이터전송버스선 TBL을 접속한다.

도 42에 나타낸 예는, DRAM 비트선 DBL 상의 데이터를 데이터전송버스선 TBL에 전달하는 경우에는, 도 41 과 같이, 게이트에 DRAM 비트선 쌍이 각각 접속되어 DRAM 비트선 DBL 을 차동적으로 증폭하는 NMOS 트랜지스터 N230 및 N231과, 이 증폭된 신호를 프리페치전송용 DRAM 열선택신호에 의해 데이터전송버스선 TBL에 전달하는 NMOS 트랜지스터 N232 및 N233 으로 이루어지는 스위칭트랜지스터로 구성된다. NMOS 트랜지스터 N230 및 N231의 한쪽 끝은 예컨대 접지전위 등의 고정 전위에 접속된다.

또한, 데이터전송버스선 TBL 상의 데이터를 DRAM 비트선 DBL에 전달하기 위해, 게이트에 데이터전송버스선쌍이 접속되어 데이터전송버스선 TBL을 차동적으로 증폭하는 NMOS 트랜지스터 N250 및 N251과, 이 증폭된 신호를 리스토어전송용 DRAM 열선택신호에 의해 DRAM 비트선 DBL에 전달하는 NMOS 트랜지스터 N234 및 N235 으로 이루어지는 스위칭트랜지스터가 형성된다. NMOS 트랜지스터 N250 및 N251 의 한쪽 끝은 예컨대 접지전위 등의 고정전위에 접속된다.

도 43에 나타낸 예는, 도 42 으로 나타낸 구성을 데이터전송버스선을 하나 밖에 사용하지 않고 구성한 것으로, 당연히 NMOS 트랜지스터 N260 은 DRAM 비트선 DBL을 차동적으로 증폭하는 것이 아니고, DRAM 비트선의 전위에 의해 데이터전송버스선을 인출하는 동작을 행한다. NMOS 트랜지스터 N280도 마찬가지다. 또한, 이것은 도 40 과 같이, 스위칭트랜지스터만으로 구성되어도 좋다. 본 예와 같이, 데이터전송버스선을 하나로 함으로써, 배선레이아웃이 간단하게 되고 데이터전송버스선 사이 노이즈도 감소할 수 있다.

또한, 도 41∼도 43 과 같이, 트랜지스터의 게이트에 DRAM 비트선 또는 데이터전송버스선을 받아 전달하는 구성에서는, DRAM 비트선과 데이터전송버스선을 완전히 분리시킬 수 있기 때문에, 일방에서 발생한 노이즈가 전해지기 어렵고, 더구나 고속으로 동작이 가능하다.

「DRAM 비트선 선택회로와 SRAM 셀의 구성」

도 44 에 도 29에 나타낸 어레이 레이아웃에 있어서의 1쌍의 데이터전송버스선과, DRAM 비트선 선택회로와 SRAM 셀과의 관계를 나타낸다. 도 44에 있어서, DRAM 셀의 동일 열상의 셀은, DRAM 비트선 선택회로를 통해 데이터전송버스선과 접속되고, SRAM 셀의 동일 열상의 셀과의 데이터전송이 가능하다. 또한, 데이터전송버스선과 SRAM 셀은 전송버스제어회로 (498) 를 통해 접속된다. 이 데이터전송버스제어회로 (498) 에는, SRAM 셀의 양측에 배치된 DRAM 어레이(여기서는 뱅크 A, 뱅크 B로 한다)를 선택하여 접속하는 회로를 포함하여, 활성화된 뱅크만 접속하는 것이 가능해지고 있고, 데이터전송버스선의 부하가 감소된 것에 의한 충방전전류의 삭감이나 데이터전송의 고속화가 실현된다. 더구나, 도 45에 그 동작을 나타낸 바와 같이, 양쪽 뱅크의 데이터전송을 교대로 실행하는 (뱅크 핑퐁 동작) 경우에, 한쪽 뱅크의 데이터전송버스선을 떼어버릴 수 있기 때문에, 양쪽 뱅크의 데이터전송을 거듭 실행할 수 있어, 실효적인 데이터전송주기를 짧게 하는 것이 가능하다.

전술한 바와 같이, 본 실시예에 의한 반도체기억장치에서는, 한번에 데이터전송하는 비트수는 1024 비트이고, 게다가 이 데이터전송버스선의 부하는 대단히 크다. 이 때문에, 데이터전송버스선상의 모든 신호가 전원전압레벨까지 풀 진폭으로 하면, 피크전류 및 소비전류가 대단히 커진다. 그래서, 데이터전송버스선상의 신호를 풀 진폭시키지 않고, 최고에서도 전원전압의 2분의 1 정도까지의 진폭으로 함으로써 피크전류 및 소비전류를 대폭 삭감할 수 있다.

그러나, 데이터전송버스선의 진폭이 작으면, 그 미소전위차를 SRAM 셀은 증폭되어야 하고, 전송 스피드가 다소 지연되어 버린다. 그래서 SRAM 셀부내의 데이터전송버스선 TBLS만을 풀 진폭시키기 위해, 전송버스제어회로 (498) 에, DRAM 뱅크내의 데이터전송버스선 TBLA 또는 TBLB 를 게이트에 접속하여 차동적으로 증폭하는 차동형증폭회로를 형성해도 좋다. 혹은 DRAM 뱅크내의 데이터전송버스선 TBLA 또는 TBLB 를 분리한 상태로, SRAM부내의 데이터전송버스선 TBLS만을 증폭하는 센스앰프 등을 형성해도 좋다. 또한, 전송버스제어회로 (498) 는 데이터전송버스선쌍의 전위의 평형화나 프리차지하는 회로를 갖는다.

3.「SRAM부」

「SRAM부와 데이터입출력단자 사이의 구성」

도 46 에 도 1에 나타낸 SRAM부와 데이터입출력단자 사이의 구체적인 구성의 일례를 나타낸다. 이 도면에서는, 외부데이터입출력단자 DQ의 1 비트분에 대한 구성을 추출하여 나타내고 있다. 또, 본 예는, 16 K 비트의 SRAM 어레이를 갖는 ×8 비트구성에 관한 실시예이지만, 본 발명은 이것으로 제한되는 것은 아니고 주기억부의 구성과의 조합을 포함해서, 여러가지 구성에 있어서도 동일한 것이 실현될 수 있다.

도 46 에 있어서, SRAM 메모리 셀 SMC 은, 도 47에 일례를 나타낸 바와 같이, 플립플롭회로 (311)(본 예에서는 플립 플롭회로이지만, 스태틱에 데이터를 기억하는 회로이면 이것으로 제한되지 않는다)의 양단에 DRAM부에서 오는 데이터전송버스선 TBL과 접속하기 위한 접속회로 (312)와, SRAM 비트선 SBL과 접속하기 위한 접속회로 (313) 를 갖고 있고, DRAM 셀과 SRAM 셀과의 사이에서 데이터전송을 할 때, 전술한 데이터전송버스선과의 접속회로를 활성화시키는 SRAM 셀 데이터전송용행선택신호 TWL1∼TWL16와, SRAM 셀에 대하여 판독 또는 기입을 할 때, 전술한 SRAM 비트선 SBL과의 접속회로를 활성화시키는 SRAM 셀 판독기입용 행선택신호 SWL1∼SWL16를 발생하는 SRAM 행디코더 (121)와, 그 SRAM 행디코더 (121) 에 입력되는 SRAM 내부행어드레스신호 iASR0∼iASR3 를 내부어드레스신호 iA0∼iA3와 SRAM부제어신호에 의해 발생시키는 SRAM 행제어회로 (124) 를 갖는다. 물론, SRAM 셀 데이터전송용 행선택신호 TWL 과, SRAM 셀판독기입용 행선택신호 SWL은 공통으로 하는 것도 가능하다.

또한, SRAM 비트선 SBL은, 비트선의 평형화나 프리차지를 행하는 SRAM 비트선제어회로 (303)와, 데이터입출력선 (SIO)과 SRAM 비트선 SBL을 도통시키는 SRAM 열선택회로 (304) 를 갖고 있고, 그 SRAM 열선택회로 (304) 에 입력하는 선택신호 SSL1∼SSL128를 발생하는 SRAM 열디코더 (123) 와, 그 SRAM 열디코더 (123) 에 입력되는 SRAM 내부열어드레스신호 iASC4∼iASC10를, 내부어드레스신호 iA0∼iA13와 SRAM부 제어신호에 의해 발생하는 SRAM 열제어회로 (122) 를 갖고 있다. 여기서 SRAM 비트선제어회로 (303) 는 SRAM 비트선 SBL의 레벨을 검지하여 증폭하는 센스 앰프회로를 가져도 좋다.

또한, 데이터입출력선 SIO 는 외부데이터입출력단자 DQ와, 데이터입출력회로 (308) 및 판독/기입증폭기 (307) 를 통해 접속되어 있다. 데이터입출력선 SIO 에 관해서는, 기입용과 판독용으로 분리해도 상관없다. 또한, SRAM 셀에 대한 판독동작 또는 기입동작은, 데이터전송을 하는 전송버스선 TBL과 판독을 하는 SRAM 비트선 SBL을 구비하고 있기 때문에, 데이터전송동작에 관계없이 판독할 수 있다.

「SRAM 비트선과의 접속회로와 데이터전송버스선과의 접속회로」

도 48∼도 50에 SRAM 비트선 SBL과 접속하기 위한 접속회로의 구체적인 회로예를 나타낸다.

도 48에 나타낸 예는, 가장 간단한 구성으로, NMOS 트랜지스터 N104 및 N105 로 이루어지는 스위칭트랜지스터로 구성되어, 판독기입용 행선택신호 SWL에 의해 SRAM 비트선 SBL과 접속한다.

도 49에 나타낸 예는, 플립 플롭회로의 데이터를 판독하기 위해, 게이트에 플립 플롭회로의 양단자가 접속되어 플립 플롭회로의 양단자를 차동적으로 증폭하는 NMOS트랜지스터 N108 및 N109과, 이 증폭된 신호를 판독용 행선택신호 SRWL에 의해 SRAM 비트선 SBL에 전달하는 NMOS 트랜지스터 N106 및 N107 로 이루어지는 스위칭트랜지스터로 구성된다. NMOS 트랜지스터 N108 및 N109의 한쪽 단은 예컨대 접지전위 등의 고정전위에 접속된다. 또한, 플립 플롭회로에 데이터를 기입하기 위해, 도 48 에 나타낸 것과 같이, NMOS 트랜지스터 N110 및 N111 로 이루어지는 스위칭트랜지스터가 형성되고, 기입용 행선택신호 SWWL에 의해 SRAM 비트선 SBL과 플립 플롭회로를 접속한다.

도 50에 나타낸 예는, 플립 플롭회로의 데이터를 판독하기 위해, 도 49 와 같이, 게이트에 플립 플롭회로의 양단자가 접속되어 이 플립 플롭회로의 양단자의 데이터를 차동적으로 증폭하는 NMOS 트랜지스터 N108 및 N109과, 이 증폭된 신호를 판독용 행선택신호 SRWL에 의해 SRAM 판독용 비트선 SRBL에 전달하는 NMOS 트랜지스터 N106 및 N107 로 이루어지는 스위칭트랜지스터로 구성된다. NMOS 트랜지스터 N108 및 N109의 한쪽 단은 예컨대 접지전위 등의 고정전위에 접속된다.

또한, 플립 플롭회로에 데이터를 기입하기 위해, 이것과 같이, 게이트에 SRAM 기입용 비트선 쌍이 접속되어 SRAM 기입용 비트선 SWBL 상의 데이터를 차동적으로 증폭하는 NMOS 트랜지스터 N114 및 N115과, 이 증폭된 신호를 기입용 행선택신호 SWWL에 의해 플립 플롭회로의 양단자에 전달하는 NMOS 트랜지스터 N112 및 N113 으로 이루어지는 스위칭트랜지스터가 형성된다. NMOS 트랜지스터 N114 및 N115의 한쪽 단은 예컨대 접지전위 등의 고정전위에 접속된다.

또한, 도 49, 도 50 과 같이, 트랜지스터의 게이트에 플립 플롭회로의 양단자 또는 SRAM 비트선 SBL을 받아 데이터를 전달하는 구성에서는, 플립 플롭회로의 양단자와 SRAM 비트선 SBL을 완전히 분리할 수 있기 때문에, 한쪽에서 발생한 노이즈가 전해지기 어렵고, 더구나 고속으로 동작이 가능하다. 데이터전송버스선 TBL과의 접속회로도, 도 48∼도 50 와 완전히 동일한 구성할 수 있다.

「SRAM 행제어회로」

도 51 에, 도 46에 나타낸 SRAM 행제어회로의 구체적인 회로구성의 일례를 나타낸다. 도 51에 있어서, SRAM 행제어회로는, SRAM 내부행어드레스 래치회로(350) 로 구성되어 있고, SRAM 내부행어드레스신호 iASR0∼iASR3 는 내부어드레스신호 iA0∼iA3와, 판독/기입 코맨드 입력시의 클럭 사이클로 그것을 취입하는 래치신호 ASRL에 의해 생성된다. 여기서, 래치신호 ASRL은, 도 32 에 나타낸 동작제어회로에서 생성되는 SRAM부 제어신호 중의 하나이다.

「SRAM 열제어회로」

도 52에 도 46에 나타낸 SRAM 열제어회로의 구체적인 회로구성의 일례를 나타낸다. 도 52에 있어서 SRAM 열제어회로는, 내부어드레스신호 iA4∼iA10 를, 판독/기입 코맨드입력 시의 클럭 사이클에서 발생하는 래치신호 ASCL에서 취입하는 SRAM 내부열어드레스 래치회로 (507)와, 그 SRAM 내부열어드레스 래치회로 (507) 의 출력을 제어신호 SCE 에 의해 취입하고, SRAM 에 대하여 판독기입을 하는 버스트 동작중에 동작하는 내부카운트 업신호 CLKUP 에서 소정의 어드레스시퀀스로 카운트 업하는 카운터회로 (506) 를 갖고 있고, SRAM 내부열어드레스신호 iASC4∼iASC10 는 이 래치 회로 (507) 와 카운터회로 (506) 의 출력 중 어느 것을 통과시키는 멀티플렉서 (508) 를 통해 출력된다. 또한, 이 멀티플렉서 (508) 는, 판독/기입 코맨드 입력 시의 클럭 사이클에 있어서 래치 회로 (507) 의 출력을 선택하여, 조금이라도 빠르게 SRAM 내부열어드레스신호를 출력하도록 제어신호 SCSL에 의해 제어되어 있다.

또한, 본 발명에 의한 SRAM 열제어회로는, 복수의 SRAM 셀군(본 예에서는 행마다 분할되는 SRAM 셀군) 각각 대하여 완전히 다른 데이터입출력양식, 예컨대 버스트 길이, 데이터입출력어드레스시퀀스, 레이턴시 등을 설정할 수 있도록, 전술한 모드 레지스터 설정 (2) 코맨드 사이클(본 예에서는 버스트 길이만의 설정이 각 SRAM 셀군에 대하여 가능하지만, 마찬가지로 데이터입출력어드레스시퀀스, 레이턴시 등의 설정을 할수 있도록 해도 좋다)에 있어서, 내부어드레스 iA0∼iA13의 상태에 의해 그 데이터입출력양식을 취입 유지하여 놓은 데이터입출력양식기억부 (505) 를 구비하고 있다.

이 데이터입출력양식기억부 (505) 는, 내부어드레스 iA0∼iA13의 상태로부터 취입하는 설정데이터를 생성하는 취입용 로직 (502)와, iA0∼iA3로 디코드되어 전술의 모드 레지스터 설정 (2) 코맨드 사이클에 있어서 발생하는 인에이블신호 CRE에 의해 선택되는 디코드회로 (501) 의 출력에 의해, 각 SRAM 셀군의 데이터입출력양식의 설정데이터(상기 취입용 로직 (502) 의 출력)을 취입하는 레지스터 (503) 를, 분할되는 SRAM 셀군의 수만큼 구비하고 있고, 또한 판독/기입 코맨드사이클에 있어서, 전술한 SRAM 내부행어드레스 래치회로 (350) 로부터 출력된 iASR0∼iASR3를 디코드회로 (509) 에 의해 디코드한 신호로 선택제어하여, SRAM 셀군의 설정데이터를 유지하는 상기 레지스터 (503) 의 출력 중 어느 것을 통과시키는 멀티플렉서 (504) 를 갖는다.

상기 카운터회로 (506) 는 그 멀티플렉서 (504) 의 출력을 취입하여, 각 SRAM 셀군에서 설정된 데이터입출력양식으로 동작한다. 또한, 데이터입출력양식기억부 (505) 는 설정할 데이터입출력양식의 수만큼 구비할 필요가 있다. 여기서, 내부카운트 업신호 CLKUP, 인에이블신호 CRE, 제어신호 SCE, SCSL, 래치신호 ASCL 은, 도 32에 나타낸 동작제어회로에서 생성되는 SRAM부 제어신호이다. 물론 전술한 SRAM 내부행어드레스 래치회로 (350) 에 입력하는 래치신호 ASRL과, SRAM 내부열어드레스 래치회로 (507) 에 입력하는 래치신호 ASCL은 공통으로 하는 것도 가능하다.

또한 이 데이터입출력양식기억부 (505) 의 설정은, 전술한 모드 레지스터 설정 (2) 코맨드사이클에 의한 각 SRAM 셀군마다 하는 것 외에, 2개 이상의 SRAM 셀군의 설정데이터를 한번에 같은 설정을 하는 것도, 도 5에 나타낸 모드 레지스터 설정 (2) 코맨드의 SRAM 행데이터를 설정할 때에, 어드레스 A4와 A5와의 논리를 설정하는 것으로 가능하다. 예컨대, A4 = L 또한 A5 = L 일 때는 각 SRAM 셀군마다, A4 = H 동시에 A5 = L 일 때는 SRAM 행데이터의 최하위비트를 무시한 2개의 SRAM 셀군마다, A4 = L 동시에 A5 = H 일 때는 SRAM 행데이터의 하위2비트를 무시한 4개의 SRAM 셀군으로 설정한 것 같이 다양한 조합으로 설정할 수 있다.

또한, 데이터입출력양식기억부 (505) 는, 취입용 로직 (502) 와 레지스터 (503) 를 반드시 분할되는 SRAM 셀군의 수만큼 구비할 필요는 없고, 복수의 SRAM 셀군에 대하여 공통으로 갖더라도 좋다. 또한, 디코드회로 (509) 에 입력되는 iASR0∼iASR3 는, 반드시 SRAM 내부행어드레스 래치회로 (350) 로부터의 신호를 사용하지 않아도 좋고, 이와는 별개의 회로를 구비해도 좋다.

또한, 도 53에 나타낸 바와 같이, SRAM 내부열어드레스 래치회로 (507)와 멀티플렉서 (508) 는, 외부기준클럭신호에 동기한 내부클럭신호 iCLK와의 논리를 거쳐 곧 출력되는 회로구성으로 하는 것으로, 고속으로 내부어드레스신호를 발생시킬 수 있다. 여기서, 도 53에 있어서, INTAi와 /INTAi는 카운터회로 (506) 로부터의 어드레스신호이고, EXTAi와 /EXTAi는 내부어드레스신호 iAi에서 생성되는 신호이다. 이들의 신호의 전환을 제어신호 SCSL, /SCSL 및 버스트제어신호로 한다. SCSL은 제어신호이고, /SCSL은 제어신호 SCSL의 역상(逆相)신호이다. 도 54에, 이 회로의 동작예를 나타낸다. 본 회로구성에서는 iCLK 로부터 내부어드레스신호 Yi가 출력될 때까지의 지연은 인버터 1단분으로 최소로 억제된다. 또한, 내부어드레스신호 Yi와 YiB 는 어드레스펄스신호로서 출력된다.

「SRAM 열디코더와 데이터제어회로구성」

도 55에 SRAM 열디코더 (123) 와 데이터제어회로 (160) 의 구성의 일례를 나타낸다. 본 예에서는, SRAM부 (102) 는 저장된 데이터를 외부에 판독하기 위한 복수 계통의 판독수단을 구비하여 구성된다. 즉, SRAM 열디코더 (123) 는, 제 1 열디코더 (390) 및 제 2 열디코더 (391)와, 제 1 열어드레스 버퍼 (392) 및 제 2 열어드레스 버퍼 (393) 로 구성된다. 제 1 열어드레스 버퍼 (392) 및 제 2 열어드레스 버퍼 (393) 는, 전술의 도 1에 나타낸 SRAM 열제어회로 (122) 로부터의 SRAM 열어드레스신호 iASC를, 제 1 SRAM 열어드레스신호 iASC-1 및 제 2 SRAM 열어드레스신호 iASC-2 로서 출력하도록 구성된다.

제 1 열디코더 (390) 는, 제 1 열어드레스 버퍼 (392) 로부터의 제 1 SRAM 열어드레스신호 iASC-1를 디코드하여 제 1 열디코더출력신호 SSL-1를 출력하도록 구성된다. 제 2 열디코더 (391) 는, 제 2 열어드레스 버퍼 (393) 로부터의 제 2 SRAM 열어드레스신호 iASC-2를 디코드하여 제 2 열디코더출력신호 SSL-2를 출력하 도록 구성된다.

SRAM 어레이 (120) 에는, 플립 플롭을 주체(主??)로 하는 SRAM 셀로 이루어지는 데이터 버퍼 (394) 가 매트릭스형상으로 배열되고, 각 데이터 버퍼 (394) 에는, 상술의 제 1 열디코더출력신호 SSL-1에 의해 도통 제어되는 제 1 스위치회로 (397-1)와, 제 2 열디코더출력신호 SSL-2에 의해 도통 제어되는 제 2 스위치회로 (397-2)가 접속되어 있다. 각 데이터 버퍼 (394) 는, 제 1 스위치회로 (397-1) 및 제 2 스위치회로 (397-2) 를 통해 제 1 데이터입출력선 SIO-1 및 제 2 데이터입출력선 SIO-2에 각각 접속된다.

데이터제어회로 (160) 는, 그 입력부가 제 1 데이터입출력선 SIO-1을 통해 제 1 스위치회로 (397-1) 에 접속되는 제 1 데이터래치 회로 (396)와, 그 입력부가 제 2 데이터입출력선 SIO-2 을 통해 제 2 스위치회로 (397-2) 에 접속되는 제 2 데이터 래치회로 (395)와, 이들 제 1 데이터 래치회로 (396) 및 제 2 데이터 래치회로 (395) 의 출력부에 접속된 데이터 출력버퍼 (152) 로 구성된다.

이하, 도 55에 나타낸 구성예의 동작에 관해, 버스트 길이가 4 인 경우를 예로서, 도 56 를 참조하여 설명한다.

클럭신호 CLK의 상승에지에서 판독 코맨드가 실행되면, 제 1 열어드레스 버퍼 (392) 는, 외부에서 주어진 SRAM 열어드레스신호 iASC 에 근거하여, 선두의 어드레스 A0 에 대응하는 제 1 SRAM 열어드레스신호 iASC-1 를 출력한다. 이 제 1 SRAM 열어드레스신호 iASC-1 를 입력하는 제 1 열디코더 (390) 는, 제 1 SRAM 열어드레스신호 iASC-1 가 출력되고 나서 약 반 클럭후에, 제 1 SRAM 열디코더출력신호 SSL-1 를 출력한다. 이것을 받아 제 1 스위치회로 (397-1) 가 도통하여, 어드레스 A0 에 대응하는 데이터 버퍼 (394) 로부터 데이터입출력선 SIO-1 으로 데이터 D0 가 출력된다. 이 데이터 D0 는 제 1 데이터래치회로 (395) 에 래치되어, 데이터 출력버퍼 (152) 에 의해 데이터 DQ 로서 송출된다.

다음으로, 어드레스 A0 에 대응하는 제 1 SRAM 열어드레스신호 iASC-1 가 출력되고 나서 1 클럭주기 후에, 제 2 열어드레스 버퍼 (393) 는, 제 1 열어드레스 버퍼 (392) 를 통해 전송된 SRAM 열어드레스신호 iASC 에 근거하여, 어드레스 A0 의 다음 어드레스 A1 에 대응하는 제 2 SRAM 열어드레스신호 iASC-2 를 출력한다. 이 제 2 SRAM 열어드레스신호 iASC-2 를 입력하는 제 2 열디코더 (391) 는, 제 2 SRAM 열어드레스신호 iASC-2 가 출력되고 나서 약 반 클럭후에, 제 2 SRAM 열디코더출력신호 SSL-2 를 출력한다. 이것을 받아, 제 2 스위치회로 (397-2) 가 도통되어, 어드레스 A1 에 대응하는 데이터 버퍼 (394) 로부터 데이터입출력선 SIO-2으로 데이터 D1 가 나타난다. 이 데이터 D1는, 제 2 데이터래치 회로 (396) 에 래치된다. 이 때, 데이터 출력버퍼 (152) 는, 입력대상을 제 1 데이터래치회로 (395) 로부터 제 2 데이터래치회로 (396) 에 바꿔, 이 제 2 데이터 래치회로 (396)에 래치된 데이터 D1 을 데이터 DQ로서 송출한다.

다음으로, 어드레스 A1에 대응하는 제 2 SRAM 열어드레스신호 iASC-2 가 출력되고 나서 1 클럭주기 후에, 제 1 열어드레스 버퍼 (392) 는, 어드레스 A1의 다음 어드레스 A2를 나타내는 것으로서 제 1 SRAM 열어드레스신호 iASC-1 를 출력한다. 이 제 1 SRAM 열어드레스신호 iASC-1 를 입력하는 제 1 열디코더 (390) 는, 제 1 SRAM 열어드레스신호 iASC-1 가 출력되고 나서 약 반 클럭후에, 제 1 SRAM 열디코더출력신호 SSL-1 를 출력한다. 이것을 받아, 제 1 스위치회로 (397-1) 가 도통되어, 어드레스 A2 에 대응하는 데이터 버퍼 (394) 로부터 데이터입출력선 SI0-1 에 데이터 D2 가 나타난다. 이 데이터 D2 는, 제 1 데이터래치회로 (395) 에 래치된다. 이 때, 데이터 출력버퍼 (152) 는, 입력대상을 제 2 데이터래치회로 (396) 로부터 제 1 데이터래치회로 (395) 로 바꿔, 이 제 1 데이터래치회로 (395) 에 래치된 데이터 D2를 데이터 DQ 로서 송출한다.

다음으로, 어드레스 A2 에 대응하는 제 1 SRAM 열어드레스신호 iASC-1 가 출력되고 나서 1 클럭주기 후에, 제 2 열어드레스 버퍼 (393) 는, 어드레스 A2의 다음 어드레스 A3 를 나타내는 것으로서 제 2 SRAM 열어드레스신호 iASC-2 를 출력한다. 이 제 2 SRAM 열어드레스신호 iASC-2 를 입력하는 제 2 열디코더 (391) 는, 제 2 SRAM 열어드레스신호 iASC-2 가 출력되고 나서 약 반 클럭후에, 제 2 SRAM 열디코더출력신호 SSL-2 를 출력한다. 이것을 받아, 제 2 스위치회로 (397-2) 가 도통되어, 어드레스 A3 에 대응하는 데이터 버퍼 (394) 로부터 데이터입출력선 SIO-2 에 데이터 D3 가 나타난다. 이 데이터 D3 는, 제 2 데이터래치회로 (396) 에 래치된다. 이 때, 데이터 출력버퍼 (152) 는, 입력대상을 제 1 데이터래치회로 (395) 로부터 제 2 데이터래치회로 (396) 로 바꿔, 이 제 2 데이터래치회로 (396) 에 래치된 데이터 D3를 데이터 DQ 로서 송출한다.

이상과 같이, 제 1 열어드레스 버퍼 (392), 제 1 열디코더 (390), 제 1 스위치회로 (397-1), 및 제 1 데이터래치회로 (395) 로 이루어지는 회로계와, 제 2 열어드레스 버퍼 (393), 제 2 열디코더 (391), 제 2 스위치회로 (397-2), 및 제 2 데이터래치회로 (396) 로 이루어지는 회로계가 교대로 동작하여, 어드레스 A0 를 기점으로서 연속한 4개의 어드레스가 1 클럭주기마다 SRAM 어레이에 대하여 순차적으로 지정되어, 데이터 D0∼D3 가 1 클럭마다 순차적으로 출력된다.

여기서, 각 회로계에 착안하면, 각 데이터 DQ 에 대하여, 데이터 출력버퍼(152) 를 제외한 다른 내부회로는, 2 클럭주기를 단위로 하여 판독동작을 행하고 있다. 따라서, 내부에서의 동작주파수가 완화되어, 각 회로의 동작주파수를 상승시키는 일없이, 요구된 사이클 타임(cycle time)으로 데이터입출력단자 DQ 로부터 데이터가 고속으로 판독된다.

상기 구성을 사용하는 것에 의해, 내부동작사이클을 올리는 일없이, 연속데이터출력이나 연속데이터기입의 사이클의 고속화를 행할 수 있다. DOUBLE DATA RATE (DDR) 의 싱크로너스 DRAM 에서도, 이 구성을 이용함으로써 고속화가 가능하다. 특히, 버스트 동작마다 버스트 길이, 랩 타입을 변경하는 고주파 동기형의 멀티태스킹 DRAM 에서 유효하다.

또, 이 예에서는, 1 클럭주기로 데이터를 출력하고, 내부동작을 2 클럭주기로 행하게 하는 것으로 하였지만, 이것으로 한정되는 일없이, 설계에 따라 클럭수를 적절하게 설정하면 좋다.

「SRAM 열디코더와 데이터제어회로의 다른 구성예」

도 57에 SRAM 열디코더 (123) 와 데이터제어회로 (160) 의 다른 구성예를 나타낸다. 상술의 SRAM 열디코더와 데이터제어회로의 구성예에서는, 열의 선택에 관해서, 복수 계통의 판독 수단을 구비하는 것으로 하였지만, 이 예에서는, 상술의 도 55에 나타낸 구성에 대하여, 행디코더로서 제 1 부기억부행디코더 (3900) 와 제 2 부기억부행디코더 (3910) 를 더 구비하여, 열과 행에 관해서 복수 계통의 판독 수단을 구비한다.

도 57에 있어서, SRAM 어레이 (1200) 는, 후술의 도 59 에 나타낸 메모리셀(3940) 을 데이터 버퍼로서 매트릭스형상으로 배열하여 구성된다. 각 메모리셀 (3940) 은, 제 1 열디코더 (390) 로부터의 제 1 열선택신호와, 제 1 부기억부행디코더 (3900) 로부터의 제 1 판독기입용 행선택신호에 의해 선택되어, 제 1 데이터입출력선 SI0-11 에 접속되고, 또한, 제 2 열디코더 (391) 로부터의 제 2 열선택신호와, 제 2 부기억부행디코더 (3910) 로부터의 제 2 판독기입용 행선택신호에 의해 선택되어, 제 2 데이터입출력선 SIO-12 에 접속된다. 제 1 데이터입출력선 SIO-11 및 제 2 데이터입출력선 SIO-12 은 스위치회로 SW 를 통해 글로벌데이터입출력선 GIO-11, GIO-12 에 접속된다.

글로벌데이터입출력선 GIO-11, GIO-12 에는, 판독기입증폭기 (15301, 15302) 가 접속된다. 이들 판독기입증폭기 (15301, 15302) 는, 데이터 버스 (15301D, 15302D) 를 통해 데이터래치회로 (395, 396) 에 접속되고, 이들 후단에는 데이터입출력회로 (152) 가 형성된다.

여기서, 도 59 에 메모리셀 (3940) 의 구체적인 구성을 나타낸다. 이 도면에 나타낸 바와 같이, 메모리셀 (3940) 은, 소스에 SRAM 셀컨트롤신호 SAN 이 접속된 N 형 트랜지스터 (N2000, N2001)과, 소스에 SRAM 셀컨트롤신호 SAP 가 접속된 P 형 트랜지스터 (P2000, P2001) 로 이루어지는 플립플롭을 주체로 하여 구성된다. 이 플립플롭의 1쌍의 기억노드는, 데이터전송용 SRAM 행선택신호에 의해 도통제어되는 N 형 트랜지스터 (N2002, N2003) 을 통해 데이터전송버스선 TBL에 접속되고, 이 데이터전송버스선 TBL 을 통해 DRAM부에 접속된다.

이 메모리 셀을 이루는 플립플롭의 1쌍의 기억노드는, 제 1 판독기입용 행선택신호에 의해 도통제어되는 N 형 트랜지스터 (N2004, N2005)와, 게이트에 제 1 열선택신호에 의해 도통제어되는 N 형 트랜지스터 (N2006, N2007) 을 통해 데이터입출력선 SIO-11 에 접속된다. 또한, 이 플립플롭의 1쌍의 기억노드는, 제 2 판독기입용 행선택신호에 의해 도통제어되는 N 형 트랜지스터 (N2008, N2009)와, 게이트에 제 2 열선택신호에 의해 도통제어되는 N 형 트랜지스터 (N2010, N2011) 을 통해 데이터입출력선 SIO-12 에 접속된다. 데이터전송버스선 TBL 에 접속되는 N 형 트랜지스터 (N2002, N2003) 의 게이트에는, 데이터전송용 SRAM 행선택신호가 주어지고, 이 신호에 의해 SRAM 셀의 플립플롭과 데이터전송버스선 TBL과의 사이의 접속이 제어된다.

이 메모리셀의 구성에 의하면, 제 1 판독기입용 행선택신호와 제 1 열선택신호가 함께 활성화된 경우, 메모리셀은, 데이터입출력선 SI0-11 에 전기적으로 접속된다. 또한, 제 2 판독기입용 행선택신호와 제 2 열선택신호가 함께 활성화된 경우, 메모리셀은, 데이터입출력선 SIO-12 에 전기적으로 접속된다. 요컨대, 상술의 한 개의 메모리셀은, 2 계통의 판독기입용 행선택신호와 열선택신호에 의해, 데이터입출력선 SI0-11, SI0-12 에 대하여 독립적으로 접속가능하도록 구성되어 있다. 따라서, 도 57에 나타낸 제 1 열디코더 및 제 1 부기억부행디코더와, 제 2 열디코더 및 제 2 부기억부행디코더에 의해, 개별적으로 SRAM 어레이 (1200) 의 각 메모리셀이 선택된다.

여기서, 제 1 열디코더 및 제 1 부기억부행디코더에 입력되는 내부어드레스신호 iASC-11 와, 제 2 열디코더 및 제 2 부기억부행디코더에 입력되는 내부어드레스신호 iASC-12 를 생성하는 회로의 구성예를 설명한다.

도 60 에, 이들 내부어드레스신호를 생성하는 회로계를 나타낸다. 동도면에 있어서, 내부클럭신호 생성회로 (90000) 는, 외부클럭신호 CLK 에 근거하여, 소정의 펄스폭을 갖는 내부클럭신호 ICLK1, ICLK2 를 교대로 발생하도록 구성된다. 리시버회로 (90001∼90005) 는 외부에서 입력되는 어드레스신호 Ai 나 각종 제어신호 CSB, RASB, CASB, WEB 를 받기 위한 것이다.

코맨드 디코드회로 (90010) 는, 각종 제어신호의 논리 조합을 디코드하여, 내부클럭생성회로 (90000) 로부터의 내부클럭신호 ICLK1, ICLK2 에 근거하여, 제 1 부기억부 외부어드레스 래치신호 LAT-G1, 제 1 부기억부 다음어드레스 래치신호 LAT-N1, 제 2 부기억부 외부어드레스 래치신호 LAT-G2, 제 2 부기억부 다음어드레스 래치신호 LAT-N2 를 생성한다. 여기서, 제 1 부기억부 외부어드레스 래치신호 LAT-G1, 제 1 부기억부 다음어드레스 래치신호 LAT-N1는, 내부클럭신호 ICLK1 에 기초하여 생성되고, 제 2 부기억부 외부어드레스 래치신호 LAT-G2, 제 2 부기억부 다음어드레스 래치신호 LAT-N2는, 내부클럭신호 ICLK2 에 기초하여 생성된다. 또한, 제 1 및 제 2 부기억부 외부어드레스 래치신호는 판독 코맨드 및 외부어드레스를 취입할 때의 외부클럭신호의 상승에지에서 발생되고, 제 1 및 제 2 부기억부 다음어드레스 래치신호는 그 이외 때의 외부클럭신호의 상승에지에서 발생된다.

제 1어드레스 버퍼 (90020) 는, 코맨드디코드회로 (90010) 의 제어 하에서, 내부클럭신호 ICLK1 에 기초하여 어드레스신호 Ai 에 따른 내부어드레스신호 iASC-11 를 생성하는 것이다. 제 2 어드레스버퍼(90021)는, 코맨드디코드회로 (90010) 의 제어 하에서, 내부클럭신호 ICLK2 에 기초하여 어드레스신호 Ai 에 따른 내부어드레스신호 iASC-12 를 생성하는 것이다.

다음어드레스신호생성회로 (90022) 는, 제 1어드레스버퍼 (90020) 가 생성한 내부어드레스신호 iASC-11 의 다음 어드레스신호를 생성하여 제 2 어드레스버퍼 (90021) 에 주는 것이다. 다음어드레스신호생성회로 (90023) 는, 제 2 어드레스버퍼 (90021) 가 생성한 내부어드레스신호 iASC-12 의 다음 어드레스신호를 생성하여 제 1어드레스버퍼 (90020) 에 주는 것이다.

도 61에 내부클럭신호 생성회로 (90000) 의 구성예를 나타낸다.

리시버회로 (90100) 는, 외부클럭신호 CLK 를 받기 위한 것이다. 트랜지션디텍터 (90101) 는, 리시버회로 (90100) 의 출력신호 (CLK) 의 상승 에지를 검출하는 것이다. 트랜지션디텍터 (90102, 90103) 는, 후술하는 플립플롭 (90106A, 90106B) 에 유지된 신호상태에 따라, 리시버회로 (90100) 의 출력신호 (CLK) 의 상승 에지를 검출하여 내부클럭신호 ICLK1, ICLK2 를 각각 출력하는 것이다.

플립플롭 (90104) 은, NOR 회로 (90104A, 90104B) 에 의해 소위 리셋·세트형의 플립플롭으로서 구성되어, 상술의 트랜지션디텍터 (90102, 90103) 의 출력펄스에 기초하여 내부상태가 결정되도록 구성된다. 스위치게이트회로 (90105A 및 90105B) 는, NOR 회로 (90104A 및 90104B) 의 출력부에 형성되고, 상술의 트랜지션디텍터 (90101) 의 출력펄스에 기초하여 도통 제어되는 것이다. 플립플롭 (90106A 및 90106B) 는, 스위치게이트회로 (90105A 및 90105B) 를 통해, 각각 NOR 회로 (90104A 및 90104B) 의 출력부에 접속된다.

이 내부클럭신호생성회로 (90000) 에 의하면, 플립플롭 (90104) 에 내부상태에 따라, 트랜지션디텍터 (90102) 또는 (90103) 중 일방이 동작한다. 즉, 외부클럭신호 CLK 가, 정상상태이면, 내부클럭신호 ICLK, ICLK1, ICLK2 는 어느 것이나 “0" 이고, 스위치게이트회로 (90105A, 90105B) 가 함께 도통상태로 된다. 따라서, 플립플롭 (90104) 으로부터 일방의 트랜지션 디텍터에 “1" 이 주어지고, 타방에 “0" 이 주어진다.

여기서, 플립플롭 (90104) 의 NOR 회로 (90104A) 에서 트랜지션 디텍터 (90102) 에 “1" 이 주어지고, NOR 회로 (90104B) 에서 트랜지션디텍터 (90103) 에 “0" 이 주어져 있는 것으로 한다. 이 때, 외부클럭신호 CLK 가 상승하면, 트랜지션디텍터 (90102) 는 내부클럭신호 ICLK1 로서 펄스신호를 출력하지만, 트랜지션디텍터 (90103) 는 내부클럭신호 ICLK2 로서 “0" 을 유지한다. 그 결과, 플립플롭의 상태가 반전하여, 트랜지션디텍터 (90102) 에 "0" 이 주어지고, 트랜지션디텍터 (90103) 에 "1" 이 주어진다.

이 상태에서, 외부클럭신호 CLK 가 상승하면, 이번은 트랜지션디텍터 (90103) 가 내부클럭신호 ICLK2 로서 펄스신호를 출력하지만, 트랜지션디텍터 (90102) 는 내부클럭신호 ICLK1 로서 "0" 을 유지한다. 이렇게 하여, 후술하는 도 62에 나타낸 바와 같이, 외부클럭신호 CLK 의 상승 에지에서, 내부클럭신호 ICLK1 와 ICLK2 가 교대로 펄스신호로서 출력된다.

또, 스위치게이트회로 (90105A, 90105B) 는, 내부클럭신호 ICLK1, ICLK2 의 펄스신호가 발생하여 플립플롭 (90104) 의 상태가 반전하는 것에 의해, 이 내부클럭신호 ICLK1, ICLK2 의 발생이 저해되지 않도록 하기 위한 것이다. 즉, 펄스신호의 발생 중은 스위치게이트회로 (90105A, 90105B) 가 비도통상태로 제어되고, 그 때까지의 플립플롭 (90104) 의 상태가 플립플롭 (90106A, 90106B) 에 의해 유지된다. 이것에 의해, 트랜지션디텍터 (90102 및 90103) 는, 펄스발생 중에 플립 플롭 (90104) 의 상태가 반전되어도 정규 펄스폭을 갖는 펄스신호를 출력할 수 있다.

이하, 도 62에 나타낸 파형도를 참조하여, 이 구성예의 동작을 설명한다.

또, 도 62에 있어서, 어드레스 A (A1∼A3) 는, 행어드레스성분 및 열어드레스성분의 양쪽의 성분을 포함하여 구성된다. 또한, 각 어드레스 A1∼A는, 열어드레스성분만에 관해서 다른 값(행어드레스성분에 관해서는 같은 값)을 갖는 것으로 하여, 어드레스 B (B1∼B3)에 관해서도 동일한 것으로 한다. 단, 어드레스 A와 어드레스 B는 행어드레스성분에 관해 다른 값을 갖는다.

우선, 판독 코맨드와 어드레스 A(도시되지 않음)가 셋업된 상태에서, 시각 t1 에서 외부클럭신호 CLK 가 상승하면, 내부클럭신호 생성회로 (90000) 는 내부클럭신호 CLK1 로서의 펄스신호를 출력한다. 이것을 받아, 코맨드디코드회로 (90010) 는 제 1 부기억부외부어드레스 래치신호 LAT-G1 를 제 1어드레스버퍼 (90020) 로 출력한다. 제 1 어드레스버퍼 (90020) 는, 제 1 부기억부외부어드레스래치신호 LAT-G1 에 기초하여, 리시버회로 (90001) 를 통해 외부에서 어드레스신호 A를 취입하여, 내부어드레스신호 iASC-11 로서 어드레스 A1 를 출력한다.

제 1 부기억부행디코더 (3900) 는, 어드레스 A1의 행어드레스성분으로부터, 제 1 판독기입용 행선택신호로서 행어드레스 R1를 생성하고, 제 1 열디코더 (3900) 는 어드레스 A1의 열어드레스성분으로부터, 제 1 열선택신호로서 열어드레스 C1 를 생성한다. 그리고, 이들 선택신호(행어드레스 R1 및 열어드레스 C1)에 의해 특정되는 메모리셀이 선택되고, 그 데이터 D1 이 데이터입출력선 SIO-11 에 나타나서, 데이터 DQ 로서 외부로 판독된다. 이 때, 다음어드레스생성회로 (90022) 는, 제 1 어드레스버퍼 (90020) 에 의해 생성된 어드레스 A1 를 카운트업(인크리) 하여 다음 어드레스신호 A2 (행어드레스성분에 관해서는 어드레스 A1와 같은 값)을 준비한다.

다음으로, 시각 t2 에서 외부클럭신호 CLK 가 상승하면, 내부클럭신호 생성회로 (90000) 는 내부클럭신호 CLK2 로서 펄스신호를 출력한다. 코맨드 디코더회로 (90010) 는, 이것을 받아, 제 2 부기억부다음어드레스래치신호 LAT-N2 를 제 2 어드레스버퍼 (90021) 에 출력한다. 제 2 어드레스버퍼 (90021) 는, 제 2 부기억부 다음어드레스 래치신호 LAT-N2 에 기초하여, 다음어드레스신호 생성회로 (90022) 에 의해 준비된 어드레스 A2 를 취입하여, 이것을 내부어드레스신호 iASC-12 로서 출력한다. 제 2 부기억부행디코더 (3910) 는, 내부어드레스신호 iASC-12 로서 출력된 어드레스 A2 에 기초하여, 제 2 판독기입용 행선택신호로서 R 10 를 생성한다. 여기서, 어드레스 A1와 A2 의 행어드레스성분은 같은 값이므로, 행어드레스 R10 은 행어드레스 R1 과 같은 값을 갖고, 따라서 제 2 판독기입용 선택신호 (R10) 에 의해 동일 행이 선택된다.

한편, 제 2 열디코더 (391) 는, 내부어드레스신호 iASC-12 로서 출력된 어드레스 A2 의 열어드레스성분으로부터, 제 2 열선택신호로서 열어드레스 C2 를 생성한다. 그리고, 제 2 판독기입용 선택신호 (행어드레스 R10) 및 제 2 열선택신호 (열어드레스 C2) 에 의해 특정되는 메모리셀이 선택되어, 그 데이터 D2 가 데이터입출력선 SIO-12 에 나타나서, 데이터 DQ 로서 외부로 판독된다. 다음어드레스생성회로 (90023) 는 제 2 어드레스버퍼 (90021) 에 의해 생성된 어드레스 A2 를 카운트업 (인크리) 하여 다음 어드레스신호 A3 를 준비한다.

다음으로, 시각 t3 에서 외부클럭신호 CLK 가 상승하면, 내부클럭신호 생성회로 (90000) 는 내부클럭신호 CLK1 로서 펄스신호를 출력한다. 코맨드 디코더회로 (90010) 는, 이것을 받아, 제 1 부기억부다음어드레스래치신호 LAT-N1 를 제 1 어드레스버퍼 (90020) 에 출력한다. 제 1 어드레스버퍼 (90020) 는, 제 1 부기억부다음어드레스래치신호 LAT-N1 에 기초하여, 다음어드레스신호생성회로 (90023) 에 의해 준비된 어드레스 A3 (행어드레스성분에 관해서 어드레스 A1, A2 와 같은 값)을 취입하여, 이것을 내부어드레스신호 iASC-11 로서 출력한다. 이 때, 제 1 부기억부행디코더 (3900) 및 제 2 부기억부행디코더 (3910) 는, 제 1 판독기입용 행선택신호로서 행어드레스 R1 을 유지하고, 제 2 판독기입용 행선택신호로서 행어드레스 R10 을 유지한다. 즉, 이 경우도 동일 행이 선택된다.

한편, 제 1 열디코더 (390) 는, 내부어드레스신호 iASC-11 로서 출력된 어드레스 A3 의 열어드레스성분으로부터, 제 1 열선택신호로서 열어드레스 C3 를 생성한다. 그리고, 제 1 판독기입용 행선택신호 (행어드레스 R1) 및 제 1 열선택신호 (열어드레스 C1) 에 의해 특정되는 메모리셀이 선택되고, 그 데이터 D3 가 데이터입출력선 SIO-11 에 나타나서, 데이터 DQ 로서 외부로 판독된다.

이상에 의해, 행어드레스 R1 (행어드레스 R10) 에 의해 특정되는 행에 속하는 메모리셀 중, 열어드레스 C1∼C3 에 의해 특정되는 각 메모리셀이 순차적으로 선택되고, 그 데이터 D1∼D3 가 판독된다.

다음으로, 판독 코맨드와 어드레스 B(도시되지 되지 않음)가 셋업된 상태에서, 시각 t4 에서 외부클럭신호 CLK 가 상승하면, 내부클럭신호 생성회로 (90000) 는, 내부클럭신호 CLK2 로서 펄스신호를 출력한다. 이것을 받아, 코맨드디코드회로 (90010) 는 제 2 부기억부외부어드레스래치신호 LAT-G2 를 제 2 어드레스버퍼(90021) 에 출력한다. 제 2 어드레스버퍼 (90021) 는, 제 2 부기억부외부어드레스래치신호 LAT-G2 에 기초하여, 리시버회로 (90001) 를 통해 외부에서 어드레스신호 B 를 취입하여, 내부어드레스신호 iASC-12 로서 어드레스 B1 을 출력한다. 제 2 부기억부행디코더 (3910) 는, 어드레스 B1의 행어드레스성분으로부터 제 2 판독기입용 행선택신호로서 행어드레스 R20 를 생성하고, 제 2 열디코더 (391) 는 어드레스 B1 의 열어드레스성분으로부터 제 2 열선택신호로서 열어드레스 C10 을 생성한다.

그리고, 이들 선택신호 (행어드레스 R20 및 열어드레스 C10) 에 의해 특정되는 메모리셀이 선택되고, 그 데이터 D10 가 데이터입출력선 SIO-12 에 나타나서, 데이터 DQ 로서 외부에 판독된다. 다음어드레스생성회로 (90023) 는, 제 2 어드레스버퍼 (90021) 에 의해 생성된 어드레스 B1 을 카운트업(인크리)하여 다음어드레스신호 B2 (행어드레스성분에 관해서는 어드레스 B1 과 같은 값)을 준비한다.

다음으로, 시각 t5 에서 외부클럭신호 CLK 가 상승하면, 내부클럭신호 생성회로 (90000) 는 내부클럭신호 CLK1 로서 펄스신호를 출력한다. 코맨드 디코더회로 (90010) 는, 이것을 받아, 제 1 부기억부다음어드레스래치신호 LAT-N1 를 제 1 어드레스버퍼 (90020) 에 출력한다. 제 1 어드레스 버퍼 (90020) 는, 제 1 부기억부다음어드레스래치신호 LAT-N1 에 근거하여, 다음어드레스신호생성회로 (90023) 에 의해 준비된 어드레스 B2 를 취입하고, 이것을 내부어드레스신호 iASC-11 로서 출력한다. 제 1 부기억부행디코더 (3900) 는, 어드레스 B2 에 기초하여, 제 1 판독기입용 행선택신호로서 행어드레스 R2 를 생성한다. 여기서, 어드레스 B1 과 B2 의 행어드레스성분은 같은 값이므로, 행어드레스 R1 은 행어드레스 R10 와 같은 값을 갖는다.

한편, 제 1 열디코더 (390) 는, 내부어드레스신호 iASC-11로서 출력된 어드레스 B2 의 열어드레스성분으로부터, 제 1 열선택신호로서 열어드레스 C20 를 생성한다. 그리고, 이들 제 1 판독기입용 행선택신호 (행어드레스신호 R2) 및 제 1 열선택신호 (열어드레스 C20) 에 의해 특정되는 메모리셀이 선택되고, 그 데이터 D20 이 데이터입출력선 SIO-11 에 나타나서, 데이터 DQ 로서 외부에 판독된다. 다음어드레스생성회로 (90022) 는 제 1 어드레스버퍼 (90020) 에 의해 생성된 어드레스 B2 를 카운트업(인크리)하여 다음어드레스신호 B3 를 준비한다.

이하, 마찬가지로, 제 1 어드레스버퍼 (90020) 및 제 2 어드레스버퍼 (90021) 에 의해 교대로 연속한 내부어드레스신호가 생성되고, 이 신호에 기초하여 SRAM 어레이 (1200) 의 메모리셀이 순차적으로 선택되어, 데이터의 판독이 행하여진다.

이 예에 의하면, 도 62에 나타낸 바와 같이, 데이터 DQ 는 1 클럭주기로 출력되는 것에 대하여, 열어드레스는 2 클럭주기로 전환되고, 따라서 내부회로의 동작주기가 완화된다. 더구나, 2 계통의 부기억부행디코더를 구비하기 때문에, 행어드레스가 전환되어도, 2 클럭주기로 내부회로를 동작시켜 1 클럭주기로 데이터를 순차적으로 출력할 수 있다.

또, 상술의 각 예에서는, 2 클럭주기로 내부회로를 동작시키고, 1클럭주기로 데이터를 순차적으로 출력하는 것으로 하였지만, 이것으로 한정되는 일없이, 각 동작의 클럭수나 클럭주기 등에 관해서는, 설계 등에 따라 적절하게 설정하면 좋다.

「SRAM부와 데이터입출력단자 사이의 구성의 다른 예」

도 63 에, ×8 비트구성인 경우의 SRAM부와 데이터입출력단자 사이의 구성의 다른 예를 나타낸다. SRAM 으로부터의 데이터출력의 경우, 우선 선택된 행과 열에서 특정되는 SRAM 셀의 데이터가 데이터입출력선 SIO 로 출력된다. 선택된 행의 데이터입출력선 SIO 와 글로벌데이터입출력선 GIO 가 접속되고, 선택된 SRAM 셀의 데이터가 데이터증폭기 (153) 로 보내진다. 그 후, 데이터는 판독기입버스선 RWL 을 통해, 데이터래치회로 (151) 및 데이터버퍼 (152) 를 통해 데이터입출력단자 DQ 로 출력된다. 물론, ×8 구성이므로 8 세트의 데이터입출력회로가 동시에 동작하여 8 개의 데이터가 출력된다. SRAM 셀로의 기입 시도 같은 경로를 따라 기입된다.

이 데이터입출력선 SIO 와 글로벌데이터입출력선 GIO 를 이용한 회로의 구성으로 하는 것에서, SRAM 셀마다의 SRAM 행선택이 불필요하고, SRAM 행선택신호에 이러한 부하가 경감되어, SRAM 셀의 데이터입출력을 고속으로 동작시키는 것이 가능해진다. 또한, 본 구성으로 함으로써 SRAM 셀의 행수를 증가시킨 경우에도, 데이터입출력선 SI0 의 부하가 증대하지 않고, 고속동작에 지장을 초래하지 않는다.

이상 설명한 바와 같이, 본 발명에 의하면, 외부클럭신호에 동기하여, 외부어드레스를 기점으로서 연속하는 내부어드레스를 메모리셀 어레이에 대하여 교대로 지정하고, 상기 내부어드레스로 특정되는 메모리셀 어레이내의 메모리셀로부터 데이터를 교대로 전달하여 외부에 출력하도록 하였기 때문에, 개개의 내부회로의 동작주파수를 상승시키는 일없이 데이터의 판독 속도를 개선할 수 있고, 더구나 개개의 내부회로의 동작주파수를 완화시킬 수 있다.

Claims (5)

1. 외부클럭신호에 동기하여 데이터의 판독이 행해지도록 구성된 반도체 집적회로 장치로서,

   메모리 셀이 매트릭스형상으로 배열되어 되는 메모리 셀 어레이와,

   상기 외부클럭신호에 동기하여, 외부어드레스를 기점으로 하여 연속하는 내부어드레스를 상기 메모리 셀 어레이에 대하여 교대로 지정하는 제 1 및 제 2 어드레스지정수단과,

   상기 제 1 및 제 2 어드레스지정수단에 각각 대응하여 형성되고, 상기 외부클럭신호에 동기하여, 상기 내부어드레스로 특정되는 상기 메모리 셀 어레이내의 메모리 셀로부터 데이터를 교대로 전달하는 제 1 및 제 2 데이터전달수단과,

   상기 제 1 및 제 2 데이터전달수단에 의해 각각 전달된 데이터를 교대로 외부에 출력하는 데이터출력수단을 구비한 것을 특징으로 하는 반도체 집적회로 장치.
2. 제 1 항에 있어서, 상기 제 1 및 제 2 데이터전달수단은,

   상기 메모리 셀 어레이내의 메모리 셀과 상기 제 1 및 제 2 데이터전달수단과의 사이에 각각 접속되고, 상기 제 1 및 제 2 어드레스지정수단에 의해 지정되는 내부어드레스에 기초하여 도통 제어되는 제 1 및 제 2 스위치수단을 구비한 것을 특징으로 하는 반도체 집적회로 장치.
3. 제 2 항에 있어서, 상기 제 1 어드레스지정수단은,

   상기 외부클럭신호에 동기하여 상기 외부어드레스를 취입하고, 상기 외부어드레스에 기초하여 제 1 어드레스신호를 생성하는 제 1 어드레스 버퍼와,

   상기 제 1 어드레스신호를 디코드하여 제 1 선택신호를 생성하여, 이것을 상기 제 1스위치수단에 주는 제 1 디코더를 구비하고,

   상기 제 2 어드레스지정수단은,

   상기 외부클럭신호에 동기하여 상기 외부어드레스를 취입하고, 상기 외부어드레스에 기초하여 제 2 어드레스신호를 생성하는 제 2 어드레스 버퍼와,

   상기 제 2 어드레스신호를 디코드하여 제 2 선택신호를 생성하고, 이것을 상기 제 2 스위치수단에 주는 제 2 디코더를 구비하며,

   상기 제 1 및 제 2 어드레스 버퍼는,

   상기 외부클럭신호에 동기하여 교대로 동작하여, 상기 메모리 셀 어레이의 복수의 메모리 셀이 연속적으로 선택되도록, 상기 외부어드레스에 기초하여 상기 제 1 및 제 2 어드레스신호를 교대로 생성하는 것을 특징으로 하는 반도체 집적회로 장치.
4. 외부클럭신호에 동기하여 데이터의 판독이 행해지도록 구성된 반도체 집적회로 장치로서,

   주기억부와,

   상기 주기억부와의 사이에서 데이터전송이 가능하게 구성된 부기억부를 구비하며,

   상기 부기억부는, 상기 부기억부에 저장된 데이터를 외부에 판독하기 위한 복수 계통의 판독 수단을 구비한 것을 특징으로 하는 반도체 집적회로 장치.
5. 제 4 항에 있어서, 상기 복수 계통의 판독 수단은,

   외부클럭신호에 동기하여, 외부어드레스를 기점으로 하여 연속하는 내부어드레스를 상기 부기억부의 메모리 셀 어레이에 대하여 교대로 지정하는 제 1 및 제 2 어드레스지정수단과,

   상기 제 1 및 제 2 어드레스지정수단에 각각 대응하여 형성되고, 상기 외부클럭신호에 동기하여, 상기 내부어드레스로 특정되는 상기 메모리 셀 어레이내의 메모리 셀로부터 데이터를 교대로 전달하는 제 1 및 제 2 데이터전달수단과,

   상기 제 1 및 제 2 데이터전달수단에 의해 전달된 데이터를 교대로 외부에 출력하는 데이터출력수단을 구비한 것을 특징으로 하는 반도체 집적회로 장치.