JP3092556B2 - 半導体記憶装置 - Google Patents
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- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
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- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/31712—Input or output aspects
- G01R31/31715—Testing of input or output circuits; test of circuitry between the I/C pins and the functional core, e.g. testing of input or output driver, receiver, buffer
Description
【発明の属する技術分野】本発明は、半導体集積回路装
置に関し、同一半導体基板上に主記憶部と副記憶部が形
成され、主記憶部と副記憶部の間にデータ転送回路を持
つ半導体集積回路装置に関する。
置に関し、同一半導体基板上に主記憶部と副記憶部が形
成され、主記憶部と副記憶部の間にデータ転送回路を持
つ半導体集積回路装置に関する。
【従来の技術】一般にコンピュータシステムに用いられ
る主記憶装置として比較的低速で安価な大容量の半導体
装置が用いられるが、この要求に合致したものとして汎
用ＤＲＡＭが多く使用されている。最近のコンピュータ
システムでは、システムの高速化（特にＭＰＵの高速
化）に対して主記憶部を構成するＤＲＡＭの高速化もな
されているが、ＭＰＵの高速化に対しては不十分であ
り、ＭＰＵと主記憶部の間に副記憶部として搭載したシ
ステムが主流である。副記憶部は一般にキャッシュメモ
リとよばれ、高速ＳＲＡＭやＥＣＬＲＡＭなどが用いら
れている。キャッシュメモリは、一般にＭＰＵの外部に
設けられたりＭＰＵに内蔵されるが、最近のワークステ
ーションやパーソナルコンピュータでは、主記憶部を構
成するＤＲＡＭとキャッシュメモリの高速ＳＲＡＭを同
一半導体基板上に搭載した半導体記憶装置がある。この
従来技術としては、特開昭５７−２０９８３号、特開昭
６０−７６９０号、特開昭６２−３８５９０号、特開平
１−１４６１８７号などがある。これらは、ＤＲＡＭと
キャッシュメモリとして機能するＳＲＡＭなどを搭載す
ることから、一部でキャッシュＤＲＡＭと呼ばれてい
る。またＣＤＲＡＭとも記述される。これらは、ＤＲＡ
ＭとＳＲＡＭとの間でデータを双方向に転送可能な構成
になっている。これらの先行技術には、キャッシュミス
ヒット時のデータ転送の動作の遅延などの問題があり、
改善した技術が提案された。改善された従来技術には、
以下のようなものがある。特開平４−２５２４８６号、
特開平４−３１８３８９号、特開平５−２８７２号など
には、ＤＲＡＭ部とＳＲＡＭ部の間に双方向データ転送
回路にラッチまたはレジスタ機能を設けているのが特徴
で、ＳＲＡＭ部からＤＲＡＭ部へのデータ転送とＤＲＡ
Ｍ部からＳＲＡＭ部へのデータ転送を同時に行うことが
できる点と、キャッシュミスヒット時のデータ転送（コ
ピーバック）を速くすることを可能にしている。これら
の技術を特開平４−３１８３８９を例にして説明する。
図９２はＣＤＲＡＭのメモリアレイ部の構成の一例を概
略的に示す図である。図９２において、半導体記憶装置
は、ダイナミック型メモリセルを含むＤＲＡＭアレイ９
２０１と、スタティック型メモリセルからなるＳＲＡＭ
アレイ９２０２と、このＤＲＡＭアレイ９２０１とＳＲ
ＡＭアレイ９２０２との間でのデータ転送を行うための
双方向転送ゲート回路９２０３を含む。またＤＲＡＭア
レイ９２０１、ＳＲＡＭアレイ９２０２には各々に対応
したロウデコーダとカラムデコーダが設けられている。
ＤＲＡＭのロウデコーダ、カラムデコーダおよびＳＲＡ
Ｍのロウデコーダ、カラムデコーダに与えられるアドレ
スは、互いに独立なアドレスあり、それぞれ異なるアド
レスピン端子を介して与えられる構成となっている。双
方向転送ゲート回路９２０３の詳細な構成を図９３およ
び図９４に示す。この構成によればＳＢＬからＧＩＯへ
のデータ転送と、ＧＩＯからＳＢＬへのデータ転送はそ
れぞれデータ転送経路が異なり、かつラッチ９３０５お
よびアンプ９３０６の機能により、それぞれのデータ転
送をオーバーラップさせて実行させることが可能となっ
ている。ただし、上記に示したＣＤＲＡＭでは以下の問
題点が生じる。まず第一にアドレスピン端子およびコン
トロールピン端子がＤＲＡＭアレイ用とＳＲＡＭアレイ
用で別々であるため、単体のＤＲＡＭと比較して外部ピ
ン端子の数が非常に多い。したがって、半導体記憶装置
を実装する基板等は通常のＤＲＡＭ等とは互換性がな
い。第二に双方向転送ゲート回路は上記の転送を実現す
るための回路の占有面積が大きく設置できる回路数は制
限され、そのため転送バス線の数も制限される。結果と
して前記ＤＲＡＭアレイとＳＲＡＭアレイ間で一度に転
送できるビット数は１６ビットに制限されている。さら
に前記転送バス線はカラム選択線の配置されない領域に
配置しており、その領域の幅によって前記転送バス線の
数は制限を受ける。一般的には一度に転送するビット数
が少ないほどキャッシュヒット率が低下する。また、特
開平５−２１０９７４号には、上記ＣＤＲＡＭのアドレ
ス入力信号ピンをＤＲＡＭアレイ用とＳＲＡＭアレイ用
でほぼ共通化した例がある。図９５および図９６にその
構成を示す。本例でも上記第二の問題であるＤＲＡＭア
レイとＳＲＡＭアレイ間で一度に転送できるビット数は
ＣＤＲＡＭと同様１６ビットに制限されるという問題は
残る。また、図９７および図９８はキャッシュヒット率
の向上のためにＳＲＡＭの容量を増した場合の構成であ
るが、ＳＲＡＭの選択を行う入力ピンのために互換性は
失われ、また上記第二の問題である一度に転送できるビ
ット数はＣＤＲＡＭと同様１６ビットに制限されるとい
う問題は解決していない。この分野における他の例とし
て、キャッシュＳＲＡＭを搭載したＤＲＡＭにＥＤＲＡ
Ｍ（Ｅｎｈａｎｃｅｄ ＤＲＡＭ）と呼ばれるものがあ
る。例えば、ＥＤＮＪＡＮＵＡＲＹ ５、１９９５ 、
Ｐ４６から５６に記載されている。図９９に示すＥＤＲ
ＡＭは、ＤＲＡＭとＳＲＡＭは同じアドレス入力端子を
共用しているが、同じ記憶容量の汎用のＤＲＡＭとは構
成が異なり互換性はない。ＳＲＡＭへ一度に転送するビ
ット数は一度に活性化されるセンスアンプ数と同じであ
り、本例では５１２（×４）ビットが一度に転送され
る。このＥＤＲＡＭの構成は一度に転送するビット数は
大きいのだが、そのデータ保持を行うＳＲＡＭは一度に
転送するビット数分の容量を１セット分（１行分）しか
持っていない。一般的には一度に転送するビット数が大
きいほどキャッシュヒット率が上昇するが、ＥＤＲＡＭ
では全体のキャッシュを１セット（１行）しか持ってい
ないので、キャッシュミスヒット率が増え、結果として
あまりシステム全体の高速化は達成できなかった。また
ＥＤＲＡＭ内のキャッシュのセット数（行数）を増やそ
うとすると、複数ブロックのＤＲＡＭセルアレイごとに
ＳＲＡＭレジスタおよびブロックセレクタ等を追加して
設けなければならず、回路の専有面積の大幅な増加を招
く。さらに、近年では図１００に示すような複数の処理
装置からのアクセス要求を受けた場合のキャッシュヒッ
ト率の低下の問題がある。図１００のメインメモリとし
て上記ＣＤＲＡＭやＥＤＲＡＭを使用すると、複数の処
理装置（メモリマスタ）からのアクセス要求を受ける場
合には異なるセット（行）のアドレスの要求をされるこ
とが多くなるため、キャッシュヒット率は低下し、シス
テム全体の高速化を制限することがある。
る主記憶装置として比較的低速で安価な大容量の半導体
装置が用いられるが、この要求に合致したものとして汎
用ＤＲＡＭが多く使用されている。最近のコンピュータ
システムでは、システムの高速化（特にＭＰＵの高速
化）に対して主記憶部を構成するＤＲＡＭの高速化もな
されているが、ＭＰＵの高速化に対しては不十分であ
り、ＭＰＵと主記憶部の間に副記憶部として搭載したシ
ステムが主流である。副記憶部は一般にキャッシュメモ
リとよばれ、高速ＳＲＡＭやＥＣＬＲＡＭなどが用いら
れている。キャッシュメモリは、一般にＭＰＵの外部に
設けられたりＭＰＵに内蔵されるが、最近のワークステ
ーションやパーソナルコンピュータでは、主記憶部を構
成するＤＲＡＭとキャッシュメモリの高速ＳＲＡＭを同
一半導体基板上に搭載した半導体記憶装置がある。この
従来技術としては、特開昭５７−２０９８３号、特開昭
６０−７６９０号、特開昭６２−３８５９０号、特開平
１−１４６１８７号などがある。これらは、ＤＲＡＭと
キャッシュメモリとして機能するＳＲＡＭなどを搭載す
ることから、一部でキャッシュＤＲＡＭと呼ばれてい
る。またＣＤＲＡＭとも記述される。これらは、ＤＲＡ
ＭとＳＲＡＭとの間でデータを双方向に転送可能な構成
になっている。これらの先行技術には、キャッシュミス
ヒット時のデータ転送の動作の遅延などの問題があり、
改善した技術が提案された。改善された従来技術には、
以下のようなものがある。特開平４−２５２４８６号、
特開平４−３１８３８９号、特開平５−２８７２号など
には、ＤＲＡＭ部とＳＲＡＭ部の間に双方向データ転送
回路にラッチまたはレジスタ機能を設けているのが特徴
で、ＳＲＡＭ部からＤＲＡＭ部へのデータ転送とＤＲＡ
Ｍ部からＳＲＡＭ部へのデータ転送を同時に行うことが
できる点と、キャッシュミスヒット時のデータ転送（コ
ピーバック）を速くすることを可能にしている。これら
の技術を特開平４−３１８３８９を例にして説明する。
図９２はＣＤＲＡＭのメモリアレイ部の構成の一例を概
略的に示す図である。図９２において、半導体記憶装置
は、ダイナミック型メモリセルを含むＤＲＡＭアレイ９
２０１と、スタティック型メモリセルからなるＳＲＡＭ
アレイ９２０２と、このＤＲＡＭアレイ９２０１とＳＲ
ＡＭアレイ９２０２との間でのデータ転送を行うための
双方向転送ゲート回路９２０３を含む。またＤＲＡＭア
レイ９２０１、ＳＲＡＭアレイ９２０２には各々に対応
したロウデコーダとカラムデコーダが設けられている。
ＤＲＡＭのロウデコーダ、カラムデコーダおよびＳＲＡ
Ｍのロウデコーダ、カラムデコーダに与えられるアドレ
スは、互いに独立なアドレスあり、それぞれ異なるアド
レスピン端子を介して与えられる構成となっている。双
方向転送ゲート回路９２０３の詳細な構成を図９３およ
び図９４に示す。この構成によればＳＢＬからＧＩＯへ
のデータ転送と、ＧＩＯからＳＢＬへのデータ転送はそ
れぞれデータ転送経路が異なり、かつラッチ９３０５お
よびアンプ９３０６の機能により、それぞれのデータ転
送をオーバーラップさせて実行させることが可能となっ
ている。ただし、上記に示したＣＤＲＡＭでは以下の問
題点が生じる。まず第一にアドレスピン端子およびコン
トロールピン端子がＤＲＡＭアレイ用とＳＲＡＭアレイ
用で別々であるため、単体のＤＲＡＭと比較して外部ピ
ン端子の数が非常に多い。したがって、半導体記憶装置
を実装する基板等は通常のＤＲＡＭ等とは互換性がな
い。第二に双方向転送ゲート回路は上記の転送を実現す
るための回路の占有面積が大きく設置できる回路数は制
限され、そのため転送バス線の数も制限される。結果と
して前記ＤＲＡＭアレイとＳＲＡＭアレイ間で一度に転
送できるビット数は１６ビットに制限されている。さら
に前記転送バス線はカラム選択線の配置されない領域に
配置しており、その領域の幅によって前記転送バス線の
数は制限を受ける。一般的には一度に転送するビット数
が少ないほどキャッシュヒット率が低下する。また、特
開平５−２１０９７４号には、上記ＣＤＲＡＭのアドレ
ス入力信号ピンをＤＲＡＭアレイ用とＳＲＡＭアレイ用
でほぼ共通化した例がある。図９５および図９６にその
構成を示す。本例でも上記第二の問題であるＤＲＡＭア
レイとＳＲＡＭアレイ間で一度に転送できるビット数は
ＣＤＲＡＭと同様１６ビットに制限されるという問題は
残る。また、図９７および図９８はキャッシュヒット率
の向上のためにＳＲＡＭの容量を増した場合の構成であ
るが、ＳＲＡＭの選択を行う入力ピンのために互換性は
失われ、また上記第二の問題である一度に転送できるビ
ット数はＣＤＲＡＭと同様１６ビットに制限されるとい
う問題は解決していない。この分野における他の例とし
て、キャッシュＳＲＡＭを搭載したＤＲＡＭにＥＤＲＡ
Ｍ（Ｅｎｈａｎｃｅｄ ＤＲＡＭ）と呼ばれるものがあ
る。例えば、ＥＤＮＪＡＮＵＡＲＹ ５、１９９５ 、
Ｐ４６から５６に記載されている。図９９に示すＥＤＲ
ＡＭは、ＤＲＡＭとＳＲＡＭは同じアドレス入力端子を
共用しているが、同じ記憶容量の汎用のＤＲＡＭとは構
成が異なり互換性はない。ＳＲＡＭへ一度に転送するビ
ット数は一度に活性化されるセンスアンプ数と同じであ
り、本例では５１２（×４）ビットが一度に転送され
る。このＥＤＲＡＭの構成は一度に転送するビット数は
大きいのだが、そのデータ保持を行うＳＲＡＭは一度に
転送するビット数分の容量を１セット分（１行分）しか
持っていない。一般的には一度に転送するビット数が大
きいほどキャッシュヒット率が上昇するが、ＥＤＲＡＭ
では全体のキャッシュを１セット（１行）しか持ってい
ないので、キャッシュミスヒット率が増え、結果として
あまりシステム全体の高速化は達成できなかった。また
ＥＤＲＡＭ内のキャッシュのセット数（行数）を増やそ
うとすると、複数ブロックのＤＲＡＭセルアレイごとに
ＳＲＡＭレジスタおよびブロックセレクタ等を追加して
設けなければならず、回路の専有面積の大幅な増加を招
く。さらに、近年では図１００に示すような複数の処理
装置からのアクセス要求を受けた場合のキャッシュヒッ
ト率の低下の問題がある。図１００のメインメモリとし
て上記ＣＤＲＡＭやＥＤＲＡＭを使用すると、複数の処
理装置（メモリマスタ）からのアクセス要求を受ける場
合には異なるセット（行）のアドレスの要求をされるこ
とが多くなるため、キャッシュヒット率は低下し、シス
テム全体の高速化を制限することがある。
【発明が解決しようとする課題】上記のような複数の処
理装置（メモリマスタ）を持つシステムの増加に伴い、
メモリ部も従来の主に１種のアクセス要求に対応するも
のよりも複数種のアクセス要求に対応できるものが必要
とされる。すなわち従来の構成とは異なる構成のメモリ
が必要になる。この発明の目的は、複数のメモリマスタ
からのアクセス要求を受ける場合にもキャッシュヒット
率は低下せずシステム全体の高速化を達成するために、
主記憶部と、複数のアクセス要求に対応して割り振るこ
とのできる副記憶部とを持つ半導体集積回路装置を提供
することにある。この発明の他の目的は、主記憶部と副
記憶部とを持つ半導体集積回路装置において、その外部
端子は主記憶部を構成するものと同様な構成の半導体集
積回路装置を提供することにある。この発明の他の目的
は、主記憶部と副記憶部とを持つ半導体集積回路装置に
おいて、主記憶部と副記憶部の間の一度に転送できるビ
ット数とそのセット数を最適化した半導体集積回路装置
を提供することにある。この発明の他の目的は、主記憶
部と副記憶部とを持つ半導体集積回路装置において、副
記憶部のリード／ライト動作と、主記憶部と副記憶部の
間のデータ転送動作が同時に行える半導体集積回路装置
を提供することにある。この発明の前記ならびにそのほ
かの目的と新規な特徴は、本明細書の記述および添付図
面から明らかになるであろう。
理装置（メモリマスタ）を持つシステムの増加に伴い、
メモリ部も従来の主に１種のアクセス要求に対応するも
のよりも複数種のアクセス要求に対応できるものが必要
とされる。すなわち従来の構成とは異なる構成のメモリ
が必要になる。この発明の目的は、複数のメモリマスタ
からのアクセス要求を受ける場合にもキャッシュヒット
率は低下せずシステム全体の高速化を達成するために、
主記憶部と、複数のアクセス要求に対応して割り振るこ
とのできる副記憶部とを持つ半導体集積回路装置を提供
することにある。この発明の他の目的は、主記憶部と副
記憶部とを持つ半導体集積回路装置において、その外部
端子は主記憶部を構成するものと同様な構成の半導体集
積回路装置を提供することにある。この発明の他の目的
は、主記憶部と副記憶部とを持つ半導体集積回路装置に
おいて、主記憶部と副記憶部の間の一度に転送できるビ
ット数とそのセット数を最適化した半導体集積回路装置
を提供することにある。この発明の他の目的は、主記憶
部と副記憶部とを持つ半導体集積回路装置において、副
記憶部のリード／ライト動作と、主記憶部と副記憶部の
間のデータ転送動作が同時に行える半導体集積回路装置
を提供することにある。この発明の前記ならびにそのほ
かの目的と新規な特徴は、本明細書の記述および添付図
面から明らかになるであろう。
【課題を解決するための手段】この発明による半導体記
憶装置は、主記憶部と複数の記憶セル群からなる副記憶
部を有し、前記主記憶部と前記複数の記憶セル群からな
る副記憶部との間に双方向のデータ転送回路を有する半
導体記憶装置において、前記主記憶部と前記複数の記憶
セル群からなる副記憶部とは電源電圧が異なることを特
徴とする。また、請求項２に係る半導体記憶装置は、主
記憶部と副記憶部のどちらかまたは両方の電源電圧は、
外部電源端子から供給された電圧を内部電源電圧変圧回
路で所定電圧に変換して供給されることを特徴とする。
また、請求項３に係る半導体記憶装置は、主記憶部と副
記憶部の電源電圧は、外部電源端子から供給されること
を特徴とする。また、請求項４に係る半導体記憶装置
は、電源電圧の高低は、主記憶部＜副記憶部≦その他周
辺回路の関係にあることを特徴とする。
憶装置は、主記憶部と複数の記憶セル群からなる副記憶
部を有し、前記主記憶部と前記複数の記憶セル群からな
る副記憶部との間に双方向のデータ転送回路を有する半
導体記憶装置において、前記主記憶部と前記複数の記憶
セル群からなる副記憶部とは電源電圧が異なることを特
徴とする。また、請求項２に係る半導体記憶装置は、主
記憶部と副記憶部のどちらかまたは両方の電源電圧は、
外部電源端子から供給された電圧を内部電源電圧変圧回
路で所定電圧に変換して供給されることを特徴とする。
また、請求項３に係る半導体記憶装置は、主記憶部と副
記憶部の電源電圧は、外部電源端子から供給されること
を特徴とする。また、請求項４に係る半導体記憶装置
は、電源電圧の高低は、主記憶部＜副記憶部≦その他周
辺回路の関係にあることを特徴とする。
（１） 基本構成 以下に本発明の一実施例の基本構成について説明する。
本発明による半導体集積回路装置は半導体記憶装置とそ
の半導体記憶装置の制御装置を含む。半導体記憶装置は
主記憶部と副記憶部を有し、主記憶部と副記憶部で双方
向のデータ転送が可能である。また副記憶部は複数の記
憶セル群から構成されており、副記憶部のそれぞれの記
憶セル群はそれぞれ独立したキャッシュとして機能する
事が可能である。また本発明による半導体記憶装置で
は、コントロール端子やアドレス端子の数は主記憶部を
制御するのに必要な数と同じ数で実現する事も可能であ
る。以下に主に主記憶部に６４ＭビットのＤＲＡＭアレ
イ、副記憶部に１６ＫビットのＳＲＡＭアレイを有した
×８ビットの２バンク構成のシンクロナスインターフェ
ースを持つ半導体記憶装置についての実施例を中心に説
明する。しかし本発明はこの構成の半導体記憶装置に限
定されるものではない。 （２） ブロック図 図１はこの発明の一実施例による半導体記憶装置の全体
の構成を概略的に示すブロック図である。図１におい
て、半導体記憶装置１００は、主記憶部としてＤＲＡＭ
部１０１、副記憶部としてＳＲＡＭ部１０２、ＤＲＡＭ
部１０１とＳＲＡＭ部１０２との間でデータ転送を行う
ための双方向データ転送回路１０３を有している。ＤＲ
ＡＭ部１０１は、行及び列からなるマトリックス状に配
列された複数のダイナミック型メモリセルを備えるＤＲ
ＡＭアレイ１１０と、内部アドレス信号ｉＡ０〜ｉＡ１
３からＤＲＡＭ行選択信号とバンク選択信号を出力する
ＤＲＡＭ行制御回路１１５と、ＤＲＡＭ行選択信号ｉＡ
ＤＲ０〜ｉＡＤＲ１２とバンク選択信号ｉＡＤ１３を受
けてＤＲＡＭアレイ１１０の対応行を選択するＤＲＡＭ
行デコーダ１１３と、内部アドレス信号ｉＡ５とｉＡ６
からＤＲＡＭ列選択信号を出力するＤＲＡＭ列制御回路
１１６と、ＤＲＡＭ列選択信号ｉＡＤＣ５とｉＡＤＣ６
を受けて対応列を選択するＤＲＡＭ列デコーダ１１４を
有する。さらにＤＲＡＭアレイ１１０は、メモリセル部
１１１と、選択されたＤＲＡＭセルに保持されたデータ
を検知し増幅するセンスアンプ１１２を備える。またＤ
ＲＡＭアレイ１１０はバンクと呼ばれる複数のブロック
に分割されており、本実施例では２つのバンクＡ，バン
クＢに分割され、バンク選択信号ｉＡＤ１３により選択
されている。ＳＲＡＭ部１０２は、行及び列からなるマ
トリックス状に配列された複数のスタティック型メモリ
セルを備えるＳＲＡＭアレイ１２０と、内部アドレス信
号ｉＡ０〜ｉＡ３からＳＲＡＭ行選択信号を発生するＳ
ＲＡＭ行制御回路１２４と、ＳＲＡＭ行選択信号ｉＡＳ
Ｒ０〜ｉＡＳＲ３を受けて分割されたＳＲＡＭセル群
（本実施例では行毎に分割されたセル群）の選択を行う
ＳＲＡＭ行デコーダ１２１と、内部アドレス信号ｉＡ０
〜ｉＡ３及びｉＡ４〜ｉＡ１３からＳＲＡＭ列選択信号
を発生するＳＲＡＭ列制御回路１２２と、ＳＲＡＭ列選
択信号ｉＡＳＣ４〜ｉＡＳＣ１０により列選択を行うＳ
ＲＡＭ列デコーダ１２３を有する。さらに外部入力信号
を受けて半導体記憶装置内の動作を制御する動作制御回
路１５０と外部とのデータ入出力の制御をするデータ制
御回路１６０を有する。本実施例では主記憶部にＤＲＡ
Ｍを用い副記憶部にＳＲＡＭを用いているが、本発明は
これに制限されることはない。主記憶部にはＤＲＡＭの
他にＳＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、
ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ、強誘電体メモ
リなど他のメモリを用いてもよい。主記憶部を構成する
メモリはその種類や特有の機能を有効に使用できるよう
に構成することが望ましい。例えば主記憶部にＤＲＡＭ
を用いる場合については汎用ＤＲＡＭ、ＥＤＯＤＲＡ
Ｍ、シンクロナスＤＲＡＭ、シンクロナスＧＲＡＭ、バ
ーストＥＤＯＤＲＡＭ、ＤＤＲシンクロナスＤＲＡＭ、
ＤＤＲシンクロナスＧＲＡＭ、ＳＬＤＲＡＭ、Ｒａｍｂ
ｕｓＤＲＡＭなどを適宜使用する。また副記憶部には主
記憶部に用いたメモリよりも高速アクセス可能なランダ
ムアクセスメモリであれば他のメモリを用いてもよい。
主記憶部をフラッシュＥＥＰＲＯＭで構成する場合に
は、副記憶部のメモリ容量はフラッシュＥＥＰＲＯＭの
一つの消去セクター単位の容量の１／２以上で構成され
るのが望ましい。 （３） システム 本発明による半導体記憶装置は、後で詳細に述べるＳＲ
ＡＭ列制御回路１２２を持つことによりＳＲＡＭセル群
単位でのＳＲＡＭ列制御モードの変更が可能となる。こ
の機能はＳＲＡＭセル群単位ごとに後述するラップタイ
プやバースト長やレイテンシなど（以降データ入出力様
式と称する）の設定が可能ということであり、あらかじ
め設定しておけばそれぞれのＳＲＡＭセル群の選択がな
された際に半導体記憶装置の内部で自動的にデータ入出
力様式が決定されるものである。このため、データ入出
力様式切り替えのための半導体記憶装置外部からのデー
タ制御、もしくは半導体記憶装置外部でのデータ処理制
御は不要となる。本発明の機能を有する半導体記憶装置
は、複数のアクセス要求を受ける場合、各々のアクセス
要求ごとにＳＲＡＭセル群単位での割り振りや指定及び
再指定を受ける機能を有している。図２には、図１で示
した半導体記憶装置１００に対しアクセス要求を行うメ
モリマスタを複数個持つメモリシステムを示す。図２で
はメモリマスタ１８０ａからのアクセス要求に対しては
ＳＲＡＭセル群０１と０２と０３が指定され、メモリマ
スタ１８０ｂからのアクセス要求に対してはのＳＲＡＭ
セル群０４が指定され、メモリマスタ１８０ｃからのア
クセス要求に対してはＳＲＡＭセル群０５と０６と０７
と０８が指定されている。これらのアクセス要求に対す
るＳＲＡＭセル群の指定は可変であり、随時変更が可能
である。また、図２において半導体記憶装置１００に対
するメモリマスタ１８０ａの要求するデータ入出力様式
とメモリマスタ１８０ｂの要求するデータ入出力様式が
異なる場合にも、メモリマスタ１８０ａに対するデータ
入出力とメモリマスタ１８０ｂに対するデータ入出力を
何ら特別な制御信号を入力する必要なく連続して行うこ
とが可能である。その動作を可能とするために半導体記
憶装置１００内のＳＲＡＭ列制御回路１２２にデータ入
出力様式記憶部を持つ。またデータ入出力様式記憶部は
図２の様にＳＲＡＭセル群と１対１対応でもよく、図３
の様に複数のＳＲＡＭセル群に対応してもよい。図４、
図５及び図６に、半導体記憶装置１００と、メモリマス
タからのアクセス要求に従い半導体記憶装置１００への
入力信号を制御発生するメモリ制御装置１９１を同一半
導体基板上に搭載した混載半導体装置１９０の例を示
す。このような混載半導体装置は図４のように全ての信
号の入出力をメモリ制御装置を介して行う混載半導体装
置１９０や図５のようにデータ入出力は半導体記憶装置
１００が直接行う混載半導体装置１９０や図６のように
データ入出力はバッファ１９２を介して半導体記憶装置
１００が行う混載半導体装置１９０の構成があるが、も
ちろんその他の構成でもよい。混載半導体装置１９０で
は図２や図３のシステムにおけるそれぞれのメモリマス
タのアクセス要求に対するＳＲＡＭセル群の指定も半導
体装置内部で自動的に行わせることが可能となる。 （４） ピン配置 図７は本発明による半導体記憶装置のパッケージのピン
配置の１例を示す図である。この図７は、６４Ｍビット
のＤＲＡＭアレイと１６ＫビットのＳＲＡＭアレイを有
した×８ビット構成の２バンクのシンクロナスインター
フェースを持つ半導体記憶装置であり、リードピッチ
０．８ｍｍ、５４ピンの４００ｍｉｌ×８７５ｍｉｌＴ
ＳＯＰタイプＩＩのプラスチックパッケージに収納され
る。これらのピンの構成は通常の６４Ｍビットのシンク
ロナスＤＲＡＭと同様のピン数とピン配置である。図８
や図９のような×４、×１６ビット構成や他の×１、×
３２ビット構成、他のバンク数であっても、それぞれの
構成のシンクロナスＤＲＡＭと同様のピン数とピン配置
となる。以下に各ピンの信号定義を示す。 ＣＬＫ：クロック信号ＣＬＫは基準クロック信号で、他
の全ての入出力信号の基準信号となる。すなわち他の入
力信号の取り込みタイミング、出力信号タイミングを決
定する。各外部入力信号はＣＬＫの立ち上がりエッジを
基準として、セットアップ／ホールド時間が規定され
る。 ＣＫＥ：クロックイネーブル信号ＣＫＥはその次にくる
ＣＬＫ信号が有効か無効かを決定する。ＣＬＫ立ち上が
りエッジの際にＣＫＥ信号がＨＩＧＨであった場合は次
に入力されるＣＬＫ信号は有効とされ、ＣＬＫ立ち上が
りエッジの際にＣＫＥ信号がＬＯＷであった場合は次に
入力されるＣＬＫ信号は無効とされる。 ／ＣＳ：チップセレクト信号／ＣＳは外部入力信号／Ｒ
ＡＳ信号、／ＣＡＳ信号、／ＷＥ信号を受け付けるか受
け付けないかを決定する。ＣＬＫ立ち上がりエッジの際
に／ＣＳ信号がＬＯＷであった場合に同じタイミングに
て入力される／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号
は動作制御回路に取り込まれ、ＣＬＫ立ち上がりエッジ
の際に／ＣＳ信号がＨＩＧＨであった場合には同じタイ
ミングにて入力される／ＲＡＳ信号、／ＣＡＳ信号、／
ＷＥ信号は無視される。 ／ＲＡＳ，／ＣＡＳ，／ＷＥ：各制御信号／ＲＡＳ，／
ＣＡＳ，／ＷＥはともに組み合わせることで半導体記憶
装置の動作を決定するための信号である。 Ａ０〜Ａ１３：アドレス信号Ａ０〜Ａ１３は、クロック
信号に応じてアドレス制御回路に取り込まれ、ＤＲＡＭ
行デコーダ、ＤＲＡＭ列デコーダ、ＳＲＡＭ行デコー
ダ、ＳＲＡＭ列デコーダへ伝達され、各々ＤＲＡＭ部セ
ル、ＳＲＡＭ部セルの選択に使用される。さらに内部コ
マンド信号に応じて後述のモードレジスタに取り込ま
れ、内部動作のデータ入出力様式の設定に使われる。ま
た同様にＳＲＡＭ列制御回路の設定にも使われる。ま
た、アドレス信号Ａ１３はＤＲＡＭセルアレイのバンク
選択信号でもある。 ＤＱＭ：データマスク信号ＤＱＭはデータの入力及び出
力をバイト単位で無効化（マスク）する信号である。 ＤＱ０〜ＤＱ７：データ信号ＤＱ０〜ＤＱ７は入出力デ
ータの信号である。 （５） 基本動作 以下に本発明による半導体記憶装置の基本動作を説明す
る。尚、ここで示すコマンドやデータ数などはあくまで
一実施例を示すものであり、他の組み合わせも任意に可
能である。図１０は本発明による半導体記憶装置の動作
機能を決定する各種コマンドと外部入力制御信号の状態
の１例である。ただし、この半導体記憶装置の動作機能
を決定する各種コマンドと外部入力制御信号の状態の組
み合わせは、いかなる組み合わせでもかまわない。図１
０においては基準クロック信号ＣＬＫの立ち上がりエッ
ジにおける各入力制御信号の状態とその時に決定される
動作を示す。符号”Ｈ”は論理ハイレベルを示し、符
号”Ｌ”は論理ロウレベルを示し、”ｘ”は任意のレベ
ルを示す。また図１０の入力制御信号ＣＫＥのｎ−１は
注目する基準クロックの前周期における入力制御信号Ｃ
ＫＥの状態を示し、後述の各コマンドで述べるＣＫＥは
ＣＫＥのｎ−１のことを指す。次から図１０に示した各
コマンドについて順に説明する。 １．「リードコマンド」 ＳＲＡＭセルからデータを読み出す動作を行うコマン
ド。図１１に示すように外部クロック信号の立ち上がり
エッジにおける各入力制御信号の状態は、ＣＫＥ＝Ｈ、
／ＣＳ＝Ｌ、／ＲＡＳ＝Ｈ、／ＣＡＳ＝Ｌ、／ＷＥ＝Ｈ
である。本コマンド入力時にはＡ０〜Ａ３をＳＲＡＭ行
の選択アドレスとして、Ａ４〜Ａ１０をＳＲＡＭ列の選
択アドレスとして取り込む。また出力されるデータは本
コマンド入力からレイテンシだけ遅れてＤＱ０〜ＤＱ７
に出力される。ただし本コマンドに対して設定されたク
ロックでＤＱＭ＝Ｈである場合は、ＤＱ０〜ＤＱ７のデ
ータ出力はマスクされ外部に出力されない。本コマンド
による内部動作についてのアドレス信号とデータの流れ
を図３０に示す。内部アドレス信号ｉＡ０〜ｉＡ３によ
るＳＲＡＭ行デコーダの行選択、及び内部アドレス信号
ｉＡ０〜ｉＡ３とｉＡ４〜ｉＡ１３から作成されるＳＲ
ＡＭ列選択信号ｉＡＳＣ４〜ｉＡＳＣ１０によるＳＲＡ
Ｍ列デコーダの列選択にてＳＲＡＭセルが選択される。
選択されたＳＲＡＭセルのデータは、指定のデータ入出
力様式でデータアンプを通して外部に出力される。 ２．「ライトコマンド」 ＳＲＡＭセルにデータを書き込む動作を行うコマンド。
図１２に示すように外部クロック信号の立ち上がりエッ
ジにおける各入力制御信号の状態は、ＣＫＥ＝Ｈ、／Ｃ
Ｓ＝Ｌ、／ＲＡＳ＝Ｈ、／ＣＡＳ＝／ＷＥ＝Ｌである。
本コマンド入力時にはＡ０〜Ａ３をＳＲＡＭ行の選択ア
ドレスとして、Ａ４〜Ａ１０をＳＲＡＭ列の選択アドレ
スとして取り込む。書き込まれるデータは本コマンドか
らレイテンシだけ遅れてＤＱ０〜ＤＱ７のデータを取り
込む。ただしＤＱ０〜ＤＱ７のデータ取り込みを行うク
ロックでＤＱＭ＝Ｈである場合は、ＤＱ０〜ＤＱ７のデ
ータはマスクされ内部に取り込まれない。本コマンドに
よる内部動作についてのアドレス信号とデータの流れを
図３１に示す。ｉＡ０〜ｉＡ３から作成されるＳＲＡＭ
行選択信号ｉＡＳＲ０からｉＡＳＲ３によるＳＲＡＭ行
デコーダの行選択、及びｉＡ０〜ｉＡ３とｉＡ４〜ｉＡ
１３から作成されるＳＲＡＭ列選択信号ｉＡＳＣ４〜ｉ
ＡＳＣ１０によるＳＲＡＭ列デコーダの列選択にてＳＲ
ＡＭセルが選択される。選択されたＳＲＡＭセルにＤＱ
０〜ＤＱ７からの取り込まれた書き込みデータが、ライ
トバッファを通して書き込まれる。図３０及び図３１に
示すようにリードコマンドとライトコマンドの動作は、
ＤＲＡＭ部とデータ転送部には全く無関係に読み出しと
書き込みを行っている。従ってこれらのコマンドは、デ
ータ入出力用に選択されたＳＲＡＭの行以外のＳＲＡＭ
セル群とＤＲＡＭ部とのデータ転送動作やＤＲＡＭ部内
の動作がまだ行われていても、それとは無関係に動作さ
せることができる。また逆にリードコマンドやライトコ
マンドが動作していても、データ入出力用に選択された
ＳＲＡＭの行以外のセル群とＤＲＡＭ部とのデータ転送
やＤＲＡＭ部内のコマンドを入力して動作させることが
できる。 ３．「プリフェッチコマンド」 ＤＲＡＭセル群からＳＲＡＭセル群へのデータ転送を行
うコマンド。図１３に示すように外部クロック信号の立
ち上がりエッジにおける各入力制御信号の状態は、ＣＫ
Ｅ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝／ＣＡＳ＝Ｈ、／ＷＥ
＝ＬでさらにＡ１０＝Ｌ、Ａ９＝Ｌである。本コマンド
入力時にはＡ０〜Ａ３をＳＲＡＭ行の選択アドレスとし
て、Ａ５〜Ａ６をＤＲＡＭ列の選択アドレスとして、Ａ
１３をＤＲＡＭアレイのバンクの選択アドレスとして取
り込む。本コマンドによる内部動作についてのアドレス
信号とデータの流れを図３２に示す。後述するアクティ
ブコマンドですでに選択されているＤＲＡＭセル群のう
ち、ｉＡ１３で指定されるバンクのものが選択される。
ここではバンクＡを選択する。ｉＡ５とｉＡ６により指
定のＤＲＡＭセル群のビット線が選択される。ビット線
のデータはアクティブコマンド時にセンスアンプによっ
て増幅されており、選択されたビット線のデータはデー
タ転送回路を通ってデータ転送バス線へと伝達される。
ｉＡ０〜ｉＡ３により選択されたＳＲＡＭの行上のセル
は前データの保持を停止し、データ転送バス線のデータ
を取り込み、その後転送されたデータの保持を行う。デ
ータ転送回路を通してのセンスアンプからデータ転送線
への出力は、データ転送後に停止する。本実施例では本
コマンドで一度に転送されるデータ数は１２８×８個で
ある。 ４．「オートプリチャージを伴ったプリフェッチコマン
ド」 ＤＲＡＭセル群からＳＲＡＭセル群へのデータ転送を行
うコマンドで、かつデータ転送後自動的にＤＲＡＭ部の
プリチャージを行うコマンド。図１４に示すように外部
クロック信号の立ち上がりエッジにおける各入力制御信
号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝／Ｃ
ＡＳ＝Ｈ、／ＷＥ＝ＬでさらにＡ１０＝Ｈ、Ａ９＝Ｌで
ある。前述したプリフェッチコマンドと同様に、本コマ
ンド入力時にはＡ０〜Ａ３をＳＲＡＭ行の選択アドレス
として、Ａ５とＡ６をＤＲＡＭ列の選択アドレスとし
て、Ａ１３をＤＲＡＭアレイのバンクの選択アドレスと
して取り込む。本コマンドによる内部動作についてのア
ドレス信号とデータの流れを以下に示す。後述するアク
ティブコマンドですでに選択されているＤＲＡＭセル群
のうち、ｉＡ１３で指定されるバンクのものが選択され
る。ｉＡ５とｉＡ６により指定のＤＲＡＭセル群のビッ
ト線が選択される。ビット線のデータはアクティブコマ
ンド時にセンスアンプによって増幅されており、選択さ
れたビット線のデータがデータ転送バス線へと伝達され
る。ｉＡ０〜ｉＡ３により選択されたＳＲＡＭの行上の
セルは前データの保持を停止し、データ転送バス線のデ
ータを取り込み、その後は転送されたデータの保持を行
う。データ転送回路を通してのセンスアンプからデータ
転送バス線への出力は、データ転送後に停止する。その
後所定時間たってワード線を非選択状態とし、後述のプ
リチャージコマンドの項で説明するような内部動作（ビ
ット線とセンスアンプの電位の平衡化）を行う。このコ
マンド入力から所定の時間後、ＤＲＡＭは自動的にプリ
チャージ（非選択）状態となる。 ５．「リストアコマンド」 ＳＲＡＭセル群からＤＲＡＭセル群へのデータ転送を行
うコマンド。このコマンドは図１５に示すように、外部
クロック信号ＣＬＫ１とＣＬＫ２にまたがる連続入力コ
マンドである。図１５に示した外部クロック信号の立ち
上がりエッジにおける各入力制御信号の状態は、ＣＫＥ
＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝／ＣＡＳ＝Ｈ、／ＷＥ＝
ＬでさらにＡ１０＝Ｌ、Ａ９＝Ｈである。最初の外部ク
ロック信号ＣＬＫ１の立ち上がりエッジにおいて、Ａ０
〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ５とＡ６
をＤＲＡＭ列の選択アドレスとして取り込み、次のクロ
ックＣＬＫ２の立ち上がりエッジにおいて、Ａ０〜Ａ１
２を転送先であるＤＲＡＭ行の選択アドレスとして取り
込む。またＡ１３はＣＬＫ１とＣＬＫ２の立ち上がりエ
ッジにおいて、ＤＲＡＭアレイのバンクの選択アドレス
として取り込む。このＣＬＫ１とＣＬＫ２で入力された
Ａ１３アドレスは同一でなければならない。本コマンド
による内部動作についてのアドレス信号とデータの流れ
を図３３に示す。ここで示す内部アドレス信号ｉ１Ａ０
〜ｉ１Ａ１２は最初のクロックＣＬＫ１の時の内部アド
レスデータ、内部アドレス信号ｉ２Ａ０〜ｉ２Ａ１２は
次のクロックＣＬＫ２の時の内部アドレスデータであ
り、同一の内部アドレス信号線のデータをクロックごと
に分けて表示している。最初のクロックＣＬＫ１時のア
ドレスから作成されるｉ１Ａ０〜ｉ１Ａ３により選択さ
れたＳＲＡＭセル群のデータをｉＡ１３により選択され
たバンクのデータ転送バス線へ伝達する。その後データ
転送バス線のデータは、ｉ１Ａ５とｉ１Ａ６により選択
されたＤＲＡＭのビット線に転送される。さらにその後
次のクロックＣＬＫ２時のアドレスから作成されるｉ２
Ａ０〜ｉ２Ａ１２及びｉＡ１３によりＤＲＡＭのワード
線の選択がなされ、選択されたワード線上のセル群はそ
れぞれの持つデータを対応したビット線へ出力する。そ
れぞれのＤＲＡＭのビット線に対応したセンスアンプは
ビット線に出力されたＤＲＡＭセル群のデータを検知し
増幅するが、上記ｉ１Ａ５とｉ１Ａ６により選択された
ビット線に対応したセンスアンプは、データ転送バス線
から伝達された書き込みデータを検知し増幅する。デー
タ転送バス線を通してのＤＲＡＭのビット線へのデータ
出力は、ワード線の上昇後に停止する。本実施例では本
コマンドで一度に転送されるデータ数は１２８×８個で
ある。 ６．「オートプリチャージを伴ったリストアコマンド」 ＳＲＡＭセル群からＤＲＡＭセル群へのデータ転送を行
うコマンドで、かつデータ転送後自動的にＤＲＡＭ部の
プリチャージを行うコマンド。図１６に示すように外部
クロック信号ＣＬＫ１とＣＬＫ２の立ち上がりエッジに
おける各入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝
Ｌ、／ＲＡＳ＝／ＣＡＳ＝Ｈ、／ＷＥ＝ＬでさらにＡ１
０＝Ｈ、Ａ９＝Ｈである。最初の外部クロック信号ＣＬ
Ｋ１の立ち上がりエッジにおいて、Ａ０〜Ａ３をＳＲＡ
Ｍ行の選択アドレスとして、Ａ５とＡ６をＤＲＡＭ列の
選択アドレスとして取り込み、次のクロックＣＬＫ２の
立ち上がりエッジにおいて、Ａ０〜Ａ１２を転送先であ
るＤＲＡＭ行の選択アドレスとして取り込む。またＡ１
３はＣＬＫ１とＣＬＫ２の立ち上がりエッジにおいて、
ＤＲＡＭアレイのバンクの選択アドレスとして取り込
む。このＡ１３アドレスはＣＬＫ１とＣＬＫ２で異なっ
てはならない。本コマンドによる内部動作についてのア
ドレス信号とデータの流れを以下に示す。最初のクロッ
クＣＬＫ１時のアドレスから作成されるｉ１Ａ０〜ｉ１
Ａ３により選択されたＳＲＡＭセル群のデータをｉＡ１
３により選択されたバンクのデータ転送バス線へ伝達す
る。その後データ転送バス線のデータは、ｉ１Ａ５とｉ
１Ａ６により選択されたＤＲＡＭのビット線に転送され
る。さらにその後次のクロックＣＬＫ２時のアドレスか
ら作成されるｉ２Ａ０〜ｉ２Ａ１２及びｉＡ１３により
ＤＲＡＭのワード線の選択がなされ、選択されたワード
線上のセル群はそれぞれの持つデータを対応したビット
線へ出力する。それぞれのビット線に対応したセンスア
ンプはビット線に出力されたＤＲＡＭセル群のデータを
検知し増幅するが、上記ｉ１Ａ５とｉ１Ａ６により選択
されたビット線に対応したセンスアンプは、データ転送
バス線から転送された書き込みデータを検知し増幅す
る。データ転送バス線を通してのＤＲＡＭのビット線へ
の出力は、ワード線の上昇後に停止する。その後所定時
間経過してワード線を非選択状態とし、後述するプリチ
ャージコマンドで示す内部動作（ビット線とセンスアン
プの電位の平衡化）を行う。このコマンドより所定の時
間後、ＤＲＡＭは自動的にプリチャージ（非選択）状態
となる。 ７．「アクティブコマンド」 ＤＲＡＭアレイより選択されたバンクの活性化を行うコ
マンド。図１７に示すように外部クロック信号の立ち上
がりエッジにおける各入力制御信号の状態は、ＣＫＥ＝
Ｈ、／ＣＳ＝／ＲＡＳ＝Ｌ、／ＣＡＳ＝／ＷＥ＝Ｈであ
る。本コマンド入力時Ａ１３をＤＲＡＭのバンク選択ア
ドレスとして、Ａ０〜Ａ１２をＤＲＡＭ行の選択アドレ
スとして取り込む。本コマンドによる内部動作について
のアドレス信号とデータの流れを図３４に示す。ｉＡ１
３により選択されたバンク内において、ｉＡ０〜ｉＡ１
２によりＤＲＡＭのワード線の選択がなされる。選択さ
れたワード線上のＤＲＡＭセル群はそれぞれの持つデー
タを接続されているビット線へ出力し、それぞれのビッ
ト線に対応したセンスアンプはビット線に出力されたＤ
ＲＡＭセル群のデータを検知し増幅する。本実施例では
本コマンドで一度に増幅されるデータ数は５１２×８個
である。すでに活性化されたバンクに対して、他のワー
ド線選択を行いたい場合は、一旦そのバンクのプリチャ
ージを行いプリチャージ状態にしてから、新たにアクテ
ィブコマンドを入力する必要がある。このコマンドは通
常のＤＲＡＭの／ＲＡＳ信号をＬＯＷにした時のものに
相当する。 ８．「プリチャージコマンド」 ＤＲＡＭアレイより選択されたバンクのプリチャージ
（非活性化）を行うコマンド。図１８に示すように外部
クロック信号の立ち上がりエッジにおける各入力制御信
号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝Ｌ、／Ｃ
ＡＳ＝Ｈ、／ＷＥ＝Ｌである。本コマンド入力時Ａ１０
＝Ｌ、Ａ１３＝有効データである場合、Ａ１３のデータ
で指定されたバンクのプリチャージ（非選択化）を行
う。ここで選択されているバンクは、本コマンド以前に
入力されたアクティブコマンド時に選択されたものであ
り、本コマンドで指定されたバンクに対して、本コマン
ド入力以前にアクティブコマンドが入力されていない場
合は無効である。以下に本コマンドによる内部動作につ
いてのアドレス信号とデータの流れを示す。ｉＡ１３で
選択されているバンクの活性化されているＤＲＡＭのワ
ード線を非選択状態とし、ビット線とセンスアンプの電
位の平衡化を行う。本コマンドの動作終了後、選択され
たバンクは次アクティブコマンド入力の待機状態とな
る。このコマンドは通常のＤＲＡＭの／ＲＡＳ信号をＨ
ＩＧＨにした時のものに相当する。 ９．「全バンクプリチャージコマンド」 ＤＲＡＭアレイの全バンクのプリチャージ（非活性化）
を行うコマンド。これによりＤＲＡＭ部はプリチャージ
状態に設定され、全バンクの活性状態を終了することが
できる図１９に示すように外部クロック信号の立ち上が
りエッジにおける各入力制御信号の状態は、ＣＫＥ＝
Ｈ、／ＣＳ＝／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌ
でさらにＡ１０＝Ｈである。以下に本コマンド時の内部
動作についてのアドレス信号とデータの流れを示す。選
択されているＤＲＡＭのワード線を全て非選択状態と
し、ビット線とセンスアンプの電位の平衡化を行う。本
コマンドの動作終了後、全てのバンクは次アクティブコ
マンド入力の待機状態となる。このコマンドは通常のＤ
ＲＡＭの／ＲＡＳ信号をＨＩＧＨにした時のものに相当
する。 １０．「ＣＢＲリフレッシュコマンド」 ＤＲＡＭ部セルデータのリフレッシュを行うコマンド。
リフレッシュに必要なアドレス信号は内部で自動発生す
る。図２０に示すように外部クロック信号の立ち上がり
エッジにおける各入力制御信号の状態は、ＣＫＥ＝Ｈ、
／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝Ｌ、／ＷＥ＝Ｈである。
以下に本コマンドによる内部動作についてのアドレス信
号とデータの流れを示す。ｉＡ０〜ｉＡ１２及びｉＡ１
３は内部で自動発生する。内部発生されたｉＡ１３より
バンクが選択され、同じく発生されたｉＡ０〜ｉＡ１２
よりＤＲＡＭのワード線の選択がなされ、選択されたワ
ード線上のＤＲＡＭセル群はそれぞれの持つデータを対
応したビット線へ出力し、それぞれのビット線に対応し
たセンスアンプはビット線に出力されたＤＲＡＭセル群
のデータを検知し増幅する。センスアンプにより検知し
増幅されたビット線を通して、ＤＲＡＭセル群へと再び
書き込まれる。その後所定の時間後、ワード線を非選択
状態とし、ビット線とセンスアンプの電位を平衡化して
リフレッシュ動作を終了する。 １１．「未操作コマンド」 図２１に示したＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝／
ＣＡＳ＝／ＷＥ＝Ｈの未操作コマンドは、実行コマンド
ではない。 １２．「デバイス非選択コマンド」 図２２に示したＣＫＥ＝Ｈ、／ＣＳ＝Ｈのデバイス非選
択コマンドは、実行コマンドではない。 １３．「レジスタ設定コマンド」 各種動作モードの設定データをレジスタに設定するコマ
ンド。図２３と図２４に示すように外部クロック信号の
立ち上がりエッジにおける各入力制御信号の状態は、Ｃ
ＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝／ＷＥ＝Ｌで
ある。本コマンド入力時、動作モードの設定データとし
てＡ０〜Ａ１３の有効データを取り込む。電源投入後に
はデバイスの初期化を行うため、本コマンドでのレジス
タ設定の入力が必要である。図２５にレジスタ設定コマ
ンド時のアドレスデータによる操作を示す。図２５のレ
ジスタ設定コマンド（ａ）、（ｂ）、（ｃ）と（ｄ）の
一部は図２３に示す１回のクロックでのコマンド入力で
あり、後述するレジスタ設定コマンド（ｄ）の一部は図
２４に示す２回のクロックでのコマンド入力である。図
２５の（ａ）はリフレッシュカウンターのテストセット
であり、通常のシンクロナスＤＲＡＭと同様のテストセ
ットである。本アドレスセットはＡ７＝Ｈ、Ａ８＝Ｌの
入力の際に選択される。図２５の（ｂ）は未使用のセッ
トである。本アドレスセットはＡ７＝Ｌ、Ａ８＝Ｈの入
力の際に選択される。図２５の（ｃ）はデバイステスト
のセットである。本アドレスセットはＡ７＝Ｈ、Ａ８＝
Ｈの入力の際に選択される。図２５の（ｄ）はモードレ
ジスタ設定のセットである。本アドレスセットはＡ７＝
Ｌ、Ａ８＝Ｌの入力の際に選択され、後述する各種デー
タ入出力様式の設定が行われる。モードレジスタは副記
憶部の各ＳＲＡＭセル群のデータ入出力様式を記憶す
る。図２６にモードレジスタ設定の詳細な設定項目の一
覧を示す。モードレジスタ設定（１）コマンドはレイテ
ンシモードと入出力アドレスシーケンス（ラップタイ
プ）の切り替えを行うアドレスデータセットである。本
コマンドは図２３のように外部クロック信号１クロック
で入力される。本アドレスセットは、Ａ６＝Ｌ、Ａ７＝
Ｌ、Ａ８＝Ｌの際に選択される。同時に入力されたＡ
１、Ａ２、Ａ３のデータによりレイテンシモード設定が
され、Ａ０のデータにより入出力アドレスシーケンス
（ラップタイプ）の設定がされる。レイテンシモードは
Ａ１＝Ｌ、Ａ２＝Ｈ、Ａ３＝Ｌの時レイテンシ＝２に設
定され他のアドレスデータ時は未設定状態となる。入出
力アドレスシーケンス（ラップタイプ）はＡ０＝Ｌの時
シーケンシャルに設定され、Ａ０＝Ｈの時インターリー
ブに設定される。モードレジスタ設定（２）コマンドは
ＳＲＡＭの選択された行ごとにバースト長設定を行うア
ドレスデータセットであり、ＳＲＡＭの行指定とバース
ト長データの入力のために、図２４のように外部クロッ
ク信号２クロックにまたがり連続して入力される。本ア
ドレスセットは、Ａ６＝Ｈ、Ａ７＝Ｌ、Ａ８＝Ｌの際に
選択される。最初のクロックＣＬＫ１のＡ０、Ａ１、Ａ
２、Ａ３のデータによりＳＲＡＭセル群の選択を行い、
次クロックＣＬＫ２のＡ３、Ａ４、Ａ５のデータにより
ＳＲＡＭセル群のバースト長を設定する。Ａ３＝Ｌ、Ａ
４＝Ｌ、Ａ５＝Ｌでバースト長１に、Ａ３＝Ｈ、Ａ４＝
Ｌ、Ａ５＝Ｌでバースト長２に、Ａ３＝Ｌ、Ａ４＝Ｈ、
Ａ５＝Ｌでバースト長４に、Ａ３＝Ｈ、Ａ４＝Ｈ、Ａ５
＝Ｌでバースト長８に、Ａ３＝Ｌ、Ａ４＝Ｌ、Ａ５＝Ｈ
でバースト長１６に設定される。以下に各種データ入出
力様式についての簡単な説明を行う。 バースト長：一度のリードコマンドまたはライトコマン
ドの入力により、連続入出力されるデータの数を表す。
データの連続入出力はクロック信号に基づいて行われ
る。図２７にリード時の各信号のタイミングを示す。こ
こではバースト長は４である。すなわちＣＬＫ０にリー
ドコマンドが入力されるとＣＬＫ２、ＣＬＫ３、ＣＬＫ
４、ＣＬＫ５と４つのデータが連続出力される。図２８
にライト時の各信号のタイミングを示す。バースト長は
４であるので、ＣＬＫ０にライトコマンドが入力される
とＣＬＫ０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３の４つのデ
ータが連続で取り込まれる。 レイテンシ：リードコマンドまたはライトコマンドの入
力から、データの入出力が可能となるまでの待機時間を
クロック数で表したものである。図２７にリード時の各
信号のタイミングを示す。本実施例ではリード時のレイ
テンシは２である。すなわちＣＬＫ０にリードコマンド
が入力されるとレイテンシは２であるためＣＬＫ２から
データはＤＱ端子に出力され始める。図２８にライト時
の各信号のタイミングを示す。本実施例ではライト時の
レイテンシは０である。すなわちＣＬＫ０にライトコマ
ンドが入力されるとレイテンシは０であるためＣＬＫ０
からＤＱ端子のデータを取り込み始める。 ラップタイプ：ラップタイプ（入出力アドレスシーケン
ス）とは設定されたバースト長だけ連続してデータを入
出力する時の、データ入出力のアドレス順序を決定する
ものであり、シーケンシャルとインターリーブがある。
それぞれの場合のデータのアドレス順序を図２９に示
す。その他の動作として、クロックイネーブル信号ＣＫ
Ｅの制御による機能コントロールがあるが、これは通常
のシンクロナスＤＲＡＭと全く同じコントロールであ
る。以下に本発明による半導体記憶装置の動作の一部を
簡単に説明する。 ＳＲＡＭ部に外部からの指定データがある場合のリー
ド：図３０に示すようにリードコマンドのみで指定され
たデータはデータアンプを通り外部へ出力される。 ＳＲＡＭ部に外部からの指定データが無い場合のリー
ド：図３４に示すアクティブコマンドの終了後、図３２
に示すプリフェッチコマンドを実行し、指定データをＳ
ＲＡＭ部へと転送する。次に図３０に示すリードコマン
ドで指定データはデータアンプを通り外部へ出力され
る。 ＳＲＡＭ部に外部からの指定データが無い場合で未だリ
ストアされていないライトデータがある場合のリード：
図３３で示したリストアコマンドでライトデータをＤＲ
ＡＭ部へ転送する。その後図３４に示すアクティブコマ
ンドと図３２に示すプリフェッチコマンドを実行し、指
定データをＳＲＡＭ部へと転送する。次に図３０に示す
リードコマンドで指定データはデータアンプを通り外部
へ出力される。 （６） レイアウト １．「アレイレイアウト」 図３５はこの発明の一実施例による半導体記憶装置のア
レイ配置を概略的に示すアレイレイアウト図である。こ
の図３５のアレイ配置の構成においては、ＤＲＡＭアレ
イ全体をＤＲＡＭアレイ１１０−１とＤＲＡＭアレイ１
１０−２に２分割し、この２つのＤＲＡＭアレイの間に
ＳＲＡＭアレイ１２０とＳＲＡＭ列デコーダ１２３が設
けられる。これによりＤＲＡＭアレイ１１０−１と１１
０−２に隣接するＤＲＡＭ行デコーダ１１３で選択され
るＤＲＡＭのどの行上のセル群でも、ＳＲＡＭアレイ１
２０に隣接するＳＲＡＭ行デコーダ１２１で選択される
ＳＲＡＭのある行上のセル群との間でのデータ転送がで
き、ダイレクトマッピング方式、セットアソシアティブ
方式のマッピング方式を可能としている。データ転送を
行うデータ転送バス線は、ＤＲＡＭアレイ１１０−１と
ＤＲＡＭアレイ１１０−２とＳＲＡＭアレイ１２０とＳ
ＲＡＭ用列デコーダ１２３を横断するように配置され
る。本実施例ではＤＲＡＭアレイ１１０−１とＤＲＡＭ
アレイ１１０−２はそれぞれバンクＡとバンクＢに対応
する。本構成におけるＤＲＡＭアレイ部内の配線の平面
構成図を図５０（１）、ＤＲＡＭアレイ部内の配線の断
面方向階層図を図５０（２）に示す。データ転送バス線
ＴＢＬは、ワード線ＤＷＬやビット線ＤＢＬやここには
明記していないがセンスアンプに使用する配線よりも上
層の配線層で形成される。従来のＤＲＡＭのように列選
択信号はＤＲＡＭセル上部には存在せず、データ転送バ
ス線ＴＢＬが配置されている。通常のＤＲＡＭの列選択
に相当する動作は、ビット線選択スイッチＤＢＳＷによ
ってビット線とデータ転送バス線を選択接続することで
行われる。本実施例ではビット線４対のうち１対を選択
して、データ転送バス線対との接続を行っている。その
ビット線選択信号の配線はデータ転送線やビット線とは
直交するように配置される。データ転送バス線はＤＲＡ
Ｍ部セルアレイ内のセル上部にビット線と並行に設置さ
れ、ワード線とは直行している。図５０ではデータ転送
バス線とＳＲＡＭアレイとの接続は省略している。図３
６には図３５の構成に加えて、ＤＲＡＭアレイ１１０−
１、１１０−２とＳＲＡＭアレイ１２０の間に選択回路
１３１を設け、データ転送バス線が選択接続されるよう
に構成している。この構成により、ＤＲＡＭアレイ１１
０−１、１１０−２を選択する信号を使用して動作しな
い側のＤＲＡＭアレイのデータ転送バス線を切り離すこ
とができ、データ転送時の充放電電流の低減やデータ転
送の高速化の効果が得られる。本構成における配線の平
面構成図を図５１（１）、配線の断面方向階層図を図５
１（２）に示す。データ転送バス線は、ＤＲＡＭアレイ
ごとに第１のデータ転送バス線ＴＢＬＡと第２のデータ
転送バス線ＴＢＬＢに分割されており、データ転送選択
回路１３１によって片側が選択接続される。ここではデ
ータ転送線に接続されるビット線選択スイッチやビット
線は省略している。図３５と同様に本実施例ではＤＲＡ
Ｍアレイ１１０−１とＤＲＡＭアレイ１１０−２はそれ
ぞれバンクＡとバンクＢに対応する。したがって本構成
では、あるバンクとＳＲＡＭ部間の転送の直後に他のバ
ンクとＳＲＡＭ部間の転送を行う場合（バンクピンポン
動作）は、バンク指定時に片側のデータ転送バス線の負
荷を切り離すことができ、バンクピンポン動作時の連続
動作間隔はＤＲＡＭアレイ部のデータ転送バス線の動作
周波数によって制限されない。なおＤＲＡＭアレイをさ
らに分割して、データ転送バス線に接続するための選択
回路を設けてもよい。またＳＲＡＭアレイをさらに分割
して、データ転送バス線に接続するための選択回路を設
けてもよい。図３７にこの発明が適用された半導体記憶
装置のアレイレイアウト図の他の例を示す。図３７は図
３５と異なりＤＲＡＭアレイを分割せず配置し、その隣
にＳＲＡＭアレイとＳＲＡＭ列デコーダを設けたことで
ある。この構成によりＳＲＡＭ部からデータ制御回路や
データ入出力端子ＤＱの間を短縮させることができ、読
み出しや書き込みの時間を早めることができる。この例
でもＤＲＡＭアレイ１１０に隣接するＤＲＡＭ行デコー
ダ１１３で選択されるＤＲＡＭのどの行上のセル群で
も、ＳＲＡＭアレイ１２０に隣接するＳＲＡＭ行デコー
ダ１２１で選択されるＳＲＡＭのある行上のセル群との
間でのデータ転送ができ、ダイレクトマッピング方式、
セットアソシアティブ方式のマッピング方式を可能とし
ている。またデータ転送を行うデータ転送バス線は、Ｄ
ＲＡＭアレイ１１０とＳＲＡＭアレイ１２０を横断する
ように配置される。本実施例ではこの構成の場合は、Ｄ
ＲＡＭアレイ１１０にバンクＡとバンクＢが混在するこ
とになる。図３８に図３７のＤＲＡＭアレイを分割した
場合のレイアウトを示す。データ転送バス線を分割し、
データ転送選択回路１３１を通してデータ転送バス線と
は異なる配線層を用いてＳＲＡＭアレイ１２０との接続
を可能にしたものである。ここではデータ転送選択回路
１３１とＳＲＡＭアレイとの接続線はグローバルデータ
転送バス線ＧＴＬとする。本構成における配線の平面構
成図を図５２（１）、配線の断面方向階層図を図５２
（２）に示す。図５２ではデータ転送バス線は第１のデ
ータ転送バス線ＴＢＬＡと第２のデータ転送バス線ＤＢ
ＬＢに分割され、ＴＢＬＡとＴＢＬＢはデータ転送選択
回路１３１によりどちらかが選択されグローバルデータ
転送バス線ＧＴＬと接続される。グローバルデータ転送
バス線ＧＴＬはＳＲＡＭアレイ１２０と接続されている
ためＤＲＡＭとＳＲＡＭ間の相互のデータ転送が可能と
なる。ここではＤＲＡＭアレイを２分割としているが、
さらに分割して構成することも可能である。ＤＲＡＭア
レイをさらに分割して構成した例を、図５３に示す。こ
れは図３６と図３８におけるレイアウトの特徴を合わせ
持つ。ここではＤＲＡＭアレイを４分割とし、第１のデ
ータ転送選択回路１３２によるデータ転送バス線の選択
と第２のデータ転送選択回路１３３によるグローバルデ
ータ転送バス線ＧＴＬの選択を行うことによりでＤＲＡ
ＭとＳＲＡＭ間のデータ転送ができ、ダイレクトマッピ
ング方式、セットアソシアティブ方式のマッピング方式
を可能としている。ここではＤＲＡＭアレイを４分割と
して構成しているが、さらに分割して構成することも可
能である。その場合さらにデータ転送バス線と第１デー
タ転送選択回路をグローバルデータ転送バス線に並列に
接続する構成となる。図３９にこの発明が適用された半
導体記憶装置のアレイレイアウト図の他の例を示す。図
３９は図３６や図３８のようにデータ転送バス線とは異
なる配線層を使用した場合のレイアウトである。ＤＲＡ
Ｍアレイ上に配置されるデータ転送バス線とＳＲＡＭア
レイとを接続する配線を、データ転送バス線とは異なる
配線層で形成している。ここではＳＲＡＭアレイとＳＲ
ＡＭ列デコーダをＤＲＡＭ行デコーダに隣接して設けて
いる。この例でもＤＲＡＭアレイ１１０に隣接するＤＲ
ＡＭ行デコーダ１１３で選択されるＤＲＡＭのどの行上
のセル群でも、ＳＲＡＭアレイ１２０に隣接するＳＲＡ
Ｍ行デコーダ１２１で選択されるＳＲＡＭのある行上の
セル群との間でのデータ転送ができ、ダイレクトマッピ
ング方式、セットアソシアティブ方式のマッピング方式
を可能としている。もちろん図４０のようにＤＲＡＭ行
デコーダと隣接させる必要はなく、ＤＲＡＭアレイとＳ
ＲＡＭアレイのデータが相互に転送できるように接続さ
れていれば、ＳＲＡＭアレイとＳＲＡＭ列デコーダとＳ
ＲＡＭ行デコーダの配置する場所は制限されない。尚、
データ転送バス線やグローバルデータ転送バス線など、
それぞれのバス線を異なる配線層で構成する場合には、
通常の金属配線の他に多結晶シリコン、ポリサイド配
線、シリサイド配線、高融点金属配線などを組合せて異
なる配線層で構成してもよい。この時、配線抵抗やプロ
セス上の制約などを考慮して組み合わせを最適化する。
例として、（１層目アルミ配線、２層目アルミ配線）
や、（１層目タングステンシリサイド配線、２層目アル
ミ配線）などの組合せがある。 ２．「全体レイアウト」 図４１にこの発明が適用された半導体記憶装置の一実施
例のチップ全体レイアウト図を示す。図４１に示す半導
体記憶装置は、６４ＭビットのＤＲＡＭアレイと１６Ｋ
ビットのＳＲＡＭアレイを有するＸ８ビットの２バンク
構成でシンクロナスインターフェースを有する実施例で
あるが、特にこれに限定されるものではない。図４１に
は縦中央部と横中央部からなる十文字のエリアが設けら
れる。上記の十文字のエリアによって４分割された部分
にはＤＲＡＭアレイが配置され、それぞれをＤＲＡＭア
レイ１１０−１、１１０−２、１１０−３、１１０−４
とする。上記ＤＲＡＭアレイはそれぞれが１６Ｍビット
の記憶容量を持ち、ＤＲＡＭアレイ全体では６４Ｍビッ
トの記憶容量を持つ。ＤＲＡＭアレイ１１０−１と１１
０−２には、ＤＲＡＭアレイの下部の隣接部にそれぞれ
に対応したＤＲＡＭ行デコーダ１１３が配置される。同
様にＤＲＡＭアレイ１１０−３と１１０−４には、ＤＲ
ＡＭアレイの上部の隣接部にそれぞれに対応したＤＲＡ
Ｍ行デコーダ１１３が配置される。ＤＲＡＭアレイ１１
０−１と１１０−２の間には、その左右のＤＲＡＭアレ
イに対応したＳＲＡＭアレイ１２０−１とＳＲＡＭ行デ
コーダ１２１と列デコーダ１２３が配置される。同様に
ＤＲＡＭアレイ１１０−３と１１０−４の間には、その
左右のＤＲＡＭアレイに対応したＳＲＡＭアレイ１２０
−２とＳＲＡＭ行デコーダ１２１と列デコーダ１２３が
配置される。選択されたＤＲＡＭセル群と選択されたＳ
ＲＡＭセル群の間でのデータ転送を行うデータ転送バス
線はＤＲＡＭアレイ１１０−１とＳＲＡＭアレイ１２０
とＤＲＡＭアレイ１１０−２の間のデータ転送を可能と
するように横方向に横断して配置される。同様にデータ
転送バス線はＤＲＡＭアレイ１１０−３とＳＲＡＭアレ
イ１２０とＤＲＡＭアレイ１１０−４の間のデータ転送
を可能とするように横方向に横断して配置される。図４
１の他の部分には、動作制御回路やデータ制御回路等が
配置される。また特に制限はされないが本実施例では横
中央部には、外部との入出力信号端子が配置される。な
お図４１は主記憶部が２バンク構成であり、同時に選択
される部分は、バンクＡ選択時はＤＲＡＭアレイ１１０
−１と１１０−４、バンクＢ選択時はＤＲＡＭアレイ１
１０−２と１１０−３、と一部に集中しないレイアウト
としている。すなわち図４８に示すように、供給される
内部電源配線ＶＣＣや内部接地配線ＧＮＤ等にかかる負
担が一部に偏らないよう構成されている。もちろんバン
クＡをＤＲＡＭアレイ１１０−１と１１０−３、バンク
ＢをＤＲＡＭアレイ１１０−２と１１０−４としたり、
さらに分割数を増やして同時選択されるエリアを分散さ
せたり、同時選択されるエリアを減少させることを制限
するものではない。図４２にこの発明が適用された半導
体記憶装置の全体レイアウトの他の実施例を示す。４分
割されたエリアにはＤＲＡＭアレイが配置され、それぞ
れをＤＲＡＭアレイ１１０−１、１１０−２、１１０−
３、１１０−４とする。上記ＤＲＡＭアレイはそれぞれ
が１６Ｍビットの記憶容量でありバンクＡとバンクＢか
らなり、ＤＲＡＭアレイ全体では６４Ｍビットの記憶容
量を持つ。ＤＲＡＭアレイ１１０−１と１１０−２に
は、ＤＲＡＭアレイの下部の隣接部にそれぞれに対応し
たＤＲＡＭ行デコーダ１１３が配置される。同様にＤＲ
ＡＭアレイ１１０−３と１１０−４には、ＤＲＡＭアレ
イの上部の隣接部にそれぞれに対応したＤＲＡＭ行デコ
ーダ１１３が配置される。ＤＲＡＭアレイ１１０−１と
１１０−２の間、およびＤＲＡＭアレイ１１０−３と１
１０−４の間には、その左右のＤＲＡＭアレイにそれぞ
れ対応したＳＲＡＭアレイ１２０−１、１２０−２、１
２０−３、１２０−４とＳＲＡＭ行デコーダ１２１と列
デコーダ１２３が配置される。図４２ではＳＲＡＭ列デ
コーダ１２３は左右のＳＲＡＭアレイに対して１ブロッ
クで示しているが、それぞれＳＲＡＭアレイごとに設け
てもよい。選択されたＤＲＡＭセル群と選択されたＳＲ
ＡＭセル群の間でデータの授受を行うデータ転送バス線
はＤＲＡＭアレイ１１０−１とＳＲＡＭアレイ１２０−
１の間のデータ授受を可能とするように横方向に横断し
て配置される。また他のＤＲＡＭアレイとＳＲＡＭアレ
イ間にも同様にデータ転送バス線が配置される。図４２
の他の部分には、動作制御回路やデータ制御回路などが
配置される。また特に制限されないが本実施例では横中
央部には、外部との信号入出力用の端子が配置される。
図４３にこの発明が適用された半導体記憶装置の全体レ
イアウトの他の実施例を示す。４分割されたエリアには
ＤＲＡＭアレイ１１０が配置される。上記ＤＲＡＭアレ
イはそれぞれが１６Ｍビットの記憶容量でありバンクＡ
とバンクＢからなり、ＤＲＡＭアレイ全体では６４Ｍビ
ットの記憶容量を持つ。ＤＲＡＭアレイ１１０の上部ま
たは下部の隣接部に、それぞれのＤＲＡＭアレイに対応
したＤＲＡＭ行デコーダ１１３が配置される。さらにＤ
ＲＡＭ行デコーダ１１３に隣接してそれぞれのＤＲＡＭ
アレイ１１０に対応したＳＲＡＭアレイ１２０とＳＲＡ
Ｍ行デコーダ１２１とＳＲＡＭ列デコーダ１２３が配置
される。選択されたＤＲＡＭセル群と選択されたＳＲＡ
Ｍセル群の間でデータの授受を行うデータ転送バス線は
ＤＲＡＭアレイ部分では横方向に配置され、データ転送
バス線とは異なる配線層でＳＲＡＭアレイと接続され
る。図４３の他の部分には、動作制御回路やデータ制御
回路などが配置される。図４４にこの発明が適用された
半導体記憶装置の全体レイアウトの他の実施例を示す。
図４４は、図４３で示したレイアウトのＳＲＡＭアレイ
とＳＲＡＭ行デコーダとＳＲＡＭ列デコーダの配置を変
更したものである。また選択されたＤＲＡＭセル群と選
択されたＳＲＡＭセル群の間でデータの授受が可能であ
れば、これらの配置は制限されることはない。図４５に
この発明が適用された半導体記憶装置の全体レイアウト
の他の実施例を示す。図４５は図４１で示したレイアウ
ト構成を組み合わせたものである。ＤＲＡＭアレイの分
割数を増して、図４１の構成を並べた構成としている。
また同様に図４１の構成をさらに多数組み合わせたり、
図４２の構成の組み合わせによるレイアウト構成でもよ
い。なお図４５は主記憶部が２バンク構成であり、同時
に選択される部分は、バンクＡ、バンクＢとも一部に集
中しないレイアウトとしている。したがって図４９に示
すように、供給される内部電源配線ＶＣＣや内部接地配
線ＧＮＤ等にかかる負担が一部に偏らないよう構成され
ている。もちろん他の組み合わせによる配置やさらに分
割数を増やして同時選択されるエリアを分散させたり、
同時選択されるエリアを減少させることを制限するもの
ではない。図４６にこの発明が適用された半導体記憶装
置の全体レイアウトの他の実施例を示す。図４６は図４
５で示したレイアウト構成の配置を変更し、データ転送
バス線は縦方向に縦断する。図４６ではＤＲＡＭ行デコ
ーダとＳＲＡＭ行デコーダは左右のＤＲＡＭアレイとＳ
ＲＡＭアレイに対して１ブロックずつで示しているが、
それぞれＤＲＡＭアレイやＳＲＡＭアレイごとに設けて
もよい。さらに図４７のようにＤＲＡＭ行デコーダの左
右のバンクを共通のデータ転送線で接続する構成でもよ
い。 （７）各ブロックの詳細説明 図１に示した全体ブロック図の各回路ブロックについて
詳細に説明を行う。尚、以下の説明は、あくまで一実施
例を示すもので、この説明に限定されるものではない。 １．『動作制御回路』 図５４に動作制御回路のブロック図を示す。動作制御回
路１５０は、内部クロック発生回路４１０とコマンドデ
コーダ４２０とコントロールロジック４３０、アドレス
制御回路４４０及びモードレジスタ４５０から構成され
る。内部クロック発生回路４１０は外部入力信号のＣＬ
ＫとＣＫＥより内部クロック信号ｉＣＬＫを発生する。
内部クロック信号ｉＣＬＫはコマンドデコーダ４２０、
コントロールロジック４３０、アドレス制御回路４４０
及びデータ制御回路に入力され、各部のタイミング制御
を行う。コマンドデコーダ４２０は各入力信号を受ける
バッファ４２１とコマンド判定回路４２２を持つ。内部
クロック信号ｉＣＬＫに同期して、／ＣＳ信号、／ＲＡ
Ｓ信号、／ＣＡＳ信号、／ＷＥ信号及びアドレス信号が
コマンド判定回路４２１に伝達され内部コマンド信号ｉ
ＣＯＭが発生する。コマンド発生回路４２１はそれぞれ
の入力信号に対して、図１０のコマンドと各入力端子状
態の対応表に示すような応答動作を行う。コントロール
ロジック４３０は内部コマンド信号ｉＣＯＭと内部クロ
ック信号ｉＣＬＫとレジスタ信号ｉＲＥＧを受け、それ
らの信号により指定された動作を行うのに必要な制御信
号を発生する。コントロールロジックはＤＲＡＭ制御回
路４３１、転送制御回路４３２、ＳＲＡＭ制御回路４３
３に分けられ、それぞれの制御信号を発生する。レジス
タ４５０は、コマンド判定回路からの特定のレジスタ書
き込み用の信号を受けた場合に、特定のアドレス入力の
データの組み合わせにより定義されるデータを保持する
機能を持ち、以降は再度レジスタ書き込み用の信号が入
力されるまでは、データ保持を行う。レジスタに保持さ
れたデータはコントロールロジック４３０が動作する場
合に参照される。 ２．『ＤＲＡＭ部』 「ＤＲＡＭ部とデータ転送回路」図１に示したＤＲＡＭ
部とデータ転送回路の具体的な構成を図５５に示す。図
５５においてＤＲＡＭ部１０１は行列状に配置された複
数のダイナミック型メモリセルＤＭＣを持つ。メモリセ
ルＤＭＣは１個のメモリトランジスタＮ１と１個のメモ
リキャパシタＣ１を含む。メモリキャパシタＣ１の対極
には、一定の電位Ｖｇｇ（１／２Ｖｃｃ等）が与えられ
る。さらにＤＲＡＭ部１０１は、行状にＤＲＡＭセルＤ
ＭＣが接続されるＤＲＡＭワード線ＤＷＬと、それぞれ
列状にＤＲＡＭセルＤＭＣが接続されるＤＲＡＭビット
線ＤＢＬを持つ。ビット線はそれぞれ相補的な対で構成
されている。ＤＲＡＭセルＤＭＣはワード線ＤＷＬとビ
ット線ＤＢＬの交点にそれぞれ設置される。またＤＲＡ
Ｍ部１０１は、ビット線ＤＢＬに対応したＤＲＡＭセン
スアンプＤＳＡを持つ。センスアンプＤＳＡは、対にな
ったビット線間の電位差を検知し増幅する機能を持ち、
センスアンプ制御信号ＤＳＡＰ及びＤＳＡＮにより動作
制御される。ここではＤＲＡＭアレイは×８ビットの２
バンク構成の６４Ｍビットであるため、ワード線はＤＷ
Ｌ１〜ＤＷＬ８１９２を持ち、ビット線はＤＢＬ１〜Ｄ
ＢＬ５１２を持ち、センスアンプはＤＳＡ１〜ＤＳＡ５
１２を持つ。これは１バンクの×１ビット分の構成であ
る。ＤＲＡＭ部１０１はワード線ＤＷＬ１〜ＤＷＬ８１
９２の選択を行うためＤＲＡＭ行デコーダ１１３を持
ち、ＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉＡＤＲ
１２及びバンク選択信号ｉＡＤ１３を発生するＤＲＡＭ
行制御回路１１５を持つ。またＤＲＡＭ部１０１はＤＲ
ＡＭビット線選択回路ＤＢＳＷを持ち、ＤＲＡＭ列デコ
ーダ１１４より発生するＤＲＡＭビット線選択信号ＤＢ
Ｓ１〜ＤＢＳ４により４対のビット線から１対のビット
線を選択し、データ転送回路１０３を介してデータ転送
バス線ＴＢＬとの接続を行う。さらにＤＲＡＭ列デコー
ダにて使用されるＤＲＡＭ列アドレス信号ｉＡＤＣ５と
ｉＡＤＣ６を発生するＤＲＡＭ列制御回路１１６を持
つ。図５６には図４１に示した本発明の一実施例である
全体レイアウトの中のＤＲＡＭアレイ１１０−１の具体
的なアレイ構成の一例を示す図である。図５６におい
て、ＤＲＡＭアレイは１６個のメモリセルブロックＤＭ
Ｂ１〜ＤＭＢ１６に分割される。メモリセルブロックＤ
ＭＢ１〜ＤＭＢ１６各々に対応する、ＤＲＡＭ行デコー
ダＤＲＢ１〜ＤＲＢ１６と、（センスアンプ＋ＤＲＡＭ
ビット線選択回路＋データ転送回路）に対応するブロッ
クＳＡＢ１〜ＳＡＢ１７が設けられる。この図において
はメモリセルブロックＤＭＢ１〜ＤＭＢ１６はそれぞれ
５１２行×２０４８列の１Ｍビットの容量を備える。ま
たこの分割数はこれに限られることはない。図５６に示
すようにＤＲＡＭメモリセルアレイを複数に分割する
と、一本のビット線の長さが短くなるのでビット線の容
量が小さくなり、データ読み出し時にビット線に生じる
電位差を大きくすることができる。また動作時には行デ
コーダにより選択されたワード線を含むメモリセルブロ
ックに対応するセンスアンプしか動作しないため、ビッ
ト線の充放電に伴う消費電力を低減することができる。
図５７は図５６のレイアウトの一部分１４０（ビット線
４対分）について、転送バス線とビット線の接続関係を
詳細に示す一例の図である。図５７においてセンスアン
プＤＳＡは、メモリセルブロックの一端に１つの列に対
応するセンスアンプＤＳＡ１があり、他端に次の列に対
応するセンスアンプＤＳＡ２があるように千鳥状に配置
される。これは最新のプロセスでは、メモリセルサイズ
は小型化されているがセンスアンプのサイズはそれに比
例して縮小されてないためで、センスアンプをビット線
ピッチにあわせて配置する余裕のない場合必要なもので
ある。よってビット線ピッチが大きい場合はメモリセル
ブロックの一端にのみ配置することも可能である。また
センスアンプＤＳＡは２つのメモリセルブロックで、シ
ェアード選択回路を介して共用される。また各々のビッ
ト線はビット線対の間の電位平衡化及びプリチャージを
行うビット線制御回路を持つ。但しこのビット線制御回
路もセンスアンプと同様に、２つのメモリセルブロック
で共用することも可能である。ビット線とデータ転送バ
ス線は、ＤＲＡＭビット線選択信号ＤＢＳ１〜ＤＢＳ４
により選択されるＤＲＡＭビット線選択回路ＤＢＳＷ１
〜ＤＢＳＷ４と、さらに図５８に詳細な回路例を示すス
イッチングトランジスタＳＷＴＲを用いたデータ転送回
路ＴＳＷ１及びＴＳＷ２を介して接続される。データ転
送回路を活性化するデータ転送活性化信号ＴＥ１及びＴ
Ｅ２は、図５４に示した動作制御回路にて生成される転
送制御信号とメモリセルブロックを選択するアドレス信
号にて論理をとられた信号である。また図５７にて示し
たデータ転送バス線との接続においては、データ転送バ
ス線はデータ転送回路を用いて接続されるため、活性化
していないメモリセルブロックのデータ転送回路は非導
通状態であり、その先に接続されているＤＲＡＭビット
線選択回路の負荷が見えないため動作時のデータ転送バ
ス線の負荷を極力小さくすることができる。しかし図５
７に示す構成ではデータ転送回路を配置し、そのデータ
転送回路を活性化するデータ転送活性化信号を配線する
ためチップ面積は増大してしまうという問題がある。こ
の問題を解決する一例の構成を示したのが図５９であ
る。図５９においてビット線とデータ転送バス線は、Ｄ
ＲＡＭビット線選択信号ＤＢＳ１〜ＤＢＳ４により選択
されるＤＲＡＭビット線選択回路ＤＢＳＷ１〜ＤＢＳＷ
４のみを介して接続される。これはＤＲＡＭビット線選
択信号ＤＢＳ１〜ＤＢＳ４を発生するＤＲＡＭ列デコー
ダにデータ転送活性化信号の論理を追加してデータ転送
回路の機能を持たせることで実現できる。動作時のデー
タ転送バス線の負荷は大きくなるが、チップ面積は非常
に小さくすることができる。ＤＲＡＭ部の活性化と列選
択及びデータ転送の動作を図５５と図５７を用いて説明
する。まずＤＲＡＭ部の活性化について説明する。図５
５において、図５４に示した動作制御回路にて生成され
るＤＲＡＭ部制御信号の中の一つであるＤＲＡＭ行選択
の制御信号と内部アドレス信号ｉＡ０〜ｉＡ１３がＤＲ
ＡＭ行制御回路１１５に入力されるとバンク選択信号ｉ
ＡＤ１３とＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉ
ＡＤＲ１２が発生し、ＤＲＡＭ行デコーダ１１３により
指定バンクのワード線ＤＷＬが選択される。選択された
ワード線ＤＷＬが上がると、セルＤＭＣ内に保持されて
いたデータはビット線ＤＢＬに出力される。ビット線対
にあらわれたデータの差電位はセンスアンプ駆動信号Ｄ
ＳＡＮ及びＤＳＡＰによるセンスアンプＤＳＡの動作に
より検知し増幅される。ＤＲＡＭ部１０１で同時に活性
化されるセンスアンプ数は５１２個であり、×８ビット
構成であるので合計５１２×８＝４０９６個となる。次
にＤＲＡＭ部の列選択及びデータ転送について説明す
る。図５５のＤＲＡＭ列制御回路１１６は内部アドレス
信号ｉＡ５とｉＡ６及び図５４に示した動作制御回路に
て生成されるＤＲＡＭ部制御信号の中の一つである制御
信号が入力され、ＤＲＡＭ列アドレス信号ｉＡＤＣ５と
ｉＡＤＣ６を発生する。ＤＲＡＭ列アドレス信号ｉＡＤ
Ｃ５とｉＡＤＣ６はＤＲＡＭ列デコーダ１１４に入力さ
れ、ＤＲＡＭビット線選択信号ＤＢＳ１〜ＤＢＳ４を発
生しビット線を選択したのち、図５４に示した動作制御
回路にて生成される転送制御信号とメモリセルブロック
を選択するアドレス信号にて論理をとられたデータ転送
活性化信号ＴＥによりデータ転送バス線ＴＢＬにビット
線のデータを伝達する。図５９で示したように、ＤＲＡ
Ｍ列デコーダにてデータ転送活性化信号の論理を追加し
たことでデータ転送回路の機能を持たせることができ、
ＤＲＡＭビット線選択信号ＤＢＳ１〜ＤＢＳ４は列選択
と同時に転送動作を行わせる信号とすることができる。
図５９でＤＲＡＭビット線選択信号ＤＢＳ１が選択され
たとすると、転送制御信号に同期した信号がＤＲＡＭビ
ット線選択回路ＤＢＳＷ１に入力され、センスアンプＤ
ＳＡ１にて増幅されたビット線ＤＢＬ１と／ＤＢＬ１の
データはデータ転送バス線ＴＢＬ１と／ＴＢＬ１へと伝
達される。この図５９で示した部分は図５５のＤＲＡＭ
部１０１では１２８組あり、×８ビット構成であるた
め、同時にビット線からデータ転送バス線へ転送される
データは合計１２８×８＝１０２４個である。この同時
に転送する個数は他のビット構成でも同じとなる。 「ＤＲＡＭ行制御回路とＤＲＡＭ行デコーダ」図６０に
ＤＲＡＭ行制御回路１１５のブロック図を示す。ＤＲＡ
Ｍ行制御回路１１５は、ＤＲＡＭ内部行アドレスラッチ
回路４６０、マルチプレクサ４７０、内部アドレスカウ
ンタ回路４８０、リフレッシュ制御回路４９０を持つ。
通常のＤＲＡＭ部の活性化では、ＤＲＡＭ行制御回路１
１５は、ＤＲＡＭ行アドレスラッチ信号ＡＤＲＬと内部
アドレス信号ｉＡ０〜ｉＡ１３が入力されたアドレスラ
ッチ回路４６０より、マルチプレクサ４７０を通して、
ＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉＡＤＲ１２
とバンク選択信号ｉＡＤ１３をＤＲＡＭ行デコーダ１１
３へ出力する。リフレッシュ動作時では、ＤＲＡＭ行制
御回路１１５はリフレッシュ制御信号の入力を受けて、
リフレッシュ制御回路４９０が内部アドレスカウンタ回
路４８０を動作させ、マルチプレクサ４７０を制御して
内部アドレスカウンタ回路からの選択信号を出力する。
結果としてアドレス信号の入力なしにＤＲＡＭ内部行ア
ドレス信号ｉＡＤＲ０〜ｉＡＤＲ１２とバンク選択信号
ｉＡＤ１３をＤＲＡＭ行デコーダ１１３へ出力する。ま
た内部アドレスカウンタ回路４８０はリフレッシュ動作
を行うごとに、あらかじめ設定された方法でアドレスの
自動加算または減算を行い、全てのＤＲＡＭ行を自動で
選択可能としている。 「ＤＲＡＭ列制御回路とＤＲＡＭ列デコーダ」図６１は
図５５に示すＤＲＡＭ列制御回路とＤＲＡＭ列デコーダ
の具体的構成の一例を示す図である。図６１においてＤ
ＲＡＭ列制御回路１１６は、ＤＲＡＭ内部列アドレスラ
ッチ回路４９５で構成されており、ＤＲＡＭ内部列アド
レス信号ｉＡＤＣ５〜ｉＡＤＣ６は内部アドレス信号ｉ
Ａ５〜ｉＡ６と、ＤＲＡＭセルからＳＲＡＭセルへのデ
ータ転送（プリフェッチ転送動作）及びＳＲＡＭセルか
らＤＲＡＭセルへのデータ転送（リストア転送動作）コ
マンド入力時のクロックサイクルでそれを取り込むＤＲ
ＡＭ列アドレスラッチ信号ＡＤＣＬにより生成される。
ここでＤＲＡＭ列アドレスラッチ信号ＡＤＣＬは、図５
４に示された動作制御回路にて生成される転送制御信号
のうちの一つである。またＤＲＡＭ列デコーダ１１４
は、ＤＲＡＭ列制御回路１１６より発生したＤＲＡＭ内
部列アドレス信号ｉＡＤＣ５〜ｉＡＤＣ６をデコードす
る回路で、この出力信号はメモリセルブロック選択アド
レス信号と転送制御信号ＴＥが活性化している時にのみ
発生するＤＲＡＭ列選択信号である。よって図５７に示
されるデータ転送回路の活性化信号ＴＥ１及びＴＥ２
は、この例のＤＲＡＭ列デコーダ１１４の出力信号が兼
ねており、データ転送回路も後述するＤＲＡＭビット線
選択回路が兼ねている。 「ＤＲＡＭビット線選択回路」図６２〜図６５は図５９
におけるＤＲＡＭビット線選択回路の具体的回路構成の
一例を示す図である。図６２はもっとも簡単な構成で、
Ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳトラン
ジスタと称する）Ｎ２００及びＮ２０１からなるスイッ
チングトランジスタにより構成され、ＤＲＡＭ列選択信
号によってＤＲＡＭビット線ＤＢＬとデータ転送バス線
ＴＢＬを接続する。図６３はＤＲＡＭビット線ＤＢＬの
データをデータ転送バス線ＴＢＬに伝達する際には、Ｄ
ＲＡＭビット線ＤＢＬを差動的に増幅する、ゲートにＤ
ＲＡＭビット線対をそれぞれ接続したＮＭＯＳトランジ
スタＮ２１０及びＮ２１１と、この増幅された信号をプ
リフェッチ転送用ＤＲＡＭ列選択信号によってデータ転
送バス線ＴＢＬに伝達するＮＭＯＳトランジスタＮ２１
２及びＮ２１３からなるスイッチングトランジスタで構
成される。ＮＭＯＳトランジスタＮ２１０及びＮ２１１
の一方端は例えば接地電位等の固定電位に接続される。
またデータ転送バス線ＴＢＬをＤＲＡＭビット線ＤＢＬ
に伝達する際には、図６２で示したのと同じようにＮＭ
ＯＳトランジスタＮ２１４及びＮ２１５からなるスイッ
チングトランジスタにより構成され、リストア転送用Ｄ
ＲＡＭ列選択信号によってＤＲＡＭビット線ＤＢＬとデ
ータ転送バス線ＴＢＬを接続する。図６４はＤＲＡＭビ
ット線ＤＢＬのデータをデータ転送バス線ＴＢＬに伝達
する際には図６３と同様に、ＤＲＡＭビット線ＤＢＬを
差動的に増幅する、ゲートにＤＲＡＭビット線対をそれ
ぞれ接続したＮＭＯＳトランジスタＮ２３０及びＮ２３
１と、この増幅された信号をプリフェッチ転送用ＤＲＡ
Ｍ列選択信号によってデータ転送バス線ＴＢＬに伝達す
るＮＭＯＳトランジスタＮ２３２及びＮ２３３からなる
スイッチングトランジスタで構成される。ＮＭＯＳトラ
ンジスタＮ２３０及びＮ２３１の一方端は例えば接地電
位等の固定電位に接続される。またデータ転送バス線Ｔ
ＢＬをＤＲＡＭビット線ＤＢＬに伝達する際にもこれと
同様に、データ転送バス線ＴＢＬを差動的に増幅する、
ゲートにデータ転送バス線対をそれぞれ接続したＮＭＯ
ＳトランジスタＮ２５０及びＮ２５１と、この増幅され
た信号をリストア転送用ＤＲＡＭ列選択信号によってＤ
ＲＡＭビット線ＤＢＬに伝達するＮＭＯＳトランジスタ
Ｎ２３４及びＮ２３５からなるスイッチングトランジス
タで構成される。ＮＭＯＳトランジスタＮ２５０及びＮ
２５１の一方端は例えば接地電位等の固定電位に接続さ
れる。図６５は図６４で示した構成をデータ転送バス線
を一本しか用いないで構成したもので、当然ＮＭＯＳト
ランジスタＮ２６０はＤＲＡＭビット線ＤＢＬを差動的
に増幅するのではなく、ＤＲＡＭビット線の電位により
データ転送バス線を引き抜く動作を行う。ＮＭＯＳトラ
ンジスタＮ２８０も同様である。またこれは図６２のよ
うに、スイッチングトランジスタのみで構成されてもよ
い。データ転送バス線を一本にすることで、配線レイア
ウトが簡単になりデータ転送バス線間ノイズも減少でき
る。また図６３〜図６５のように、トランジスタのゲー
トにＤＲＡＭビット線またはデータ転送バス線をうけて
伝達する構成では、ＤＲＡＭビット線とデータ転送バス
線を完全に切り離せるため一方で発生したノイズが伝わ
りにくく、しかも高速に動作が可能である。 「ＤＲＡＭビット線選択回路とＳＲＡＭセルとの構成」
図３６に示すアレイレイアウトにおける１対のデータ転
送バス線と、ＤＲＡＭビット線選択回路とＳＲＡＭセル
との関係を示す構成図を図６６に示す。図６６において
ＤＲＡＭセルの同一列上のセルは、ＤＲＡＭビット線選
択回路を介してデータ転送バス線と接続され、ＳＲＡＭ
セルの同一列上のセルとのデータ転送が可能である。ま
たデータ転送バス線とＳＲＡＭセルは転送バス制御回路
４９８を介して接続される。このデータ転送バス制御回
路４９８には、ＳＲＡＭセルの両側に配置されたＤＲＡ
Ｍアレイ（ここではバンクＡ、バンクＢとする）を選択
し接続する回路を含み、活性化したバンクとだけ接続す
ることが可能となっており、データ転送バス線の負荷が
減ったことによる充放電電流の削減やデータ転送の高速
化が実現できる。しかも図６７にその動作を示すように
両方のバンクのデータ転送を交互に実行する（バンクピ
ンポン動作）際に、一方のバンクのデータ転送バス線を
切り離せるため、両方のバンクのデータ転送を重ねて実
行でき実効的なデータ転送周期を短くすることが可能で
ある。前述したように本実施例による半導体記憶装置の
一度にデータ転送するビット数は１０２４ビットであ
り、なおかつこのデータ転送バス線の負荷は非常に大き
いため、データ転送バス線全てが電源電圧レベルまでフ
ル振幅するとピーク電流及び消費電流が非常に大きくな
る。そこでデータ転送バス線はフル振幅させず、最高で
も電源電圧の２分の１くらいまでの振幅とすることでピ
ーク電流及び消費電流を大幅に削減できる。しかしデー
タ転送バス線の振幅が小さいと、その微小電位差でＳＲ
ＡＭセルは増幅しなければならず、転送スピードが多少
遅くなってしまう。そこでＳＲＡＭセル部内のデータ転
送バス線ＴＢＬＳのみをフル振幅させるため、転送バス
制御回路４９８にはＤＲＡＭバンク内のデータ転送バス
線ＴＢＬＡもしくはＴＢＬＢをゲートに接続し差動的に
増幅する差動型増幅回路を有してもよい。もしくはＤＲ
ＡＭバンク内のデータ転送バス線ＴＢＬＡもしくはＴＢ
ＬＢを切り離した状態で、ＳＲＡＭ部内のデータ転送バ
ス線ＴＢＬＳのみを増幅するセンスアンプ等を有しても
よい。また転送バス制御回路４９８は、データ転送バス
線対の電位の平衡化やプリチャージする回路を有する。 ３．『ＳＲＡＭ部』 「ＳＲＡＭ部とデータ入出力端子間の構成」図６８は図
１に示すＳＲＡＭ部とデータ入出力端子間の具体的構成
の一例を示す図であり、外部データ入出力端子ＤＱの１
ビット分に対する構成を抽出して示している。なおこの
例は、１６ＫビットのＳＲＡＭアレイを有した、×８ビ
ット構成についての実施例であるが、本発明はこれに制
限されることはなく主記憶部の構成との組み合わせを含
めて、様々な構成においても同様のことが実現できる。
図６８において、ＳＲＡＭメモリセルＳＭＣは図６９に
一例を示すように、フリップフロップ回路３１１（本例
ではフリップフロップ回路であるが、スタティックにデ
ータを記憶する回路であればこれに制限されない）の両
端にＤＲＡＭ部からくるデータ転送バス線ＴＢＬと接続
するための接続回路３１２と、ＳＲＡＭビット線ＳＢＬ
と接続するための接続回路３１３を有しており、ＤＲＡ
ＭセルとＳＲＡＭセルとの間でデータ転送を行う際、前
述したデータ転送バス線との接続回路を活性化させるＳ
ＲＡＭセルデータ転送用行選択信号ＴＷＬ１〜ＴＷＬ１
６と、ＳＲＡＭセルに対して読み出しまたは書き込みを
行う際、前述したＳＲＡＭビット線ＳＢＬとの接続回路
を活性化させるＳＲＡＭセル読み書き用行選択信号ＳＷ
Ｌ１〜ＳＷＬ１６を発生するＳＲＡＭ行デコーダ１２１
と、そのＳＲＡＭ行デコーダ１２１に入力されるＳＲＡ
Ｍ内部行アドレス信号ｉＡＳＲ０〜ｉＡＳＲ３を、内部
アドレス信号ｉＡ０〜ｉＡ３とＳＲＡＭ部制御信号によ
り発生するＳＲＡＭ行制御回路１２４を有する。もちろ
ん、ＳＲＡＭセルデータ転送用行選択信号ＴＷＬと、Ｓ
ＲＡＭセル読み書き用行選択信号ＳＷＬは共通にするこ
とも可能である。またＳＲＡＭビット線ＳＢＬは、ビッ
ト線の平衡化やプリチャージを行うＳＲＡＭビット線制
御回路３０３と、データ入出力線ＳＩＯとＳＲＡＭビッ
ト線ＳＢＬを導通させるＳＲＡＭ列選択回路３０４を有
しており、そのＳＲＡＭ列選択回路３０４に入力する選
択信号ＳＳＬ１〜ＳＳＬ１２８を発生するＳＲＡＭ列デ
コーダ１２３と、そのＳＲＡＭ列デコーダ１２３に入力
されるＳＲＡＭ内部列アドレス信号ｉＡＳＣ４〜ｉＡＳ
Ｃ１０を、内部アドレス信号ｉＡ０〜ｉＡ１３とＳＲＡ
Ｍ部制御信号により発生するＳＲＡＭ列制御回路１２２
を有している。ここでＳＲＡＭビット線制御回路３０３
は、ＳＲＡＭビット線ＳＢＬのレベルを検知し増幅する
センスアンプ回路を有してもよい。さらにデータ入出力
線ＳＩＯは外部データ入出力端子ＤＱと、データ入出力
回路３０８及びリード／ライトアンプ３０７を介して接
続されている。データ入出力線ＳＩＯについては、ライ
ト用とリード用に分離しても構わない。またＳＲＡＭセ
ルに対する読み出し動作もしくは書き込み動作は、デー
タ転送を行う転送バス線ＴＢＬと読み出しを行うＳＲＡ
Ｍビット線ＳＢＬをそれぞれ備えているため、データ転
送動作に関係なく読み出しを行うことが可能である。 「ＳＲＡＭセル」図７０には図６９に示したＳＲＡＭセ
ルのフリップフロップ回路３１１の具体的回路例をいく
つかあげてある。（ａ）はＰチャネル型ＭＯＳトランジ
スタ（以下ＰＭＯＳトランジスタと称する）Ｐ１００、
Ｐ１０１及びＮＭＯＳトランジスタＮ１００、Ｎ１０１
で構成されるフリップフロップ回路、（ｂ）は抵抗Ｒ１
００、Ｒ１０１とＮＭＯＳトランジスタＮ１００、Ｎ１
０１で構成されるフリップフロップ回路であり、両方と
もＳＲＡＭにて広く一般的に使用されているものであ
る。また（ｃ）は（ａ）のフリップフロップ回路に制御
信号ＰＥ、ＮＥにてそれぞれ制御されるパワーカット用
トランジスタＰＭＯＳトランジスタＰ１０２、ＮＭＯＳ
トランジスタＮ１０２及びバランサ回路３１５を追加し
たものである。ここでＰ１０２、Ｎ１０２は必ずしも両
方とも必要ではなく片方のみ設置してもよく、バランサ
回路３１５も必ずしも設置する必要はない。さらに
（ｄ）は通常のＤＲＡＭで広く一般的に使用されている
センスアンプのように構成されており、（ａ）のフリッ
プフロップ回路を行方向に複数個まとめて、接点３１６
を制御信号ＳＰＥにて制御するＰＭＯＳトランジスタＰ
１０３、接点３１７を制御信号ＳＮＥにて制御するＮＭ
ＯＳトランジスタＮ１０３を備え、接点３１６、接点３
１７をバランスさせるバランサ回路３１８とフリップフ
ロップ回路内には（ｃ）のようにバランサ回路３１５を
有している。ここで電源電圧は外部電源電圧もしくは電
源電圧変換回路にて発生された内部電源電圧でもよい。
またパワーカット用トランジスタのＰＭＯＳトランジス
タＰ１０２、接点３１６を制御信号ＳＰＥにて制御する
ＰＭＯＳトランジスタＰ１０３は共にＮＭＯＳトランジ
スタで構成されてもよく、その際の制御信号ＰＥ、ＳＰ
Ｅのレベルは電源電圧変換回路にて発生された電源電圧
よりも高いレベルの内部発生電源電圧のレベルとしても
よい。（ｃ）または（ｄ）のようにフリップフロップ内
で流れる貫通電流を削減することで転送時に発生するノ
イズを大幅に軽減することができる。さらには両端をバ
ランスさせて転送することで、高速で安定した転送動作
を実現できる。またフリップフロップ回路を構成するト
ランジスタは特別なものではなく、周辺回路もしくはＤ
ＲＡＭセンスアンプで使用されるトランジスタと同じで
もよい。「ＳＲＡＭビット線との接続回路とデータ転送
バス線との接続回路」図７１〜図７３にはＳＲＡＭビッ
ト線ＳＢＬと接続するための接続回路の具体的な回路例
を示す。図７１はもっとも簡単な構成で、ＮＭＯＳトラ
ンジスタＮ１０４及びＮ１０５からなるスイッチングト
ランジスタにより構成され、読み書き用行選択信号ＳＷ
ＬによってＳＲＡＭビット線ＳＢＬと接続する。図７２
はフリップフロップ回路のデータを読み出す際には、フ
リップフロップ回路の両端子を差動的に増幅する、ゲー
トにフリップフロップ回路の両端子をそれぞれ接続した
ＮＭＯＳトランジスタＮ１０８及びＮ１０９と、この増
幅された信号を読み出し用行選択信号ＳＲＷＬによって
ＳＲＡＭビット線ＳＢＬに伝達するＮＭＯＳトランジス
タＮ１０６及びＮ１０７からなるスイッチングトランジ
スタで構成される。ＮＭＯＳトランジスタＮ１０８及び
Ｎ１０９の一方端は例えば接地電位等の固定電位に接続
される。またフリップフロップ回路にデータを書き込む
際には、図７１で示したのと同じようにＮＭＯＳトラン
ジスタＮ１１０及びＮ１１１からなるスイッチングトラ
ンジスタにより構成され、書き込み用行選択信号ＳＷＷ
ＬによってＳＲＡＭビット線ＳＢＬとフリップフロップ
回路を接続する。図７３はフリップフロップ回路のデー
タを読み出す際には図７２と同様に、フリップフロップ
回路の両端子を差動的に増幅する、ゲートにフリップフ
ロップ回路の両端子をそれぞれ接続したＮＭＯＳトラン
ジスタＮ１０８及びＮ１０９と、この増幅された信号を
読み出し用行選択信号ＳＲＷＬによってＳＲＡＭ読み出
し用ビット線ＳＲＢＬに伝達するＮＭＯＳトランジスタ
Ｎ１０６及びＮ１０７からなるスイッチングトランジス
タで構成される。ＮＭＯＳトランジスタＮ１０８及びＮ
１０９の一方端は例えば接地電位等の固定電位に接続さ
れる。フリップフロップ回路にデータを書き込む際にも
これと同様に、ＳＲＡＭ書き込み用ビット線ＳＷＢＬを
差動的に増幅する、ゲートにＳＲＡＭ書き込み用ビット
線対をそれぞれ接続したＮＭＯＳトランジスタＮ１１４
及びＮ１１５と、この増幅された信号を書き込み用行選
択信号ＳＷＷＬによってフリップフロップ回路の両端子
に伝達するＮＭＯＳトランジスタＮ１１２及びＮ１１３
からなるスイッチングトランジスタで構成される。ＮＭ
ＯＳトランジスタＮ１１４及びＮ１１５の一方端は例え
ば接地電位等の固定電位に接続される。また図７２〜図
７３のように、トランジスタのゲートにフリップフロッ
プ回路の両端子またはＳＲＡＭビット線ＳＢＬをうけて
データを伝達する構成では、フリップフロップ回路の両
端子とＳＲＡＭビット線ＳＢＬを完全に切り離せるため
一方で発生したノイズが伝わりにくく、しかも高速に動
作が可能である。データ転送バス線ＴＢＬとの接続回路
も、図７１〜図７３と全く同様に構成することができ
る。 「ＳＲＡＭ行制御回路」図７４は図６８に示したＳＲＡ
Ｍ行制御回路の具体的な回路構成の一例を示す図であ
る。図７４においてＳＲＡＭ行制御回路は、ＳＲＡＭ内
部行アドレスラッチ回路３５０で構成されており、ＳＲ
ＡＭ内部行アドレス信号ｉＡＳＲ０〜ｉＡＳＲ３は内部
アドレス信号ｉＡ０〜ｉＡ３と、リード／ライトコマン
ド入力時のクロックサイクルでそれを取り込むラッチ信
号ＡＳＲＬにより生成される。ここでラッチ信号ＡＳＲ
Ｌは、図５４に示された動作制御回路にて生成されるＳ
ＲＡＭ部制御信号のうちの一つである。 「ＳＲＡＭ列制御回路」図７５は図６８に示したＳＲＡ
Ｍ列制御回路の具体的な回路構成の一例を示す図である
図７５においてＳＲＡＭ列制御回路は、内部アドレス信
号ｉＡ４〜ｉＡ１０を、リード／ライトコマンド入力時
のクロックサイクルにて発生するラッチ信号ＡＳＣＬで
取り込むＳＲＡＭ内部列アドレスラッチ回路５０７と、
そのＳＲＡＭ内部列アドレスラッチ回路５０７の出力を
制御信号ＳＣＥにより取り込み、ＳＲＡＭに対して読み
出し書き込みを行うバースト動作中に動作する内部カウ
ントアップ信号ＣＬＫＵＰにて所定のアドレスシーケン
スでカウントアップするカウンタ回路５０６を有してお
り、ＳＲＡＭ内部列アドレス信号ｉＡＳＣ４〜ｉＡＳＣ
１０はこのラッチ回路５０７とカウンタ回路５０６の出
力のいずれかを通過させるマルチプレクサ５０８を介し
て出力される。またこのマルチプレクサ５０８は、リー
ド／ライトコマンド入力時のクロックサイクルにおいて
ラッチ回路５０７の出力を選択し、少しでも速くＳＲＡ
Ｍ内部列アドレス信号を出力するよう制御信号ＳＣＳＬ
により制御されている。さらに本発明によるＳＲＡＭ列
制御回路は、複数のＳＲＡＭセル群（本例では行ごとに
分割されるＳＲＡＭセル群）それぞれに対して全く異な
るデータ入出力様式、例えばバースト長、データ入出力
アドレスシーケンス、レイテンシ等を設定できるよう
に、前述したモードレジスタ設定（２）コマンドサイク
ル（この例ではバースト長のみの設定が各ＳＲＡＭセル
群に対して可能であるが同様にしてデータ入出力アドレ
スシーケンス、レイテンシ等の設定ができるようにして
もよい）において内部アドレスｉＡ０〜ｉＡ１３の状態
によりそのデータ入出力様式を取り込み保持しておくデ
ータ入出力様式記憶部５０５を備えている。このデータ
入出力様式記憶部５０５は、内部アドレスｉＡ０〜ｉＡ
１３の状態より取り込む設定データを生成する取り込み
用ロジック５０２と、ｉＡ０〜ｉＡ３でデコードされ前
述のモードレジスタ設定（２）コマンドサイクルにおい
て発生するイネーブル信号ＣＲＥにより選択されるデコ
ード回路５０１の出力によって、各ＳＲＡＭセル群のデ
ータ入出力様式の設定データ（前記取り込み用ロジック
５０２の出力）を取り込むレジスタ５０３を、分割され
るＳＲＡＭセル群の数だけ備えており、さらにリード／
ライトコマンドサイクルにおいて、前述したＳＲＡＭ内
部行アドレスラッチ回路３５０より出力されたｉＡＳＲ
０〜ｉＡＳＲ３をデコード回路５０９によりデコードし
た信号にて選択制御し、ＳＲＡＭセル群の設定データを
保持する前記レジスタ５０３の出力のいずれかを通過さ
せるマルチプレクサ５０４を有する。前記カウンタ回路
５０６はそのマルチプレクサ５０４の出力を取り込み、
各ＳＲＡＭセル群で設定されたデータ入出力様式にて動
作する。またデータ入出力様式記憶部５０５は、設定す
るデータ入出力様式の数だけ備える必要がある。ここで
内部カウントアップ信号ＣＬＫＵＰ、イネーブル信号Ｃ
ＲＥ、制御信号ＳＣＥ，ＳＣＳＬ、ラッチ信号ＡＳＣＬ
は、図５４に示された動作制御回路にて生成されるＳＲ
ＡＭ部制御信号である。もちろん前述したＳＲＡＭ内部
行アドレスラッチ回路３５０に入力するラッチ信号ＡＳ
ＲＬと、ＳＲＡＭ内部列アドレスラッチ回路５０７に入
力するラッチ信号ＡＳＣＬは共通にすることも可能であ
る。またこのデータ入出力様式記憶部５０５の設定は、
前述したモードレジスタ設定（２）コマンドサイクルに
よる各ＳＲＡＭセル群ごとに行う他に、２つ以上のＳＲ
ＡＭセル群の設定データを一度に同じ設定を行うこと
も、図１０に示されたモードレジスタ設定（２）コマン
ドのＳＲＡＭ行データを設定する際に、アドレスＡ４と
Ａ５との論理を設定することで可能である。例えば、Ａ
４＝ＬかつＡ５＝Ｌ時は各ＳＲＡＭセル群ごとに、Ａ４
＝ＨかつＡ５＝Ｌ時はＳＲＡＭ行データの最下位ビット
を無視した２つのＳＲＡＭセル群に、Ａ４＝ＬかつＡ５
＝Ｈ時はＳＲＡＭ行データの下位２ビットを無視した４
つのＳＲＡＭセル群に設定するといったように様々な組
み合わせから設定することができる。さらにデータ入出
力様式記憶部５０５は、取り込み用ロジック５０２とレ
ジスタ５０３を必ずしも分割されるＳＲＡＭセル群の数
分だけ備える必要はなく、複数のＳＲＡＭセル群に対し
て共通に有してもよい。またデコード回路５０９に入力
されるｉＡＳＲ０〜ｉＡＳＲ３は、必ずしもＳＲＡＭ内
部行アドレスラッチ回路３５０からの信号を使用しなく
てもよく、これとは別に回路を備えてもよい。さらに、
ＳＲＡＭ内部列アドレスラッチ回路５０７とマルチプレ
クサ５０８は、図７６に示すように外部基準クロック信
号に同期した内部クロック信号ｉＣＬＫとの論理を経て
すぐに出力される回路構成とすることで、高速に内部ア
ドレス信号を発生することができる。図７６においてＩ
ＮＴＡｉと／ＩＮＴＡｉはカウンタ回路５０６からのア
ドレス信号であり、ＥＸＴＡｉと／ＥＸＴＡｉは内部ア
ドレス信号ｉＡｉから生成される信号である。これらの
信号の切り替えを制御信号ＳＣＳＬ、／ＳＣＳＬおよび
バースト制御信号で行う。ＳＣＳＬは制御信号であり、
／ＳＣＳＬは制御信号ＳＣＳＬの逆相信号である。図７
７にこの回路の動作例を示す。本回路構成ではｉＣＬＫ
から内部アドレス信号Ｙｉが出力されるまでの遅延はイ
ンバーター１段分であり最小に押さえられる。また内部
アドレス信号ＹｉとＹｉＢはアドレスパルス信号として
出力される。 「ＳＲＡＭ列デコーダとデータ制御回路構成」図７８に
ＳＲＡＭ列デコーダ１２３とデータ制御回路の構成の一
例を示す。第一の列デコーダ３９０と第二の列デコーダ
３９１を持ち、ＳＲＡＭ列選択信号ｉＡＳＣはそれぞれ
に順次伝達される。第１の列デコーダと第２の列デコー
ダは１つのアドレス選択データｉＡＳＣにより動作する
が、その実現のためそれぞれのデコーダ用に第一の列ア
ドレスバッファ３９２と第二の列アドレスバッファ３９
３を持つ。それぞれの列デコーダからの選択信号線ＳＳ
Ｌは列方向に並列に設置されており、データ入出力線Ｓ
ＩＯとデータラッチ回路も対応した２組を持つ。このＳ
ＲＡＭ列デコーダでの内部動作タイミングを図７９に示
す。それぞれの列アドレスバッファはＣＬＫ信号に基づ
き、順にそれぞれの列デコーダの選択信号制御（ｉＡＳ
Ｃ−１とｉＡＳＣ−２）を行う。すなわちバーストモー
ド時のように連続して列アドレス選択がなされる際に
は、第一の列デコーダと第二の列デコーダが交互に動作
する。それぞれの列デコーダにより選択された列（ＳＳ
Ｌ−１とＳＳＬ−２）のデータは、それぞれ対応したデ
ータ入出力線（ＳＩＯ−１とＳＩＯ−２）に順次出力さ
れる。これらのデータ入出力線では要求サイクルタイム
の２倍のサイクルタイムで動作しており、それぞれ第一
のデータラッチ回路３９５と第二のデータラッチ回路３
９６でデータの一時保持を行う。これら２組のデータを
データアウトバッファの前で合成して、データ入出力端
子ＤＱからは要求されたサイクルタイムで出力される。
上記構成を使用することにより、内部の動作サイクルを
上げることなく、連続データ出力や連続データ書き込み
のサイクルの高速化を行うことが可能である。ＤＯＵＢ
ＬＥ ＤＡＴＡ ＲＡＴＥ（ＤＤＲ）のシンクロナスＤ
ＲＡＭにおいても、この構成を用いることで高速化が可
能である。 「ＳＲＡＭ部とデータ入出力端子間の構成の他の例」図
８０に×８ビット構成の場合のＳＲＡＭ部とデータ入出
力端子間の構成の他の例の概略図を示す。ＳＲＡＭから
のデータ出力の場合、まず選択された列のＳＲＡＭセル
のデータはそれぞれのデータ入出力線ＳＩＯへと出力さ
れる。選択された行のデータ入出力線ＳＩＯと、グロー
バルデータ入出力線ＧＩＯとが接続され、データアンプ
１５３へとデータは送られる。その後、データはリード
ライトバス線ＲＷＬを通り、データラッチ回路１５１お
よびデータバッファ１５２を介してデータ入出力端子Ｄ
Ｑへと出力される。もちろん×８構成なので８組のデー
タ入出力回路が同時に動作し８個のデータが出力され
る。ＳＲＡＭセルへの書き込み時も同様の経路を逆にた
どり書き込まれる。このデータ入出力線ＳＩＯとグロー
バルデータ入出力線ＧＩＯを用いた回路の構成とするこ
とで、ＳＲＡＭセルごとのＳＲＡＭ行選択が不要となり
ＳＲＡＭ行選択信号線にかかる負荷が軽減され、ＳＲＡ
Ｍセルのデータ入出力を高速で動作させることが可能で
ある。さらに、本構成とすることによりＳＲＡＭセルの
行数を増した場合にも、データ入出力線ＳＩＯの負荷は
増大することはなく、高速動作に支障をきたすことはな
い。 「ＳＲＡＭ列冗長回路構成」図８１にＳＲＡＭの冗長セ
ル列を設置した場合の構成の一例を示す。入出力端子Ｄ
Ｑの１つに対応するＳＲＡＭセルアレイについて、ＳＲ
ＡＭセルアレイの上方端に冗長用のＳＲＡＭセル列を配
置し、冗長用のデータ入出力線はＳＲＡＭアレイ上方に
出力し、通常（非冗長用）のデータ入出力線はＳＲＡＭ
アレイの下方に出力され、それぞれのデータ入出力線に
ＳＲＡＭの行選択スイッチをもつ。ＳＲＡＭアレイの上
部に冗長用のグローバルデータ入出力線、下部に通常
（非冗長用）のグローバルデータ入出力線が配置され、
それぞれのデータアンプとライトバッファに接続され
る。被置換されるＳＲＡＭセル列からの冗長用のＳＲＡ
Ｍセル列への切り替えは、グローバルデータ入出力線の
切り替えまたはデータアンプとライトバッファの切り替
えで行う。上記手段を有することで入出力端子ＤＱごと
のＳＲＡＭアレイの冗長セル列への切り替えが可能とな
り、冗長セル列への切り替えを行った場合でも、非冗長
セル列とのアクセス時間の差は除くことができる。ここ
では冗長用のＳＲＡＭセル列とデータ入出力線とグロー
バルデータ入出力線をＳＲＡＭセルアレイ上部に配置し
たが、特にこの配置に制限されるものではない。 （８） その他 １．『電源電圧』 「ＤＲＡＭとＳＲＡＭへ供給される電源電圧」図８２は
ＤＲＡＭアレイ部とＳＲＡＭアレイ部に供給される電源
電圧の構成の一例を示した図である。図８２において、
この半導体記憶装置は電源電圧変換回路６０３を備え、
外部電源電圧ＶＥＸＴより内部電源電圧ＶＩＮＴを発生
させる。その内部電源電圧ＶＩＮＴをＤＲＡＭアレイ部
６０１に供給し、ＳＲＡＭアレイ部６０２には外部電源
電圧ＶＥＸＴを供給する構成となっている。近年のＤＲ
ＡＭでは、プロセスの微細化が進みメモリセルの耐圧が
もたなくなってきており、メモリセルアレイ部において
は電源電圧を外部電源電圧より下げて使用している。し
かし当然ながら、電源電圧が低くなるとトランジスタの
ドライブ能力は下がってしまい、高速化の妨げとなって
いる。そこで本例では、ＳＲＡＭアレイ部の微細化をＤ
ＲＡＭアレイ部より抑え、ＳＲＡＭアレイ部に供給する
電源電圧を外部電源電圧ＶＥＸＴとすることで、ＳＲＡ
Ｍ部の動作スピードを高速にすることを達成している。
例えばＳＲＡＭセルにデータを書き込む際の書き込みス
ピードは、図８４に示すＳＲＡＭセルへの書き込み時間
の電源電圧依存のシミュレーション結果より明らかなよ
うに、外部電源電圧ＶＥＸＴ＝３．３Ｖ、内部電源電圧
ＶＩＮＴ＝２．５Ｖとした場合４１％も高速化される。
また図８３はＤＲＡＭアレイ部とＳＲＡＭアレイ部に供
給される電源電圧の構成の他の例を示したものである。
図８３において、電源電圧変換回路６０３は外部電源電
圧ＶＥＸＴより第一の内部電源電圧ＶＩＮＴ１と第二の
内部電源電圧ＶＩＮＴ２を発生する。第一の内部電源電
圧ＶＩＮＴ１はＤＲＡＭアレイ部へ、第二の内部電源電
圧ＶＩＮＴ２はＳＲＡＭアレイ部へ供給される。この
際、第二の内部電源電圧ＶＩＮＴ２を第一の内部電源電
圧ＶＩＮＴ１より高くすることで、先程と同じ効果を得
ることができる。また電源電圧変換回路６０３は１台で
ある必要はなく、第一の内部電源電圧ＶＩＮＴ１用と第
二の内部電源電圧ＶＩＮＴ２用に別々に２台で構成され
ていてもよい。また、電源電圧にも関係する基板電位に
ついては、主記憶部や副記憶部を構成するメモリセルの
種類によっていろいろな場合が考えられる。例えば、主
記憶部をダイナミック型メモリセルで構成する場合は、
主記憶部を他の領域より低い基板電位にしたり、主記憶
部と副記憶部及び双方向データ転送回路を他の領域より
低い基板電位としてもよい。これらの基板電位は、Ｐ基
板にＰウェル、Ｎウェル、深いＮウェルなどを形成する
ことによって実現できる。 ２．『その他の機能説明』 「機能１：コピー転送」本発明による半導体記憶装置
は、同一列上のＳＲＡＭメモリセルの間、例えば図６８
におけるメモリセルＳＭＣ１とメモリセルＳＭＣ１６と
の間でデータ転送が可能な機能を有することも可能であ
る。これにより、ＳＲＡＭセルのある１行分のセルデー
タを別の行にコピーすること、しかもＤＲＡＭセルから
転送するよりもはるかに高速に転送することが可能であ
る。またこの機能はＤＲＡＭとのデータ転送動作によっ
て妨げられることなく、実行が可能である。以下に図６
８を用いて、メモリセルＳＭＣ１を含む１行分のセルか
らメモリセルＳＭＣ１６を含む１行分のセルへデータ転
送する動作を説明する。ＳＲＡＭセル読み書き用行選択
信号ＳＷＬ１を活性化させ、メモリセルＳＭＣ１を含む
１行分のセルのデータを各々のＳＲＡＭビット線に伝達
する。その後、ＳＲＡＭセル読み書き用行選択信号ＳＷ
Ｌ１６を活性化させて、メモリセルＳＭＣ１６を含む１
行分のセルへ各々のビット線のデータを伝達しセルデー
タを書き換える。ＳＲＡＭビット線ＳＢＬを用いてデー
タ転送するため、例えばＳＲＡＭセルデータ転送用行選
択信号ＴＷＬ２により選択されるメモリセルＳＭＣ２を
含む１行分のセルとＤＲＡＭセルとのデータ転送は、デ
ータ転送バス線ＴＢＬを用いて行うことができ、メモリ
セルＳＭＣ１を含む１行分のセルからメモリセルＳＭＣ
１６を含む１行分のセルへのデータ転送とは全く関係な
く実行可能である。これらの動作は全てコマンド入力に
より行われ、転送するＳＲＡＭセル群と転送先のＳＲＡ
Ｍセル群を指定するコマンドを追加しなければならな
い。 「機能２：テンポラリセル転送」図６８で示すＳＲＡＭ
アレイ部の構成では、指定のＳＲＡＭセルに書き込まれ
たデータがあり、新たに別の行のＤＲＡＭセルからデー
タ転送（プリフェッチ転送動作）をして指定されたＳＲ
ＡＭセルのデータを読み出す場合、一端ＳＲＡＭセルに
書き込まれたデータをＤＲＡＭへデータ転送（リストア
転送動作）して、その後新たに別の行のＤＲＡＭセルか
らデータ転送（プリフェッチ転送動作）をしてＳＲＡＭ
セルのデータを読み出さねばならない。ＤＲＡＭセルへ
のデータ転送サイクル時間をｔＲＣ、ＤＲＡＭセルから
からＳＲＡＭセルへデータ転送（プリフェッチ転送動
作）をしてＳＲＡＭセルのデータを読み出すまでの時間
をｔＲＡＣとすると、読み出すまでにｔＲＣ＋ｔＲＡＣ
の時間がかかることになる。しかし、以下のような機能
を持たすことでもっと高速に読み出すことが可能とな
る。図８５に、その機能を実現するＳＲＡＭアレイ部の
具体的構成の一例を示す。図８５において、そのほとん
どは図６８で説明したものと全く同じ構成である。違っ
ているのは、テンポラリ用のＳＲＡＭセルを１行分追加
したことと、制御信号ＴＣＳＬにてテンポラリ用セルの
行の選択を行う選択回路３０９を備えたことである。こ
こで制御信号ＴＣＳＬは、図５４に示された動作制御回
路にて生成される転送制御信号のうちの一つであり、テ
ンポラリセルへのデータ転送を行う際に発生する。また
ここではテンポラリ用のＳＲＡＭセルを１行追加してい
るがこれに制限されることはなく、既存のＳＲＡＭセル
の中の一部をテンポラリセルとして選択できるようにし
てもよいし、このテンポラリ用のＳＲＡＭセルは１行で
なく複数行有してもよい。図８５においてメモリセルＳ
ＭＣ１を含む１行分のセルを、テンポラリメモリセルＳ
ＭＣＤを含む１行分のセルに転送（コピー）し、メモリ
セルＳＭＣ１を含む１行分のセルにＤＲＡＭセルからの
データ転送（プリフェッチ転送動作）をして、ＳＲＡＭ
セルのデータを読み出す場合の内部の動作の一例を図８
６を用いて説明する。まずアクティブコマンドを入力
し、読み出すデータのあるＤＲＡＭ行を選択する。次に
テンポラリ用のＳＲＡＭセルに転送する新たに追加した
コマンド（テンポラリセルコピーコマンド）を入力する
と、それに伴って制御信号ＴＣＳＬが活性化する。コマ
ンドと同時に入力されたデータ転送するＳＲＡＭ行アド
レスにより、ＳＲＡＭセル読み書き用行選択信号ＳＷＬ
１を活性化させ、メモリセルＳＭＣ１を含む１行分のセ
ルのデータを各々のＳＲＡＭビット線に伝達する。その
後制御信号ＴＣＳＬによりＳＲＡＭテンポラリセル読み
書き用行選択信号ＳＷＬＤを活性化させ、テンポラリメ
モリセルＳＭＣＤを含む１行分のテンポラリセルへ各々
のビット線のデータを伝達しセルデータを書き換える。
この動作は前述した「機能１」の、ＳＲＡＭセルのある
１行分のセルデータを別の行にコピーする動作と同じで
ある。これにより、ＤＲＡＭへデータ転送しなければな
らないセルデータをテンポラリセルに一時的に保管する
ことが可能である。次にプリフェッチコマンドを入力
し、メモリセルＳＭＣ１を含む１行分のセルにＤＲＡＭ
セルからのデータ転送（プリフェッチ転送動作）を行
い、読み出すデータをＳＲＡＭメモリセルに伝達する。
この後リードコマンドを入力し、ＳＲＡＭセルよりデー
タを読み出す。以上によりｔＲＣ分が削減でき、ｔＲＡ
Ｃの時間で読み出すことが可能となる。テンポラリセル
に転送したデータは、この動作を行った後でＤＲＡＭへ
データ転送（テンポラリセルリストア転送動作）を行え
ばよい。 「機能３：複数行同時転送」また本発明による半導体記
憶装置は、ＤＲＡＭの選択された１行中のセル群をＳＲ
ＡＭ部へデータ転送する際、複数行のＳＲＡＭセル群を
同時に選択し同じデータを転送可能な機能を有すること
もできる。これは簡単な回路の追加で実現できる。図６
８において、ＳＲＡＭ行制御回路１２４に上記機能を実
行する新たに追加したコマンドにより発生する制御信号
を追加し、その制御信号にてＳＲＡＭ内部行アドレス信
号を制御してＳＲＡＭセルデータ転送用行選択信号ＴＷ
Ｌを複数活性化すればよい。 「機能４：オート連続プリフェッチ／リストア転送」ま
たＤＲＡＭの選択された１行のＤＲＡＭセルのうち、さ
らにＤＲＡＭ列デコーダにより選択されたＤＲＡＭセル
群をＳＲＡＭ部へデータ転送する際、そのデータ転送を
複数回のコマンドにより繰り返すのではなく一回のコマ
ンドにてチップ内部の所定の遅延時間間隔で、連続して
転送動作を繰り返すことでデータ転送の合計時間の短縮
が可能な機能を有することもできる。図８７に、その機
能の内部動作の一例を示す。ここでは１行のＤＲＡＭセ
ルは４つのＤＲＡＭセル群にＤＲＡＭ列デコーダによっ
て分割されるものとする。この分割数は特に制限される
ことはなくどのような数に分割されてもよい。図８７に
おいてこの機能を定義した新たに追加したコマンド（プ
リフェッチ（２）コマンド）を入力すると、チップ内部
の所定の遅延時間間隔で連続して４回内部カウントアッ
プ信号が発生する。ＤＲＡＭ内部列アドレス信号を発生
するＤＲＡＭ列制御回路、ＳＲＡＭ内部行アドレス信号
を発生するＳＲＡＭ行制御回路にはそれぞれカウンタ回
路を備えておき、先のコマンド入力の際に同時に入力さ
れるＤＲＡＭ列アドレスとＳＲＡＭ行アドレスを最初の
内部カウントアップ信号で取り込み、その後の内部カウ
ントアップ信号で順次それぞれのアドレスをカウントア
ップしていく。この４回の内部カウントアップ信号のサ
イクルにおいてそれぞれの転送動作を行う。これと同様
に複数のＳＲＡＭセル群のデータを、それぞれＤＲＡＭ
行デコーダ及び列デコーダで選択される複数のＤＲＡＭ
セル群へデータ転送する際、複数回のコマンドを繰り返
すのではなく、一回のコマンドにてチップ内部の所定の
遅延時間間隔で連続して転送動作を繰り返すことで、複
数のＤＲＡＭセル群それぞれに転送可能な機能を有する
ことも可能である。先の機能と同様にチップ内部の所定
の遅延時間間隔で連続して内部カウントアップ信号を発
生させ、ＤＲＡＭ内部列アドレス信号を発生するＤＲＡ
Ｍ列制御回路、ＳＲＡＭ内部行アドレス信号を発生する
ＳＲＡＭ行制御回路にそれぞれカウンタ回路を備えるこ
とで実現できる。 「機能５：複数行連続リード／ライト」さらに本発明に
よる半導体記憶装置は、複数回のコマンドを繰り返すの
ではなく一回のコマンドにて複数行のＳＲＡＭセル群に
対して定められた順序に従ってそのＳＲＡＭセル群の全
てのデータを、所定のシーケンスで連続して読み書きす
る機能を有することも可能である。この機能があること
で、例えばＤＲＡＭの１行分のセルデータを複数のＳＲ
ＡＭセル群にわけて保持している際に、ＤＲＡＭの１行
分のセルデータを所定のシーケンスで全て連続して読み
書きでき、本半導体記憶装置を制御するメモリコントロ
ーラやチップセットでの負担が軽くなるとともに、この
間に他のＳＲＡＭセル群とＤＲＡＭ部との動作をさせる
ことが可能となる。また付加機能４とともに用いると一
層の効果が得られる。図８８はこの機能を実現するため
のＳＲＡＭ行制御回路の具体的構成の一例である。図８
８において、図７４で示したＳＲＡＭ内部行アドレスラ
ッチ回路３５０に、ＳＲＡＭ内部行アドレスラッチ回路
３５０の出力を制御信号ＳＲＥにより取り込み、ＳＲＡ
Ｍ列アドレスが最上位アドレスにくると発生する内部カ
ウントアップ信号ＳＲＵＰにて所定のアドレスシーケン
スでカウントアップするカウンタ回路３５１と、ラッチ
回路３５０とカウンタ回路３５１の出力のいずれかを通
過させるマルチプレクサ３５２を追加している。このマ
ルチプレクサ３５２は、リード／ライトコマンド入力時
のクロックサイクルにおいてラッチ回路３５０の出力を
選択し、少しでも速くＳＲＡＭ内部行アドレス信号を出
力するよう制御信号ＳＲＳＬにより制御されている。ま
たＳＲＡＭ列制御回路においては、図７５に示されたカ
ウンタ回路５０６がこの機能を定義した新たに追加した
コマンドを入力されると、取り込んだ列アドレスから最
上位アドレスまで順次シフトアップしていく機能を有し
ている。図８９はこの機能のうち読み出す機能の内部動
作の一例を示す図である。図８９において、この機能を
定義した新たに追加したコマンド（リード（２）コマン
ド）を入力すると制御信号ＳＲＳＬが発生し、マルチプ
レクサ３５２によりＳＲＡＭ内部行アドレスラッチ回路
３５０の出力がＳＲＡＭ内部行アドレスｉＡＳＲ０〜ｉ
ＡＳＲ３となる、と同時にラッチ回路３５０の出力を制
御信号ＳＲＥによってカウンタ回路３５１に取り込む。
その後基準クロック信号ＣＬＫに同期して列アドレスが
インクリメントしていき、最上位アドレスになった時に
発生する内部カウントアップ信号ＳＲＵＰによってカウ
ンタ回路３５１が行アドレスをインクリメントしてい
く。また最上位アドレスになった以降は制御信号ＳＲＳ
Ｌによってマルチプレクサ３５２が制御され、カウンタ
回路３５１の出力がＳＲＡＭ内部行アドレスｉＡＳＲ０
〜ｉＡＳＲ３となる。このようにして行及び列アドレス
を順次シフトしていくことで、複数行のＳＲＡＭセル群
の全てのデータを連続して読み出すことができる。ここ
で内部カウントアップ信号ＳＲＵＰ、制御信号ＳＲＥ、
制御信号ＳＲＳＬは図５４に示された動作制御回路にて
生成されるＳＲＡＭ部制御信号である。 「機能６：リアルタイムモード設定」また本発明による
半導体記憶装置は、リード／ライトコマンドを入力しＳ
ＲＡＭセルに対して読み書きをする際、バースト長、デ
ータ入出力アドレスシーケンス、レイテンシ等のデータ
入出力様式をそのコマンド入力と同時に設定できるよう
にする機能を有することも可能である。この機能を有す
ることで、異なるデータ入出力様式の要求に対しその都
度に一度に指定することができるため、本半導体記憶装
置を制御するメモリコントローラやチップセットでの負
担が非常に軽くなり、システムパフォーマンスを向上す
ることができる。図９０にこの機能によるリード（３）
／ライト（３）コマンドと各入力端子状態の対応表を示
す。図１０で示した表との違いは、リード／ライトコマ
ンド入力時使用していなかったアドレス端子Ａ１１、Ａ
１２、Ａ１３にバースト長選択を割り当てた点で、この
３ビットのアドレス端子の状態により図２６のようなバ
ースト長をリード（３）／ライト（３）コマンド入力と
同時に選択・指定することができる。ここではバースト
長選択を割り当てたが、同様にデータ入出力アドレスシ
ーケンス、レイテンシ等のデータ入出力様式を割り当て
ることも可能である。図９１にこの機能を用いた場合の
動作の一例を示す。ここではデータ入出力アドレスシー
ケンスはシーケンシャル、レイテンシは２に設定されて
おり、リード（３）コマンド入力時にアドレス信号Ａ１
１〜Ａ１３（内部アドレス信号ｉＡ１１〜ｉＡ１３）に
よってバースト長を変更している。これは回路的には通
常のＳＤＲＡＭと同様、バースト長の設定により図７５
に示したＳＲＡＭ列制御回路内のカウンタ回路を制御
し、ＳＲＡＭ内部列アドレスｉＡＳＣ４〜ｉＡＳＣ１０
を制御することで実現できる。 「機能７：オートリストア／プリフェッチ転送」さらに
本発明による半導体記憶装置は、ＤＲＡＭセル群からＳ
ＲＡＭセル群へデータ転送した後、別のＳＲＡＭセル群
のデータを、転送したのと同じＤＲＡＭセル群へ転送す
ることが可能な機能を有することもできる。これはデー
タ転送した際のＤＲＡＭ行アドレス及びＤＲＡＭ列アド
レスを内部で保持しておけばよく、図６０に示すＤＲＡ
Ｍ内部行アドレスラッチ回路及び図６１に示すＤＲＡＭ
内部列アドレスラッチ回路を用いることで実現できる。
さらにこのラッチ回路をバンク毎にもつことで、異なる
バンクが交互にアクセスされても可能なようにすること
ができる。これによりリストア転送動作時にＤＲＡＭ行
アドレス及びＤＲＡＭ列アドレスを指定する必要がなく
実効的にリストア動作に要する時間が短くなるため、本
半導体装置を制御するメモリコントローラやチップセッ
トでの制御が簡単になり負担が軽くなりシステムパフォ
ーマンスが向上する。また全く同様にしてＤＲＡＭセル
群からＳＲＡＭセル群へデータ転送した後、別のＤＲＡ
Ｍセル群のデータを、転送されたのと同じＳＲＡＭセル
群へ転送することが可能な機能を有することもできる。
本発明による半導体集積回路装置は半導体記憶装置とそ
の半導体記憶装置の制御装置を含む。半導体記憶装置は
主記憶部と副記憶部を有し、主記憶部と副記憶部で双方
向のデータ転送が可能である。また副記憶部は複数の記
憶セル群から構成されており、副記憶部のそれぞれの記
憶セル群はそれぞれ独立したキャッシュとして機能する
事が可能である。また本発明による半導体記憶装置で
は、コントロール端子やアドレス端子の数は主記憶部を
制御するのに必要な数と同じ数で実現する事も可能であ
る。以下に主に主記憶部に６４ＭビットのＤＲＡＭアレ
イ、副記憶部に１６ＫビットのＳＲＡＭアレイを有した
×８ビットの２バンク構成のシンクロナスインターフェ
ースを持つ半導体記憶装置についての実施例を中心に説
明する。しかし本発明はこの構成の半導体記憶装置に限
定されるものではない。 （２） ブロック図 図１はこの発明の一実施例による半導体記憶装置の全体
の構成を概略的に示すブロック図である。図１におい
て、半導体記憶装置１００は、主記憶部としてＤＲＡＭ
部１０１、副記憶部としてＳＲＡＭ部１０２、ＤＲＡＭ
部１０１とＳＲＡＭ部１０２との間でデータ転送を行う
ための双方向データ転送回路１０３を有している。ＤＲ
ＡＭ部１０１は、行及び列からなるマトリックス状に配
列された複数のダイナミック型メモリセルを備えるＤＲ
ＡＭアレイ１１０と、内部アドレス信号ｉＡ０〜ｉＡ１
３からＤＲＡＭ行選択信号とバンク選択信号を出力する
ＤＲＡＭ行制御回路１１５と、ＤＲＡＭ行選択信号ｉＡ
ＤＲ０〜ｉＡＤＲ１２とバンク選択信号ｉＡＤ１３を受
けてＤＲＡＭアレイ１１０の対応行を選択するＤＲＡＭ
行デコーダ１１３と、内部アドレス信号ｉＡ５とｉＡ６
からＤＲＡＭ列選択信号を出力するＤＲＡＭ列制御回路
１１６と、ＤＲＡＭ列選択信号ｉＡＤＣ５とｉＡＤＣ６
を受けて対応列を選択するＤＲＡＭ列デコーダ１１４を
有する。さらにＤＲＡＭアレイ１１０は、メモリセル部
１１１と、選択されたＤＲＡＭセルに保持されたデータ
を検知し増幅するセンスアンプ１１２を備える。またＤ
ＲＡＭアレイ１１０はバンクと呼ばれる複数のブロック
に分割されており、本実施例では２つのバンクＡ，バン
クＢに分割され、バンク選択信号ｉＡＤ１３により選択
されている。ＳＲＡＭ部１０２は、行及び列からなるマ
トリックス状に配列された複数のスタティック型メモリ
セルを備えるＳＲＡＭアレイ１２０と、内部アドレス信
号ｉＡ０〜ｉＡ３からＳＲＡＭ行選択信号を発生するＳ
ＲＡＭ行制御回路１２４と、ＳＲＡＭ行選択信号ｉＡＳ
Ｒ０〜ｉＡＳＲ３を受けて分割されたＳＲＡＭセル群
（本実施例では行毎に分割されたセル群）の選択を行う
ＳＲＡＭ行デコーダ１２１と、内部アドレス信号ｉＡ０
〜ｉＡ３及びｉＡ４〜ｉＡ１３からＳＲＡＭ列選択信号
を発生するＳＲＡＭ列制御回路１２２と、ＳＲＡＭ列選
択信号ｉＡＳＣ４〜ｉＡＳＣ１０により列選択を行うＳ
ＲＡＭ列デコーダ１２３を有する。さらに外部入力信号
を受けて半導体記憶装置内の動作を制御する動作制御回
路１５０と外部とのデータ入出力の制御をするデータ制
御回路１６０を有する。本実施例では主記憶部にＤＲＡ
Ｍを用い副記憶部にＳＲＡＭを用いているが、本発明は
これに制限されることはない。主記憶部にはＤＲＡＭの
他にＳＲＡＭ、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、
ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ、強誘電体メモ
リなど他のメモリを用いてもよい。主記憶部を構成する
メモリはその種類や特有の機能を有効に使用できるよう
に構成することが望ましい。例えば主記憶部にＤＲＡＭ
を用いる場合については汎用ＤＲＡＭ、ＥＤＯＤＲＡ
Ｍ、シンクロナスＤＲＡＭ、シンクロナスＧＲＡＭ、バ
ーストＥＤＯＤＲＡＭ、ＤＤＲシンクロナスＤＲＡＭ、
ＤＤＲシンクロナスＧＲＡＭ、ＳＬＤＲＡＭ、Ｒａｍｂ
ｕｓＤＲＡＭなどを適宜使用する。また副記憶部には主
記憶部に用いたメモリよりも高速アクセス可能なランダ
ムアクセスメモリであれば他のメモリを用いてもよい。
主記憶部をフラッシュＥＥＰＲＯＭで構成する場合に
は、副記憶部のメモリ容量はフラッシュＥＥＰＲＯＭの
一つの消去セクター単位の容量の１／２以上で構成され
るのが望ましい。 （３） システム 本発明による半導体記憶装置は、後で詳細に述べるＳＲ
ＡＭ列制御回路１２２を持つことによりＳＲＡＭセル群
単位でのＳＲＡＭ列制御モードの変更が可能となる。こ
の機能はＳＲＡＭセル群単位ごとに後述するラップタイ
プやバースト長やレイテンシなど（以降データ入出力様
式と称する）の設定が可能ということであり、あらかじ
め設定しておけばそれぞれのＳＲＡＭセル群の選択がな
された際に半導体記憶装置の内部で自動的にデータ入出
力様式が決定されるものである。このため、データ入出
力様式切り替えのための半導体記憶装置外部からのデー
タ制御、もしくは半導体記憶装置外部でのデータ処理制
御は不要となる。本発明の機能を有する半導体記憶装置
は、複数のアクセス要求を受ける場合、各々のアクセス
要求ごとにＳＲＡＭセル群単位での割り振りや指定及び
再指定を受ける機能を有している。図２には、図１で示
した半導体記憶装置１００に対しアクセス要求を行うメ
モリマスタを複数個持つメモリシステムを示す。図２で
はメモリマスタ１８０ａからのアクセス要求に対しては
ＳＲＡＭセル群０１と０２と０３が指定され、メモリマ
スタ１８０ｂからのアクセス要求に対してはのＳＲＡＭ
セル群０４が指定され、メモリマスタ１８０ｃからのア
クセス要求に対してはＳＲＡＭセル群０５と０６と０７
と０８が指定されている。これらのアクセス要求に対す
るＳＲＡＭセル群の指定は可変であり、随時変更が可能
である。また、図２において半導体記憶装置１００に対
するメモリマスタ１８０ａの要求するデータ入出力様式
とメモリマスタ１８０ｂの要求するデータ入出力様式が
異なる場合にも、メモリマスタ１８０ａに対するデータ
入出力とメモリマスタ１８０ｂに対するデータ入出力を
何ら特別な制御信号を入力する必要なく連続して行うこ
とが可能である。その動作を可能とするために半導体記
憶装置１００内のＳＲＡＭ列制御回路１２２にデータ入
出力様式記憶部を持つ。またデータ入出力様式記憶部は
図２の様にＳＲＡＭセル群と１対１対応でもよく、図３
の様に複数のＳＲＡＭセル群に対応してもよい。図４、
図５及び図６に、半導体記憶装置１００と、メモリマス
タからのアクセス要求に従い半導体記憶装置１００への
入力信号を制御発生するメモリ制御装置１９１を同一半
導体基板上に搭載した混載半導体装置１９０の例を示
す。このような混載半導体装置は図４のように全ての信
号の入出力をメモリ制御装置を介して行う混載半導体装
置１９０や図５のようにデータ入出力は半導体記憶装置
１００が直接行う混載半導体装置１９０や図６のように
データ入出力はバッファ１９２を介して半導体記憶装置
１００が行う混載半導体装置１９０の構成があるが、も
ちろんその他の構成でもよい。混載半導体装置１９０で
は図２や図３のシステムにおけるそれぞれのメモリマス
タのアクセス要求に対するＳＲＡＭセル群の指定も半導
体装置内部で自動的に行わせることが可能となる。 （４） ピン配置 図７は本発明による半導体記憶装置のパッケージのピン
配置の１例を示す図である。この図７は、６４Ｍビット
のＤＲＡＭアレイと１６ＫビットのＳＲＡＭアレイを有
した×８ビット構成の２バンクのシンクロナスインター
フェースを持つ半導体記憶装置であり、リードピッチ
０．８ｍｍ、５４ピンの４００ｍｉｌ×８７５ｍｉｌＴ
ＳＯＰタイプＩＩのプラスチックパッケージに収納され
る。これらのピンの構成は通常の６４Ｍビットのシンク
ロナスＤＲＡＭと同様のピン数とピン配置である。図８
や図９のような×４、×１６ビット構成や他の×１、×
３２ビット構成、他のバンク数であっても、それぞれの
構成のシンクロナスＤＲＡＭと同様のピン数とピン配置
となる。以下に各ピンの信号定義を示す。 ＣＬＫ：クロック信号ＣＬＫは基準クロック信号で、他
の全ての入出力信号の基準信号となる。すなわち他の入
力信号の取り込みタイミング、出力信号タイミングを決
定する。各外部入力信号はＣＬＫの立ち上がりエッジを
基準として、セットアップ／ホールド時間が規定され
る。 ＣＫＥ：クロックイネーブル信号ＣＫＥはその次にくる
ＣＬＫ信号が有効か無効かを決定する。ＣＬＫ立ち上が
りエッジの際にＣＫＥ信号がＨＩＧＨであった場合は次
に入力されるＣＬＫ信号は有効とされ、ＣＬＫ立ち上が
りエッジの際にＣＫＥ信号がＬＯＷであった場合は次に
入力されるＣＬＫ信号は無効とされる。 ／ＣＳ：チップセレクト信号／ＣＳは外部入力信号／Ｒ
ＡＳ信号、／ＣＡＳ信号、／ＷＥ信号を受け付けるか受
け付けないかを決定する。ＣＬＫ立ち上がりエッジの際
に／ＣＳ信号がＬＯＷであった場合に同じタイミングに
て入力される／ＲＡＳ信号、／ＣＡＳ信号、／ＷＥ信号
は動作制御回路に取り込まれ、ＣＬＫ立ち上がりエッジ
の際に／ＣＳ信号がＨＩＧＨであった場合には同じタイ
ミングにて入力される／ＲＡＳ信号、／ＣＡＳ信号、／
ＷＥ信号は無視される。 ／ＲＡＳ，／ＣＡＳ，／ＷＥ：各制御信号／ＲＡＳ，／
ＣＡＳ，／ＷＥはともに組み合わせることで半導体記憶
装置の動作を決定するための信号である。 Ａ０〜Ａ１３：アドレス信号Ａ０〜Ａ１３は、クロック
信号に応じてアドレス制御回路に取り込まれ、ＤＲＡＭ
行デコーダ、ＤＲＡＭ列デコーダ、ＳＲＡＭ行デコー
ダ、ＳＲＡＭ列デコーダへ伝達され、各々ＤＲＡＭ部セ
ル、ＳＲＡＭ部セルの選択に使用される。さらに内部コ
マンド信号に応じて後述のモードレジスタに取り込ま
れ、内部動作のデータ入出力様式の設定に使われる。ま
た同様にＳＲＡＭ列制御回路の設定にも使われる。ま
た、アドレス信号Ａ１３はＤＲＡＭセルアレイのバンク
選択信号でもある。 ＤＱＭ：データマスク信号ＤＱＭはデータの入力及び出
力をバイト単位で無効化（マスク）する信号である。 ＤＱ０〜ＤＱ７：データ信号ＤＱ０〜ＤＱ７は入出力デ
ータの信号である。 （５） 基本動作 以下に本発明による半導体記憶装置の基本動作を説明す
る。尚、ここで示すコマンドやデータ数などはあくまで
一実施例を示すものであり、他の組み合わせも任意に可
能である。図１０は本発明による半導体記憶装置の動作
機能を決定する各種コマンドと外部入力制御信号の状態
の１例である。ただし、この半導体記憶装置の動作機能
を決定する各種コマンドと外部入力制御信号の状態の組
み合わせは、いかなる組み合わせでもかまわない。図１
０においては基準クロック信号ＣＬＫの立ち上がりエッ
ジにおける各入力制御信号の状態とその時に決定される
動作を示す。符号”Ｈ”は論理ハイレベルを示し、符
号”Ｌ”は論理ロウレベルを示し、”ｘ”は任意のレベ
ルを示す。また図１０の入力制御信号ＣＫＥのｎ−１は
注目する基準クロックの前周期における入力制御信号Ｃ
ＫＥの状態を示し、後述の各コマンドで述べるＣＫＥは
ＣＫＥのｎ−１のことを指す。次から図１０に示した各
コマンドについて順に説明する。 １．「リードコマンド」 ＳＲＡＭセルからデータを読み出す動作を行うコマン
ド。図１１に示すように外部クロック信号の立ち上がり
エッジにおける各入力制御信号の状態は、ＣＫＥ＝Ｈ、
／ＣＳ＝Ｌ、／ＲＡＳ＝Ｈ、／ＣＡＳ＝Ｌ、／ＷＥ＝Ｈ
である。本コマンド入力時にはＡ０〜Ａ３をＳＲＡＭ行
の選択アドレスとして、Ａ４〜Ａ１０をＳＲＡＭ列の選
択アドレスとして取り込む。また出力されるデータは本
コマンド入力からレイテンシだけ遅れてＤＱ０〜ＤＱ７
に出力される。ただし本コマンドに対して設定されたク
ロックでＤＱＭ＝Ｈである場合は、ＤＱ０〜ＤＱ７のデ
ータ出力はマスクされ外部に出力されない。本コマンド
による内部動作についてのアドレス信号とデータの流れ
を図３０に示す。内部アドレス信号ｉＡ０〜ｉＡ３によ
るＳＲＡＭ行デコーダの行選択、及び内部アドレス信号
ｉＡ０〜ｉＡ３とｉＡ４〜ｉＡ１３から作成されるＳＲ
ＡＭ列選択信号ｉＡＳＣ４〜ｉＡＳＣ１０によるＳＲＡ
Ｍ列デコーダの列選択にてＳＲＡＭセルが選択される。
選択されたＳＲＡＭセルのデータは、指定のデータ入出
力様式でデータアンプを通して外部に出力される。 ２．「ライトコマンド」 ＳＲＡＭセルにデータを書き込む動作を行うコマンド。
図１２に示すように外部クロック信号の立ち上がりエッ
ジにおける各入力制御信号の状態は、ＣＫＥ＝Ｈ、／Ｃ
Ｓ＝Ｌ、／ＲＡＳ＝Ｈ、／ＣＡＳ＝／ＷＥ＝Ｌである。
本コマンド入力時にはＡ０〜Ａ３をＳＲＡＭ行の選択ア
ドレスとして、Ａ４〜Ａ１０をＳＲＡＭ列の選択アドレ
スとして取り込む。書き込まれるデータは本コマンドか
らレイテンシだけ遅れてＤＱ０〜ＤＱ７のデータを取り
込む。ただしＤＱ０〜ＤＱ７のデータ取り込みを行うク
ロックでＤＱＭ＝Ｈである場合は、ＤＱ０〜ＤＱ７のデ
ータはマスクされ内部に取り込まれない。本コマンドに
よる内部動作についてのアドレス信号とデータの流れを
図３１に示す。ｉＡ０〜ｉＡ３から作成されるＳＲＡＭ
行選択信号ｉＡＳＲ０からｉＡＳＲ３によるＳＲＡＭ行
デコーダの行選択、及びｉＡ０〜ｉＡ３とｉＡ４〜ｉＡ
１３から作成されるＳＲＡＭ列選択信号ｉＡＳＣ４〜ｉ
ＡＳＣ１０によるＳＲＡＭ列デコーダの列選択にてＳＲ
ＡＭセルが選択される。選択されたＳＲＡＭセルにＤＱ
０〜ＤＱ７からの取り込まれた書き込みデータが、ライ
トバッファを通して書き込まれる。図３０及び図３１に
示すようにリードコマンドとライトコマンドの動作は、
ＤＲＡＭ部とデータ転送部には全く無関係に読み出しと
書き込みを行っている。従ってこれらのコマンドは、デ
ータ入出力用に選択されたＳＲＡＭの行以外のＳＲＡＭ
セル群とＤＲＡＭ部とのデータ転送動作やＤＲＡＭ部内
の動作がまだ行われていても、それとは無関係に動作さ
せることができる。また逆にリードコマンドやライトコ
マンドが動作していても、データ入出力用に選択された
ＳＲＡＭの行以外のセル群とＤＲＡＭ部とのデータ転送
やＤＲＡＭ部内のコマンドを入力して動作させることが
できる。 ３．「プリフェッチコマンド」 ＤＲＡＭセル群からＳＲＡＭセル群へのデータ転送を行
うコマンド。図１３に示すように外部クロック信号の立
ち上がりエッジにおける各入力制御信号の状態は、ＣＫ
Ｅ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝／ＣＡＳ＝Ｈ、／ＷＥ
＝ＬでさらにＡ１０＝Ｌ、Ａ９＝Ｌである。本コマンド
入力時にはＡ０〜Ａ３をＳＲＡＭ行の選択アドレスとし
て、Ａ５〜Ａ６をＤＲＡＭ列の選択アドレスとして、Ａ
１３をＤＲＡＭアレイのバンクの選択アドレスとして取
り込む。本コマンドによる内部動作についてのアドレス
信号とデータの流れを図３２に示す。後述するアクティ
ブコマンドですでに選択されているＤＲＡＭセル群のう
ち、ｉＡ１３で指定されるバンクのものが選択される。
ここではバンクＡを選択する。ｉＡ５とｉＡ６により指
定のＤＲＡＭセル群のビット線が選択される。ビット線
のデータはアクティブコマンド時にセンスアンプによっ
て増幅されており、選択されたビット線のデータはデー
タ転送回路を通ってデータ転送バス線へと伝達される。
ｉＡ０〜ｉＡ３により選択されたＳＲＡＭの行上のセル
は前データの保持を停止し、データ転送バス線のデータ
を取り込み、その後転送されたデータの保持を行う。デ
ータ転送回路を通してのセンスアンプからデータ転送線
への出力は、データ転送後に停止する。本実施例では本
コマンドで一度に転送されるデータ数は１２８×８個で
ある。 ４．「オートプリチャージを伴ったプリフェッチコマン
ド」 ＤＲＡＭセル群からＳＲＡＭセル群へのデータ転送を行
うコマンドで、かつデータ転送後自動的にＤＲＡＭ部の
プリチャージを行うコマンド。図１４に示すように外部
クロック信号の立ち上がりエッジにおける各入力制御信
号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝／Ｃ
ＡＳ＝Ｈ、／ＷＥ＝ＬでさらにＡ１０＝Ｈ、Ａ９＝Ｌで
ある。前述したプリフェッチコマンドと同様に、本コマ
ンド入力時にはＡ０〜Ａ３をＳＲＡＭ行の選択アドレス
として、Ａ５とＡ６をＤＲＡＭ列の選択アドレスとし
て、Ａ１３をＤＲＡＭアレイのバンクの選択アドレスと
して取り込む。本コマンドによる内部動作についてのア
ドレス信号とデータの流れを以下に示す。後述するアク
ティブコマンドですでに選択されているＤＲＡＭセル群
のうち、ｉＡ１３で指定されるバンクのものが選択され
る。ｉＡ５とｉＡ６により指定のＤＲＡＭセル群のビッ
ト線が選択される。ビット線のデータはアクティブコマ
ンド時にセンスアンプによって増幅されており、選択さ
れたビット線のデータがデータ転送バス線へと伝達され
る。ｉＡ０〜ｉＡ３により選択されたＳＲＡＭの行上の
セルは前データの保持を停止し、データ転送バス線のデ
ータを取り込み、その後は転送されたデータの保持を行
う。データ転送回路を通してのセンスアンプからデータ
転送バス線への出力は、データ転送後に停止する。その
後所定時間たってワード線を非選択状態とし、後述のプ
リチャージコマンドの項で説明するような内部動作（ビ
ット線とセンスアンプの電位の平衡化）を行う。このコ
マンド入力から所定の時間後、ＤＲＡＭは自動的にプリ
チャージ（非選択）状態となる。 ５．「リストアコマンド」 ＳＲＡＭセル群からＤＲＡＭセル群へのデータ転送を行
うコマンド。このコマンドは図１５に示すように、外部
クロック信号ＣＬＫ１とＣＬＫ２にまたがる連続入力コ
マンドである。図１５に示した外部クロック信号の立ち
上がりエッジにおける各入力制御信号の状態は、ＣＫＥ
＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝／ＣＡＳ＝Ｈ、／ＷＥ＝
ＬでさらにＡ１０＝Ｌ、Ａ９＝Ｈである。最初の外部ク
ロック信号ＣＬＫ１の立ち上がりエッジにおいて、Ａ０
〜Ａ３をＳＲＡＭ行の選択アドレスとして、Ａ５とＡ６
をＤＲＡＭ列の選択アドレスとして取り込み、次のクロ
ックＣＬＫ２の立ち上がりエッジにおいて、Ａ０〜Ａ１
２を転送先であるＤＲＡＭ行の選択アドレスとして取り
込む。またＡ１３はＣＬＫ１とＣＬＫ２の立ち上がりエ
ッジにおいて、ＤＲＡＭアレイのバンクの選択アドレス
として取り込む。このＣＬＫ１とＣＬＫ２で入力された
Ａ１３アドレスは同一でなければならない。本コマンド
による内部動作についてのアドレス信号とデータの流れ
を図３３に示す。ここで示す内部アドレス信号ｉ１Ａ０
〜ｉ１Ａ１２は最初のクロックＣＬＫ１の時の内部アド
レスデータ、内部アドレス信号ｉ２Ａ０〜ｉ２Ａ１２は
次のクロックＣＬＫ２の時の内部アドレスデータであ
り、同一の内部アドレス信号線のデータをクロックごと
に分けて表示している。最初のクロックＣＬＫ１時のア
ドレスから作成されるｉ１Ａ０〜ｉ１Ａ３により選択さ
れたＳＲＡＭセル群のデータをｉＡ１３により選択され
たバンクのデータ転送バス線へ伝達する。その後データ
転送バス線のデータは、ｉ１Ａ５とｉ１Ａ６により選択
されたＤＲＡＭのビット線に転送される。さらにその後
次のクロックＣＬＫ２時のアドレスから作成されるｉ２
Ａ０〜ｉ２Ａ１２及びｉＡ１３によりＤＲＡＭのワード
線の選択がなされ、選択されたワード線上のセル群はそ
れぞれの持つデータを対応したビット線へ出力する。そ
れぞれのＤＲＡＭのビット線に対応したセンスアンプは
ビット線に出力されたＤＲＡＭセル群のデータを検知し
増幅するが、上記ｉ１Ａ５とｉ１Ａ６により選択された
ビット線に対応したセンスアンプは、データ転送バス線
から伝達された書き込みデータを検知し増幅する。デー
タ転送バス線を通してのＤＲＡＭのビット線へのデータ
出力は、ワード線の上昇後に停止する。本実施例では本
コマンドで一度に転送されるデータ数は１２８×８個で
ある。 ６．「オートプリチャージを伴ったリストアコマンド」 ＳＲＡＭセル群からＤＲＡＭセル群へのデータ転送を行
うコマンドで、かつデータ転送後自動的にＤＲＡＭ部の
プリチャージを行うコマンド。図１６に示すように外部
クロック信号ＣＬＫ１とＣＬＫ２の立ち上がりエッジに
おける各入力制御信号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝
Ｌ、／ＲＡＳ＝／ＣＡＳ＝Ｈ、／ＷＥ＝ＬでさらにＡ１
０＝Ｈ、Ａ９＝Ｈである。最初の外部クロック信号ＣＬ
Ｋ１の立ち上がりエッジにおいて、Ａ０〜Ａ３をＳＲＡ
Ｍ行の選択アドレスとして、Ａ５とＡ６をＤＲＡＭ列の
選択アドレスとして取り込み、次のクロックＣＬＫ２の
立ち上がりエッジにおいて、Ａ０〜Ａ１２を転送先であ
るＤＲＡＭ行の選択アドレスとして取り込む。またＡ１
３はＣＬＫ１とＣＬＫ２の立ち上がりエッジにおいて、
ＤＲＡＭアレイのバンクの選択アドレスとして取り込
む。このＡ１３アドレスはＣＬＫ１とＣＬＫ２で異なっ
てはならない。本コマンドによる内部動作についてのア
ドレス信号とデータの流れを以下に示す。最初のクロッ
クＣＬＫ１時のアドレスから作成されるｉ１Ａ０〜ｉ１
Ａ３により選択されたＳＲＡＭセル群のデータをｉＡ１
３により選択されたバンクのデータ転送バス線へ伝達す
る。その後データ転送バス線のデータは、ｉ１Ａ５とｉ
１Ａ６により選択されたＤＲＡＭのビット線に転送され
る。さらにその後次のクロックＣＬＫ２時のアドレスか
ら作成されるｉ２Ａ０〜ｉ２Ａ１２及びｉＡ１３により
ＤＲＡＭのワード線の選択がなされ、選択されたワード
線上のセル群はそれぞれの持つデータを対応したビット
線へ出力する。それぞれのビット線に対応したセンスア
ンプはビット線に出力されたＤＲＡＭセル群のデータを
検知し増幅するが、上記ｉ１Ａ５とｉ１Ａ６により選択
されたビット線に対応したセンスアンプは、データ転送
バス線から転送された書き込みデータを検知し増幅す
る。データ転送バス線を通してのＤＲＡＭのビット線へ
の出力は、ワード線の上昇後に停止する。その後所定時
間経過してワード線を非選択状態とし、後述するプリチ
ャージコマンドで示す内部動作（ビット線とセンスアン
プの電位の平衡化）を行う。このコマンドより所定の時
間後、ＤＲＡＭは自動的にプリチャージ（非選択）状態
となる。 ７．「アクティブコマンド」 ＤＲＡＭアレイより選択されたバンクの活性化を行うコ
マンド。図１７に示すように外部クロック信号の立ち上
がりエッジにおける各入力制御信号の状態は、ＣＫＥ＝
Ｈ、／ＣＳ＝／ＲＡＳ＝Ｌ、／ＣＡＳ＝／ＷＥ＝Ｈであ
る。本コマンド入力時Ａ１３をＤＲＡＭのバンク選択ア
ドレスとして、Ａ０〜Ａ１２をＤＲＡＭ行の選択アドレ
スとして取り込む。本コマンドによる内部動作について
のアドレス信号とデータの流れを図３４に示す。ｉＡ１
３により選択されたバンク内において、ｉＡ０〜ｉＡ１
２によりＤＲＡＭのワード線の選択がなされる。選択さ
れたワード線上のＤＲＡＭセル群はそれぞれの持つデー
タを接続されているビット線へ出力し、それぞれのビッ
ト線に対応したセンスアンプはビット線に出力されたＤ
ＲＡＭセル群のデータを検知し増幅する。本実施例では
本コマンドで一度に増幅されるデータ数は５１２×８個
である。すでに活性化されたバンクに対して、他のワー
ド線選択を行いたい場合は、一旦そのバンクのプリチャ
ージを行いプリチャージ状態にしてから、新たにアクテ
ィブコマンドを入力する必要がある。このコマンドは通
常のＤＲＡＭの／ＲＡＳ信号をＬＯＷにした時のものに
相当する。 ８．「プリチャージコマンド」 ＤＲＡＭアレイより選択されたバンクのプリチャージ
（非活性化）を行うコマンド。図１８に示すように外部
クロック信号の立ち上がりエッジにおける各入力制御信
号の状態は、ＣＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝Ｌ、／Ｃ
ＡＳ＝Ｈ、／ＷＥ＝Ｌである。本コマンド入力時Ａ１０
＝Ｌ、Ａ１３＝有効データである場合、Ａ１３のデータ
で指定されたバンクのプリチャージ（非選択化）を行
う。ここで選択されているバンクは、本コマンド以前に
入力されたアクティブコマンド時に選択されたものであ
り、本コマンドで指定されたバンクに対して、本コマン
ド入力以前にアクティブコマンドが入力されていない場
合は無効である。以下に本コマンドによる内部動作につ
いてのアドレス信号とデータの流れを示す。ｉＡ１３で
選択されているバンクの活性化されているＤＲＡＭのワ
ード線を非選択状態とし、ビット線とセンスアンプの電
位の平衡化を行う。本コマンドの動作終了後、選択され
たバンクは次アクティブコマンド入力の待機状態とな
る。このコマンドは通常のＤＲＡＭの／ＲＡＳ信号をＨ
ＩＧＨにした時のものに相当する。 ９．「全バンクプリチャージコマンド」 ＤＲＡＭアレイの全バンクのプリチャージ（非活性化）
を行うコマンド。これによりＤＲＡＭ部はプリチャージ
状態に設定され、全バンクの活性状態を終了することが
できる図１９に示すように外部クロック信号の立ち上が
りエッジにおける各入力制御信号の状態は、ＣＫＥ＝
Ｈ、／ＣＳ＝／ＲＡＳ＝Ｌ、／ＣＡＳ＝Ｈ、／ＷＥ＝Ｌ
でさらにＡ１０＝Ｈである。以下に本コマンド時の内部
動作についてのアドレス信号とデータの流れを示す。選
択されているＤＲＡＭのワード線を全て非選択状態と
し、ビット線とセンスアンプの電位の平衡化を行う。本
コマンドの動作終了後、全てのバンクは次アクティブコ
マンド入力の待機状態となる。このコマンドは通常のＤ
ＲＡＭの／ＲＡＳ信号をＨＩＧＨにした時のものに相当
する。 １０．「ＣＢＲリフレッシュコマンド」 ＤＲＡＭ部セルデータのリフレッシュを行うコマンド。
リフレッシュに必要なアドレス信号は内部で自動発生す
る。図２０に示すように外部クロック信号の立ち上がり
エッジにおける各入力制御信号の状態は、ＣＫＥ＝Ｈ、
／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝Ｌ、／ＷＥ＝Ｈである。
以下に本コマンドによる内部動作についてのアドレス信
号とデータの流れを示す。ｉＡ０〜ｉＡ１２及びｉＡ１
３は内部で自動発生する。内部発生されたｉＡ１３より
バンクが選択され、同じく発生されたｉＡ０〜ｉＡ１２
よりＤＲＡＭのワード線の選択がなされ、選択されたワ
ード線上のＤＲＡＭセル群はそれぞれの持つデータを対
応したビット線へ出力し、それぞれのビット線に対応し
たセンスアンプはビット線に出力されたＤＲＡＭセル群
のデータを検知し増幅する。センスアンプにより検知し
増幅されたビット線を通して、ＤＲＡＭセル群へと再び
書き込まれる。その後所定の時間後、ワード線を非選択
状態とし、ビット線とセンスアンプの電位を平衡化して
リフレッシュ動作を終了する。 １１．「未操作コマンド」 図２１に示したＣＫＥ＝Ｈ、／ＣＳ＝Ｌ、／ＲＡＳ＝／
ＣＡＳ＝／ＷＥ＝Ｈの未操作コマンドは、実行コマンド
ではない。 １２．「デバイス非選択コマンド」 図２２に示したＣＫＥ＝Ｈ、／ＣＳ＝Ｈのデバイス非選
択コマンドは、実行コマンドではない。 １３．「レジスタ設定コマンド」 各種動作モードの設定データをレジスタに設定するコマ
ンド。図２３と図２４に示すように外部クロック信号の
立ち上がりエッジにおける各入力制御信号の状態は、Ｃ
ＫＥ＝Ｈ、／ＣＳ＝／ＲＡＳ＝／ＣＡＳ＝／ＷＥ＝Ｌで
ある。本コマンド入力時、動作モードの設定データとし
てＡ０〜Ａ１３の有効データを取り込む。電源投入後に
はデバイスの初期化を行うため、本コマンドでのレジス
タ設定の入力が必要である。図２５にレジスタ設定コマ
ンド時のアドレスデータによる操作を示す。図２５のレ
ジスタ設定コマンド（ａ）、（ｂ）、（ｃ）と（ｄ）の
一部は図２３に示す１回のクロックでのコマンド入力で
あり、後述するレジスタ設定コマンド（ｄ）の一部は図
２４に示す２回のクロックでのコマンド入力である。図
２５の（ａ）はリフレッシュカウンターのテストセット
であり、通常のシンクロナスＤＲＡＭと同様のテストセ
ットである。本アドレスセットはＡ７＝Ｈ、Ａ８＝Ｌの
入力の際に選択される。図２５の（ｂ）は未使用のセッ
トである。本アドレスセットはＡ７＝Ｌ、Ａ８＝Ｈの入
力の際に選択される。図２５の（ｃ）はデバイステスト
のセットである。本アドレスセットはＡ７＝Ｈ、Ａ８＝
Ｈの入力の際に選択される。図２５の（ｄ）はモードレ
ジスタ設定のセットである。本アドレスセットはＡ７＝
Ｌ、Ａ８＝Ｌの入力の際に選択され、後述する各種デー
タ入出力様式の設定が行われる。モードレジスタは副記
憶部の各ＳＲＡＭセル群のデータ入出力様式を記憶す
る。図２６にモードレジスタ設定の詳細な設定項目の一
覧を示す。モードレジスタ設定（１）コマンドはレイテ
ンシモードと入出力アドレスシーケンス（ラップタイ
プ）の切り替えを行うアドレスデータセットである。本
コマンドは図２３のように外部クロック信号１クロック
で入力される。本アドレスセットは、Ａ６＝Ｌ、Ａ７＝
Ｌ、Ａ８＝Ｌの際に選択される。同時に入力されたＡ
１、Ａ２、Ａ３のデータによりレイテンシモード設定が
され、Ａ０のデータにより入出力アドレスシーケンス
（ラップタイプ）の設定がされる。レイテンシモードは
Ａ１＝Ｌ、Ａ２＝Ｈ、Ａ３＝Ｌの時レイテンシ＝２に設
定され他のアドレスデータ時は未設定状態となる。入出
力アドレスシーケンス（ラップタイプ）はＡ０＝Ｌの時
シーケンシャルに設定され、Ａ０＝Ｈの時インターリー
ブに設定される。モードレジスタ設定（２）コマンドは
ＳＲＡＭの選択された行ごとにバースト長設定を行うア
ドレスデータセットであり、ＳＲＡＭの行指定とバース
ト長データの入力のために、図２４のように外部クロッ
ク信号２クロックにまたがり連続して入力される。本ア
ドレスセットは、Ａ６＝Ｈ、Ａ７＝Ｌ、Ａ８＝Ｌの際に
選択される。最初のクロックＣＬＫ１のＡ０、Ａ１、Ａ
２、Ａ３のデータによりＳＲＡＭセル群の選択を行い、
次クロックＣＬＫ２のＡ３、Ａ４、Ａ５のデータにより
ＳＲＡＭセル群のバースト長を設定する。Ａ３＝Ｌ、Ａ
４＝Ｌ、Ａ５＝Ｌでバースト長１に、Ａ３＝Ｈ、Ａ４＝
Ｌ、Ａ５＝Ｌでバースト長２に、Ａ３＝Ｌ、Ａ４＝Ｈ、
Ａ５＝Ｌでバースト長４に、Ａ３＝Ｈ、Ａ４＝Ｈ、Ａ５
＝Ｌでバースト長８に、Ａ３＝Ｌ、Ａ４＝Ｌ、Ａ５＝Ｈ
でバースト長１６に設定される。以下に各種データ入出
力様式についての簡単な説明を行う。 バースト長：一度のリードコマンドまたはライトコマン
ドの入力により、連続入出力されるデータの数を表す。
データの連続入出力はクロック信号に基づいて行われ
る。図２７にリード時の各信号のタイミングを示す。こ
こではバースト長は４である。すなわちＣＬＫ０にリー
ドコマンドが入力されるとＣＬＫ２、ＣＬＫ３、ＣＬＫ
４、ＣＬＫ５と４つのデータが連続出力される。図２８
にライト時の各信号のタイミングを示す。バースト長は
４であるので、ＣＬＫ０にライトコマンドが入力される
とＣＬＫ０、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３の４つのデ
ータが連続で取り込まれる。 レイテンシ：リードコマンドまたはライトコマンドの入
力から、データの入出力が可能となるまでの待機時間を
クロック数で表したものである。図２７にリード時の各
信号のタイミングを示す。本実施例ではリード時のレイ
テンシは２である。すなわちＣＬＫ０にリードコマンド
が入力されるとレイテンシは２であるためＣＬＫ２から
データはＤＱ端子に出力され始める。図２８にライト時
の各信号のタイミングを示す。本実施例ではライト時の
レイテンシは０である。すなわちＣＬＫ０にライトコマ
ンドが入力されるとレイテンシは０であるためＣＬＫ０
からＤＱ端子のデータを取り込み始める。 ラップタイプ：ラップタイプ（入出力アドレスシーケン
ス）とは設定されたバースト長だけ連続してデータを入
出力する時の、データ入出力のアドレス順序を決定する
ものであり、シーケンシャルとインターリーブがある。
それぞれの場合のデータのアドレス順序を図２９に示
す。その他の動作として、クロックイネーブル信号ＣＫ
Ｅの制御による機能コントロールがあるが、これは通常
のシンクロナスＤＲＡＭと全く同じコントロールであ
る。以下に本発明による半導体記憶装置の動作の一部を
簡単に説明する。 ＳＲＡＭ部に外部からの指定データがある場合のリー
ド：図３０に示すようにリードコマンドのみで指定され
たデータはデータアンプを通り外部へ出力される。 ＳＲＡＭ部に外部からの指定データが無い場合のリー
ド：図３４に示すアクティブコマンドの終了後、図３２
に示すプリフェッチコマンドを実行し、指定データをＳ
ＲＡＭ部へと転送する。次に図３０に示すリードコマン
ドで指定データはデータアンプを通り外部へ出力され
る。 ＳＲＡＭ部に外部からの指定データが無い場合で未だリ
ストアされていないライトデータがある場合のリード：
図３３で示したリストアコマンドでライトデータをＤＲ
ＡＭ部へ転送する。その後図３４に示すアクティブコマ
ンドと図３２に示すプリフェッチコマンドを実行し、指
定データをＳＲＡＭ部へと転送する。次に図３０に示す
リードコマンドで指定データはデータアンプを通り外部
へ出力される。 （６） レイアウト １．「アレイレイアウト」 図３５はこの発明の一実施例による半導体記憶装置のア
レイ配置を概略的に示すアレイレイアウト図である。こ
の図３５のアレイ配置の構成においては、ＤＲＡＭアレ
イ全体をＤＲＡＭアレイ１１０−１とＤＲＡＭアレイ１
１０−２に２分割し、この２つのＤＲＡＭアレイの間に
ＳＲＡＭアレイ１２０とＳＲＡＭ列デコーダ１２３が設
けられる。これによりＤＲＡＭアレイ１１０−１と１１
０−２に隣接するＤＲＡＭ行デコーダ１１３で選択され
るＤＲＡＭのどの行上のセル群でも、ＳＲＡＭアレイ１
２０に隣接するＳＲＡＭ行デコーダ１２１で選択される
ＳＲＡＭのある行上のセル群との間でのデータ転送がで
き、ダイレクトマッピング方式、セットアソシアティブ
方式のマッピング方式を可能としている。データ転送を
行うデータ転送バス線は、ＤＲＡＭアレイ１１０−１と
ＤＲＡＭアレイ１１０−２とＳＲＡＭアレイ１２０とＳ
ＲＡＭ用列デコーダ１２３を横断するように配置され
る。本実施例ではＤＲＡＭアレイ１１０−１とＤＲＡＭ
アレイ１１０−２はそれぞれバンクＡとバンクＢに対応
する。本構成におけるＤＲＡＭアレイ部内の配線の平面
構成図を図５０（１）、ＤＲＡＭアレイ部内の配線の断
面方向階層図を図５０（２）に示す。データ転送バス線
ＴＢＬは、ワード線ＤＷＬやビット線ＤＢＬやここには
明記していないがセンスアンプに使用する配線よりも上
層の配線層で形成される。従来のＤＲＡＭのように列選
択信号はＤＲＡＭセル上部には存在せず、データ転送バ
ス線ＴＢＬが配置されている。通常のＤＲＡＭの列選択
に相当する動作は、ビット線選択スイッチＤＢＳＷによ
ってビット線とデータ転送バス線を選択接続することで
行われる。本実施例ではビット線４対のうち１対を選択
して、データ転送バス線対との接続を行っている。その
ビット線選択信号の配線はデータ転送線やビット線とは
直交するように配置される。データ転送バス線はＤＲＡ
Ｍ部セルアレイ内のセル上部にビット線と並行に設置さ
れ、ワード線とは直行している。図５０ではデータ転送
バス線とＳＲＡＭアレイとの接続は省略している。図３
６には図３５の構成に加えて、ＤＲＡＭアレイ１１０−
１、１１０−２とＳＲＡＭアレイ１２０の間に選択回路
１３１を設け、データ転送バス線が選択接続されるよう
に構成している。この構成により、ＤＲＡＭアレイ１１
０−１、１１０−２を選択する信号を使用して動作しな
い側のＤＲＡＭアレイのデータ転送バス線を切り離すこ
とができ、データ転送時の充放電電流の低減やデータ転
送の高速化の効果が得られる。本構成における配線の平
面構成図を図５１（１）、配線の断面方向階層図を図５
１（２）に示す。データ転送バス線は、ＤＲＡＭアレイ
ごとに第１のデータ転送バス線ＴＢＬＡと第２のデータ
転送バス線ＴＢＬＢに分割されており、データ転送選択
回路１３１によって片側が選択接続される。ここではデ
ータ転送線に接続されるビット線選択スイッチやビット
線は省略している。図３５と同様に本実施例ではＤＲＡ
Ｍアレイ１１０−１とＤＲＡＭアレイ１１０−２はそれ
ぞれバンクＡとバンクＢに対応する。したがって本構成
では、あるバンクとＳＲＡＭ部間の転送の直後に他のバ
ンクとＳＲＡＭ部間の転送を行う場合（バンクピンポン
動作）は、バンク指定時に片側のデータ転送バス線の負
荷を切り離すことができ、バンクピンポン動作時の連続
動作間隔はＤＲＡＭアレイ部のデータ転送バス線の動作
周波数によって制限されない。なおＤＲＡＭアレイをさ
らに分割して、データ転送バス線に接続するための選択
回路を設けてもよい。またＳＲＡＭアレイをさらに分割
して、データ転送バス線に接続するための選択回路を設
けてもよい。図３７にこの発明が適用された半導体記憶
装置のアレイレイアウト図の他の例を示す。図３７は図
３５と異なりＤＲＡＭアレイを分割せず配置し、その隣
にＳＲＡＭアレイとＳＲＡＭ列デコーダを設けたことで
ある。この構成によりＳＲＡＭ部からデータ制御回路や
データ入出力端子ＤＱの間を短縮させることができ、読
み出しや書き込みの時間を早めることができる。この例
でもＤＲＡＭアレイ１１０に隣接するＤＲＡＭ行デコー
ダ１１３で選択されるＤＲＡＭのどの行上のセル群で
も、ＳＲＡＭアレイ１２０に隣接するＳＲＡＭ行デコー
ダ１２１で選択されるＳＲＡＭのある行上のセル群との
間でのデータ転送ができ、ダイレクトマッピング方式、
セットアソシアティブ方式のマッピング方式を可能とし
ている。またデータ転送を行うデータ転送バス線は、Ｄ
ＲＡＭアレイ１１０とＳＲＡＭアレイ１２０を横断する
ように配置される。本実施例ではこの構成の場合は、Ｄ
ＲＡＭアレイ１１０にバンクＡとバンクＢが混在するこ
とになる。図３８に図３７のＤＲＡＭアレイを分割した
場合のレイアウトを示す。データ転送バス線を分割し、
データ転送選択回路１３１を通してデータ転送バス線と
は異なる配線層を用いてＳＲＡＭアレイ１２０との接続
を可能にしたものである。ここではデータ転送選択回路
１３１とＳＲＡＭアレイとの接続線はグローバルデータ
転送バス線ＧＴＬとする。本構成における配線の平面構
成図を図５２（１）、配線の断面方向階層図を図５２
（２）に示す。図５２ではデータ転送バス線は第１のデ
ータ転送バス線ＴＢＬＡと第２のデータ転送バス線ＤＢ
ＬＢに分割され、ＴＢＬＡとＴＢＬＢはデータ転送選択
回路１３１によりどちらかが選択されグローバルデータ
転送バス線ＧＴＬと接続される。グローバルデータ転送
バス線ＧＴＬはＳＲＡＭアレイ１２０と接続されている
ためＤＲＡＭとＳＲＡＭ間の相互のデータ転送が可能と
なる。ここではＤＲＡＭアレイを２分割としているが、
さらに分割して構成することも可能である。ＤＲＡＭア
レイをさらに分割して構成した例を、図５３に示す。こ
れは図３６と図３８におけるレイアウトの特徴を合わせ
持つ。ここではＤＲＡＭアレイを４分割とし、第１のデ
ータ転送選択回路１３２によるデータ転送バス線の選択
と第２のデータ転送選択回路１３３によるグローバルデ
ータ転送バス線ＧＴＬの選択を行うことによりでＤＲＡ
ＭとＳＲＡＭ間のデータ転送ができ、ダイレクトマッピ
ング方式、セットアソシアティブ方式のマッピング方式
を可能としている。ここではＤＲＡＭアレイを４分割と
して構成しているが、さらに分割して構成することも可
能である。その場合さらにデータ転送バス線と第１デー
タ転送選択回路をグローバルデータ転送バス線に並列に
接続する構成となる。図３９にこの発明が適用された半
導体記憶装置のアレイレイアウト図の他の例を示す。図
３９は図３６や図３８のようにデータ転送バス線とは異
なる配線層を使用した場合のレイアウトである。ＤＲＡ
Ｍアレイ上に配置されるデータ転送バス線とＳＲＡＭア
レイとを接続する配線を、データ転送バス線とは異なる
配線層で形成している。ここではＳＲＡＭアレイとＳＲ
ＡＭ列デコーダをＤＲＡＭ行デコーダに隣接して設けて
いる。この例でもＤＲＡＭアレイ１１０に隣接するＤＲ
ＡＭ行デコーダ１１３で選択されるＤＲＡＭのどの行上
のセル群でも、ＳＲＡＭアレイ１２０に隣接するＳＲＡ
Ｍ行デコーダ１２１で選択されるＳＲＡＭのある行上の
セル群との間でのデータ転送ができ、ダイレクトマッピ
ング方式、セットアソシアティブ方式のマッピング方式
を可能としている。もちろん図４０のようにＤＲＡＭ行
デコーダと隣接させる必要はなく、ＤＲＡＭアレイとＳ
ＲＡＭアレイのデータが相互に転送できるように接続さ
れていれば、ＳＲＡＭアレイとＳＲＡＭ列デコーダとＳ
ＲＡＭ行デコーダの配置する場所は制限されない。尚、
データ転送バス線やグローバルデータ転送バス線など、
それぞれのバス線を異なる配線層で構成する場合には、
通常の金属配線の他に多結晶シリコン、ポリサイド配
線、シリサイド配線、高融点金属配線などを組合せて異
なる配線層で構成してもよい。この時、配線抵抗やプロ
セス上の制約などを考慮して組み合わせを最適化する。
例として、（１層目アルミ配線、２層目アルミ配線）
や、（１層目タングステンシリサイド配線、２層目アル
ミ配線）などの組合せがある。 ２．「全体レイアウト」 図４１にこの発明が適用された半導体記憶装置の一実施
例のチップ全体レイアウト図を示す。図４１に示す半導
体記憶装置は、６４ＭビットのＤＲＡＭアレイと１６Ｋ
ビットのＳＲＡＭアレイを有するＸ８ビットの２バンク
構成でシンクロナスインターフェースを有する実施例で
あるが、特にこれに限定されるものではない。図４１に
は縦中央部と横中央部からなる十文字のエリアが設けら
れる。上記の十文字のエリアによって４分割された部分
にはＤＲＡＭアレイが配置され、それぞれをＤＲＡＭア
レイ１１０−１、１１０−２、１１０−３、１１０−４
とする。上記ＤＲＡＭアレイはそれぞれが１６Ｍビット
の記憶容量を持ち、ＤＲＡＭアレイ全体では６４Ｍビッ
トの記憶容量を持つ。ＤＲＡＭアレイ１１０−１と１１
０−２には、ＤＲＡＭアレイの下部の隣接部にそれぞれ
に対応したＤＲＡＭ行デコーダ１１３が配置される。同
様にＤＲＡＭアレイ１１０−３と１１０−４には、ＤＲ
ＡＭアレイの上部の隣接部にそれぞれに対応したＤＲＡ
Ｍ行デコーダ１１３が配置される。ＤＲＡＭアレイ１１
０−１と１１０−２の間には、その左右のＤＲＡＭアレ
イに対応したＳＲＡＭアレイ１２０−１とＳＲＡＭ行デ
コーダ１２１と列デコーダ１２３が配置される。同様に
ＤＲＡＭアレイ１１０−３と１１０−４の間には、その
左右のＤＲＡＭアレイに対応したＳＲＡＭアレイ１２０
−２とＳＲＡＭ行デコーダ１２１と列デコーダ１２３が
配置される。選択されたＤＲＡＭセル群と選択されたＳ
ＲＡＭセル群の間でのデータ転送を行うデータ転送バス
線はＤＲＡＭアレイ１１０−１とＳＲＡＭアレイ１２０
とＤＲＡＭアレイ１１０−２の間のデータ転送を可能と
するように横方向に横断して配置される。同様にデータ
転送バス線はＤＲＡＭアレイ１１０−３とＳＲＡＭアレ
イ１２０とＤＲＡＭアレイ１１０−４の間のデータ転送
を可能とするように横方向に横断して配置される。図４
１の他の部分には、動作制御回路やデータ制御回路等が
配置される。また特に制限はされないが本実施例では横
中央部には、外部との入出力信号端子が配置される。な
お図４１は主記憶部が２バンク構成であり、同時に選択
される部分は、バンクＡ選択時はＤＲＡＭアレイ１１０
−１と１１０−４、バンクＢ選択時はＤＲＡＭアレイ１
１０−２と１１０−３、と一部に集中しないレイアウト
としている。すなわち図４８に示すように、供給される
内部電源配線ＶＣＣや内部接地配線ＧＮＤ等にかかる負
担が一部に偏らないよう構成されている。もちろんバン
クＡをＤＲＡＭアレイ１１０−１と１１０−３、バンク
ＢをＤＲＡＭアレイ１１０−２と１１０−４としたり、
さらに分割数を増やして同時選択されるエリアを分散さ
せたり、同時選択されるエリアを減少させることを制限
するものではない。図４２にこの発明が適用された半導
体記憶装置の全体レイアウトの他の実施例を示す。４分
割されたエリアにはＤＲＡＭアレイが配置され、それぞ
れをＤＲＡＭアレイ１１０−１、１１０−２、１１０−
３、１１０−４とする。上記ＤＲＡＭアレイはそれぞれ
が１６Ｍビットの記憶容量でありバンクＡとバンクＢか
らなり、ＤＲＡＭアレイ全体では６４Ｍビットの記憶容
量を持つ。ＤＲＡＭアレイ１１０−１と１１０−２に
は、ＤＲＡＭアレイの下部の隣接部にそれぞれに対応し
たＤＲＡＭ行デコーダ１１３が配置される。同様にＤＲ
ＡＭアレイ１１０−３と１１０−４には、ＤＲＡＭアレ
イの上部の隣接部にそれぞれに対応したＤＲＡＭ行デコ
ーダ１１３が配置される。ＤＲＡＭアレイ１１０−１と
１１０−２の間、およびＤＲＡＭアレイ１１０−３と１
１０−４の間には、その左右のＤＲＡＭアレイにそれぞ
れ対応したＳＲＡＭアレイ１２０−１、１２０−２、１
２０−３、１２０−４とＳＲＡＭ行デコーダ１２１と列
デコーダ１２３が配置される。図４２ではＳＲＡＭ列デ
コーダ１２３は左右のＳＲＡＭアレイに対して１ブロッ
クで示しているが、それぞれＳＲＡＭアレイごとに設け
てもよい。選択されたＤＲＡＭセル群と選択されたＳＲ
ＡＭセル群の間でデータの授受を行うデータ転送バス線
はＤＲＡＭアレイ１１０−１とＳＲＡＭアレイ１２０−
１の間のデータ授受を可能とするように横方向に横断し
て配置される。また他のＤＲＡＭアレイとＳＲＡＭアレ
イ間にも同様にデータ転送バス線が配置される。図４２
の他の部分には、動作制御回路やデータ制御回路などが
配置される。また特に制限されないが本実施例では横中
央部には、外部との信号入出力用の端子が配置される。
図４３にこの発明が適用された半導体記憶装置の全体レ
イアウトの他の実施例を示す。４分割されたエリアには
ＤＲＡＭアレイ１１０が配置される。上記ＤＲＡＭアレ
イはそれぞれが１６Ｍビットの記憶容量でありバンクＡ
とバンクＢからなり、ＤＲＡＭアレイ全体では６４Ｍビ
ットの記憶容量を持つ。ＤＲＡＭアレイ１１０の上部ま
たは下部の隣接部に、それぞれのＤＲＡＭアレイに対応
したＤＲＡＭ行デコーダ１１３が配置される。さらにＤ
ＲＡＭ行デコーダ１１３に隣接してそれぞれのＤＲＡＭ
アレイ１１０に対応したＳＲＡＭアレイ１２０とＳＲＡ
Ｍ行デコーダ１２１とＳＲＡＭ列デコーダ１２３が配置
される。選択されたＤＲＡＭセル群と選択されたＳＲＡ
Ｍセル群の間でデータの授受を行うデータ転送バス線は
ＤＲＡＭアレイ部分では横方向に配置され、データ転送
バス線とは異なる配線層でＳＲＡＭアレイと接続され
る。図４３の他の部分には、動作制御回路やデータ制御
回路などが配置される。図４４にこの発明が適用された
半導体記憶装置の全体レイアウトの他の実施例を示す。
図４４は、図４３で示したレイアウトのＳＲＡＭアレイ
とＳＲＡＭ行デコーダとＳＲＡＭ列デコーダの配置を変
更したものである。また選択されたＤＲＡＭセル群と選
択されたＳＲＡＭセル群の間でデータの授受が可能であ
れば、これらの配置は制限されることはない。図４５に
この発明が適用された半導体記憶装置の全体レイアウト
の他の実施例を示す。図４５は図４１で示したレイアウ
ト構成を組み合わせたものである。ＤＲＡＭアレイの分
割数を増して、図４１の構成を並べた構成としている。
また同様に図４１の構成をさらに多数組み合わせたり、
図４２の構成の組み合わせによるレイアウト構成でもよ
い。なお図４５は主記憶部が２バンク構成であり、同時
に選択される部分は、バンクＡ、バンクＢとも一部に集
中しないレイアウトとしている。したがって図４９に示
すように、供給される内部電源配線ＶＣＣや内部接地配
線ＧＮＤ等にかかる負担が一部に偏らないよう構成され
ている。もちろん他の組み合わせによる配置やさらに分
割数を増やして同時選択されるエリアを分散させたり、
同時選択されるエリアを減少させることを制限するもの
ではない。図４６にこの発明が適用された半導体記憶装
置の全体レイアウトの他の実施例を示す。図４６は図４
５で示したレイアウト構成の配置を変更し、データ転送
バス線は縦方向に縦断する。図４６ではＤＲＡＭ行デコ
ーダとＳＲＡＭ行デコーダは左右のＤＲＡＭアレイとＳ
ＲＡＭアレイに対して１ブロックずつで示しているが、
それぞれＤＲＡＭアレイやＳＲＡＭアレイごとに設けて
もよい。さらに図４７のようにＤＲＡＭ行デコーダの左
右のバンクを共通のデータ転送線で接続する構成でもよ
い。 （７）各ブロックの詳細説明 図１に示した全体ブロック図の各回路ブロックについて
詳細に説明を行う。尚、以下の説明は、あくまで一実施
例を示すもので、この説明に限定されるものではない。 １．『動作制御回路』 図５４に動作制御回路のブロック図を示す。動作制御回
路１５０は、内部クロック発生回路４１０とコマンドデ
コーダ４２０とコントロールロジック４３０、アドレス
制御回路４４０及びモードレジスタ４５０から構成され
る。内部クロック発生回路４１０は外部入力信号のＣＬ
ＫとＣＫＥより内部クロック信号ｉＣＬＫを発生する。
内部クロック信号ｉＣＬＫはコマンドデコーダ４２０、
コントロールロジック４３０、アドレス制御回路４４０
及びデータ制御回路に入力され、各部のタイミング制御
を行う。コマンドデコーダ４２０は各入力信号を受ける
バッファ４２１とコマンド判定回路４２２を持つ。内部
クロック信号ｉＣＬＫに同期して、／ＣＳ信号、／ＲＡ
Ｓ信号、／ＣＡＳ信号、／ＷＥ信号及びアドレス信号が
コマンド判定回路４２１に伝達され内部コマンド信号ｉ
ＣＯＭが発生する。コマンド発生回路４２１はそれぞれ
の入力信号に対して、図１０のコマンドと各入力端子状
態の対応表に示すような応答動作を行う。コントロール
ロジック４３０は内部コマンド信号ｉＣＯＭと内部クロ
ック信号ｉＣＬＫとレジスタ信号ｉＲＥＧを受け、それ
らの信号により指定された動作を行うのに必要な制御信
号を発生する。コントロールロジックはＤＲＡＭ制御回
路４３１、転送制御回路４３２、ＳＲＡＭ制御回路４３
３に分けられ、それぞれの制御信号を発生する。レジス
タ４５０は、コマンド判定回路からの特定のレジスタ書
き込み用の信号を受けた場合に、特定のアドレス入力の
データの組み合わせにより定義されるデータを保持する
機能を持ち、以降は再度レジスタ書き込み用の信号が入
力されるまでは、データ保持を行う。レジスタに保持さ
れたデータはコントロールロジック４３０が動作する場
合に参照される。 ２．『ＤＲＡＭ部』 「ＤＲＡＭ部とデータ転送回路」図１に示したＤＲＡＭ
部とデータ転送回路の具体的な構成を図５５に示す。図
５５においてＤＲＡＭ部１０１は行列状に配置された複
数のダイナミック型メモリセルＤＭＣを持つ。メモリセ
ルＤＭＣは１個のメモリトランジスタＮ１と１個のメモ
リキャパシタＣ１を含む。メモリキャパシタＣ１の対極
には、一定の電位Ｖｇｇ（１／２Ｖｃｃ等）が与えられ
る。さらにＤＲＡＭ部１０１は、行状にＤＲＡＭセルＤ
ＭＣが接続されるＤＲＡＭワード線ＤＷＬと、それぞれ
列状にＤＲＡＭセルＤＭＣが接続されるＤＲＡＭビット
線ＤＢＬを持つ。ビット線はそれぞれ相補的な対で構成
されている。ＤＲＡＭセルＤＭＣはワード線ＤＷＬとビ
ット線ＤＢＬの交点にそれぞれ設置される。またＤＲＡ
Ｍ部１０１は、ビット線ＤＢＬに対応したＤＲＡＭセン
スアンプＤＳＡを持つ。センスアンプＤＳＡは、対にな
ったビット線間の電位差を検知し増幅する機能を持ち、
センスアンプ制御信号ＤＳＡＰ及びＤＳＡＮにより動作
制御される。ここではＤＲＡＭアレイは×８ビットの２
バンク構成の６４Ｍビットであるため、ワード線はＤＷ
Ｌ１〜ＤＷＬ８１９２を持ち、ビット線はＤＢＬ１〜Ｄ
ＢＬ５１２を持ち、センスアンプはＤＳＡ１〜ＤＳＡ５
１２を持つ。これは１バンクの×１ビット分の構成であ
る。ＤＲＡＭ部１０１はワード線ＤＷＬ１〜ＤＷＬ８１
９２の選択を行うためＤＲＡＭ行デコーダ１１３を持
ち、ＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉＡＤＲ
１２及びバンク選択信号ｉＡＤ１３を発生するＤＲＡＭ
行制御回路１１５を持つ。またＤＲＡＭ部１０１はＤＲ
ＡＭビット線選択回路ＤＢＳＷを持ち、ＤＲＡＭ列デコ
ーダ１１４より発生するＤＲＡＭビット線選択信号ＤＢ
Ｓ１〜ＤＢＳ４により４対のビット線から１対のビット
線を選択し、データ転送回路１０３を介してデータ転送
バス線ＴＢＬとの接続を行う。さらにＤＲＡＭ列デコー
ダにて使用されるＤＲＡＭ列アドレス信号ｉＡＤＣ５と
ｉＡＤＣ６を発生するＤＲＡＭ列制御回路１１６を持
つ。図５６には図４１に示した本発明の一実施例である
全体レイアウトの中のＤＲＡＭアレイ１１０−１の具体
的なアレイ構成の一例を示す図である。図５６におい
て、ＤＲＡＭアレイは１６個のメモリセルブロックＤＭ
Ｂ１〜ＤＭＢ１６に分割される。メモリセルブロックＤ
ＭＢ１〜ＤＭＢ１６各々に対応する、ＤＲＡＭ行デコー
ダＤＲＢ１〜ＤＲＢ１６と、（センスアンプ＋ＤＲＡＭ
ビット線選択回路＋データ転送回路）に対応するブロッ
クＳＡＢ１〜ＳＡＢ１７が設けられる。この図において
はメモリセルブロックＤＭＢ１〜ＤＭＢ１６はそれぞれ
５１２行×２０４８列の１Ｍビットの容量を備える。ま
たこの分割数はこれに限られることはない。図５６に示
すようにＤＲＡＭメモリセルアレイを複数に分割する
と、一本のビット線の長さが短くなるのでビット線の容
量が小さくなり、データ読み出し時にビット線に生じる
電位差を大きくすることができる。また動作時には行デ
コーダにより選択されたワード線を含むメモリセルブロ
ックに対応するセンスアンプしか動作しないため、ビッ
ト線の充放電に伴う消費電力を低減することができる。
図５７は図５６のレイアウトの一部分１４０（ビット線
４対分）について、転送バス線とビット線の接続関係を
詳細に示す一例の図である。図５７においてセンスアン
プＤＳＡは、メモリセルブロックの一端に１つの列に対
応するセンスアンプＤＳＡ１があり、他端に次の列に対
応するセンスアンプＤＳＡ２があるように千鳥状に配置
される。これは最新のプロセスでは、メモリセルサイズ
は小型化されているがセンスアンプのサイズはそれに比
例して縮小されてないためで、センスアンプをビット線
ピッチにあわせて配置する余裕のない場合必要なもので
ある。よってビット線ピッチが大きい場合はメモリセル
ブロックの一端にのみ配置することも可能である。また
センスアンプＤＳＡは２つのメモリセルブロックで、シ
ェアード選択回路を介して共用される。また各々のビッ
ト線はビット線対の間の電位平衡化及びプリチャージを
行うビット線制御回路を持つ。但しこのビット線制御回
路もセンスアンプと同様に、２つのメモリセルブロック
で共用することも可能である。ビット線とデータ転送バ
ス線は、ＤＲＡＭビット線選択信号ＤＢＳ１〜ＤＢＳ４
により選択されるＤＲＡＭビット線選択回路ＤＢＳＷ１
〜ＤＢＳＷ４と、さらに図５８に詳細な回路例を示すス
イッチングトランジスタＳＷＴＲを用いたデータ転送回
路ＴＳＷ１及びＴＳＷ２を介して接続される。データ転
送回路を活性化するデータ転送活性化信号ＴＥ１及びＴ
Ｅ２は、図５４に示した動作制御回路にて生成される転
送制御信号とメモリセルブロックを選択するアドレス信
号にて論理をとられた信号である。また図５７にて示し
たデータ転送バス線との接続においては、データ転送バ
ス線はデータ転送回路を用いて接続されるため、活性化
していないメモリセルブロックのデータ転送回路は非導
通状態であり、その先に接続されているＤＲＡＭビット
線選択回路の負荷が見えないため動作時のデータ転送バ
ス線の負荷を極力小さくすることができる。しかし図５
７に示す構成ではデータ転送回路を配置し、そのデータ
転送回路を活性化するデータ転送活性化信号を配線する
ためチップ面積は増大してしまうという問題がある。こ
の問題を解決する一例の構成を示したのが図５９であ
る。図５９においてビット線とデータ転送バス線は、Ｄ
ＲＡＭビット線選択信号ＤＢＳ１〜ＤＢＳ４により選択
されるＤＲＡＭビット線選択回路ＤＢＳＷ１〜ＤＢＳＷ
４のみを介して接続される。これはＤＲＡＭビット線選
択信号ＤＢＳ１〜ＤＢＳ４を発生するＤＲＡＭ列デコー
ダにデータ転送活性化信号の論理を追加してデータ転送
回路の機能を持たせることで実現できる。動作時のデー
タ転送バス線の負荷は大きくなるが、チップ面積は非常
に小さくすることができる。ＤＲＡＭ部の活性化と列選
択及びデータ転送の動作を図５５と図５７を用いて説明
する。まずＤＲＡＭ部の活性化について説明する。図５
５において、図５４に示した動作制御回路にて生成され
るＤＲＡＭ部制御信号の中の一つであるＤＲＡＭ行選択
の制御信号と内部アドレス信号ｉＡ０〜ｉＡ１３がＤＲ
ＡＭ行制御回路１１５に入力されるとバンク選択信号ｉ
ＡＤ１３とＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉ
ＡＤＲ１２が発生し、ＤＲＡＭ行デコーダ１１３により
指定バンクのワード線ＤＷＬが選択される。選択された
ワード線ＤＷＬが上がると、セルＤＭＣ内に保持されて
いたデータはビット線ＤＢＬに出力される。ビット線対
にあらわれたデータの差電位はセンスアンプ駆動信号Ｄ
ＳＡＮ及びＤＳＡＰによるセンスアンプＤＳＡの動作に
より検知し増幅される。ＤＲＡＭ部１０１で同時に活性
化されるセンスアンプ数は５１２個であり、×８ビット
構成であるので合計５１２×８＝４０９６個となる。次
にＤＲＡＭ部の列選択及びデータ転送について説明す
る。図５５のＤＲＡＭ列制御回路１１６は内部アドレス
信号ｉＡ５とｉＡ６及び図５４に示した動作制御回路に
て生成されるＤＲＡＭ部制御信号の中の一つである制御
信号が入力され、ＤＲＡＭ列アドレス信号ｉＡＤＣ５と
ｉＡＤＣ６を発生する。ＤＲＡＭ列アドレス信号ｉＡＤ
Ｃ５とｉＡＤＣ６はＤＲＡＭ列デコーダ１１４に入力さ
れ、ＤＲＡＭビット線選択信号ＤＢＳ１〜ＤＢＳ４を発
生しビット線を選択したのち、図５４に示した動作制御
回路にて生成される転送制御信号とメモリセルブロック
を選択するアドレス信号にて論理をとられたデータ転送
活性化信号ＴＥによりデータ転送バス線ＴＢＬにビット
線のデータを伝達する。図５９で示したように、ＤＲＡ
Ｍ列デコーダにてデータ転送活性化信号の論理を追加し
たことでデータ転送回路の機能を持たせることができ、
ＤＲＡＭビット線選択信号ＤＢＳ１〜ＤＢＳ４は列選択
と同時に転送動作を行わせる信号とすることができる。
図５９でＤＲＡＭビット線選択信号ＤＢＳ１が選択され
たとすると、転送制御信号に同期した信号がＤＲＡＭビ
ット線選択回路ＤＢＳＷ１に入力され、センスアンプＤ
ＳＡ１にて増幅されたビット線ＤＢＬ１と／ＤＢＬ１の
データはデータ転送バス線ＴＢＬ１と／ＴＢＬ１へと伝
達される。この図５９で示した部分は図５５のＤＲＡＭ
部１０１では１２８組あり、×８ビット構成であるた
め、同時にビット線からデータ転送バス線へ転送される
データは合計１２８×８＝１０２４個である。この同時
に転送する個数は他のビット構成でも同じとなる。 「ＤＲＡＭ行制御回路とＤＲＡＭ行デコーダ」図６０に
ＤＲＡＭ行制御回路１１５のブロック図を示す。ＤＲＡ
Ｍ行制御回路１１５は、ＤＲＡＭ内部行アドレスラッチ
回路４６０、マルチプレクサ４７０、内部アドレスカウ
ンタ回路４８０、リフレッシュ制御回路４９０を持つ。
通常のＤＲＡＭ部の活性化では、ＤＲＡＭ行制御回路１
１５は、ＤＲＡＭ行アドレスラッチ信号ＡＤＲＬと内部
アドレス信号ｉＡ０〜ｉＡ１３が入力されたアドレスラ
ッチ回路４６０より、マルチプレクサ４７０を通して、
ＤＲＡＭ内部行アドレス信号ｉＡＤＲ０〜ｉＡＤＲ１２
とバンク選択信号ｉＡＤ１３をＤＲＡＭ行デコーダ１１
３へ出力する。リフレッシュ動作時では、ＤＲＡＭ行制
御回路１１５はリフレッシュ制御信号の入力を受けて、
リフレッシュ制御回路４９０が内部アドレスカウンタ回
路４８０を動作させ、マルチプレクサ４７０を制御して
内部アドレスカウンタ回路からの選択信号を出力する。
結果としてアドレス信号の入力なしにＤＲＡＭ内部行ア
ドレス信号ｉＡＤＲ０〜ｉＡＤＲ１２とバンク選択信号
ｉＡＤ１３をＤＲＡＭ行デコーダ１１３へ出力する。ま
た内部アドレスカウンタ回路４８０はリフレッシュ動作
を行うごとに、あらかじめ設定された方法でアドレスの
自動加算または減算を行い、全てのＤＲＡＭ行を自動で
選択可能としている。 「ＤＲＡＭ列制御回路とＤＲＡＭ列デコーダ」図６１は
図５５に示すＤＲＡＭ列制御回路とＤＲＡＭ列デコーダ
の具体的構成の一例を示す図である。図６１においてＤ
ＲＡＭ列制御回路１１６は、ＤＲＡＭ内部列アドレスラ
ッチ回路４９５で構成されており、ＤＲＡＭ内部列アド
レス信号ｉＡＤＣ５〜ｉＡＤＣ６は内部アドレス信号ｉ
Ａ５〜ｉＡ６と、ＤＲＡＭセルからＳＲＡＭセルへのデ
ータ転送（プリフェッチ転送動作）及びＳＲＡＭセルか
らＤＲＡＭセルへのデータ転送（リストア転送動作）コ
マンド入力時のクロックサイクルでそれを取り込むＤＲ
ＡＭ列アドレスラッチ信号ＡＤＣＬにより生成される。
ここでＤＲＡＭ列アドレスラッチ信号ＡＤＣＬは、図５
４に示された動作制御回路にて生成される転送制御信号
のうちの一つである。またＤＲＡＭ列デコーダ１１４
は、ＤＲＡＭ列制御回路１１６より発生したＤＲＡＭ内
部列アドレス信号ｉＡＤＣ５〜ｉＡＤＣ６をデコードす
る回路で、この出力信号はメモリセルブロック選択アド
レス信号と転送制御信号ＴＥが活性化している時にのみ
発生するＤＲＡＭ列選択信号である。よって図５７に示
されるデータ転送回路の活性化信号ＴＥ１及びＴＥ２
は、この例のＤＲＡＭ列デコーダ１１４の出力信号が兼
ねており、データ転送回路も後述するＤＲＡＭビット線
選択回路が兼ねている。 「ＤＲＡＭビット線選択回路」図６２〜図６５は図５９
におけるＤＲＡＭビット線選択回路の具体的回路構成の
一例を示す図である。図６２はもっとも簡単な構成で、
Ｎチャネル型ＭＯＳトランジスタ（以下ＮＭＯＳトラン
ジスタと称する）Ｎ２００及びＮ２０１からなるスイッ
チングトランジスタにより構成され、ＤＲＡＭ列選択信
号によってＤＲＡＭビット線ＤＢＬとデータ転送バス線
ＴＢＬを接続する。図６３はＤＲＡＭビット線ＤＢＬの
データをデータ転送バス線ＴＢＬに伝達する際には、Ｄ
ＲＡＭビット線ＤＢＬを差動的に増幅する、ゲートにＤ
ＲＡＭビット線対をそれぞれ接続したＮＭＯＳトランジ
スタＮ２１０及びＮ２１１と、この増幅された信号をプ
リフェッチ転送用ＤＲＡＭ列選択信号によってデータ転
送バス線ＴＢＬに伝達するＮＭＯＳトランジスタＮ２１
２及びＮ２１３からなるスイッチングトランジスタで構
成される。ＮＭＯＳトランジスタＮ２１０及びＮ２１１
の一方端は例えば接地電位等の固定電位に接続される。
またデータ転送バス線ＴＢＬをＤＲＡＭビット線ＤＢＬ
に伝達する際には、図６２で示したのと同じようにＮＭ
ＯＳトランジスタＮ２１４及びＮ２１５からなるスイッ
チングトランジスタにより構成され、リストア転送用Ｄ
ＲＡＭ列選択信号によってＤＲＡＭビット線ＤＢＬとデ
ータ転送バス線ＴＢＬを接続する。図６４はＤＲＡＭビ
ット線ＤＢＬのデータをデータ転送バス線ＴＢＬに伝達
する際には図６３と同様に、ＤＲＡＭビット線ＤＢＬを
差動的に増幅する、ゲートにＤＲＡＭビット線対をそれ
ぞれ接続したＮＭＯＳトランジスタＮ２３０及びＮ２３
１と、この増幅された信号をプリフェッチ転送用ＤＲＡ
Ｍ列選択信号によってデータ転送バス線ＴＢＬに伝達す
るＮＭＯＳトランジスタＮ２３２及びＮ２３３からなる
スイッチングトランジスタで構成される。ＮＭＯＳトラ
ンジスタＮ２３０及びＮ２３１の一方端は例えば接地電
位等の固定電位に接続される。またデータ転送バス線Ｔ
ＢＬをＤＲＡＭビット線ＤＢＬに伝達する際にもこれと
同様に、データ転送バス線ＴＢＬを差動的に増幅する、
ゲートにデータ転送バス線対をそれぞれ接続したＮＭＯ
ＳトランジスタＮ２５０及びＮ２５１と、この増幅され
た信号をリストア転送用ＤＲＡＭ列選択信号によってＤ
ＲＡＭビット線ＤＢＬに伝達するＮＭＯＳトランジスタ
Ｎ２３４及びＮ２３５からなるスイッチングトランジス
タで構成される。ＮＭＯＳトランジスタＮ２５０及びＮ
２５１の一方端は例えば接地電位等の固定電位に接続さ
れる。図６５は図６４で示した構成をデータ転送バス線
を一本しか用いないで構成したもので、当然ＮＭＯＳト
ランジスタＮ２６０はＤＲＡＭビット線ＤＢＬを差動的
に増幅するのではなく、ＤＲＡＭビット線の電位により
データ転送バス線を引き抜く動作を行う。ＮＭＯＳトラ
ンジスタＮ２８０も同様である。またこれは図６２のよ
うに、スイッチングトランジスタのみで構成されてもよ
い。データ転送バス線を一本にすることで、配線レイア
ウトが簡単になりデータ転送バス線間ノイズも減少でき
る。また図６３〜図６５のように、トランジスタのゲー
トにＤＲＡＭビット線またはデータ転送バス線をうけて
伝達する構成では、ＤＲＡＭビット線とデータ転送バス
線を完全に切り離せるため一方で発生したノイズが伝わ
りにくく、しかも高速に動作が可能である。 「ＤＲＡＭビット線選択回路とＳＲＡＭセルとの構成」
図３６に示すアレイレイアウトにおける１対のデータ転
送バス線と、ＤＲＡＭビット線選択回路とＳＲＡＭセル
との関係を示す構成図を図６６に示す。図６６において
ＤＲＡＭセルの同一列上のセルは、ＤＲＡＭビット線選
択回路を介してデータ転送バス線と接続され、ＳＲＡＭ
セルの同一列上のセルとのデータ転送が可能である。ま
たデータ転送バス線とＳＲＡＭセルは転送バス制御回路
４９８を介して接続される。このデータ転送バス制御回
路４９８には、ＳＲＡＭセルの両側に配置されたＤＲＡ
Ｍアレイ（ここではバンクＡ、バンクＢとする）を選択
し接続する回路を含み、活性化したバンクとだけ接続す
ることが可能となっており、データ転送バス線の負荷が
減ったことによる充放電電流の削減やデータ転送の高速
化が実現できる。しかも図６７にその動作を示すように
両方のバンクのデータ転送を交互に実行する（バンクピ
ンポン動作）際に、一方のバンクのデータ転送バス線を
切り離せるため、両方のバンクのデータ転送を重ねて実
行でき実効的なデータ転送周期を短くすることが可能で
ある。前述したように本実施例による半導体記憶装置の
一度にデータ転送するビット数は１０２４ビットであ
り、なおかつこのデータ転送バス線の負荷は非常に大き
いため、データ転送バス線全てが電源電圧レベルまでフ
ル振幅するとピーク電流及び消費電流が非常に大きくな
る。そこでデータ転送バス線はフル振幅させず、最高で
も電源電圧の２分の１くらいまでの振幅とすることでピ
ーク電流及び消費電流を大幅に削減できる。しかしデー
タ転送バス線の振幅が小さいと、その微小電位差でＳＲ
ＡＭセルは増幅しなければならず、転送スピードが多少
遅くなってしまう。そこでＳＲＡＭセル部内のデータ転
送バス線ＴＢＬＳのみをフル振幅させるため、転送バス
制御回路４９８にはＤＲＡＭバンク内のデータ転送バス
線ＴＢＬＡもしくはＴＢＬＢをゲートに接続し差動的に
増幅する差動型増幅回路を有してもよい。もしくはＤＲ
ＡＭバンク内のデータ転送バス線ＴＢＬＡもしくはＴＢ
ＬＢを切り離した状態で、ＳＲＡＭ部内のデータ転送バ
ス線ＴＢＬＳのみを増幅するセンスアンプ等を有しても
よい。また転送バス制御回路４９８は、データ転送バス
線対の電位の平衡化やプリチャージする回路を有する。 ３．『ＳＲＡＭ部』 「ＳＲＡＭ部とデータ入出力端子間の構成」図６８は図
１に示すＳＲＡＭ部とデータ入出力端子間の具体的構成
の一例を示す図であり、外部データ入出力端子ＤＱの１
ビット分に対する構成を抽出して示している。なおこの
例は、１６ＫビットのＳＲＡＭアレイを有した、×８ビ
ット構成についての実施例であるが、本発明はこれに制
限されることはなく主記憶部の構成との組み合わせを含
めて、様々な構成においても同様のことが実現できる。
図６８において、ＳＲＡＭメモリセルＳＭＣは図６９に
一例を示すように、フリップフロップ回路３１１（本例
ではフリップフロップ回路であるが、スタティックにデ
ータを記憶する回路であればこれに制限されない）の両
端にＤＲＡＭ部からくるデータ転送バス線ＴＢＬと接続
するための接続回路３１２と、ＳＲＡＭビット線ＳＢＬ
と接続するための接続回路３１３を有しており、ＤＲＡ
ＭセルとＳＲＡＭセルとの間でデータ転送を行う際、前
述したデータ転送バス線との接続回路を活性化させるＳ
ＲＡＭセルデータ転送用行選択信号ＴＷＬ１〜ＴＷＬ１
６と、ＳＲＡＭセルに対して読み出しまたは書き込みを
行う際、前述したＳＲＡＭビット線ＳＢＬとの接続回路
を活性化させるＳＲＡＭセル読み書き用行選択信号ＳＷ
Ｌ１〜ＳＷＬ１６を発生するＳＲＡＭ行デコーダ１２１
と、そのＳＲＡＭ行デコーダ１２１に入力されるＳＲＡ
Ｍ内部行アドレス信号ｉＡＳＲ０〜ｉＡＳＲ３を、内部
アドレス信号ｉＡ０〜ｉＡ３とＳＲＡＭ部制御信号によ
り発生するＳＲＡＭ行制御回路１２４を有する。もちろ
ん、ＳＲＡＭセルデータ転送用行選択信号ＴＷＬと、Ｓ
ＲＡＭセル読み書き用行選択信号ＳＷＬは共通にするこ
とも可能である。またＳＲＡＭビット線ＳＢＬは、ビッ
ト線の平衡化やプリチャージを行うＳＲＡＭビット線制
御回路３０３と、データ入出力線ＳＩＯとＳＲＡＭビッ
ト線ＳＢＬを導通させるＳＲＡＭ列選択回路３０４を有
しており、そのＳＲＡＭ列選択回路３０４に入力する選
択信号ＳＳＬ１〜ＳＳＬ１２８を発生するＳＲＡＭ列デ
コーダ１２３と、そのＳＲＡＭ列デコーダ１２３に入力
されるＳＲＡＭ内部列アドレス信号ｉＡＳＣ４〜ｉＡＳ
Ｃ１０を、内部アドレス信号ｉＡ０〜ｉＡ１３とＳＲＡ
Ｍ部制御信号により発生するＳＲＡＭ列制御回路１２２
を有している。ここでＳＲＡＭビット線制御回路３０３
は、ＳＲＡＭビット線ＳＢＬのレベルを検知し増幅する
センスアンプ回路を有してもよい。さらにデータ入出力
線ＳＩＯは外部データ入出力端子ＤＱと、データ入出力
回路３０８及びリード／ライトアンプ３０７を介して接
続されている。データ入出力線ＳＩＯについては、ライ
ト用とリード用に分離しても構わない。またＳＲＡＭセ
ルに対する読み出し動作もしくは書き込み動作は、デー
タ転送を行う転送バス線ＴＢＬと読み出しを行うＳＲＡ
Ｍビット線ＳＢＬをそれぞれ備えているため、データ転
送動作に関係なく読み出しを行うことが可能である。 「ＳＲＡＭセル」図７０には図６９に示したＳＲＡＭセ
ルのフリップフロップ回路３１１の具体的回路例をいく
つかあげてある。（ａ）はＰチャネル型ＭＯＳトランジ
スタ（以下ＰＭＯＳトランジスタと称する）Ｐ１００、
Ｐ１０１及びＮＭＯＳトランジスタＮ１００、Ｎ１０１
で構成されるフリップフロップ回路、（ｂ）は抵抗Ｒ１
００、Ｒ１０１とＮＭＯＳトランジスタＮ１００、Ｎ１
０１で構成されるフリップフロップ回路であり、両方と
もＳＲＡＭにて広く一般的に使用されているものであ
る。また（ｃ）は（ａ）のフリップフロップ回路に制御
信号ＰＥ、ＮＥにてそれぞれ制御されるパワーカット用
トランジスタＰＭＯＳトランジスタＰ１０２、ＮＭＯＳ
トランジスタＮ１０２及びバランサ回路３１５を追加し
たものである。ここでＰ１０２、Ｎ１０２は必ずしも両
方とも必要ではなく片方のみ設置してもよく、バランサ
回路３１５も必ずしも設置する必要はない。さらに
（ｄ）は通常のＤＲＡＭで広く一般的に使用されている
センスアンプのように構成されており、（ａ）のフリッ
プフロップ回路を行方向に複数個まとめて、接点３１６
を制御信号ＳＰＥにて制御するＰＭＯＳトランジスタＰ
１０３、接点３１７を制御信号ＳＮＥにて制御するＮＭ
ＯＳトランジスタＮ１０３を備え、接点３１６、接点３
１７をバランスさせるバランサ回路３１８とフリップフ
ロップ回路内には（ｃ）のようにバランサ回路３１５を
有している。ここで電源電圧は外部電源電圧もしくは電
源電圧変換回路にて発生された内部電源電圧でもよい。
またパワーカット用トランジスタのＰＭＯＳトランジス
タＰ１０２、接点３１６を制御信号ＳＰＥにて制御する
ＰＭＯＳトランジスタＰ１０３は共にＮＭＯＳトランジ
スタで構成されてもよく、その際の制御信号ＰＥ、ＳＰ
Ｅのレベルは電源電圧変換回路にて発生された電源電圧
よりも高いレベルの内部発生電源電圧のレベルとしても
よい。（ｃ）または（ｄ）のようにフリップフロップ内
で流れる貫通電流を削減することで転送時に発生するノ
イズを大幅に軽減することができる。さらには両端をバ
ランスさせて転送することで、高速で安定した転送動作
を実現できる。またフリップフロップ回路を構成するト
ランジスタは特別なものではなく、周辺回路もしくはＤ
ＲＡＭセンスアンプで使用されるトランジスタと同じで
もよい。「ＳＲＡＭビット線との接続回路とデータ転送
バス線との接続回路」図７１〜図７３にはＳＲＡＭビッ
ト線ＳＢＬと接続するための接続回路の具体的な回路例
を示す。図７１はもっとも簡単な構成で、ＮＭＯＳトラ
ンジスタＮ１０４及びＮ１０５からなるスイッチングト
ランジスタにより構成され、読み書き用行選択信号ＳＷ
ＬによってＳＲＡＭビット線ＳＢＬと接続する。図７２
はフリップフロップ回路のデータを読み出す際には、フ
リップフロップ回路の両端子を差動的に増幅する、ゲー
トにフリップフロップ回路の両端子をそれぞれ接続した
ＮＭＯＳトランジスタＮ１０８及びＮ１０９と、この増
幅された信号を読み出し用行選択信号ＳＲＷＬによって
ＳＲＡＭビット線ＳＢＬに伝達するＮＭＯＳトランジス
タＮ１０６及びＮ１０７からなるスイッチングトランジ
スタで構成される。ＮＭＯＳトランジスタＮ１０８及び
Ｎ１０９の一方端は例えば接地電位等の固定電位に接続
される。またフリップフロップ回路にデータを書き込む
際には、図７１で示したのと同じようにＮＭＯＳトラン
ジスタＮ１１０及びＮ１１１からなるスイッチングトラ
ンジスタにより構成され、書き込み用行選択信号ＳＷＷ
ＬによってＳＲＡＭビット線ＳＢＬとフリップフロップ
回路を接続する。図７３はフリップフロップ回路のデー
タを読み出す際には図７２と同様に、フリップフロップ
回路の両端子を差動的に増幅する、ゲートにフリップフ
ロップ回路の両端子をそれぞれ接続したＮＭＯＳトラン
ジスタＮ１０８及びＮ１０９と、この増幅された信号を
読み出し用行選択信号ＳＲＷＬによってＳＲＡＭ読み出
し用ビット線ＳＲＢＬに伝達するＮＭＯＳトランジスタ
Ｎ１０６及びＮ１０７からなるスイッチングトランジス
タで構成される。ＮＭＯＳトランジスタＮ１０８及びＮ
１０９の一方端は例えば接地電位等の固定電位に接続さ
れる。フリップフロップ回路にデータを書き込む際にも
これと同様に、ＳＲＡＭ書き込み用ビット線ＳＷＢＬを
差動的に増幅する、ゲートにＳＲＡＭ書き込み用ビット
線対をそれぞれ接続したＮＭＯＳトランジスタＮ１１４
及びＮ１１５と、この増幅された信号を書き込み用行選
択信号ＳＷＷＬによってフリップフロップ回路の両端子
に伝達するＮＭＯＳトランジスタＮ１１２及びＮ１１３
からなるスイッチングトランジスタで構成される。ＮＭ
ＯＳトランジスタＮ１１４及びＮ１１５の一方端は例え
ば接地電位等の固定電位に接続される。また図７２〜図
７３のように、トランジスタのゲートにフリップフロッ
プ回路の両端子またはＳＲＡＭビット線ＳＢＬをうけて
データを伝達する構成では、フリップフロップ回路の両
端子とＳＲＡＭビット線ＳＢＬを完全に切り離せるため
一方で発生したノイズが伝わりにくく、しかも高速に動
作が可能である。データ転送バス線ＴＢＬとの接続回路
も、図７１〜図７３と全く同様に構成することができ
る。 「ＳＲＡＭ行制御回路」図７４は図６８に示したＳＲＡ
Ｍ行制御回路の具体的な回路構成の一例を示す図であ
る。図７４においてＳＲＡＭ行制御回路は、ＳＲＡＭ内
部行アドレスラッチ回路３５０で構成されており、ＳＲ
ＡＭ内部行アドレス信号ｉＡＳＲ０〜ｉＡＳＲ３は内部
アドレス信号ｉＡ０〜ｉＡ３と、リード／ライトコマン
ド入力時のクロックサイクルでそれを取り込むラッチ信
号ＡＳＲＬにより生成される。ここでラッチ信号ＡＳＲ
Ｌは、図５４に示された動作制御回路にて生成されるＳ
ＲＡＭ部制御信号のうちの一つである。 「ＳＲＡＭ列制御回路」図７５は図６８に示したＳＲＡ
Ｍ列制御回路の具体的な回路構成の一例を示す図である
図７５においてＳＲＡＭ列制御回路は、内部アドレス信
号ｉＡ４〜ｉＡ１０を、リード／ライトコマンド入力時
のクロックサイクルにて発生するラッチ信号ＡＳＣＬで
取り込むＳＲＡＭ内部列アドレスラッチ回路５０７と、
そのＳＲＡＭ内部列アドレスラッチ回路５０７の出力を
制御信号ＳＣＥにより取り込み、ＳＲＡＭに対して読み
出し書き込みを行うバースト動作中に動作する内部カウ
ントアップ信号ＣＬＫＵＰにて所定のアドレスシーケン
スでカウントアップするカウンタ回路５０６を有してお
り、ＳＲＡＭ内部列アドレス信号ｉＡＳＣ４〜ｉＡＳＣ
１０はこのラッチ回路５０７とカウンタ回路５０６の出
力のいずれかを通過させるマルチプレクサ５０８を介し
て出力される。またこのマルチプレクサ５０８は、リー
ド／ライトコマンド入力時のクロックサイクルにおいて
ラッチ回路５０７の出力を選択し、少しでも速くＳＲＡ
Ｍ内部列アドレス信号を出力するよう制御信号ＳＣＳＬ
により制御されている。さらに本発明によるＳＲＡＭ列
制御回路は、複数のＳＲＡＭセル群（本例では行ごとに
分割されるＳＲＡＭセル群）それぞれに対して全く異な
るデータ入出力様式、例えばバースト長、データ入出力
アドレスシーケンス、レイテンシ等を設定できるよう
に、前述したモードレジスタ設定（２）コマンドサイク
ル（この例ではバースト長のみの設定が各ＳＲＡＭセル
群に対して可能であるが同様にしてデータ入出力アドレ
スシーケンス、レイテンシ等の設定ができるようにして
もよい）において内部アドレスｉＡ０〜ｉＡ１３の状態
によりそのデータ入出力様式を取り込み保持しておくデ
ータ入出力様式記憶部５０５を備えている。このデータ
入出力様式記憶部５０５は、内部アドレスｉＡ０〜ｉＡ
１３の状態より取り込む設定データを生成する取り込み
用ロジック５０２と、ｉＡ０〜ｉＡ３でデコードされ前
述のモードレジスタ設定（２）コマンドサイクルにおい
て発生するイネーブル信号ＣＲＥにより選択されるデコ
ード回路５０１の出力によって、各ＳＲＡＭセル群のデ
ータ入出力様式の設定データ（前記取り込み用ロジック
５０２の出力）を取り込むレジスタ５０３を、分割され
るＳＲＡＭセル群の数だけ備えており、さらにリード／
ライトコマンドサイクルにおいて、前述したＳＲＡＭ内
部行アドレスラッチ回路３５０より出力されたｉＡＳＲ
０〜ｉＡＳＲ３をデコード回路５０９によりデコードし
た信号にて選択制御し、ＳＲＡＭセル群の設定データを
保持する前記レジスタ５０３の出力のいずれかを通過さ
せるマルチプレクサ５０４を有する。前記カウンタ回路
５０６はそのマルチプレクサ５０４の出力を取り込み、
各ＳＲＡＭセル群で設定されたデータ入出力様式にて動
作する。またデータ入出力様式記憶部５０５は、設定す
るデータ入出力様式の数だけ備える必要がある。ここで
内部カウントアップ信号ＣＬＫＵＰ、イネーブル信号Ｃ
ＲＥ、制御信号ＳＣＥ，ＳＣＳＬ、ラッチ信号ＡＳＣＬ
は、図５４に示された動作制御回路にて生成されるＳＲ
ＡＭ部制御信号である。もちろん前述したＳＲＡＭ内部
行アドレスラッチ回路３５０に入力するラッチ信号ＡＳ
ＲＬと、ＳＲＡＭ内部列アドレスラッチ回路５０７に入
力するラッチ信号ＡＳＣＬは共通にすることも可能であ
る。またこのデータ入出力様式記憶部５０５の設定は、
前述したモードレジスタ設定（２）コマンドサイクルに
よる各ＳＲＡＭセル群ごとに行う他に、２つ以上のＳＲ
ＡＭセル群の設定データを一度に同じ設定を行うこと
も、図１０に示されたモードレジスタ設定（２）コマン
ドのＳＲＡＭ行データを設定する際に、アドレスＡ４と
Ａ５との論理を設定することで可能である。例えば、Ａ
４＝ＬかつＡ５＝Ｌ時は各ＳＲＡＭセル群ごとに、Ａ４
＝ＨかつＡ５＝Ｌ時はＳＲＡＭ行データの最下位ビット
を無視した２つのＳＲＡＭセル群に、Ａ４＝ＬかつＡ５
＝Ｈ時はＳＲＡＭ行データの下位２ビットを無視した４
つのＳＲＡＭセル群に設定するといったように様々な組
み合わせから設定することができる。さらにデータ入出
力様式記憶部５０５は、取り込み用ロジック５０２とレ
ジスタ５０３を必ずしも分割されるＳＲＡＭセル群の数
分だけ備える必要はなく、複数のＳＲＡＭセル群に対し
て共通に有してもよい。またデコード回路５０９に入力
されるｉＡＳＲ０〜ｉＡＳＲ３は、必ずしもＳＲＡＭ内
部行アドレスラッチ回路３５０からの信号を使用しなく
てもよく、これとは別に回路を備えてもよい。さらに、
ＳＲＡＭ内部列アドレスラッチ回路５０７とマルチプレ
クサ５０８は、図７６に示すように外部基準クロック信
号に同期した内部クロック信号ｉＣＬＫとの論理を経て
すぐに出力される回路構成とすることで、高速に内部ア
ドレス信号を発生することができる。図７６においてＩ
ＮＴＡｉと／ＩＮＴＡｉはカウンタ回路５０６からのア
ドレス信号であり、ＥＸＴＡｉと／ＥＸＴＡｉは内部ア
ドレス信号ｉＡｉから生成される信号である。これらの
信号の切り替えを制御信号ＳＣＳＬ、／ＳＣＳＬおよび
バースト制御信号で行う。ＳＣＳＬは制御信号であり、
／ＳＣＳＬは制御信号ＳＣＳＬの逆相信号である。図７
７にこの回路の動作例を示す。本回路構成ではｉＣＬＫ
から内部アドレス信号Ｙｉが出力されるまでの遅延はイ
ンバーター１段分であり最小に押さえられる。また内部
アドレス信号ＹｉとＹｉＢはアドレスパルス信号として
出力される。 「ＳＲＡＭ列デコーダとデータ制御回路構成」図７８に
ＳＲＡＭ列デコーダ１２３とデータ制御回路の構成の一
例を示す。第一の列デコーダ３９０と第二の列デコーダ
３９１を持ち、ＳＲＡＭ列選択信号ｉＡＳＣはそれぞれ
に順次伝達される。第１の列デコーダと第２の列デコー
ダは１つのアドレス選択データｉＡＳＣにより動作する
が、その実現のためそれぞれのデコーダ用に第一の列ア
ドレスバッファ３９２と第二の列アドレスバッファ３９
３を持つ。それぞれの列デコーダからの選択信号線ＳＳ
Ｌは列方向に並列に設置されており、データ入出力線Ｓ
ＩＯとデータラッチ回路も対応した２組を持つ。このＳ
ＲＡＭ列デコーダでの内部動作タイミングを図７９に示
す。それぞれの列アドレスバッファはＣＬＫ信号に基づ
き、順にそれぞれの列デコーダの選択信号制御（ｉＡＳ
Ｃ−１とｉＡＳＣ−２）を行う。すなわちバーストモー
ド時のように連続して列アドレス選択がなされる際に
は、第一の列デコーダと第二の列デコーダが交互に動作
する。それぞれの列デコーダにより選択された列（ＳＳ
Ｌ−１とＳＳＬ−２）のデータは、それぞれ対応したデ
ータ入出力線（ＳＩＯ−１とＳＩＯ−２）に順次出力さ
れる。これらのデータ入出力線では要求サイクルタイム
の２倍のサイクルタイムで動作しており、それぞれ第一
のデータラッチ回路３９５と第二のデータラッチ回路３
９６でデータの一時保持を行う。これら２組のデータを
データアウトバッファの前で合成して、データ入出力端
子ＤＱからは要求されたサイクルタイムで出力される。
上記構成を使用することにより、内部の動作サイクルを
上げることなく、連続データ出力や連続データ書き込み
のサイクルの高速化を行うことが可能である。ＤＯＵＢ
ＬＥ ＤＡＴＡ ＲＡＴＥ（ＤＤＲ）のシンクロナスＤ
ＲＡＭにおいても、この構成を用いることで高速化が可
能である。 「ＳＲＡＭ部とデータ入出力端子間の構成の他の例」図
８０に×８ビット構成の場合のＳＲＡＭ部とデータ入出
力端子間の構成の他の例の概略図を示す。ＳＲＡＭから
のデータ出力の場合、まず選択された列のＳＲＡＭセル
のデータはそれぞれのデータ入出力線ＳＩＯへと出力さ
れる。選択された行のデータ入出力線ＳＩＯと、グロー
バルデータ入出力線ＧＩＯとが接続され、データアンプ
１５３へとデータは送られる。その後、データはリード
ライトバス線ＲＷＬを通り、データラッチ回路１５１お
よびデータバッファ１５２を介してデータ入出力端子Ｄ
Ｑへと出力される。もちろん×８構成なので８組のデー
タ入出力回路が同時に動作し８個のデータが出力され
る。ＳＲＡＭセルへの書き込み時も同様の経路を逆にた
どり書き込まれる。このデータ入出力線ＳＩＯとグロー
バルデータ入出力線ＧＩＯを用いた回路の構成とするこ
とで、ＳＲＡＭセルごとのＳＲＡＭ行選択が不要となり
ＳＲＡＭ行選択信号線にかかる負荷が軽減され、ＳＲＡ
Ｍセルのデータ入出力を高速で動作させることが可能で
ある。さらに、本構成とすることによりＳＲＡＭセルの
行数を増した場合にも、データ入出力線ＳＩＯの負荷は
増大することはなく、高速動作に支障をきたすことはな
い。 「ＳＲＡＭ列冗長回路構成」図８１にＳＲＡＭの冗長セ
ル列を設置した場合の構成の一例を示す。入出力端子Ｄ
Ｑの１つに対応するＳＲＡＭセルアレイについて、ＳＲ
ＡＭセルアレイの上方端に冗長用のＳＲＡＭセル列を配
置し、冗長用のデータ入出力線はＳＲＡＭアレイ上方に
出力し、通常（非冗長用）のデータ入出力線はＳＲＡＭ
アレイの下方に出力され、それぞれのデータ入出力線に
ＳＲＡＭの行選択スイッチをもつ。ＳＲＡＭアレイの上
部に冗長用のグローバルデータ入出力線、下部に通常
（非冗長用）のグローバルデータ入出力線が配置され、
それぞれのデータアンプとライトバッファに接続され
る。被置換されるＳＲＡＭセル列からの冗長用のＳＲＡ
Ｍセル列への切り替えは、グローバルデータ入出力線の
切り替えまたはデータアンプとライトバッファの切り替
えで行う。上記手段を有することで入出力端子ＤＱごと
のＳＲＡＭアレイの冗長セル列への切り替えが可能とな
り、冗長セル列への切り替えを行った場合でも、非冗長
セル列とのアクセス時間の差は除くことができる。ここ
では冗長用のＳＲＡＭセル列とデータ入出力線とグロー
バルデータ入出力線をＳＲＡＭセルアレイ上部に配置し
たが、特にこの配置に制限されるものではない。 （８） その他 １．『電源電圧』 「ＤＲＡＭとＳＲＡＭへ供給される電源電圧」図８２は
ＤＲＡＭアレイ部とＳＲＡＭアレイ部に供給される電源
電圧の構成の一例を示した図である。図８２において、
この半導体記憶装置は電源電圧変換回路６０３を備え、
外部電源電圧ＶＥＸＴより内部電源電圧ＶＩＮＴを発生
させる。その内部電源電圧ＶＩＮＴをＤＲＡＭアレイ部
６０１に供給し、ＳＲＡＭアレイ部６０２には外部電源
電圧ＶＥＸＴを供給する構成となっている。近年のＤＲ
ＡＭでは、プロセスの微細化が進みメモリセルの耐圧が
もたなくなってきており、メモリセルアレイ部において
は電源電圧を外部電源電圧より下げて使用している。し
かし当然ながら、電源電圧が低くなるとトランジスタの
ドライブ能力は下がってしまい、高速化の妨げとなって
いる。そこで本例では、ＳＲＡＭアレイ部の微細化をＤ
ＲＡＭアレイ部より抑え、ＳＲＡＭアレイ部に供給する
電源電圧を外部電源電圧ＶＥＸＴとすることで、ＳＲＡ
Ｍ部の動作スピードを高速にすることを達成している。
例えばＳＲＡＭセルにデータを書き込む際の書き込みス
ピードは、図８４に示すＳＲＡＭセルへの書き込み時間
の電源電圧依存のシミュレーション結果より明らかなよ
うに、外部電源電圧ＶＥＸＴ＝３．３Ｖ、内部電源電圧
ＶＩＮＴ＝２．５Ｖとした場合４１％も高速化される。
また図８３はＤＲＡＭアレイ部とＳＲＡＭアレイ部に供
給される電源電圧の構成の他の例を示したものである。
図８３において、電源電圧変換回路６０３は外部電源電
圧ＶＥＸＴより第一の内部電源電圧ＶＩＮＴ１と第二の
内部電源電圧ＶＩＮＴ２を発生する。第一の内部電源電
圧ＶＩＮＴ１はＤＲＡＭアレイ部へ、第二の内部電源電
圧ＶＩＮＴ２はＳＲＡＭアレイ部へ供給される。この
際、第二の内部電源電圧ＶＩＮＴ２を第一の内部電源電
圧ＶＩＮＴ１より高くすることで、先程と同じ効果を得
ることができる。また電源電圧変換回路６０３は１台で
ある必要はなく、第一の内部電源電圧ＶＩＮＴ１用と第
二の内部電源電圧ＶＩＮＴ２用に別々に２台で構成され
ていてもよい。また、電源電圧にも関係する基板電位に
ついては、主記憶部や副記憶部を構成するメモリセルの
種類によっていろいろな場合が考えられる。例えば、主
記憶部をダイナミック型メモリセルで構成する場合は、
主記憶部を他の領域より低い基板電位にしたり、主記憶
部と副記憶部及び双方向データ転送回路を他の領域より
低い基板電位としてもよい。これらの基板電位は、Ｐ基
板にＰウェル、Ｎウェル、深いＮウェルなどを形成する
ことによって実現できる。 ２．『その他の機能説明』 「機能１：コピー転送」本発明による半導体記憶装置
は、同一列上のＳＲＡＭメモリセルの間、例えば図６８
におけるメモリセルＳＭＣ１とメモリセルＳＭＣ１６と
の間でデータ転送が可能な機能を有することも可能であ
る。これにより、ＳＲＡＭセルのある１行分のセルデー
タを別の行にコピーすること、しかもＤＲＡＭセルから
転送するよりもはるかに高速に転送することが可能であ
る。またこの機能はＤＲＡＭとのデータ転送動作によっ
て妨げられることなく、実行が可能である。以下に図６
８を用いて、メモリセルＳＭＣ１を含む１行分のセルか
らメモリセルＳＭＣ１６を含む１行分のセルへデータ転
送する動作を説明する。ＳＲＡＭセル読み書き用行選択
信号ＳＷＬ１を活性化させ、メモリセルＳＭＣ１を含む
１行分のセルのデータを各々のＳＲＡＭビット線に伝達
する。その後、ＳＲＡＭセル読み書き用行選択信号ＳＷ
Ｌ１６を活性化させて、メモリセルＳＭＣ１６を含む１
行分のセルへ各々のビット線のデータを伝達しセルデー
タを書き換える。ＳＲＡＭビット線ＳＢＬを用いてデー
タ転送するため、例えばＳＲＡＭセルデータ転送用行選
択信号ＴＷＬ２により選択されるメモリセルＳＭＣ２を
含む１行分のセルとＤＲＡＭセルとのデータ転送は、デ
ータ転送バス線ＴＢＬを用いて行うことができ、メモリ
セルＳＭＣ１を含む１行分のセルからメモリセルＳＭＣ
１６を含む１行分のセルへのデータ転送とは全く関係な
く実行可能である。これらの動作は全てコマンド入力に
より行われ、転送するＳＲＡＭセル群と転送先のＳＲＡ
Ｍセル群を指定するコマンドを追加しなければならな
い。 「機能２：テンポラリセル転送」図６８で示すＳＲＡＭ
アレイ部の構成では、指定のＳＲＡＭセルに書き込まれ
たデータがあり、新たに別の行のＤＲＡＭセルからデー
タ転送（プリフェッチ転送動作）をして指定されたＳＲ
ＡＭセルのデータを読み出す場合、一端ＳＲＡＭセルに
書き込まれたデータをＤＲＡＭへデータ転送（リストア
転送動作）して、その後新たに別の行のＤＲＡＭセルか
らデータ転送（プリフェッチ転送動作）をしてＳＲＡＭ
セルのデータを読み出さねばならない。ＤＲＡＭセルへ
のデータ転送サイクル時間をｔＲＣ、ＤＲＡＭセルから
からＳＲＡＭセルへデータ転送（プリフェッチ転送動
作）をしてＳＲＡＭセルのデータを読み出すまでの時間
をｔＲＡＣとすると、読み出すまでにｔＲＣ＋ｔＲＡＣ
の時間がかかることになる。しかし、以下のような機能
を持たすことでもっと高速に読み出すことが可能とな
る。図８５に、その機能を実現するＳＲＡＭアレイ部の
具体的構成の一例を示す。図８５において、そのほとん
どは図６８で説明したものと全く同じ構成である。違っ
ているのは、テンポラリ用のＳＲＡＭセルを１行分追加
したことと、制御信号ＴＣＳＬにてテンポラリ用セルの
行の選択を行う選択回路３０９を備えたことである。こ
こで制御信号ＴＣＳＬは、図５４に示された動作制御回
路にて生成される転送制御信号のうちの一つであり、テ
ンポラリセルへのデータ転送を行う際に発生する。また
ここではテンポラリ用のＳＲＡＭセルを１行追加してい
るがこれに制限されることはなく、既存のＳＲＡＭセル
の中の一部をテンポラリセルとして選択できるようにし
てもよいし、このテンポラリ用のＳＲＡＭセルは１行で
なく複数行有してもよい。図８５においてメモリセルＳ
ＭＣ１を含む１行分のセルを、テンポラリメモリセルＳ
ＭＣＤを含む１行分のセルに転送（コピー）し、メモリ
セルＳＭＣ１を含む１行分のセルにＤＲＡＭセルからの
データ転送（プリフェッチ転送動作）をして、ＳＲＡＭ
セルのデータを読み出す場合の内部の動作の一例を図８
６を用いて説明する。まずアクティブコマンドを入力
し、読み出すデータのあるＤＲＡＭ行を選択する。次に
テンポラリ用のＳＲＡＭセルに転送する新たに追加した
コマンド（テンポラリセルコピーコマンド）を入力する
と、それに伴って制御信号ＴＣＳＬが活性化する。コマ
ンドと同時に入力されたデータ転送するＳＲＡＭ行アド
レスにより、ＳＲＡＭセル読み書き用行選択信号ＳＷＬ
１を活性化させ、メモリセルＳＭＣ１を含む１行分のセ
ルのデータを各々のＳＲＡＭビット線に伝達する。その
後制御信号ＴＣＳＬによりＳＲＡＭテンポラリセル読み
書き用行選択信号ＳＷＬＤを活性化させ、テンポラリメ
モリセルＳＭＣＤを含む１行分のテンポラリセルへ各々
のビット線のデータを伝達しセルデータを書き換える。
この動作は前述した「機能１」の、ＳＲＡＭセルのある
１行分のセルデータを別の行にコピーする動作と同じで
ある。これにより、ＤＲＡＭへデータ転送しなければな
らないセルデータをテンポラリセルに一時的に保管する
ことが可能である。次にプリフェッチコマンドを入力
し、メモリセルＳＭＣ１を含む１行分のセルにＤＲＡＭ
セルからのデータ転送（プリフェッチ転送動作）を行
い、読み出すデータをＳＲＡＭメモリセルに伝達する。
この後リードコマンドを入力し、ＳＲＡＭセルよりデー
タを読み出す。以上によりｔＲＣ分が削減でき、ｔＲＡ
Ｃの時間で読み出すことが可能となる。テンポラリセル
に転送したデータは、この動作を行った後でＤＲＡＭへ
データ転送（テンポラリセルリストア転送動作）を行え
ばよい。 「機能３：複数行同時転送」また本発明による半導体記
憶装置は、ＤＲＡＭの選択された１行中のセル群をＳＲ
ＡＭ部へデータ転送する際、複数行のＳＲＡＭセル群を
同時に選択し同じデータを転送可能な機能を有すること
もできる。これは簡単な回路の追加で実現できる。図６
８において、ＳＲＡＭ行制御回路１２４に上記機能を実
行する新たに追加したコマンドにより発生する制御信号
を追加し、その制御信号にてＳＲＡＭ内部行アドレス信
号を制御してＳＲＡＭセルデータ転送用行選択信号ＴＷ
Ｌを複数活性化すればよい。 「機能４：オート連続プリフェッチ／リストア転送」ま
たＤＲＡＭの選択された１行のＤＲＡＭセルのうち、さ
らにＤＲＡＭ列デコーダにより選択されたＤＲＡＭセル
群をＳＲＡＭ部へデータ転送する際、そのデータ転送を
複数回のコマンドにより繰り返すのではなく一回のコマ
ンドにてチップ内部の所定の遅延時間間隔で、連続して
転送動作を繰り返すことでデータ転送の合計時間の短縮
が可能な機能を有することもできる。図８７に、その機
能の内部動作の一例を示す。ここでは１行のＤＲＡＭセ
ルは４つのＤＲＡＭセル群にＤＲＡＭ列デコーダによっ
て分割されるものとする。この分割数は特に制限される
ことはなくどのような数に分割されてもよい。図８７に
おいてこの機能を定義した新たに追加したコマンド（プ
リフェッチ（２）コマンド）を入力すると、チップ内部
の所定の遅延時間間隔で連続して４回内部カウントアッ
プ信号が発生する。ＤＲＡＭ内部列アドレス信号を発生
するＤＲＡＭ列制御回路、ＳＲＡＭ内部行アドレス信号
を発生するＳＲＡＭ行制御回路にはそれぞれカウンタ回
路を備えておき、先のコマンド入力の際に同時に入力さ
れるＤＲＡＭ列アドレスとＳＲＡＭ行アドレスを最初の
内部カウントアップ信号で取り込み、その後の内部カウ
ントアップ信号で順次それぞれのアドレスをカウントア
ップしていく。この４回の内部カウントアップ信号のサ
イクルにおいてそれぞれの転送動作を行う。これと同様
に複数のＳＲＡＭセル群のデータを、それぞれＤＲＡＭ
行デコーダ及び列デコーダで選択される複数のＤＲＡＭ
セル群へデータ転送する際、複数回のコマンドを繰り返
すのではなく、一回のコマンドにてチップ内部の所定の
遅延時間間隔で連続して転送動作を繰り返すことで、複
数のＤＲＡＭセル群それぞれに転送可能な機能を有する
ことも可能である。先の機能と同様にチップ内部の所定
の遅延時間間隔で連続して内部カウントアップ信号を発
生させ、ＤＲＡＭ内部列アドレス信号を発生するＤＲＡ
Ｍ列制御回路、ＳＲＡＭ内部行アドレス信号を発生する
ＳＲＡＭ行制御回路にそれぞれカウンタ回路を備えるこ
とで実現できる。 「機能５：複数行連続リード／ライト」さらに本発明に
よる半導体記憶装置は、複数回のコマンドを繰り返すの
ではなく一回のコマンドにて複数行のＳＲＡＭセル群に
対して定められた順序に従ってそのＳＲＡＭセル群の全
てのデータを、所定のシーケンスで連続して読み書きす
る機能を有することも可能である。この機能があること
で、例えばＤＲＡＭの１行分のセルデータを複数のＳＲ
ＡＭセル群にわけて保持している際に、ＤＲＡＭの１行
分のセルデータを所定のシーケンスで全て連続して読み
書きでき、本半導体記憶装置を制御するメモリコントロ
ーラやチップセットでの負担が軽くなるとともに、この
間に他のＳＲＡＭセル群とＤＲＡＭ部との動作をさせる
ことが可能となる。また付加機能４とともに用いると一
層の効果が得られる。図８８はこの機能を実現するため
のＳＲＡＭ行制御回路の具体的構成の一例である。図８
８において、図７４で示したＳＲＡＭ内部行アドレスラ
ッチ回路３５０に、ＳＲＡＭ内部行アドレスラッチ回路
３５０の出力を制御信号ＳＲＥにより取り込み、ＳＲＡ
Ｍ列アドレスが最上位アドレスにくると発生する内部カ
ウントアップ信号ＳＲＵＰにて所定のアドレスシーケン
スでカウントアップするカウンタ回路３５１と、ラッチ
回路３５０とカウンタ回路３５１の出力のいずれかを通
過させるマルチプレクサ３５２を追加している。このマ
ルチプレクサ３５２は、リード／ライトコマンド入力時
のクロックサイクルにおいてラッチ回路３５０の出力を
選択し、少しでも速くＳＲＡＭ内部行アドレス信号を出
力するよう制御信号ＳＲＳＬにより制御されている。ま
たＳＲＡＭ列制御回路においては、図７５に示されたカ
ウンタ回路５０６がこの機能を定義した新たに追加した
コマンドを入力されると、取り込んだ列アドレスから最
上位アドレスまで順次シフトアップしていく機能を有し
ている。図８９はこの機能のうち読み出す機能の内部動
作の一例を示す図である。図８９において、この機能を
定義した新たに追加したコマンド（リード（２）コマン
ド）を入力すると制御信号ＳＲＳＬが発生し、マルチプ
レクサ３５２によりＳＲＡＭ内部行アドレスラッチ回路
３５０の出力がＳＲＡＭ内部行アドレスｉＡＳＲ０〜ｉ
ＡＳＲ３となる、と同時にラッチ回路３５０の出力を制
御信号ＳＲＥによってカウンタ回路３５１に取り込む。
その後基準クロック信号ＣＬＫに同期して列アドレスが
インクリメントしていき、最上位アドレスになった時に
発生する内部カウントアップ信号ＳＲＵＰによってカウ
ンタ回路３５１が行アドレスをインクリメントしてい
く。また最上位アドレスになった以降は制御信号ＳＲＳ
Ｌによってマルチプレクサ３５２が制御され、カウンタ
回路３５１の出力がＳＲＡＭ内部行アドレスｉＡＳＲ０
〜ｉＡＳＲ３となる。このようにして行及び列アドレス
を順次シフトしていくことで、複数行のＳＲＡＭセル群
の全てのデータを連続して読み出すことができる。ここ
で内部カウントアップ信号ＳＲＵＰ、制御信号ＳＲＥ、
制御信号ＳＲＳＬは図５４に示された動作制御回路にて
生成されるＳＲＡＭ部制御信号である。 「機能６：リアルタイムモード設定」また本発明による
半導体記憶装置は、リード／ライトコマンドを入力しＳ
ＲＡＭセルに対して読み書きをする際、バースト長、デ
ータ入出力アドレスシーケンス、レイテンシ等のデータ
入出力様式をそのコマンド入力と同時に設定できるよう
にする機能を有することも可能である。この機能を有す
ることで、異なるデータ入出力様式の要求に対しその都
度に一度に指定することができるため、本半導体記憶装
置を制御するメモリコントローラやチップセットでの負
担が非常に軽くなり、システムパフォーマンスを向上す
ることができる。図９０にこの機能によるリード（３）
／ライト（３）コマンドと各入力端子状態の対応表を示
す。図１０で示した表との違いは、リード／ライトコマ
ンド入力時使用していなかったアドレス端子Ａ１１、Ａ
１２、Ａ１３にバースト長選択を割り当てた点で、この
３ビットのアドレス端子の状態により図２６のようなバ
ースト長をリード（３）／ライト（３）コマンド入力と
同時に選択・指定することができる。ここではバースト
長選択を割り当てたが、同様にデータ入出力アドレスシ
ーケンス、レイテンシ等のデータ入出力様式を割り当て
ることも可能である。図９１にこの機能を用いた場合の
動作の一例を示す。ここではデータ入出力アドレスシー
ケンスはシーケンシャル、レイテンシは２に設定されて
おり、リード（３）コマンド入力時にアドレス信号Ａ１
１〜Ａ１３（内部アドレス信号ｉＡ１１〜ｉＡ１３）に
よってバースト長を変更している。これは回路的には通
常のＳＤＲＡＭと同様、バースト長の設定により図７５
に示したＳＲＡＭ列制御回路内のカウンタ回路を制御
し、ＳＲＡＭ内部列アドレスｉＡＳＣ４〜ｉＡＳＣ１０
を制御することで実現できる。 「機能７：オートリストア／プリフェッチ転送」さらに
本発明による半導体記憶装置は、ＤＲＡＭセル群からＳ
ＲＡＭセル群へデータ転送した後、別のＳＲＡＭセル群
のデータを、転送したのと同じＤＲＡＭセル群へ転送す
ることが可能な機能を有することもできる。これはデー
タ転送した際のＤＲＡＭ行アドレス及びＤＲＡＭ列アド
レスを内部で保持しておけばよく、図６０に示すＤＲＡ
Ｍ内部行アドレスラッチ回路及び図６１に示すＤＲＡＭ
内部列アドレスラッチ回路を用いることで実現できる。
さらにこのラッチ回路をバンク毎にもつことで、異なる
バンクが交互にアクセスされても可能なようにすること
ができる。これによりリストア転送動作時にＤＲＡＭ行
アドレス及びＤＲＡＭ列アドレスを指定する必要がなく
実効的にリストア動作に要する時間が短くなるため、本
半導体装置を制御するメモリコントローラやチップセッ
トでの制御が簡単になり負担が軽くなりシステムパフォ
ーマンスが向上する。また全く同様にしてＤＲＡＭセル
群からＳＲＡＭセル群へデータ転送した後、別のＤＲＡ
Ｍセル群のデータを、転送されたのと同じＳＲＡＭセル
群へ転送することが可能な機能を有することもできる。
【発明の効果】この発明に従えば、単なるデータ保持と
して用いる主記憶部のメモリセルの耐圧を保証し、主記
憶部での動作電流を削減することができ、より高速アク
セス可能な半導体記憶装置を得ることができる。
して用いる主記憶部のメモリセルの耐圧を保証し、主記
憶部での動作電流を削減することができ、より高速アク
セス可能な半導体記憶装置を得ることができる。
【図１】この発明の１実施例に係る半導体記憶装置の全
体の構成を示すブロック図である。
体の構成を示すブロック図である。
【図２】図１に示す半導体記憶装置と、その半導体記憶
装置に対しアクセス要求を行うメモリマスタを複数個持
つメモリシステムのブロック図である。
装置に対しアクセス要求を行うメモリマスタを複数個持
つメモリシステムのブロック図である。
【図３】図１に示す半導体記憶装置と、その半導体記憶
装置に対しアクセス要求を行うメモリマスタを複数個持
つメモリシステムのブロック図である。
装置に対しアクセス要求を行うメモリマスタを複数個持
つメモリシステムのブロック図である。
【図４】図１に示す半導体記憶装置と、その半導体記憶
装置への入力信号を制御発生するメモリ制御装置を同一
半導体基板上に搭載した半導体装置のブロック図であ
る。
装置への入力信号を制御発生するメモリ制御装置を同一
半導体基板上に搭載した半導体装置のブロック図であ
る。
【図５】図１に示す半導体記憶装置と、その半導体記憶
装置への入力信号を制御発生するメモリ制御装置を同一
半導体基板上に搭載した半導体装置のブロック図であ
る。
装置への入力信号を制御発生するメモリ制御装置を同一
半導体基板上に搭載した半導体装置のブロック図であ
る。
【図６】図１に示す半導体記憶装置と、その半導体記憶
装置への入力信号を制御発生するメモリ制御装置を同一
半導体基板上に搭載した半導体装置のブロック図であ
る。
装置への入力信号を制御発生するメモリ制御装置を同一
半導体基板上に搭載した半導体装置のブロック図であ
る。
【図７】図１に示す半導体記憶装置の外部端子の配置図
である。
である。
【図８】図１に示す半導体記憶装置の外部端子の配置図
である。
である。
【図９】図１に示す半導体記憶装置の外部端子の配置図
である。
である。
【図１０】図１に示す半導体記憶装置における動作機能
を決定する各種コマンドと外部端子の状態の対応の図で
ある。
を決定する各種コマンドと外部端子の状態の対応の図で
ある。
【図１１】図１０のリードコマンドを示す外部端子の状
態の図である。
態の図である。
【図１２】図１０のライトコマンドを示す外部端子の状
態の図である。
態の図である。
【図１３】図１０のプリフェッチコマンドを示す外部端
子の状態の図である。
子の状態の図である。
【図１４】図１０のオートプリチャージを伴うプリフェ
ッチコマンドを示す外部端子の状態の図である。
ッチコマンドを示す外部端子の状態の図である。
【図１５】図１０のリストアコマンドを示す外部端子の
状態の図である。
状態の図である。
【図１６】図１０のオートプリチャージを伴うリストア
コマンドを示す外部端子の状態の図である。
コマンドを示す外部端子の状態の図である。
【図１７】図１０のアクティブコマンドを示す外部端子
の状態の図である。
の状態の図である。
【図１８】図１０のプリチャージコマンドを示す外部端
子の状態の図である。
子の状態の図である。
【図１９】図１０の全バンクプリチャージコマンドを示
す外部端子の状態の図である。
す外部端子の状態の図である。
【図２０】図１０のＣＢＲリフレッシュコマンドを示す
外部端子の状態の図である。
外部端子の状態の図である。
【図２１】図１０のデバイス非選択コマンドを示す外部
端子の状態の図である。
端子の状態の図である。
【図２２】図１０の未操作コマンドを示す外部端子の状
態の図である。
態の図である。
【図２３】図１０のレジスタ設定コマンド（１）を示す
外部端子の状態の図である。
外部端子の状態の図である。
【図２４】図１０のレジスタ設定コマンド（２）を示す
外部端子の状態の図である。
外部端子の状態の図である。
【図２５】図１０のレジスタ設定コマンドを示す外部端
子の状態の詳細な図である。
子の状態の詳細な図である。
【図２６】図１０のレジスタ設定コマンドの一部である
モードレジスタ設定コマンドを示す外部端子の状態の詳
細な図である。
モードレジスタ設定コマンドを示す外部端子の状態の詳
細な図である。
【図２７】データ入出力様式の各ラップタイプとバース
ト長に対応したアクセスを受けるアドレスの順序の図で
ある。
ト長に対応したアクセスを受けるアドレスの順序の図で
ある。
【図２８】リードコマンド入力時でバースト長４、リー
ドレイテンシ２のデータ出力タイミングの図である。
ドレイテンシ２のデータ出力タイミングの図である。
【図２９】ライトコマンド入力時でバースト長４、ライ
トレイテンシ０のデータ入力タイミングの図である。
トレイテンシ０のデータ入力タイミングの図である。
【図３０】リードコマンドの動作時におけるアドレス指
定とデータの流れを示す図である。
定とデータの流れを示す図である。
【図３１】ライトコマンドの動作時におけるアドレス指
定とデータの流れを示す図である。
定とデータの流れを示す図である。
【図３２】プリフェッチコマンドの動作時におけるアド
レス指定とデータの流れを示す図である。
レス指定とデータの流れを示す図である。
【図３３】リストアコマンドの動作時におけるアドレス
指定とデータの流れを示す図である。
指定とデータの流れを示す図である。
【図３４】アクティブコマンドの動作時におけるアドレ
ス指定とデータの流れを示す図である。
ス指定とデータの流れを示す図である。
【図３５】この発明の一実施例による半導体記憶装置の
アレイ配置を概略的に示すアレイレイアウト図である。
アレイ配置を概略的に示すアレイレイアウト図である。
【図３６】この発明の一実施例による半導体記憶装置の
アレイ配置を概略的に示すアレイレイアウト図である。
アレイ配置を概略的に示すアレイレイアウト図である。
【図３７】この発明の一実施例による半導体記憶装置の
アレイ配置を概略的に示すアレイレイアウト図である。
アレイ配置を概略的に示すアレイレイアウト図である。
【図３８】この発明の一実施例による半導体記憶装置の
アレイ配置を概略的に示すアレイレイアウト図である。
アレイ配置を概略的に示すアレイレイアウト図である。
【図３９】この発明の一実施例による半導体記憶装置の
アレイ配置を概略的に示すアレイレイアウト図である。
アレイ配置を概略的に示すアレイレイアウト図である。
【図４０】この発明の一実施例による半導体記憶装置の
アレイ配置を概略的に示すアレイレイアウト図である。
アレイ配置を概略的に示すアレイレイアウト図である。
【図４１】この発明の一実施例による半導体記憶装置の
チップ全体レイアウトを概略的に示す図である。
チップ全体レイアウトを概略的に示す図である。
【図４２】この発明の一実施例による半導体記憶装置の
チップ全体レイアウトを概略的に示す図である。
チップ全体レイアウトを概略的に示す図である。
【図４３】この発明の一実施例による半導体記憶装置の
チップ全体レイアウトを概略的に示す図である。
チップ全体レイアウトを概略的に示す図である。
【図４４】この発明の一実施例による半導体記憶装置の
チップ全体レイアウトを概略的に示す図である。
チップ全体レイアウトを概略的に示す図である。
【図４５】この発明の一実施例による半導体記憶装置の
チップ全体レイアウトを概略的に示す図である。
チップ全体レイアウトを概略的に示す図である。
【図４６】この発明の一実施例による半導体記憶装置の
チップ全体レイアウトを概略的に示す図である。
チップ全体レイアウトを概略的に示す図である。
【図４７】この発明の一実施例による半導体記憶装置の
チップ全体レイアウトを概略的に示す図である。
チップ全体レイアウトを概略的に示す図である。
【図４８】この発明の一実施例による半導体記憶装置の
共通電源を使用するブロックを概略的に示す図である。
共通電源を使用するブロックを概略的に示す図である。
【図４９】この発明の一実施例による半導体記憶装置の
共通電源を使用するブロックを概略的に示す図である。
共通電源を使用するブロックを概略的に示す図である。
【図５０】この発明の一実施例による半導体記憶装置の
ＤＲＡＭアレイ部内の配線の構成図である。
ＤＲＡＭアレイ部内の配線の構成図である。
【図５１】この発明の一実施例による半導体記憶装置の
ＤＲＡＭアレイ部とデータ転送部とＳＲＡＭアレイ部の
配線の構成図である。
ＤＲＡＭアレイ部とデータ転送部とＳＲＡＭアレイ部の
配線の構成図である。
【図５２】この発明の一実施例による半導体記憶装置の
ＤＲＡＭアレイ部とデータ転送部とＳＲＡＭアレイ部の
配線の構成図である。
ＤＲＡＭアレイ部とデータ転送部とＳＲＡＭアレイ部の
配線の構成図である。
【図５３】この発明の一実施例による半導体記憶装置の
ＤＲＡＭアレイ部とデータ転送バス線とＳＲＡＭアレイ
部の配線の構成図である。
ＤＲＡＭアレイ部とデータ転送バス線とＳＲＡＭアレイ
部の配線の構成図である。
【図５４】図１に示す半導体記憶装置の動作制御回路の
ブロック図である。
ブロック図である。
【図５５】図１に示すＤＲＡＭ部とデータ転送回路の具
体的な構成を示す図である。
体的な構成を示す図である。
【図５６】図４１に示す本発明の一実施例である全体レ
イアウトの中のＤＲＡＭアレイ１１０−１の具体的なア
レイ構成の一例を示す図である。
イアウトの中のＤＲＡＭアレイ１１０−１の具体的なア
レイ構成の一例を示す図である。
【図５７】図５６のレイアウトの一部分（ビット線４対
分）について、転送バス線とビット線の接続関係を詳細
に示す一例の図である。
分）について、転送バス線とビット線の接続関係を詳細
に示す一例の図である。
【図５８】データ転送回路の詳細な回路例を示す回路図
である。
である。
【図５９】図５７で示す例での問題点を解決する一例の
構成を示す図である。
構成を示す図である。
【図６０】ＤＲＡＭ行制御回路の一例を示すブロック図
である。
である。
【図６１】図５５に示すＤＲＡＭ列制御回路とＤＲＡＭ
列デコーダの具体的構成の一例を示す図である。
列デコーダの具体的構成の一例を示す図である。
【図６２】ＤＲＡＭビット線選択回路の具体的回路構成
の一例を示す図である。
の一例を示す図である。
【図６３】ＤＲＡＭビット線選択回路の具体的回路構成
の一例を示す図である。
の一例を示す図である。
【図６４】ＤＲＡＭビット線選択回路の具体的回路構成
の一例を示す図である。
の一例を示す図である。
【図６５】ＤＲＡＭビット線選択回路の具体的回路構成
の一例を示す図である。
の一例を示す図である。
【図６６】図３６に示すアレイレイアウトにおける１対
のデータ転送バス線と、ＤＲＡＭビット線選択回路とＳ
ＲＡＭセルとの関係を示す構成図である。
のデータ転送バス線と、ＤＲＡＭビット線選択回路とＳ
ＲＡＭセルとの関係を示す構成図である。
【図６７】図６６における各データ転送バス線の動作例
を示す信号波形図である。
を示す信号波形図である。
【図６８】図１に示すＳＲＡＭ部とデータ入出力端子間
の具体的構成の一例を示す図である。
の具体的構成の一例を示す図である。
【図６９】ＳＲＡＭメモリセルの構成の一例を示す図で
ある。
ある。
【図７０】図６９に示すＳＲＡＭセルのフリップフロッ
プ回路の具体的回路例を示す図である。
プ回路の具体的回路例を示す図である。
【図７１】図６９に示すＳＲＡＭビット線と接続するた
めの接続回路の具体的な回路例を示す図である。
めの接続回路の具体的な回路例を示す図である。
【図７２】図６９に示すＳＲＡＭビット線と接続するた
めの接続回路の具体的な回路例を示す図である。
めの接続回路の具体的な回路例を示す図である。
【図７３】図６９に示すＳＲＡＭビット線と接続するた
めの接続回路の具体的な回路例を示す図である。
めの接続回路の具体的な回路例を示す図である。
【図７４】図６８に示したＳＲＡＭ行制御回路の具体的
な回路構成の一例を示す図である。
な回路構成の一例を示す図である。
【図７５】図６８に示したＳＲＡＭ列制御回路の具体的
な回路構成の一例を示す図である。
な回路構成の一例を示す図である。
【図７６】図７５に示したマルチプレクサとラッチ回路
の具体的な回路の一例を示す図である。
の具体的な回路の一例を示す図である。
【図７７】図７６に示したマルチプレクサの内部の動作
の一例を示す信号波形図である。
の一例を示す信号波形図である。
【図７８】図１に示したＳＲＡＭ列デコーダとデータ制
御回路とＳＲＡＭアレイの回路構成の一例を示すブロッ
ク図である。
御回路とＳＲＡＭアレイの回路構成の一例を示すブロッ
ク図である。
【図７９】図７８に示したＳＲＡＭ列デコーダとデータ
制御回路とＳＲＡＭアレイの内部の動作の一例を示す信
号波形図である。
制御回路とＳＲＡＭアレイの内部の動作の一例を示す信
号波形図である。
【図８０】ＳＲＡＭ部とデータ入出力端子間の具体的構
成の一例を示す図である。
成の一例を示す図である。
【図８１】ＳＲＡＭアレイ部の列冗長行を設ける場合の
具体的構成の一例を示す図である。
具体的構成の一例を示す図である。
【図８２】ＤＲＡＭアレイ部とＳＲＡＭアレイ部に供給
される電源電圧の構成の一例を示す図である。
される電源電圧の構成の一例を示す図である。
【図８３】ＤＲＡＭアレイ部とＳＲＡＭアレイ部に供給
される電源電圧の構成の一例を示す図である。
される電源電圧の構成の一例を示す図である。
【図８４】ＳＲＡＭセルへの書き込み時間の電源電圧依
存のシミュレーション結果を示す図である。
存のシミュレーション結果を示す図である。
【図８５】テンポラリセル転送機能を実現するＳＲＡＭ
アレイ部の具体的構成の一例を示す図である。
アレイ部の具体的構成の一例を示す図である。
【図８６】図８５においてテンポラリセル転送をしてＳ
ＲＡＭセルのデータを読み出す場合の内部の動作の一例
を示す信号波形図である。
ＲＡＭセルのデータを読み出す場合の内部の動作の一例
を示す信号波形図である。
【図８７】オート連続プリフェッチ転送機能の内部の動
作の一例を示す信号波形図である。
作の一例を示す信号波形図である。
【図８８】複数行連続リード／ライト機能を実現するた
めのＳＲＡＭ行制御回路の具体的構成の一例を示す図で
ある。
めのＳＲＡＭ行制御回路の具体的構成の一例を示す図で
ある。
【図８９】複数行連続リード／ライト機能のうち読み出
す機能の内部動作の一例を示す信号波形図である。
す機能の内部動作の一例を示す信号波形図である。
【図９０】リアルタイムモード設定機能のリード（３）
／ライト（３）コマンドと各入力端子状態の対応表を示
す図である。
／ライト（３）コマンドと各入力端子状態の対応表を示
す図である。
【図９１】リアルタイムモード設定機能の内部の動作の
一例を示す信号波形図である。
一例を示す信号波形図である。
【図９２】ＣＤＲＡＭのメモリアレイ部の構成を概略的
に示す図である。
に示す図である。
【図９３】図９２に示すＣＤＲＡＭの双方向転送ゲート
回路の構成を示すブロック図である。
回路の構成を示すブロック図である。
【図９４】図９２に示すＣＤＲＡＭの双方向転送ゲート
回路の回路図である。
回路の回路図である。
【図９５】ＣＤＲＡＭの構成を概略的に示すブロック図
である。
である。
【図９６】図９５に示すＣＤＲＡＭのＳＲＡＭラインの
回路図である。
回路図である。
【図９７】ＣＤＲＡＭの構成を概略的に示すブロック図
である。
である。
【図９８】図９７に示すＣＤＲＡＭのＳＲＡＭブロック
の回路図である。
の回路図である。
【図９９】ＥＤＲＡＭの構成を概略的に示すブロック図
である。
である。
【図１００】複数の処理装置を持つメモリシステムの構
成を概略的に示すブロック図である。
成を概略的に示すブロック図である。
１００ 本発明の半導体記憶装置 １０１ ＤＲＡＭ部 １０２ ＳＲＡＭ部 １０３ データ転送回路 １１０ ＤＲＡＭアレイ １１１ ＤＲＡＭメモリセル １１２ センスアンプ １１３ ＤＲＡＭ行デコーダ １１４ ＤＲＡＭ列デコーダ １１５ ＤＲＡＭ行制御回路 １１６ ＤＲＡＭ列制御回路 １２０ ＳＲＡＭアレイ １２１ ＳＲＡＭ行デコーダ １２２ ＳＲＡＭ列制御回路 １２３ ＳＲＡＭ列デコーダ １２４ ＳＲＡＭ行制御回路 １３１ データ転送選択回路 １３２ 第１データ転送選択回路 １３３ 第２データ転送選択回路 １３５ 配線層間接続線 １５０ 動作制御回路 １５１ データラッチ回路 １５２ データアウトバッファ １５３ データアンプおよびライトバッファ １６０ データ制御回路 １８０ メモリマスタ １９０ 混載半導体装置 １９１ メモリ制御装置 １９２ データバッファ ３０３ ＳＲＡＭビット線制御回路 ３０４ ＳＲＡＭ列選択回路 ３０７ リード／ライトアンプ ３０８ データ入出力回路 ３０９ テンポラリ用行選択回路 ３１１ フリップフロップ回路 ３１２ データ転送バス線ＴＢＬと接続するための接
続回路 ３１３ ＳＲＡＭビット線ＳＢＬと接続するための接
続回路 ３１５ バランサ ３１６，３１７ フリップフロップ回路の接点 ３１８ バランサ ３５０ ＳＲＡＭ内部行アドレスラッチ回路 ３５１ カウンタ回路 ３５２ マルチプレクサ ３９０ 第一のＳＲＡＭ列デコーダ ３９１ 第二のＳＲＡＭ列デコーダ ３９２ 第一のＳＲＡＭ列アドレスバッファ ３９３ 第二のＳＲＡＭ列アドレスバッファ ３９４ データバッファ（ＳＲＡＭセル） ３９５ 第一のデータラッチ回路 ３９６ 第二のデータラッチ回路 ３９７ データ入出力線とデータバッファ（ＳＲＡＭ
セル）との接続を行う選択スイッチ ４１０ 内部クロック発生回路 ４２０ コマンドデコーダ ４２１ 入力信号バッファ ４２２ コマンド判定回路 ４３０ コントロールロジック ４３１ ＤＲＡＭ部制御回路 ４３２ 転送制御回路 ４３３ ＳＲＡＭ部制御回路 ４４０ アドレス制御回路 ４５０ レジスタ ４６０ ＤＲＡＭアドレスラッチ回路 ４７０ マルチプレクサ ４８０ 内部アドレスカウンタ回路 ４９０ リフレッシュ制御回路 ４９５ ＤＲＡＭ内部列アドレスラッチ回路 ４９８ 転送バス制御回路 ５０１ デコード回路 ５０２ 取り込み用ロジック ５０３ レジスタ ５０４ マルチプレクサ ５０５ データ入出力様式記憶部 ５０６ カウンタ回路 ５０７ ＳＲＡＭ内部列アドレスラッチ回路 ５０８ マルチプレクサ ５０９ デコード回路 ６０１ ＤＲＡＭアレイ部 ６０２ ＳＲＡＭアレイ部 ６０３ 電源電圧変換回路 ９１１０ マルチプロセスシステム ９１１１ 処理装置 ９１１２ キャッシュメモリ ９１１３ キャッシュ制御装置 ９１１４ システムバス ９１１５ メインメモリ ９１１６ メモリ制御装置 ９２０１ ＤＲＡＭアレイ ９２０２ ＳＲＡＭアレイ ９２０３ 双方向転送ゲート回路 ９３０１〜９３０４ ゲート回路 ９３０５ ラッチ回路 ９３０６ アンプ回路 ９３０７ ゲート回路 ＤＭＣ ダイナミック型メモリセル Ｎ１ メモリトランジスタ Ｃ１ メモリキャパシタ ＤＷＬ ＤＲＡＭワード線 ＤＢＬ ＤＲＡＭビット線 ＤＳＡ センスアンプ ＤＳＡＰ センスアンプ制御信号 ＤＳＡＮ センスアンプ制御信号 ｉＣＬＫ 内部クロック信号 ｉＡ０〜ｉＡ１３ 内部アドレス信号 ｉＡＤＲ０〜ｉＡＤＲ１２ ＤＲＡＭ内部行アドレス
信号 ｉＡＤ１３ バンク選択信号 ＤＢＳＷ ＤＲＡＭビット線選択回路 ＤＢＳ１〜ＤＢＳ４ ＤＲＡＭビット線選択信号 ＴＢＬ データ転送バス線 ＴＳＷ データ転送回路 ＧＴＬ グローバルデータ転送バス線 ｉＡＤＣ５〜ｉＡＤＣ６ ＤＲＡＭ列アドレス信号 ＴＥ データ転送活性化信号 ＤＭＢ１〜ＤＭＢ１６ メモリセルブロック ＤＲＢ１〜ＤＲＢ１６ ＤＲＡＭ行デコーダ ＳＡＢ１〜ＳＡＢ１７ （センスアンプ＋ＤＲＡＭビ
ット線選択回路＋データ転送回路）ブロック ＳＷＴＲ スイッチングトランジスタ ＡＤＲＬ ＤＲＡＭ行アドレスラッチ信号 ＡＤＣＬ ＤＲＡＭ列アドレスラッチ信号 Ｎ１００〜Ｎ１１５，Ｎ２００，Ｎ２０１，Ｎ２１０〜
Ｎ２１５，Ｎ２３０〜Ｎ２３５，Ｎ２５０，Ｎ２５１，
Ｎ２６０，Ｎ２６２，Ｎ２６４，Ｎ２８０ Ｎチャネル
型ＭＯＳトランジスタ Ｐ１００〜Ｐ１０３ Ｐチャネル型ＭＯＳトランジス
タ Ｒ１００，Ｒ１０１ 抵抗 ＳＭＣ ＳＲＡＭメモリセル ＳＢＬ ＳＲＡＭビット線 ＴＷＬ１〜ＴＷＬ１６ ＳＲＡＭセルデータ転送用行
選択信号 ＳＷＬ１〜ＳＷＬ１６ ＳＲＡＭセル読み書き用行選
択信号 ｉＡＳＲ０〜ｉＡＳＲ３ ＳＲＡＭ内部行アドレス信
号 ＳＳＬ１〜ＳＳＬ１２８ ＳＲＡＭ列デコーダ出力信
号 ｉＡＳＣ４〜ｉＡＳＣ１０ 内部ＳＲＡＭ列アドレス
信号 ＳＩＯ データ入出力線 ＧＩＯ グローバルデータ入出力線 ＲＷＬ リードライトバス線 ＳＰＥ フリップフロップ回路制御信号 ＳＮＥ フリップフロップ回路制御信号 ＳＲＷＬ 読み出し用行選択信号 ＳＲＢＬ ＳＲＡＭ読み出し用ビット線 ＳＷＢＬ ＳＲＡＭ書き込み用ビット線 ＳＷＷＬ 書き込み用行選択信号 ＡＳＲＬ ＳＲＡＭ内部行アドレスラッチ信号 ＡＳＣＬ ＳＲＡＭ内部列アドレスラッチ信号 ＣＬＫＵＰ 内部カウントアップ信号 ＳＣＥ ＳＲＡＭ内部列アドレスラッチ回路制御信号 ＳＣＳＬ ＳＲＡＭ列アドレスマルチプレクサ制御信
号 ＣＲＥ イネーブル信号 ＶＥＸＴ 外部電源電圧 ＶＩＮＴ 内部電源電圧 ＴＣＳＬ テンポラリ用行選択回路制御信号 ＳＲＥ ＳＲＡＭ内部行アドレスラッチ回路制御信号 ＳＲＳＬ ＳＲＡＭ行アドレスマルチプレクサ制御信
号 ＳＲＵＰ カウンタ回路３５１の内部カウントアップ
信号
続回路 ３１３ ＳＲＡＭビット線ＳＢＬと接続するための接
続回路 ３１５ バランサ ３１６，３１７ フリップフロップ回路の接点 ３１８ バランサ ３５０ ＳＲＡＭ内部行アドレスラッチ回路 ３５１ カウンタ回路 ３５２ マルチプレクサ ３９０ 第一のＳＲＡＭ列デコーダ ３９１ 第二のＳＲＡＭ列デコーダ ３９２ 第一のＳＲＡＭ列アドレスバッファ ３９３ 第二のＳＲＡＭ列アドレスバッファ ３９４ データバッファ（ＳＲＡＭセル） ３９５ 第一のデータラッチ回路 ３９６ 第二のデータラッチ回路 ３９７ データ入出力線とデータバッファ（ＳＲＡＭ
セル）との接続を行う選択スイッチ ４１０ 内部クロック発生回路 ４２０ コマンドデコーダ ４２１ 入力信号バッファ ４２２ コマンド判定回路 ４３０ コントロールロジック ４３１ ＤＲＡＭ部制御回路 ４３２ 転送制御回路 ４３３ ＳＲＡＭ部制御回路 ４４０ アドレス制御回路 ４５０ レジスタ ４６０ ＤＲＡＭアドレスラッチ回路 ４７０ マルチプレクサ ４８０ 内部アドレスカウンタ回路 ４９０ リフレッシュ制御回路 ４９５ ＤＲＡＭ内部列アドレスラッチ回路 ４９８ 転送バス制御回路 ５０１ デコード回路 ５０２ 取り込み用ロジック ５０３ レジスタ ５０４ マルチプレクサ ５０５ データ入出力様式記憶部 ５０６ カウンタ回路 ５０７ ＳＲＡＭ内部列アドレスラッチ回路 ５０８ マルチプレクサ ５０９ デコード回路 ６０１ ＤＲＡＭアレイ部 ６０２ ＳＲＡＭアレイ部 ６０３ 電源電圧変換回路 ９１１０ マルチプロセスシステム ９１１１ 処理装置 ９１１２ キャッシュメモリ ９１１３ キャッシュ制御装置 ９１１４ システムバス ９１１５ メインメモリ ９１１６ メモリ制御装置 ９２０１ ＤＲＡＭアレイ ９２０２ ＳＲＡＭアレイ ９２０３ 双方向転送ゲート回路 ９３０１〜９３０４ ゲート回路 ９３０５ ラッチ回路 ９３０６ アンプ回路 ９３０７ ゲート回路 ＤＭＣ ダイナミック型メモリセル Ｎ１ メモリトランジスタ Ｃ１ メモリキャパシタ ＤＷＬ ＤＲＡＭワード線 ＤＢＬ ＤＲＡＭビット線 ＤＳＡ センスアンプ ＤＳＡＰ センスアンプ制御信号 ＤＳＡＮ センスアンプ制御信号 ｉＣＬＫ 内部クロック信号 ｉＡ０〜ｉＡ１３ 内部アドレス信号 ｉＡＤＲ０〜ｉＡＤＲ１２ ＤＲＡＭ内部行アドレス
信号 ｉＡＤ１３ バンク選択信号 ＤＢＳＷ ＤＲＡＭビット線選択回路 ＤＢＳ１〜ＤＢＳ４ ＤＲＡＭビット線選択信号 ＴＢＬ データ転送バス線 ＴＳＷ データ転送回路 ＧＴＬ グローバルデータ転送バス線 ｉＡＤＣ５〜ｉＡＤＣ６ ＤＲＡＭ列アドレス信号 ＴＥ データ転送活性化信号 ＤＭＢ１〜ＤＭＢ１６ メモリセルブロック ＤＲＢ１〜ＤＲＢ１６ ＤＲＡＭ行デコーダ ＳＡＢ１〜ＳＡＢ１７ （センスアンプ＋ＤＲＡＭビ
ット線選択回路＋データ転送回路）ブロック ＳＷＴＲ スイッチングトランジスタ ＡＤＲＬ ＤＲＡＭ行アドレスラッチ信号 ＡＤＣＬ ＤＲＡＭ列アドレスラッチ信号 Ｎ１００〜Ｎ１１５，Ｎ２００，Ｎ２０１，Ｎ２１０〜
Ｎ２１５，Ｎ２３０〜Ｎ２３５，Ｎ２５０，Ｎ２５１，
Ｎ２６０，Ｎ２６２，Ｎ２６４，Ｎ２８０ Ｎチャネル
型ＭＯＳトランジスタ Ｐ１００〜Ｐ１０３ Ｐチャネル型ＭＯＳトランジス
タ Ｒ１００，Ｒ１０１ 抵抗 ＳＭＣ ＳＲＡＭメモリセル ＳＢＬ ＳＲＡＭビット線 ＴＷＬ１〜ＴＷＬ１６ ＳＲＡＭセルデータ転送用行
選択信号 ＳＷＬ１〜ＳＷＬ１６ ＳＲＡＭセル読み書き用行選
択信号 ｉＡＳＲ０〜ｉＡＳＲ３ ＳＲＡＭ内部行アドレス信
号 ＳＳＬ１〜ＳＳＬ１２８ ＳＲＡＭ列デコーダ出力信
号 ｉＡＳＣ４〜ｉＡＳＣ１０ 内部ＳＲＡＭ列アドレス
信号 ＳＩＯ データ入出力線 ＧＩＯ グローバルデータ入出力線 ＲＷＬ リードライトバス線 ＳＰＥ フリップフロップ回路制御信号 ＳＮＥ フリップフロップ回路制御信号 ＳＲＷＬ 読み出し用行選択信号 ＳＲＢＬ ＳＲＡＭ読み出し用ビット線 ＳＷＢＬ ＳＲＡＭ書き込み用ビット線 ＳＷＷＬ 書き込み用行選択信号 ＡＳＲＬ ＳＲＡＭ内部行アドレスラッチ信号 ＡＳＣＬ ＳＲＡＭ内部列アドレスラッチ信号 ＣＬＫＵＰ 内部カウントアップ信号 ＳＣＥ ＳＲＡＭ内部列アドレスラッチ回路制御信号 ＳＣＳＬ ＳＲＡＭ列アドレスマルチプレクサ制御信
号 ＣＲＥ イネーブル信号 ＶＥＸＴ 外部電源電圧 ＶＩＮＴ 内部電源電圧 ＴＣＳＬ テンポラリ用行選択回路制御信号 ＳＲＥ ＳＲＡＭ内部行アドレスラッチ回路制御信号 ＳＲＳＬ ＳＲＡＭ行アドレスマルチプレクサ制御信
号 ＳＲＵＰ カウンタ回路３５１の内部カウントアップ
信号
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｇ１１Ｃ 11/41 Ｇ１１Ｃ 11/34 ３７１Ｋ Ｚ (72)発明者 榊原 賢一 東京都港区芝五丁目７番１号 日本電気 株式会社内 (56)参考文献 特開 平８−339682（ＪＰ，Ａ) 特開 平２−198096（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/419
Claims (10)
- 【請求項１】 主記憶部と複数の記憶セル群からなる副
記憶部を有し、前記主記憶部と前記複数の記憶セル群か
らなる副記憶部との間に双方向のデータ転送回路を有す
る半導体記憶装置において、前記副記憶部は各々の前記
複数の記憶セル群に対しデータ入出力様式を独立に設定
可能なように複数のレジスタを備えるものであり、前記
主記憶部と前記複数の記憶セル群からなる副記憶部とは
電源電圧が異なることを特徴とする半導体記憶装置。 - 【請求項２】 特許請求項１において、主記憶部と副記
憶部のどちらかまたは両方の電源電圧は、外部電源端子
から供給された電圧を内部電源電圧変圧回路で所定電圧
に変換して供給されることを特徴とする半導体記憶装
置。 - 【請求項３】 特許請求項１において、主記憶部と副記
憶部の電源電圧は、外部電源端子から供給されることを
特徴とする半導体記憶装置。 - 【請求項４】 特許請求項１において、電源電圧の高低
は、主記憶部＜副記憶部≦その他周辺回路の関係にある
ことを特徴とする半導体記憶装置。 - 【請求項５】 ＤＲＡＭアレイ部と、複数の記憶セル群
及び前記複数の記憶セル群の夫々に対応して入出力モー
ドを設定するＳＲＡＭ制御回路を備えるＳＲＡＭアレイ
部とを有する半導体記憶装置であって、前記ＤＲＡＭア
レイ部と前記ＳＲＡＭアレイ部に供給される電源電圧が
異なることを特徴とする半導体記憶装置。 - 【請求項６】 前記ＤＲＡＭアレイ部と前記ＳＲＡＭア
レイ部のどちらかまたは両方の電源電圧は、外部電源端
子から供給された電圧を内部電源電圧変圧回路で所定電
圧に変換して供給されることを特徴とする請求項５記載
の半導体記憶装置。 - 【請求項７】 前記ＤＲＡＭアレイ部と前記ＳＲＡＭア
レイ部の電源電圧は、外部電源端子から供給されること
を特徴とする請求項５記載の半導体記憶装置。 - 【請求項８】 前記電源電圧の高低は、ＤＲＡＭアレイ
部＜ＳＲＡＭアレイ部＜その他周辺回路の関係にあるこ
とを特徴とする請求項５記載の半導体記憶装置。 - 【請求項９】 前記電源電圧の高低は、ＤＲＡＭアレイ
部＜ＳＲＡＭアレイ部＝その他周辺回路の関係にあるこ
とを特徴とする請求項５記載の半導体記憶装置。 - 【請求項１０】 前記ＳＲＡＭ制御回路は、夫々が前記
記憶セル群の夫々に対応して前記入出力モードが設定さ
れる複数のレジスタを備えることを特徴とする請求項５
記載の半導体記憶装置。
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