JP3457611B2 - 半導体記憶装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、同一半導体基板上
にＤＲＡＭなどの主記憶部とＳＲＡＭなどのキャッシュ
用の副記憶部とが形成され、主記憶部と副記憶部との間
で双方向のデータ転送が可能なように構成された半導体
記憶装置に関し、特に主記憶部に存在する欠陥を救済す
るための冗長構成に関する。

【０００２】

【従来の技術】一般に、コンピュータシステムに用いら
れる主記憶装置（主記憶部）として比較的低速で安価な
大容量の半導体装置が用いられるが、この要求に合致し
たものとして汎用ＤＲＡＭが広く使用されている。ま
た、最近のコンピュータシステムでは、システムの高速
化（特にＭＰＵの高速化）に対して主記憶部を構成する
ＤＲＡＭの高速化もなされてはいるが、ＭＰＵの高速化
に対しては不十分であり、ＭＰＵと主記憶部との間に高
速メモリを副記憶部として搭載したシステムが主流であ
る。このような副記憶部は、一般にキャッシュメモリと
よばれ、高速ＳＲＡＭやＥＣＬＲＡＭなどが用いられ
る。

【０００３】この副記憶部の実装形態としては、ＭＰＵ
の外部に設けられたものや、ＭＰＵに内蔵されたものが
あるが、最近では、ＤＲＡＭなどから構成された主記憶
部と、ＳＲＡＭなどから構成された副記憶部とを同一半
導体基板上に搭載した半導体記憶装置が注目されてお
り、例えば特願平１１−６４０９４号に示されたものが
ある。この先行技術にかかる半導体記憶装置では、副記
憶部のメモリセルアレイと主記憶部のメモリセルアレイ
との間にデータ転送バス線が設けられており、このデー
タ転送バス線を介して主記憶部と副記憶部との間で直接
的なデータ転送が可能になっている。

【０００４】以下、後述する図２を援用して、この種の
半導体記憶装置の概略を説明する。同図に示す半導体記
憶装置は、主記憶部を構成する主記憶部メモリセルアレ
イ１１０−１〜１１０−４と、副記憶部を構成する副記
憶部メモリセルアレイ１２０−１，１２０−２を備えて
構成され、×８ビットのシンクロナスインターフェイス
を有する。この例では、主記憶部は二つのバンクから構
成され、主記憶部メモリセルアレイ１１０−１と主記憶
部メモリセルアレイ１１０−４とがバンクＡを構成し、
主記憶部メモリセルアレイ１１０−２と主記憶部メモリ
セルアレイ１１０−３とがバンクＢを構成する。

【０００５】また、主記憶部メモリセルアレイ１１０−
１，１１０−２と副記憶部メモリセルアレイ１２０−１
とを横断するように、５１２本のデータ転送バス線ＴＢ
Ｌ（ＴＢＬ１〜ＴＢＬ５１２）が配置される。このデー
タ転送バス線ＴＢＬは、主記憶部のメモリセル群と、副
記憶部のメモリセル群との間のデータ転送を行うための
もので、１本のデータ転送バス線を介して、副記憶部の
例えば１列分のメモリセル群と、主記憶部の例えば４列
分のメモリセル群との間のデータ転送が行われる。同様
に、主記憶部メモリセルアレイ１１０−３，１１０−４
と副記憶部メモリセルアレイ１２０−２とを横断するよ
うにデータ転送バス線ＴＢＬ（ＴＢＬ５１３〜ＴＢＬ１
０２４）が配置される。この例では、データ転送バス線
ＴＢＬ１〜ＴＢＬ１０２４を介して、一度に１０２４ビ
ットのデータ転送が可能となっている。

【０００６】

【発明が解決しようとする課題】ところで、上述の先行
技術にかかる半導体記憶装置では、主記憶部メモリセル
アレイと副記憶部メモリセルアレイには、冗長用メモリ
セルアレイがそれぞれ設けられており、主記憶部の冗長
用メモリセルアレイ内のメモリセル群と、副記憶部メモ
リセルアレイ内の冗長用のメモリセル群とは、冗長用の
データ転送バス線を介して通常のメモリセル群と同様に
接続されている。

【０００７】そして、主記憶部メモリセルアレイ内に存
在する欠陥を救済する場合、データ転送バス線を共通に
するメモリセル群を単位として、主記憶部メモリセルア
レイおよび副記憶部メモリセルアレイの各メモリセル群
を、冗長用のメモリセル群により一括して置換するもの
となっている。

【０００８】しかしながら、この従来技術によれば、デ
ータ転送バス線を共通にするメモリセル群を単位として
メモリセルの置換が行われるため、１カ所の欠陥救済に
対して、データ転送バスを共通にする冗長用メモリセル
群の全てが使用されることとなり、救済効率の低下を招
いていた。

【０００９】この発明は、上記事情に鑑みてなされたも
ので、データ転送バス線を共通にする冗長用メモリセル
群を複数の欠陥の救済に使用することができ、救済効率
を改善することができる半導体記憶装置を提供すること
を目的とする。

【００１０】

【課題を解決するための手段】上記課題を解決するた
め、この発明は以下の構成を有する。すなわち、この発
明の請求項１にかかる半導体記憶装置は、主記憶部（例
えば後述する主記憶部１０１に相当する構成要素）と副
記憶部（例えば後述する副記憶部１０２に相当する構成
要素）とデータ転送バス線（例えば後述するデータ転送
バス線ＴＢＬに相当する構成要素）とを有し、前記デー
タ転送バス線を介して前記主記憶部と前記副記憶部との
間で双方向のデータ転送が可能なように構成された半導
体記憶装置であって、リードまたはライトの何れかの動
作時に、外部から前記副記憶部に指定したデータに対応
づけられた前記主記憶部のアドレス（例えば後述する主
記憶部行選択信号ＤＸｎに相当する信号要素）を参照し
て被置換アドレスを判定し、該判定結果に基づき前記主
記憶部に存在する欠陥を救済する冗長回路（例えば後述
する冗長用主記憶部メモリセルアレイＤＭＡＲ、冗長用
データ転送バス線ＴＢＬＲ１，ＴＢＬＲ２、冗長用副記
憶部メモリセルアレイＳＭＡＲ、冗長用グローバルデー
タ入出力線ＧＩＯＲ、冗長用データ入出力線ＳＩＯＲ、
冗長用データ入出力線接続回路１５５Ｒ１，１５５Ｒ
２、冗長用リードライトアンプ１５３Ｒ、被置換アドレ
ス判定回路２００１，２００２に相当する構成要素）を
備えたことを特徴とする。

【００１１】また、この発明の請求項２にかかる半導体
記憶装置は、主記憶部（例えば後述する主記憶部１０１
に相当する構成要素）と副記憶部（例えば後述する副記
憶部１０２に相当する構成要素）とデータ転送バス線
（例えば後述するデータ転送バス線ＴＢＬに相当する構
成要素）とを有し、前記データ転送バス線を介して前記
主記憶部と前記副記憶部との間で双方向のデータ転送が
可能なように構成された半導体記憶装置であって、リー
ドまたはライトの何れかの動作時に、外部から前記副記
憶部に指定されるアドレス（例えば後述する副記憶部列
選択信号ＳＹｍに相当する信号要素）と該アドレスに対
応づけられた前記主記憶部のアドレス（例えば後述する
主記憶部行選択信号ＤＸｎに相当する信号要素）とに基
づき被置換アドレスを判定し、該判定結果に基づき前記
主記憶部に存在する欠陥を救済する冗長回路（例えば後
述する冗長用主記憶部メモリセルアレイＤＭＡＲ、冗長
用データ転送バス線ＴＢＬＲ１，ＴＢＬＲ２、冗長用副
記憶部メモリセルアレイＳＭＡＲ、冗長用グローバルデ
ータ入出力線ＧＩＯＲ、冗長用データ入出力線ＳＩＯ
Ｒ、冗長用データ入出力線接続回路１５５Ｒ１，１５５
Ｒ２、冗長用リードライトアンプ１５３Ｒ、被置換アド
レス判定回路２００１，２００２に相当する構成要素）
を備えたことを特徴とする。

【００１２】さらに、この発明の請求項３にかかる半導
体記憶装置は、請求項１または請求項２に記載された半
導体記憶装置において、前記冗長回路は、前記主記憶部
側に設けられた主記憶部冗長メモリセルアレイ（例えば
後述する冗長用主記憶部メモリセルアレイＤＭＡＲに相
当する構成要素）と、前記副記憶部側に設けられた副記
憶部冗長メモリセルアレイ（例えば後述する冗長用副記
憶部メモリセルアレイＳＭＡＲに相当する構成要素）
と、前記主記憶部冗長メモリセルアレイと前記副記憶部
冗長メモリセルアレイとの間に接続され、前記主記憶部
冗長メモリセルアレイと前記副記憶部冗長メモリセルア
レイとの間で双方向のデータ転送を行う冗長データ転送
バス（例えば後述する冗長用データ転送バス線ＴＢＬＲ
１，ＴＢＬＲ２に相当する構成要素）と、前記被置換ア
ドレスを判定する被置換アドレス判定部（例えば後述す
る被置換アドレス判定回路２００１，２００２に相当す
る構成要素）と、を備えてなり、前記被置換アドレス判
定部での判定結果に基づき前記副記憶部冗長メモリセル
アレイを選択することを特徴とする。

【００１３】さらにまた、この発明の請求項４にかかる
半導体記憶装置は、請求項１ないし請求項３の何れかに
記載された半導体記憶装置において、前記主記憶部のア
ドレスが、前記主記憶部に設けられたメモリセル群であ
って前記データ転送バス線を共通にするメモリセル群を
複数のグループに分割し、該複数のグループの何れかを
指定するアドレス（例えば後述する主記憶部行選択信号
ＤＸｎ、バンク選択信号ＢＳ、セグメント選択信号ＳＥ
Ｇ１〜ＳＥＧ４に相当する信号要素）であることを特徴
とする。

【００１４】さらにまた、この発明の請求項５にかかる
半導体記憶装置は、請求項４に記載された半導体記憶装
置において、前記主記憶部のアドレスが、前記主記憶部
の行を選択するアドレス（例えば後述する主記憶部行選
択信号ＤＸｎに相当する信号要素）であることを特徴と
する。さらにまた、この発明の請求項６にかかる半導体
記憶装置は、請求項４に記載された半導体記憶装置にお
いて、前記主記憶部のアドレスが、前記主記憶部のバン
クを選択するアドレス（例えば後述するバンク選択信号
ＢＳに相当する信号要素）であることを特徴とする。

【００１５】さらにまた、この発明の請求項７にかかる
半導体記憶装置は、請求項４に記載された半導体記憶装
置において、前記主記憶部のアドレスが、前記主記憶部
のセグメントを選択するアドレス（例えば後述するセグ
メント選択信号ＳＥＧ１〜ＳＥＧ４に相当する信号要
素）であることを特徴とする請求項４に記載された半導
体記憶装置。この発明の請求項８にかかる半導体記憶装
置は、請求項１ないし請求項７に載された半導体記憶装
置において、前記主記憶部のアドレスを保持して前記冗
長回路に供給する保持回路（例えば後述する主記憶部ア
ドレス情報保持回路３０００に相当する構成要素）をさ
らに備えたことを特徴とする。

【００１６】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を説明する。 ＜実施の形態１＞図１は、この発明の実施の形態１にか
かる半導体記憶装置１００の全体構成を概略的に示すブ
ロック図である。同図に示すように、半導体記憶装置１
００は、主記憶部１０１と、副記憶部１０２と、データ
転送バス線ＴＢＬと、外部信号を受けて内部アドレス信
号ｉＡ０〜１３等の内部信号を生成して装置内部の動作
を制御する動作制御回路１５０と、外部とのデータの入
出力を制御するデータ制御回路１６０とを備え、データ
転送バス線ＴＢＬを介して主記憶部１０１と副記憶部１
０２との間で双方向のデータ転送が可能なように構成さ
れる。データ転送バス線ＴＢＬのそれぞれは、相補デー
タを転送する１対のバス線から構成される。以下の説明
では、単にデータ転送バス線と称する場合は、１対のバ
ス線を意味するものとする。

【００１７】なお、この実施の形態１では、主記憶部１
０１として、バンクＡおよびバンクＢからなる６４Ｍビ
ットのシンクロナスＤＲＡＭを備え、また副記憶部１０
２として、×８ビット構成のシンクロナスインターフェ
イスを有する１６ＫビットのスタティックＲＡＭを備え
るものとする。ただし、この「ダイナミックＲＡＭ」や
「スタティックＲＡＭ」なる用語は、データの記憶形式
を表現するものに留まり、必ずしも既製のメモリと同一
の構成を有することを意味するものではない。また、こ
の実施の形態１では、主記憶部としてダイナミックＲＡ
Ｍを用い、副記憶部としてスタティックＲＡＭを用いて
いるが、本発明はこれに制限されるものではなく、他の
メモリを用いてもよい。

【００１８】半導体記憶装置１００は、主記憶部１０１
に存在する欠陥を救済する後述の冗長回路（欠陥救済回
路）を備える。この冗長回路は、リードまたはライトの
何れかの動作時に、外部から副記憶部１０２に指定した
データに対応づけられた主記憶部１０１のアドレスを参
照して被置換アドレスを判定し、該判定結果に基づき主
記憶部１０１に存在する欠陥を救済するものである。ま
た、この冗長回路は、リードまたはライトの何れかの動
作時に、外部から副記憶部１０２に指定されるアドレス
と該アドレスに対応づけられた主記憶部１０１のアドレ
スとに基づき被置換アドレスを判定して主記憶部１０１
に存在する欠陥を救済するものであるとも言える。

【００１９】主記憶部１０１は、バンクＡおよびバンク
Ｂをなす６４Ｍビット分のダイナミック型のメモリセル
がマトリックス状に配列された主記憶部メモリセルアレ
イ１１０と、バンクＡまたはバンクＢの何れかを選択す
るバンク選択回路１１１とを有し、主記憶部メモリセル
アレイ１１０のバンクおよび行を選択するための回路系
として、主記憶部行制御回路１１３と主記憶部行デコー
ダ１１４とを有し、また主記憶部メモリセルアレイ１１
０の列から構成される後述のセグメントを選択するため
の回路系として主記憶部列制御回路１１５と主記憶部列
デコーダ１１６とを有する。

【００２０】バンク選択回路１１１は、バンクＡまたは
バンクＢの何れかに属するメモリセルアレイをバンクア
ドレス信号ｉＡＤ１３（Ａ１３）に基づき選択してデー
タ転送バス線ＴＢＬに接続する。主記憶部行制御回路１
１３は、内部アドレス信号ｉＡ０〜ｉＡ１３を受けて主
記憶部行選択信号ｉＡＤＲ０〜ｉＡＤＲ１２およびバン
クアドレス信号ｉＡＤ１３を生成する。主記憶部行デコ
ーダ１１４は、主記憶部行選択信号ｉＡＤＲ０〜ｉＡＤ
Ｒ１２およびバンクアドレス信号ｉＡＤ１３を受けて対
応行のワード線ＤＷＬを選択する。主記憶部列制御回路
１１５は、内部アドレス信号ｉＡ０，ｉＡ１を受けてセ
グメントアドレス信号ｉＡＤＣ０，ｉＡＤＣ１を生成す
る。主記憶部列デコーダ１１６は、セグメントアドレス
信号ｉＡＤＣ０，ｉＡＤＣ１を受けて対応列を選択する
ものであり、後述のセグメントを選択するためのセグメ
ント選択信号ＳＥＧ（ＳＥＧ１〜ＳＥＧ４）を生成す
る。

【００２１】副記憶部１０２は、１６Ｋビット分のスタ
ティック型のメモリセル（データレジスタ）がマトリッ
クス状に配列された副記憶部メモリセルアレイ１２０を
有し、副記憶部メモリセルアレイ１２０の行を選択する
ための回路系として、副記憶部行制御回路１２１と副記
憶部行デコーダ１２２とを有し、副記憶部メモリセルア
レイ１２０の列を選択するための回路系として、副記憶
部列制御回路１２３と副記憶部列デコーダ１２４とを有
する。

【００２２】副記憶部行制御回路１２１は、内部アドレ
ス信号ｉＡ８，ｉＡ９，ｉＡ１１，ｉＡ１２を受けて副
記憶部行選択信号ｉＡＳＲ８，ｉＡＳＲ９，ｉＡＳＲ１
１，ｉＡＳＲ１２を生成するものである。副記憶部行デ
コーダ１２２は、副記憶部行選択信号ｉＡＳＲ８，ｉＡ
ＳＲ９，ｉＡＳＲ１１，ｉＡＳＲ１２を受けて副記憶部
メモリセルアレイ１２０の対応行を選択する。副記憶部
列制御回路１２３は、内部アドレス信号ｉＡ０〜ｉＡ６
を受けて副記憶部列選択信号ｉＡＳＣ０〜ｉＡＳＣ６を
生成する。副記憶部列デコーダ１２４は、副記憶部列選
択信号ｉＡＳＣ０〜ｉＡＳＣ６を受けて副記憶部メモリ
セルアレイ１２０の対応列を選択するものである。

【００２３】次に、半導体記憶装置１００に外部から入
力される信号と、基本動作を制御する主要なコマンドに
ついて簡単に説明する。クロック信号ＣＬＫは、他の全
ての信号の基準となるクロック信号である。チップセレ
クト信号／ＣＳは、他の制御信号を受け付けるか否かを
決定する制御信号である。ロウアドレスストローブ信号
／ＲＡＳ、カラムアドレスストローブ信号／ＣＡＳ、ラ
イトイネーブル信号／ＷＥは、ともに組み合わせること
でライトやリードなどの動作を制御するための制御信号
である。アドレス信号Ａ０〜Ａ１３（ただしアドレス信
号Ａ７は不使用）は、主記憶部１０１や副記憶部１０２
におけるデータの所在を特定するための信号である。デ
ータマスク信号ＤＱＭは、データの入力及び出力をバイ
ト単位で無効化（マスク）するための信号であり、デー
タ信号ＤＱ０〜ＤＱ７はこの半導体記憶装置に入出力さ
れるデータの信号である。

【００２４】図１では特に図示していないが、上述の信
号に加えて、基本動作を制御するための各種のコマンド
ＣＭＤが外部から入力される。このうち、リードコマン
ドは、副記憶部１０２から外部にデータＤＱ０〜ＤＱ７
を読み出すためのコマンドである。このコマンドでは、
副記憶部１０２の行アドレスとしてアドレス信号Ａ８，
Ａ９，Ａ１１，Ａ１２を取り込む。ライトコマンドは、
副記憶部１０２にデータＤＱ０〜ＤＱ７を書き込むため
のコマンドである。このコマンドでは、副記憶部１０２
の行アドレスとしてアドレス信号Ａ８，Ａ９，Ａ１１，
Ａ１２を取り込み、副記憶部の列アドレスとしてアドレ
ス信号Ａ０〜Ａ６を取り込む。

【００２５】プリフェッチコマンドは、主記憶部１０１
から副記憶部１０２へデータ転送を行うコマンドであ
る。このコマンドでは、副記憶部１０２の行アドレスと
してアドレス信号Ａ８，Ａ９，Ａ１１，Ａ１２を取り込
み、主記憶部１０１の列アドレス（セグメントアドレ
ス）としてアドレス信号Ａ０，Ａ１を取り込み、バンク
を選択するためのアドレス（バンクアドレス）としてア
ドレス信号Ａ１３を取り込む。

【００２６】リストアコマンドは、副記憶部１０２から
主記憶部１０１へデータ転送を行うコマンドである。こ
のコマンドでは、転送元の副記憶部１０２の行アドレス
としてアドレス信号Ａ８，Ａ９，Ａ１１，Ａ１２を取り
込み、転送先の主記憶部１０１の列アドレス（セグメン
トアドレス）としてアドレス信号Ａ０，Ａ１を取り込
み、転送先の主記憶部１０１の行アドレスとしてアドレ
ス信号Ａ０〜Ａ１２を取り込み、バンクを選択するため
のアドレス（バンクアドレス）としてアドレス信号Ａ１
３を取り込む。

【００２７】アクティブコマンドは、主記憶部１０１の
バンクの活性化を行うコマンドであり、ひとつのバンク
の１行分のメモリセルを選択してそのデータを増幅す
る。このコマンドでは、主記憶部１０１のバンクを選択
するための信号としてアドレス信号Ａ１３を取り込み、
主記憶部１０１の行アドレスとしてアドレス信号Ａ０〜
Ａ１２を取り込む。

【００２８】図２に、この実施の形態１にかかる半導体
記憶装置のチップ上の全体レイアウト図を示す。同図に
示すように、チップ上には、図１に示す主記憶部メモリ
セルアレイ１１０として、主記憶部メモリセルアレイ１
１０−１〜１１０−４が配置され、副記憶部メモリセル
アレイ１２０として副記憶部メモリセルアレイ１２０−
１，１２０−２が配置され、バンク選択回路１１１とし
てバンク選択回路１１１−１〜１１１−４が配置されて
いる。

【００２９】この例では、主記憶部メモリセルアレイ１
１０−１，１１０−４がバンクＡを構成し、主記憶部メ
モリセルアレイ１１０−２，１１０−３がバンクＢを構
成する。主記憶部メモリセルアレイ１１０−１〜１１０
−４のそれぞれは、１６Ｍビット分のダイナミック型の
メモリセルが８１９２行×２０４８列のマトリックス状
に配列されて構成され、メモリセルブロックＤＭＢ１〜
ＤＭＢ１６に分割されている。主記憶部メモリセルアレ
イ１１０−１〜１１０−４には、主記憶部行デコ一ダ１
１４−１〜１１４−４がそれぞれ配置され、これらは、
図１に示す主記憶部行デコーダ１１４を構成する。

【００３０】また、主記憶部メモリセルアレイ１１０−
１と１１０−２との間には、副記憶部メモリセルアレイ
１２０−１が配置される。この副記憶部メモリセルアレ
イ１２０−１は、８Ｋビット分のスタティック型のメモ
リセルＳＭＣが５１２列×１６行のマトリックス状に配
列されて構成される。この副記憶部メモリセルアレイ１
２０−１には、副記憶部行デコーダ１２２−１および副
記憶部列デコーダ１２４−１が配置される。

【００３１】同様に、主記憶部メモリセルアレイ１１０
−３と１１０−４との間には、副記憶部メモリセルアレ
イ１２０−２が配置され、この副記憶部１２０−２に
は、副記憶部行デコーダ１２２−２および副記憶部列デ
コーダ１２４−２が配置される。副記憶部行デコーダ１
２２−１，１２２−２は、図１に示す副記憶部行デコー
ダ１２２を構成し、副記憶部列デコーダ１２４−１，１
２４−２は、副記憶部列デコーダ１２４を構成する。

【００３２】さらに、副記憶部メモリセルアレイ１２０
−１の列に対応づけて、データ転送バス線ＴＢＬ１〜Ｔ
ＢＬ５１２が、主記憶部メモリセルアレイ１１０−１
（バンクＡ）と、主記憶部メモリセルアレイ１１０−２
（バンクＢ）と、副記憶部メモリセルアレイ１２０−１
とを横断するように配置され、バンク選択回路１１１−
１，１１１−２がこのデータ転送バス線上に介挿されて
いる。

【００３３】データ転送バス線ＴＢＬ１〜ＴＢＬ５１２
は、主記憶部行デコーダ１１４−１または１１４−２に
より選択された主記憶部のメモリセル群と、副記憶部行
デコーダ１２２−１および副記憶部列デコーダ１２４−
１により選択された副記憶部のメモリセル群との間で直
接的にデータ転送を行うためのものである。バンク選択
回路１１１−１，１１１−２により何れかのバンクのメ
モリセル群のみが、アドレス信号Ａ１３に基づき副記憶
部のメモリセル群と接続される。

【００３４】同様に、副記憶部メモリセルアレイ１２０
−２の列に対応づけて、データ転送バス線ＴＢＬ５１３
〜ＴＢＬ１０２４が、主記憶部メモリセルアレイ１１０
−３（バンクＢ）と、主記憶部メモリセルアレイ１１０
−４（バンクＡ）と、副記憶部メモリセルアレイ１２０
−２とを横断するように配置され、バンク選択回路１１
１−３，１１１−４がこのデータ転送バス線上に介挿さ
れている。

【００３５】ここで、１本のデータ転送バス線には、例
えば主記憶部メモリセルアレイ１１０−１を構成するメ
モリセルブロックＤＭＢ１〜ＤＭＢ１６のそれぞれにつ
いて、後述するように４個のセンスアンプＤＳＡが配置
され、このセンスアンプを介して４列分のメモリセル
（８１９２個×４）が接続される。また、１本のデータ
転送バス線には、副記憶部メモリセルアレイ１２０−１
の１列分のメモリセル（１６個）が接続されている。

【００３６】この例では、バンク選択回路１１１−１〜
１１１−４により、バンクＡに属する主記憶部メモリセ
ルアレイ１１０−１，１１０−４または主記憶部メモリ
セルアレイ１１０−２，１１０−３の何れかがデータ転
送バス線ＴＢＬ１〜ＴＢＬ１０２４に選択され、主記憶
部１０１をなすバンクＡまたはバンクＢの何れかと副記
憶部１０２との間で、合計１０２４ビットのデータが同
時に転送される。

【００３７】このとき、副記憶部１０２では、副記憶部
行デコーダ１２２により選択される副記憶部メモリセル
アレイ１２０の同一行の１０２４個（５１２列×２）の
メモリセルがデータ転送バス線ＴＢＬ１〜ＴＢＬ１０２
４にそれぞれ接続される。また、主記憶部では、４個の
センスアンプＤＳＡの何れかに接続される列に属するメ
モリセルであって、主記憶部行デコーダ１１４により選
択される主記憶部メモリセルアレイ１１０の同一行の１
０２４個（５１２列×２）のメモリセルがデータ転送バ
ス線ＴＢＬ１〜ＴＢＬ１０２４にそれぞれ接続される。
４個のセンスアンプＤＳＡの何れを選択するかについて
は、アドレス信号Ａ０，Ａ１に基づいて決定される。こ
れにより、主記憶部１０１と副記憶部１０２との間で、
データ転送バス線ＴＢＬ１〜ＴＢＬ１０２４を介して一
度に１０２４ビットのデータ転送が可能となっている。

【００３８】以下の説明では、アドレス信号Ａ０，Ａ１
に基づいて選択される主記憶部１０１のメモリセル群に
格納される１０２４ビットのデータの集合をセグメント
と称し、アドレス信号Ａ８，Ａ９，Ａ１１，Ａ１２に基
づき選択される副記憶部１０２の同一行に属する１０２
４個のメモリセル群をチャネルと称する。この実施の形
態１では、副記憶部１０２は、１６行×１０２４列の副
記憶部メモリセルアレイ１２０を有するので、１６チャ
ネルを有し、アドレス信号Ａ０，Ａ１により指定される
一つのチャネルを介して、アドレス信号Ａ８，Ａ９，Ａ
１１，Ａ１２により指定される一つのセグメントのデー
タ（１０２４ビット）が一度に転送可能なようになって
おり、セグメント選択信号ＳＥＧ１〜ＳＥＧ４を切り替
えることにより、連続的に４つのセグメントのデータが
転送可能となっている。

【００３９】図３に、メモリセルブロックＤＭＢ１内の
データ転送バス線ＴＢＬ１周辺を例とし、主記憶部１０
１のメモリセルアレイおよびその周辺の構成を示す。同
図に示すように、データ転送バス線ＴＢＬ１には、図２
に示す４個のセンスアンプＤＳＡとして、セグメント選
択信号ＳＥＧ１〜ＳＥＧ４により択一的に活性化される
センスアンプＤＳＡ１〜ＤＳＡ４が接続されている。こ
れらセンスアンプＤＳＡ１〜ＤＳＡ４には、データ転送
バス線ＴＢＬ１と平行に配線されたビット線対ＤＢＬ１
〜ＤＢＬ４がそれぞれ接続されている。

【００４０】これらビット線対ＤＢＬ１〜ＤＢＬ４に直
交するようにして、上述の主記憶部行デコーダ１１４に
より選択的に駆動されるワード線ＤＷＬ１〜ＤＷＬ５１
２が配線されている。ワード線ＤＷＬ１〜ＤＷＬ５１２
とビット線対ＤＢＬ１〜ＤＢＬ４との所定の交点にはメ
モリセルＤＭＣが配置されている。同一のセンスアンプ
に接続される一対のビット線に着目すれば、５１２個の
メモリセルＤＭＣが交互に接続されており、ビット線対
ＤＢＬ１〜ＤＢＬ４を繰り返し単位としてメモリセルＤ
ＭＣがマトリックス状に配列されている。

【００４１】また、メモリセルブロックＤＭＢ１の一辺
側には、センスアンプＤＳＡ１，ＤＳＡ２が属するセン
スアンプブロックＳＡＢ１が配置され、他辺側には、セ
ンスアンプＤＳＡ３，ＤＳＡ４が属するセンスアンプブ
ロックＳＡＢ２が配置される。この例では、二つのメモ
リセルブロックの間に配置されるセンスアンプＤＳＡ
３，ＤＳＡ４は、隣のメモリセルブロックＤＭＢ２と共
用される（シェアードセンスアンプ構成）。他のデータ
転送バス線ＴＢＬ２〜ＴＢＬ１０２４およびメモリセル
ブロックＤＭＢ２〜ＤＭＢ１６についても同様に構成さ
れるが、主記憶部１０１の所定の行アドレス信号に基づ
き、何れかひとつのメモリセルブロックに属するビット
線対のみが最終的にデータ転送バス線に接続される。

【００４２】図４に、主記憶部メモリセルアレイ１１０
−１を例として、通常のメモリセル群と冗長用のメモリ
セル群との配置関係を示す。同図に示すように、主記憶
部メモリセルアレイ１１０−１には、通常の主記憶部メ
モリセルアレイＤＭＡ１〜ＤＭＡ８と、冗長用の主記憶
部メモリセルアレイＤＭＡＲ１〜ＤＭＡＲ８とが交互に
配置される。冗長用の主記憶部メモリセルアレイＤＭＡ
Ｒ１〜ＤＭＡＲ８は、通常の主記憶部メモリセルアレイ
ＤＭＡ１〜ＤＭＡ８上の欠陥をそれぞれ救済するために
使用される。

【００４３】通常の主記憶部メモリセルアレイＤＭＡ１
〜ＤＭＡ８のそれぞれは、８１９２行１２８列のマトリ
ックス状に配列されたメモリセル群から構成され、冗長
用の主記憶部メモリセルアレイＤＭＡＲ１〜ＤＭＡＲ８
のそれぞれは、８１９２行×８列のマトリックス状に配
列された冗長用メモリセル群から構成される。また、こ
の例では、メモリセルブロックＤＭＢ１〜ＤＭＢ８は、
主記憶部１０１の行アドレス信号の一部である後述の主
記憶部行選択信号ＤＸｎが「０」の場合に特定される領
域１１０１に属し、メモリセルブロックＤＭＢ９〜ＤＭ
Ｂ１６は、主記憶部行選択信号ＤＸｎが「１」の場合に
特定される領域１１０２に属する。他の主記憶部メモリ
セルアレイ１１０−２〜１１０−４も同様に構成され
る。

【００４４】図５に、副記憶部メモリセルアレイ１２０
−１を例として、副記憶部１０２のメモリセルアレイ周
辺の詳細な構成を示す。ただし、この図に示す例は、×
８ビット構成の入出力データＤＱ０〜ＤＱ７のうちの１
ビット分のものである。同図に示すように、副記憶部メ
モリセルアレイ１２０−１は、通常の副記憶部メモリセ
ルアレイＳＭＡと、冗長用の副記憶部メモリセルアレイ
ＳＭＡＲとを備える。

【００４５】通常の副記憶部メモリセルアレイＳＭＡ
は、データ転送バス線ＴＢＬ（ＴＢＬ１，ＴＢＬ２，
…）と略直交するように配置されたローカルのデータ入
出力線ＳＩＯ（ＳＩＯ１，ＳＩＯ２，…）と、データ転
送バス線ＴＢＬと略平行するように配置されたグローバ
ルのデータ入出力線ＧＩＯとを備え、外部との間のデー
タ入出力線が階層化されている。データ入出力線ＳＩＯ
（ＳＩＯ１，ＳＩＯ２，…）には、副記憶部１０２のメ
モリセルＳＭＣ（ＳＭＣ１１，ＳＭＣ１２，…，ＳＭＣ
２１，ＳＭＣ２２，…）が接続されている。１本のデー
タ入出力線ＳＩＯには、６４個のメモリセルが接続され
る。

【００４６】グローバルデータ線ＧＩＯは、データＤＱ
（ＤＱ０〜ＤＱ７）に対応づけられて８本設けられ（図
示なし）、各グローバルデータ線ＧＩＯには、１６本の
データ入出力線ＳＩＯが設けられる。１本のデータ入出
力線ＳＩＯには、６４個のメモリセルが接続されるか
ら、副記憶部メモリセルアレイ１２０−１の全体では、
メモリセルＳＭＣは、１６行（１本のグローバルデータ
線ＧＩＯに接続されるデータ入出力線ＳＩＯの数）×５
１２列（６４×８ビット分）のマトリックス状に配置さ
れている。各メモリセルＳＭＣには、データ転送バス線
ＴＢＬ（ＴＢＬ１，ＴＢＬ２，…）、データ入出力線Ｓ
ＩＯ（ＳＩＯ１，ＳＩＯ２，…）、データ転送用副記憶
部行選択信号ＣＨＴ（ＣＨＴ１，ＣＨＴ２，…）、リー
ドライト用副記憶部行選択信号ＣＨＳ（ＣＨＳ１，ＣＨ
Ｓ２，…）が接続される。

【００４７】各データ入出力線ＳＩＯは、リードライト
用副記憶部行選択信号ＣＨＳにより導通制御されるデー
タ入出力線接続回路１５５（１５５１，１５５２，…）
を介してグローバルデータ入出力線ＧＩＯに電気的に接
続される。データ入出力線接続回路１５５（１５５１，
１５５２，…）は、メモリセルＳＭＣと共にリードライ
ト用副記憶部行選択信号ＣＨＳによる制御の対象とされ
る。グローバルデータ入出力線ＧＩＯは、リードライト
アンプ１５３に接続され、このリードライトアンプ１５
３は、リードライトバス線を介してデータ入出力回路１
５００に接続される。

【００４８】上述の通常の副記憶部メモリセルアレイＳ
ＭＡに隣接するように、冗長用の副記憶部メモリセルア
レイＳＭＡＲが配置される。この冗長用の副記憶部メモ
リセルアレイＳＭＡＲは、冗長用のメモリセルＳＭＣＲ
（ＳＭＣＲ１１，ＳＭＣＲ１２，…，ＳＭＣＲ２１，Ｓ
ＭＣＲ２２，…）が１６行×２列のマトリックス状に配
列されて構成される。冗長用副記憶部メモリセルアレイ
ＳＭＡＲには、上述の通常のデータ入出力線ＳＩＯに対
応する冗長用のデータ入出力線ＳＩＯＲ（ＳＩＯＲ１，
ＳＩＯＲ２，…）と、データ入出力線接続回路１５５
（１５５１，１５５２，…）に対応する冗長用のデータ
入出力線接続回路１５５Ｒ（１５５Ｒ１，１５５Ｒ２，
…）と、グローバルデータ入出力線ＧＩＯに対応する冗
長用のグローバルデータ入出力線ＧＩＯＲが配置され
る。冗長用の各メモリセルＳＭＣＲには、冗長用データ
転送バス線ＴＢＬＲ（ＴＢＬＲ１，ＴＢＬＲ２）、冗長
用データ入出力線ＳＩＯＲ（ＳＩＯＲ１，ＳＩＯＲ
２）、データ転送用副記憶部行選択信号ＣＨＴ、リード
ライト用副記憶部行選択信号ＣＨＳが接続される。

【００４９】また、この冗長用の副記憶部メモリセルア
レイＳＭＡＲの列選択信号として、後述する被置換アド
レス判定回路２００１，２００２から冗長列選択信号Ｓ
ＥＬＲ１，ＳＥＬＲ２が各メモリセルＳＭＣＲに与えら
れる。この例では、冗長用データ転送バス線ＴＢＬＲ１
に接続された冗長用メモリセルＳＭＣＲ１１，ＳＭＣＲ
１２等には冗長列選択信号ＳＥＬＲ１が与えられ、冗長
用データ転送バス線ＴＢＬＲ２に接続された冗長用メモ
リセルＳＭＣＲ２１，ＳＭＣＲ２２等には冗長列選択信
号ＳＥＬＲ２が与えられる。

【００５０】冗長用のデータ入出力線ＳＩＯＲ（ＳＩＯ
Ｒ１，ＳＩＯＲ２，…）は、データ入出力線接続回路１
５５Ｒ（１５５Ｒ１，１５５Ｒ２，…）を介して冗長用
のグローバルデータ入出力線ＧＩＯＲに接続される。グ
ローバルデータ入出力線ＧＩＯＲは、冗長用のリードラ
イトアンプ１５３Ｒに接続され、このリードライトアン
プ１５３Ｒは、上述のリードライトアンプ１５３と共に
リードライトバス線を介してデータ入出力回路１５００
に接続される。

【００５１】被置換アドレス判定回路２００１，２００
２は、副記憶部１０２に指定されるアドレスと、このア
ドレスに対応づけられた主記憶部１０１のアドレスとを
参照して、被置換アドレスを判定するものである。具体
的には、被置換アドレス判定回路２００１，２００２
は、副記憶部１０２の列を選択するための副記憶部列選
択信号ｉＡＳＣ０〜ｉＡＳＣ６（以下、「副記憶部列選
択信号ＳＹｍ」と称す）と、主記憶部１０１のバンクを
選択するためのバンクアドレス信号ｉＡＤ１３（以下、
適宜「バンク選択信号ＢＳ」と称す）と、主記憶部１０
１の行を選択するための主記憶部行選択信号ｉＡＤＲ１
０（以下、適宜「主記憶部行選択信号ＤＸｎ」と称す）
とを入力して冗長列選択信号ＳＥＬＲ１，ＳＥＬＲ２を
生成する。

【００５２】この冗長列選択信号ＳＥＬＲ１，ＳＥＬＲ
２は、上述の通常のリードライトアンプ１５３および冗
長用のリードライトアンプ１５３Ｒに与えられ、これら
の活性状態を相補的に制御する。また、冗長列選択信号
ＳＥＬ１およびＳＥＬ２は、上述したように、冗長用の
副記憶部メモリセルアレイＳＭＡＲの各列を構成するメ
モリセルセルＳＭＣＲにそれぞれ与えられ、冗長列を選
択する。被置換アドレス判定回路２００１，２００２の
具体的な構成については後述する。

【００５３】図６に、メモリセルセルＳＭＣの構成例を
示す。メモリセルセルＳＭＣは、ソースに制御信号ＳＡ
Ｎが接続されたｎ型トランジスタＮ２０００、Ｎ２００
１と、ソースに制御信号ＳＡＰが接続されたｐ型トラン
ジスタＰ２０００、Ｐ２００１とからなるフリップフロ
ップを主体として構成される。このフリップフロップの
１対の記憶ノードは、データ転送用副記憶部行選択信号
ＣＨＴにより導通制御されるｎ型トランジスタＮ２００
２、Ｎ２００３を介してデータ転送バス線ＴＢＬに接続
される。また、このフリップフロップの１対の記憶ノー
ドは、リードライト用副記憶部行選択信号により導通制
御されるｎ型トランジスタＮ２００４，Ｎ２００５と、
副記憶部列選択信号ＳＥＬにより導通制御されるｎ型ト
ランジスタＮ２００６，Ｎ２００７とを介してデータ入
出力線ＳＩＯに接続される。

【００５４】ｎ型トランジスタＮ２００２，Ｎ２００３
のゲートには、データ転送用副記憶部行選択信号ＣＨＴ
が与えられ、この信号によりメモリセルＳＭＣをなすフ
リップフロップの記憶ノードとデータ転送バス線ＴＢＬ
と間の接続が制御される。また、ｎ型トランジスタＮ２
００４，Ｎ２００５のゲートには、リードライト用副記
憶部行選択信号ＣＨＳが与えられ、ｎ型トランジスタＮ
２００６，Ｎ２００７のゲートには、副記憶部列選択信
号ＳＥＬが与えられ、これらの信号によりメモリセルＳ
ＭＣが選択的にデータ入出力線ＳＩＯに接続される。

【００５５】副記憶部１０２のメモリセルＳＭＣに対し
て外部からリードまたはライトを行う場合、まず、リー
ドライト用副記憶部行選択信号ＣＨＳおよび副記憶部列
選択信号ＳＥＬにより、データＤＱ０〜ＤＱ７の各ビッ
トに対応する副記憶部メモリセルアレイＳＭＡについ
て、アドレス信号Ａ０〜Ａ６，Ａ８，Ａ９，Ａ１１，Ａ
１２に基づきメモリセルＳＭＣを択一的に選択してデー
タ入出力線ＳＩＯに接続する。

【００５６】このとき、リードライト用副記憶部行選択
信号ＣＨＳは、このメモリセルＳＭＣが接続されたデー
タ入出力線接続回路１５５（１５５１，１５５２，…の
何れか一つ）を同時に導通させる。これにより、データ
入出力線ＳＩＯ、データ入出力線接続回路１５５、グロ
ーバルデータ入出力線ＧＩＯ、データアンプ１５３、デ
ータ入出力回路１５００を介して、選択されたメモリセ
ルＳＭＣに対し、データＤＱがリードまたはライトされ
る。以上の動作がデータＤＱ０〜ＤＱ７の各ビットにつ
いて行われ、８ビットのデータのリード・ライトが行わ
れる。

【００５７】また、副記憶部１０２と主記憶部１０１と
の間でデータ転送を行う場合には、データ転送用副記憶
部行選択信号ＣＨＴにより、副記憶部メモリセルアレイ
１２０−１，１２０−２の同一行に属する１０２４個の
メモリセルＳＭＣを一括して選択し、データ転送バス線
ＴＢＬ１〜ＴＢＬ１０２４に接続する。このように、副
記憶部１０２は、リード時やライト時には、副記憶部１
０２に対して８ビットのデータの入出力が可能なように
構成され、データ転送時には、主記憶部１０１との間で
一度に１０２４ビット（１セグメント分）のデータ転送
が可能なように構成されている。

【００５８】図７に、副記憶部メモリセルアレイ１２０
−１を例として、通常のメモリセル群と冗長用のメモリ
セル群との配置関係を示す。同図に示すように、副記憶
部メモリセルアレイ１２０−１には、通常の副記憶部メ
モリセルアレイＳＭＡ１〜ＳＭＡ８と、冗長用の副記憶
部メモリセルアレイＳＭＡＲ１〜ＳＭＡＲ８とが交互に
配置される。通常の副記憶部用メモリセルアレイＳＭＡ
１〜ＳＭＡ８のそれぞれは、１６行×６４列のマトリッ
クス状に配列されたメモリセル群から構成され、冗長用
の副記憶部用メモリセルアレイＳＭＡＲ１〜ＳＭＡＲ８
のそれぞれは、１６行２列のマトリックス状に配列され
た冗長用のメモリセル群から構成される。

【００５９】冗長用の副記憶部用メモリセルアレイＳＭ
ＡＲ１〜ＳＭＡＲ８は、通常の副記憶部用メモリセルア
レイＳＭＡ１〜ＳＭＡ８をそれぞれ置き換えるためのも
のであって、前述の主記憶部メモリセルアレイ１１０−
１，１１０−２内の冗長用の主記憶部メモリセルアレイ
ＤＭＡＲ１〜ＤＭＡＲ８と冗長用のデータ転送バス線Ｔ
ＢＬＲを介してそれぞれ接続されている。副記憶部メモ
リセルアレイ１２０−２も同様に構成される。

【００６０】図８に、被置換アドレス判定回路２００１
の具体的な構成例を示す。同図に示すように、被置換ア
ドレス判定回路２００１は、被置換アドレス検出部２０
０１Ａ〜２００１Ｄと論理和ゲート回路２００１Ｅから
構成される。ここで、被置換アドレス検出部２００１Ａ
〜２００１Ｄは、上述の副記憶部列選択信号ＳＹｍと、
主記憶部行選択信号ＤＸｎと、バンク選択信号ＢＳとの
組み合わせを、予めプログラムされた被置換アドレス
（欠陥が存在するアドレス）と比較し、副記憶部１０２
に対して外部から与えられるアドレスに含まれる被置換
アドレスを検出するものである。

【００６１】すなわち、被置換アドレス検出部２００１
Ａは、バンク選択信号ＢＳが「０」、且つ主記憶部行選
択信号ＤＸｎが「０」の場合に、副記憶部列選択信号Ｓ
Ｙｍに基づき被置換アドレスを検出するものである。同
様に、被置換アドレス検出部２００１Ｂは、バンク選択
信号ＢＳが「０」、且つ主記憶部行選択信号ＤＸｎが
「１」の場合に被置換アドレスを検出し、被置換アドレ
ス検出部２００１Ｃは、バンク選択信号ＢＳが「１」、
且つ主記憶部行選択信号ＤＸｎが「０」の場合に被置換
アドレスを検出し、被置換アドレス検出部２００１Ｄ
は、バンク選択信号ＢＳが「１」、且つ主記憶部行選択
信号ＤＸｎが「１」の場合に被置換アドレスを検出する
ものである。

【００６２】被置換アドレス検出部２００１Ａ〜２００
１Ｄには、予め半導体記憶装置を試験することにより取
得された欠陥の所在を表すアドレスが被置換アドレスと
して予めプログラムされており、これら被置換アドレス
検出部は、副記憶部列択信号ＳＹｍとバンク選択信号Ｂ
Ｓと主記憶部行選択信号ＤＸｎとの組み合わせを、プロ
グラムされた被置換アドレスと比較することにより、外
部から与えられるアドレスに含まれる被置換アドレスを
検出する。被置換アドレスのプログラムには、例えば公
知のヒューズ回路が用いられる。

【００６３】論理和ゲート回路２００１Ｅは、各被置換
アドレス検出部の検出結果の論理和を演算し、その演算
結果が反映された論理値を有する冗長列選択信号ＳＥＬ
１を出力する。すなわち、置換アドレス検出部２００１
Ａ〜２００１Ｄの何れかが置換アドレスを検出した場合
に、論理和ゲート回路２００１Ｅは、冗長列選択信号Ｓ
ＥＬ１を活性化させる。

【００６４】冗長列選択信号ＳＥＬＲ１は、被置換アド
レス判定回路２００１に入力される副記憶部列択信号Ｓ
Ｙｍとバンク選択信号ＢＳと主記憶部行選択信号ＤＸｎ
との組み合わせからなるアドレスが、被置換アドレス検
出部２００１Ａ〜２００１Ｄに予めプログラムされた被
置換アドレスと一致した場合に活性化される。このと
き、被置換アドレス検出部２００１Ａ〜２００１Ｄは、
後述するように、欠陥が存在する部位（バンクやメモリ
セルブロックなど）に応じて被置換アドレスを検出す
る。選択信号ＳＥＬＲ１，ＳＥＬＲ２が活性化される
と、冗長用のリードライトアンプ１５３Ｒが活性化さ
れ、通常のリードライトアンプ１５３が非活性化され
る。

【００６５】被置換アドレス判定回路２００２について
も、上述の被置換アドレス判定回路２００１と全く同様
に構成される。特に図示しないが、被置換アドレス判定
回路２００１，２００２は、上述の図７に示す８組の冗
長用の副記憶部メモリセルアレイおよび通常の副記憶部
メモリセルアレイに対してそれぞれ設けられている。

【００６６】ここで、副記憶部１０２の通常のメモリセ
ル群が冗長用のメモリセル群に置換されると、この副記
憶部の通常のメモリセル群とデータ転送バス線を介して
接続される主記憶部１０１のメモリセル群が、副記憶部
の冗長用のメモリセル群と冗長用のデータ転送バス線を
介して接続される主記憶部の冗長用のメモリセル群に置
換される。すなわち、副記憶部側のメモリセル群を置換
すれば、主記憶部側のメモリセル群も置換される。換言
すれば、この実施の形態では、副記憶部列選択信号ＳＹ
ｍと主記憶部行選択信号ＤＸｎとバンク選択信号ＢＳに
より特定されるメモリセル群を単位として置換が行われ
る。

【００６７】以下、主記憶部１０１に存在する欠陥を救
済する場合を例とし、この実施の形態１にかかる冗長回
路の動作を説明する。図９に、上述の被置換アドレス判
定回路２００１，２００２に入力されるバンク選択信号
ＢＳと主記憶部行選択信号ＤＸｎとにより特定される主
記憶部メモリセルアレイ上の領域を示す。この例では、
バンク選択信号ＢＳによりバンクが特定され、主記憶部
行選択信号ＤＸｎにより主記憶部メモリセルアレイ内の
領域が特定される。また、バンク選択信号ＢＳが「０」
の場合、バンクＡをなす主記憶部メモリセルアレイ１１
０−１，１１０−４が特定され、バンク選択信号ＢＳが
「１」の場合、バンクＢをなす主記憶部メモリセルアレ
イ１１０−２，１１０−３が特定される。また、主記憶
部行選択信号ＤＸｎが「０」の場合、メモリセルブロッ
クＤＭＢ１〜ＤＭＢ８の領域が特定され、主記憶部行選
択信号ＤＸｎが「１」の場合、メモリセルブロックＤＭ
Ｂ９〜ＤＭＢ１６の領域が特定される。

【００６８】この実施の形態１では、バンク選択信号Ｂ
Ｓと主記憶部行選択信号ＤＸｎとに加えて、副記憶部列
選択信号ＳＹｍを参照して被置換アドレスを判定する。
このことは、１本の冗長列を選択する場合、バンク選択
信号ＢＳと主記憶部行選択信号ＤＸｎとにより特定され
る領域ごとに被置換アドレスを判定することを意味し、
これにより、１本の冗長列により複数の領域に存在する
欠陥を救済することが可能となる。

【００６９】以下、この冗長回路の動作を具体的に説明
する。最初に、被置換アドレスの設定方法について説明
した後、欠陥を救済する場合の動作を説明する。 １．被置換アドレスの設定方法 予め製造工程で半導体記憶装置を評価試験することによ
り、欠陥が存在するアドレスを被置換アドレスとして抽
出する。具体的には、欠陥が存在する主記憶部１０１の
メモリセルとデータ転送バス線ＴＢＬを共通にする副記
憶部１０２のメモリセル群の列アドレス（以下、「被置
換列アドレス」と称す）と、この欠陥が存在するバンク
を特定するアドレス（以下、「被置換バンクアドレス」
と称す）と、欠陥が存在する主記憶部１０１の行アドレ
ス（以下、「被置換行アドレス」と称す）を被置換アド
レスとして抽出する。抽出された被置換アドレスは、例
えばヒューズ回路に製造工程でプログラムすることによ
り、被置換アドレス判定回路２００１または２００２に
設定される。

【００７０】ここで、図４に示す欠陥ＤＦＴ１〜ＤＦＴ
３を例とし、被置換アドレスの設定方法について具体的
に説明する。同図に示す例では、欠陥ＤＦＴ１は、バン
クＡを構成する主記憶部メモリセルアレイ１１０−１を
構成する主記憶部メモリセルアレイＤＭＡ１の内部であ
って、領域１１０１側に存在する。欠陥ＤＦＴ２は、上
述の欠陥ＤＦＴ１と同一の主記憶部メモリセルアレイＤ
ＭＡ１内であって、領域１１０２側に存在する。欠陥Ｄ
ＦＴ３は、上述の欠陥ＤＦＴ１，ＤＦＴ２とは異なる主
記憶部メモリセルアレイＤＭＡ４の内部の領域１１０１
側に存在する。

【００７１】この例の場合、同じメモリセルアレイＤＭ
Ａ１に存在する欠陥ＤＦＴ１および欠陥ＤＦＴ２につい
ては、冗長用の主記憶部メモリセルアレイＤＭＡＲ１に
対して設けられた例えば被置換アドレス判定回路２００
１に被置換アドレスを設定する。具体的には、欠陥ＤＦ
Ｔ１の被置換アドレスの設定は、バンクＡの領域１１０
１について被置換アドレスを検出する被置換アドレス検
出部２００１Ａに対し、欠陥ＤＦＴ１の置換列アドレス
をプログラムすることにより行われる。また、欠陥ＤＦ
Ｔ２の被置換アドレスの設定は、バンクＡの領域１１０
２について被置換アドレスを検出する被置換アドレス検
出部２００１Ｂに対し、欠陥ＤＦＴ２の置換列アドレス
をプログラムすることにより行われる。

【００７２】上述の欠陥ＤＦＴ１，ＤＦＴ２とは異なる
メモリセルアレイＤＭＡ４に存在する欠陥ＤＦＴ３の被
置換アドレスは、冗長用の主記憶部メモリセルアレイＤ
ＭＡＲ４に対して設けられた別の被置換アドレス判定回
路２００１を用いる。この場合、欠陥ＤＦＴ３の被置換
アドレスの設定は、バンクＡの領域１１０１について被
置換アドレスを検出する被置換アドレス検出部２００１
Ａに対し、欠陥ＤＦＴ３の置換列アドレスをプログラム
することにより行われる。

【００７３】２．欠陥を救済する場合の動作 ａ．欠陥ＤＦＴ１の救済について 図１において、リード時またはライト時に、副記憶部１
０２に内部アドレス信号ｉＡ０〜ｉＡ６，ｉＡ８，ｉＡ
９，ｉＡ１１，ｉＡ１２が与えられると、これらの内部
アドレス信号に基づき副記憶部１０２が動作し、８ビッ
トのデータのリードやライトが行われる。このとき、副
記憶部列選択信号ｉＡＳＣ８，９，１１，１２は、副記
憶部列選択信号ＳＹｍとして、冗長用メモリセルアレイ
ＳＭＡＲ１に付属する被置換アドレス検出部２００１Ａ
に入力され、予め設定された被置換アドレス（欠陥ＤＦ
Ｔ１の被置換列アドレス）と逐次比較される。

【００７４】ここで、副記憶部列選択信号ＳＹｍで特定
されるアドレスが、被置換アドレス検出部２００１Ａに
設定された欠陥ＤＦＴ１の被置換列アドレスと一致した
場合、被置換アドレス検出部２００１Ａは、このアドレ
スを被置換アドレスとして検出する。論理和ゲート回路
２００１Ｅは、これを受けて冗長列選択信号ＳＥＬＲ１
を活性化する。冗長列選択信号ＳＥＬＲ１が活性化され
ると、冗長用のメモリセルＳＭＣＲ（ＳＭＣＲ１１，Ｓ
ＭＡＣＲ１２，…）が外部からのアクセスの対象として
選択される。この結果、図４に示す欠陥ＤＦＴ１とデー
タ転送バス線を共通にする主記憶部メモリセルアレイＤ
ＭＡ１内のメモリセル群のうち、領域１１０１に属する
メモリセル群のみが、冗長用の主記憶部メモリセルアレ
イＤＭＡＲ１内のデータ転送バス線ＴＢＬＲ１を共通に
する冗長用のメモリセル群であって、領域１１０１に属
するメモリセル群で置換される。

【００７５】ｂ．欠陥ＤＦＴ２の救済について 上述の欠陥ＤＦＴ１と同様に、副記憶部列選択信号ｉＡ
ＳＣ８，９，１１，１２は、副記憶部列選択信号ＳＹｍ
として、冗長用メモリセルアレイＳＭＡＲ４に対して設
けられた同じ被置換アドレス判定回路２００１に入力さ
れ、被置換アドレス検出部２００１Ｂにより欠陥ＤＦＴ
２の被置換列アドレスの検出が行われる。この場合、図
４に示す欠陥ＤＦＴ２とデータ転送バス線を共通にする
主記憶部メモリセルアレイＤＭＡ１内のメモリセル群の
うち、領域１１０２に属するメモリセル群のみが、冗長
用の主記憶部メモリセルアレイＤＭＡＲ１内のデータ転
送バス線ＴＢＬＲ１を共通にする冗長用のメモリセル群
であって、領域１１０２に属するメモリセル群で置換さ
れる。

【００７６】この例では、２カ所の欠陥ＤＦＴ１，ＤＦ
Ｔ２の被置換列アドレスが、同じ被置換アドレス判定回
路２００１で判定され、これらの欠陥ＤＦＴ１，ＤＦＴ
２が、冗長用のデータ転送バス線ＴＢＬＲ１を共通にす
る冗長用のメモリセル群により救済される。すなわち、
１本の冗長用のデータ転送バス線を共通にする冗長用の
メモリセル群が２カ所の欠陥の救済に共用され、従って
救済効率が向上する。

【００７７】ｃ．欠陥ＤＦＴ３の救済について この場合、冗長用の副記憶部メモリセルアレイＳＭＡＲ
４に対して設けられた被置換アドレス判定回路２００１
により、上述の欠陥ＤＦＴ１と同様に、主記憶部メモリ
セルアレイ上の欠陥ＤＦＴ３の被置換アドレスが検出さ
れ、この欠陥の救済が行われる。

【００７８】上述したように、この実施の形態１では、
１本のデータ転送バス線を共通にするメモリセル群を１
列分と定義すれば、冗長用の主記憶部メモリセルアレイ
ＤＭＡＲ１〜ＤＭＡＲ８のそれぞれは、２列分の冗長用
のメモリセル群を有する。そして、通常の主記憶部メモ
リセルアレイＤＭＡ１〜ＤＭＡ８および冗長用の主記憶
部メモリセルアレイＤＭＡＲ１〜ＤＭＡＲ８は、主記憶
部行選択信号ＤＸｎにより領域１１０１と領域１１０２
とに分割される。

【００７９】このため、１本の冗長用データ転送バス線
を共通にする冗長用のメモリセル群により、例えばメモ
リセルアレイＤＭＡ１内であって互いに異なる領域内に
存在する２カ所の欠陥を救済に使用することができる。
また、通常の主記憶部メモリセルアレイＤＭＡ１〜ＤＭ
Ａ８のそれぞれには２列分の冗長列が設けられているの
で、バンクＡおよびバンクＢの全体では、１２８カ所の
欠陥を救済することができる。

【００８０】図１０に、リード時およびライト時の各動
作において外部から入力されるべき信号の設定条件テー
ブルの一例を示す。同図に示すように、リード時（Chan
nelread）またはライト時（Channel write）に、副記憶
部１０２を外部からアクセスするためのアドレス信号と
して、本来のアドレス信号Ａ０〜Ａ６（列選択用アドレ
ス）およびアドレス信号Ａ８，Ａ９（チャネル選択用ア
ドレス）に加えて、主記憶部１０１をアクセスする場合
に使用されるアドレス信号Ａ１０（行選択用アドレス）
およびアドレス信号Ａ１３（バンク選択用アドレス）が
設定され、これらアドレス信号Ａ１０，Ａ１３により、
被置換アドレス判定回路２００１，２００２において主
記憶部１０１のバンクＡ，Ｂおよびその領域１１０１，
１１０２を識別する。

【００８１】図１１に、各信号のタイミングチャートの
一例を示す。図１１（ａ）に示すように、リード時に
は、クロック信号ＣＬＫのパルス０の立ち上がりで、コ
マンドＣＭＤとしてアクティブコマンドＡＣＴを取り込
み、アドレス信号ＡＤＲとして、バンク選択信号ＢＳ
と、主記憶部の行を指定する信号ＲＯＷとを取り込み、
バンクをアクティベートする。続いて、クロック信号Ｃ
ＬＫのパルス２の立ち上がりで、プリフェッチコマンド
ＰＦＣと、バンク選択信号ＢＳと、副記憶部の行（チャ
ンネル）を指定する信号ＣＨと、主記憶部のセグメント
を指定する信号ＳＥＧを取り込み、アクティベートされ
たバンクから指定されたセグメントのデータを、指定さ
れた副記憶部のチャネルに転送する。

【００８２】続いて、クロック信号ＣＬＫのパルス４の
立ち上がりで、リードコマンドＲＥＤと、バンク選択信
号ＢＳと、主記憶部行選択信号ＤＸｎと、副記憶部の列
を指定する信号ＣＯＬと、副記憶部の行（チャネル）を
指定する信号ＣＨとを取り込む。これらの信号が取り込
まれると、所定の内部動作を経て、指定された副記憶部
のチャネルからデータＤＱ（ＤＱ０〜ＤＱ７）がクロッ
ク信号ＣＬＫに同期して外部に出力される。このリード
コマンドの実行時には、副記憶部のアドレス信号である
信号ＣＯＬ，ＣＨに加え、主記憶部のアドレス信号の一
部である信号ＤＸｎ，ＢＳが設定される。この信号ＤＸ
ｎ，ＢＳを参照することにより、上述したようにリード
時の主記憶部の欠陥領域の特定が行われる。

【００８３】また、図１１（ｂ）に示すように、ライト
時には、クロック信号ＣＬＫのパルス０の立ち上がり
で、コマンドＣＭＤとしてライトコマンドＷＲＴを取り
込み、アドレス信号ＡＤＲとして、バンク選択信号ＢＳ
と、主記憶部の行を指定する信号ＤＸｎと、副記憶部の
列を指定する信号ＣＯＬと、副記憶部の行（チャンネ
ル）を指定する信号ＣＨとを取り込む。クロック信号Ｃ
ＬＫに同期して外部からデータＤＱを副記憶部に取り込
む。このライトコマンドの実行時には、副記憶部のアド
レス信号である信号ＣＯＬ，ＣＨに加え、主記憶部のア
ドレス信号の一部である信号ＤＸｎ，ＢＳが設定され
る。この信号ＤＸｎ，ＢＳを参照することにより、上述
したようにライト時に主記憶部の欠陥領域の特定が行わ
れる。

【００８４】続いて、クロック信号ＣＬＫのパルス６の
立ち上がりで、リストアコマンドＲＳＴと、バンクを指
定する信号ＢＳと、副記憶部の列を指定する信号Ｃｈ
と、主記憶部のセグメントを指定する信号ＳＥＧを取り
込む。続いて、クロック信号ＣＬＫのパルス８の立ち上
がりで、アクティブコマンドＡＣＴと、バンク選択信号
ＢＳと、主記憶部の行を指定する信号ＲＯＷとを取り込
む。

【００８５】なお、この実施の形態１では、主記憶部行
選択信号ＤＸｎとして、主記憶部１０１の行を選択する
信号ｉＡＤＲ１０を採用したが、これに限定されること
なく、例えば、主記憶部１０１に設けられたメモリセル
群であってデータ転送バス線を共通にするメモリセル群
を複数のグループに分割し、該複数のグループの何れか
を指定するアドレス信号であればよい。例えば、主記憶
部行選択信号ＤＸｎとして、セグメントアドレス信号ｉ
ＡＤＣ０，ｉＡＤＣ１を用いてもよく、また、主貴億区
部行選択信号ｉＡＤＲ１０のみを用いてもよい。

【００８６】＜実施の形態２＞以下、この発明の実施の
形態２を説明する。この実施の形態２に係る半導体記憶
装置は、上述の実施の形態１にかかる装置構成に加え
て、主記憶部のアドレスであるバンク選択信号ＢＳおよ
び主記憶部行選択信号ＤＸｎをチャネルごとに保持する
ための主記憶部アドレス情報保持回路を有する。図１２
に、この主記憶部アドレス情報保持回路３０００の構成
を示す。同図に示すように、主記憶部アドレス情報保持
回路３０００は、ラッチ信号発生回路３１００、ラッチ
回路３２００，３３００、レジスタ回路３４００から構
成される。

【００８７】ここで、ラッチ信号発生回路３１００は、
主記憶部１０１のバンクを選択するために使用されるバ
ンクアドレス信号ｉＡＤ１３と、アクティブコマンドの
実行時に発生される内部アクティブ信号とを入力してバ
ンクに応じたラッチ信号を発生するものである。ラッチ
回路３２００は、上述のラッチ信号発生回路３１００か
ら出力されるラッチ信号をトリガーとして、主記憶部１
０１の領域１１０１，１１０２を特定するための主記憶
部行選択信号ｉＡＤＲ１０をラッチし、これをアドレス
ＤＸＡｎとして出力するものである。ラッチ回路３３０
０は、ラッチ信号発生回路３１００から出力されるラッ
チ信号をトリガーとして、主記憶部１０１の領域１１０
１，１１０２を特定するための主記憶部行選択信号ｉＡ
ＤＲ１０をラッチし、これをアドレスＤＸＢｎとして出
力するものである。

【００８８】レジスタ回路３４００は、プリフェッチコ
マンドやリストアコマンドの実行時（データ転送時）
に、副記憶部１０２のチャネルに対応づけて、バンクア
ドレス信号ｉＡＤ１３と主記憶部１０１の行アドレスＤ
ＸＡｎ，ＤＸＢｎとを取り込んで保持し、これらをバン
ク選択信号ＢＳおよび主記憶部行選択信号ＤＸｎとして
出力するものである。このレジスタ回路３４００には、
副記憶部のチャネルを指定するためのデータ転送用副記
憶部行選択信号ＣＨＴ（ＣＨＴ１〜ＣＨＴ１６）および
リードライト用副記憶部行選択信号ＣＨＳ（ＣＨＳ１〜
ＣＨＳ１６）と、プリフェッチコマンドやリストアコマ
ンドの実行時に発生される内部転送信号ｉＴＳと、バン
クアドレス信号ｉＡＤ１３と、ラッチ回路３２００，３
３００にラッチされた行アドレス信号ＤＸＡｎ，ＤＸＢ
ｎとが入力される。

【００８９】図１３に、レジスタ回路３４００の構成を
示す。この図に示すように、レジスタ回路３４００は、
前述の副記憶部メモリセルアレイ１２０を構成する１６
本の行（チャネル）に対応づけられたチャネル１用レジ
スタ３４１０〜チャネル１６用レジスタ３４１５から構
成される。レジスタ３４１０〜３４１５には、対応する
チャネルを選択するためのデータ転送用副記憶部行選択
信号ＣＨＴ（ＣＨＴ１〜ＣＨＴ１６）およびリードライ
ト用副記憶部行選択信号ＣＨＳ（ＣＨＳ１〜ＣＨＳ１
６）がそれぞれ入力され、内部転送信号ｉＴＳおよびバ
ンクアドレス信号ｉＡＤ１３が共通に入力される。レジ
スタ３４１０〜３４１５は、バンク選択信号ＢＳおよび
主記憶部行選択信号ＤＸｎを共通のバス上に出力する。
なお、図１３では示していないが、レジスタ３４１０〜
３４１５には、上述のラッチ回路３２００，３３００に
ラッチされた行アドレスＤＸＡｎ，ＤＸＢｎが共通に入
力される。

【００９０】図１４に、チャネル１用レジスタ３４１０
を例として、レジスタ回路３４００を構成する各レジス
タの構成例を示す。同図に示すように、チャネル１用レ
ジスタ３４１０は、スイッチ制御信号発生回路３４１０
Ａ，３４１０Ｆ、トランスファスイッチ３４１０Ｂ，３
４１０Ｃ，３４１０Ｇ，３４１０Ｅ，３４１０Ｊ、行ア
ドレス保持回路３４１０Ｄ、バンクアドレス保持回路３
４１０Ｈから構成される。

【００９１】ここで、スイッチ制御信号発生回路３４１
０Ａは、内部転送信号ｉＴＳをトリガーとして、バンク
アドレス信号ｉＡＤ１３およびデータ転送用副記憶部行
選択信号ＣＨＴ１に基づきトランスファスイッチ３４１
０Ｂおよびトランスファスイッチ３４１０Ｃを相補的に
制御するためのスイッチ制御信号を発生するものであ
る。トランスファスイッチ３４１０Ｂ，３４１０Ｃは、
例えばトランスファゲートトランジスタから構成され、
上述のスイッチ制御信号発生回路３４１０Ａから出力さ
れるスイッチ制御信号に基づいて導通状態が制御される
ものである。トランスファスイッチ３４１０Ｂおよび３
４１０Ｃは、行アドレスＤＸＡｎおよびＤＸＢｎをそれ
ぞれ行アドレス保持回路３４１０Ｄに転送する。

【００９２】行アドレス保持回路３４１０Ｄは、トラン
スファスイッチ３４１０Ｂ，３４１０Ｃにより転送され
た行アドレスＤＸＡｎ，ＤＸＢｎを保持するものであ
る。トランスファスイッチ３４１０Ｅは、例えばトラン
スファゲートトランジスタから構成され、リードライト
用副記憶部行選択信号ＣＨＳ１を受けて通状態が制御さ
れ、行アドレス保持回路３４１０Ｄに保持された行アド
レスを転送するものである。このトランスファスイッチ
３４１０Ｅの出力が、主記憶部行選択信号ＤＸｎとされ
る。

【００９３】スイッチ制御信号発生回路３４１０Ｆは、
内部転送信号ｉＴＳをトリガーとして、データ転送用副
記憶部行選択信号ＣＨＴ１に基づきトランスファスイッ
チ３４１０Ｇの導通状態を制御するためのスイッチ制御
信号を発生するものである。トランスファスイッチ３４
１０Ｇは、例えばトランスファゲートトランジスタから
構成され、上述のスイッチ制御信号発生回路３４１０Ｆ
から出力されるスイッチ制御信号に基づき、バンクアド
レス信号ｉＡＤ１３をバンクアドレス保持回路３４１０
Ｈに転送するものである。

【００９４】バンクアドレス保持回路３４１０Ｈは、ト
ランスファスイッチ３４１０Ｇにより転送されたバンク
アドレス信号ｉＡＤ１３を保持するものである。トラン
スファスイッチ３４１０Ｊは、例えばトランスファゲー
トトランジスタから構成され、リードライト用副記憶部
行選択信号ＣＨＳ１を受けて通状態が制御され、バンク
アドレス保持回路３４１０Ｈに保持されたバンクアドレ
ス信号を転送するものである。このトランスファスイッ
チ３４１０Ｊの出力が、バンク選択信号ＤＸｎとされ
る。

【００９５】次に、この実施の形態２にかかる半導体記
憶装置の動作を説明する。まず、リード時には、前述の
実施の形態１にかかる図１１（ａ）に示すタイミング条
件に従って外部から各種の信号が入力される。ここで、
図１１（ａ）において、クロック信号ＣＬＫのパルス０
の立ち上がりで、アクティブコマンドＡＣＴを取り込
み、バンクをアクティベートする過程において、図１２
に示すラッチ信号発生回路３１００は、内部アクティブ
信号ｉＡＣＴをバンクアドレス信号ｉＡＤ１３の論理状
態に応じてラッチ回路３２００またはラッチ回路３３０
０にラッチ制御信号として出力する。この内部アクティ
ブ信号ｉＡＣＴは、バンクアドレス信号ｉＡＤ１３が
「０」の場合にラッチ回路３２００に与えられ、バンク
アドレス信号ｉＡＤ１３が「１」の場合にラッチ回路３
３００に与えられる。

【００９６】このラッチ制御信号の論理値に応じて、ラ
ッチ回路３２００またはラッチ回路３３００の何れかが
主記憶部行選択信号ｉＡＤＲ１０をラッチする。すなわ
ち、バンクアドレス信号ｉＡＤ１３が「０」であれば、
主記憶部行選択信号ｉＡＤＲ１０は、ラッチ回路３２０
０にラッチされ、逆にバンクアドレス信号ｉＡＤ１３が
「１」であれば、主記憶部行選択信号ｉＡＤＲ１０は、
ラッチ回路３３００にラッチされる。

【００９７】ここで、前述の実施の形態１にかかる図９
に示す例では、バンク選択信号ＢＳが「０」の場合にバ
ンクＡを特定するものとしたが、この例に従い、バンク
アドレス信号ｉＡＤ１３が「０」の場合にバンクＡを特
定し、バンクアドレス信号ｉＡＤ１３が「１」の場合に
バンクＢを特定するものと定義する。この定義に従え
ば、ラッチ回路３２００には、バンクＡがアクティベー
トされる場合の主記憶部行選択信号ＤＸＡｎがラッチさ
れ、ラッチ回路３３００には、バンクＢがアクティべー
トされる場合の主記憶部行選択信号ＤＸＢｎがラッチさ
れることなる。

【００９８】次に、図１１において、クロック信号ＣＬ
Ｋのパルス２の立ち上がりで、プリフェッチコマンドＰ
ＦＣが実行され、アクティベートされたバンクから副記
憶部のチャネルにデータを転送する。このデータを転送
する過程において、図１２に示すレジスタ回路３４００
は、バンクアドレス信号ｉＡＤ１３と、主記憶部行選択
信号ＤＸＡｎ，ＤＸＢｎを取り込んで保持する。すなわ
ち、このプリフェッチコマンドを実行することにより発
生する内部転送信号ｉＴＳをトリガーとして、データ転
送用副記憶部行選択信号ＣＨ１〜ＣＨ１６により特定さ
れるレジスタ３４１０〜３４１５の何れかに、主記憶部
行選択信号ＤＸＡｎまたはＤＸＢｎの何れかと、バンク
アドレス信号ｉＡＤ１３とを取り込む。

【００９９】ここで、図１４を参照して、各レジスタの
内部動作を簡単に説明する。いま、データ転送用副記憶
部行選択信号ＣＨＴ１によりチャネル０用レジスタ３４
１０が選択された状態にあるものとする。スイッチ制御
信号発生回路３４１０Ａは、内部転送信号ｉＴＳをトリ
ガーとして、バンクアドレス信号ｉＡＤ１３に基づきト
ランスファスイッチ３４１０Ｂおよびトランスファスイ
ッチ３４１０Ｃの何れかを導通させる。このとき、バン
クアドレス信号が「０」であれば、トランスファスイッ
チ３４１０Ｂが導通し、主記憶部行選択信号ＤＸＡｎが
行アドレス保持回路３４１０Ｄに転送されて保持され
る。

【０１００】この行アドレス保持回路３４１０Ｄに保持
された主記憶部行選択信号ＤＸＡｎは、データ転送時に
リードライト用副記憶部行選択信号ＣＨＳ１により導通
されるトランスファスイッチ３４１０Ｅを介して、主記
憶部行選択信号ＤＸｎとして出力される。仮に、バンク
アドレス信号ｉＡＤ１３が「１」であれば、行アドレス
保持回路３４１０Ｄには、トランスファスイッチ３４１
０Ｃを介して主記憶部行選択信号ＤＸＢｎが取り込ま
れ、これが主記憶部行選択信号ＤＸｎとして出力され
る。

【０１０１】一方、スイッチ制御信号発生回路３４１０
Ｆは、内部転送信号ｉＴＳをトリガーとしてトランスフ
ァスイッチ３４１０Ｆを導通させる。これにより、バン
クアドレス信号ｉＡＤ１３がトランスファスイッチ３４
１０Ｆを介してバンクアドレス保持回路３４１０Ｈに転
送され保持される。そして、このバンクアドレス保持回
路３４１０Ｈに保持されたバンクアドレス信号ｉＡＤ１
３は、データ転送時にリードライト用副記憶部行選択信
号ＣＨＳ１により導通されるトランスファスイッチ３４
１０Ｊを介して、バンク選択信号ＢＳとして上述の主記
憶部行選択信号ＤＸｎと共に出力される。

【０１０２】ここで、図１１に説明を戻す。次に、クロ
ック信号ＣＬＫのパルス４の立ち上がりで、リードコマ
ンドＲＥＤが実行され、副記憶部１０２のデータが外部
に読み出される。このとき、チャネル１に対応づけられ
る主記憶部のアドレス信号の一部である主記憶部行選択
信号ＤＸｎと、バンクアドレス選択信号ＢＳは、上述の
図１２ないし図１４に示す主記憶部アドレス情報保持回
路から被置換アドレス判定回路２００１，２００２に与
えられる。そして、上述の実施の形態１と同様に、主記
憶部行選択信号ＤＸｎおよびバンク選択信号ＢＳを参照
することにより、主記憶部の欠陥領域が特定され、欠陥
の救済が行われる。

【０１０３】このように、リードコマンドの実行時に
は、アクティブコマンドとプリフェッチコマンドの実行
時に各チャネルに対応する主記憶部行選択信号ＤＸｎと
バンク選択信号ＢＳが主記憶部アドレス情報保持回路３
０００に保持され、リードコマンドの実行時に被置換ア
ドレス判定回路２００１，２００２に供給される。した
がって、実施の形態１にかかる装置のように、副記憶部
１０２のチャネルをアクセスする際に主記憶部のアドレ
ス情報を入力する必要がなくなる。

【０１０４】次に、図１５および図１６を参照して、ラ
イト時の動作を説明する。上述したように、リード時に
は、主記憶部のアクセスが予め行われるので、リード時
に主記憶部行選択信号ＤＸｎおよびバンク選択信号ＢＳ
を知ることができるが、ライト時には、仕様上、主記憶
部のアクセスが必ずしも行われない。そこで、図１５に
示すように、ライトコマンド（ＷＲＴ）の実行に先だっ
て、アックティブコマンド（ＡＣＴ）とプリフェッチコ
マンド（ＰＦＣ）の実行サイクルをダミーサイクルとし
て設ける。

【０１０５】このダミーサイクルにおいて、上述の図１
１（ａ）に示す場合の動作と同様に、ライトの対象とさ
れるチャネルに対応する主記憶部行選択信号ＤＸｎとバ
ンク選択信号ＢＳを、主記憶部アドレス情報保持回路３
０００内のレジスタに保持する。そして、ライトコマン
ドの実行時に指定される副記憶部行選択信号（ＣＨ）に
基づきライト対象のチャネルを特定し、このチャネルに
対応づけられた主記憶部アドレス情報保持回路３０００
内のレジスタに保持された主記憶部行選択信号ＤＸｎと
バンク選択信号ＢＳとを被置換アドレス判定回路２００
１，２００２に与える。

【０１０６】図１６に示すタイミングチャートに沿っ
て、説明し直すと、アックティブコマンド（ＡＣＴ）の
実行時に、内部アクティブ信号ｉＡＣＴをトリガーとし
て、バンクアドレス信号ｉＡＤ１３、主記憶部行選択信
号ｉＡＤＲ１０が、主記憶部アドレス情報保持回路３０
００に取り込まれる。この図１６に示す例では、主記憶
部行選択信号ｉＡＤＲ１０が主記憶部行選択信号ＤＸＡ
ｎとして取り込まれている。続いて、プリフェッチコマ
ンドが実行されると、内部転送信号ｉＴＳが発生され、
この信号をトリガーとしてバンクアドレス信号ｉＡＤ１
３が主記憶部アドレス情報保持回路３０００に取り込ま
れる。そして、ライトコマンドが実行されると、リード
ライト用副記憶部行選択信号ＣＨＳ１により特定される
主記憶部アドレス情報保持回路３０００内のレジスタに
保持された主記憶部行選択信号ＤＸｎとバンク選択信号
ＢＳとが被置換アドレス判定回路２００１，２００２に
与えられる。

【０１０７】以上、この発明の一実施の形態を説明した
が、この発明は、この実施の形態に限られるものではな
く、この発明の要旨を逸脱しない範囲の設計変更等があ
っても本発明に含まれる。例えば、上述の実施の形態で
は、主記憶部のアドレスである主記憶部行選択信号ＤＸ
ｎにより各主記憶部メモリセルアレイを二つの領域１１
０１，１１０２に分割するものとしたが、これに限定さ
れることなく、さらに多くの領域に分割するものとして
もよい。これにより、１本のデータ転送バス線を共通に
する冗長用メモリセル群を用いて、さらに多くの欠陥を
救済することが可能となり、救済効率を一層改善するこ
とができる。

【０１０８】

【発明の効果】以上説明したように、この発明によれ
ば、副記憶部のリード時またはライト時に、主記憶部の
一部のアドレス情報を参照して被置換アドレスを判定す
るようにしたので、データ転送バス線を共通にする冗長
用のメモリセル群を複数の欠陥の救済に使用することが
でき、救済効率を改善することができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１にかかる半導体記憶
装置の全体の構成を示すブロック図である。

【図２】 この発明の実施の形態１にかかる半導体記憶
装置のチップ全体レイアウトを概略的に示す図である。

【図３】 この発明の実施の形態１にかかる主記憶部が
備えるメモリセルアレイ周辺の詳細な構成を示す図であ
る。

【図４】 この発明の実施の形態１にかかる主記憶部の
通常のメモリセルアレイと冗長用のメモリセルアレイと
の配置関係を示す図である。

【図５】 この発明の実施の形態１にかかる副記憶部が
備えるメモリセルアレイおよびその周辺の構成を示す図
である。

【図６】 この発明の実施の形態１にかかる副記憶部の
メモリセルの構成を示す図である。

【図７】 この発明の実施の形態１にかかる副記憶部の
通常のメモリセルアレイと冗長用のメモリセルアレイと
の配置関係を示す図である。

【図８】 この発明の実施の形態１にかかる被置換アド
レス判定回路の構成例を示す図である。

【図９】 この発明の実施の形態１にかかる冗長回路に
より救済の対象とされる領域を説明するための図であ
る。

【図１０】 この発明の実施の形態１にかかる副記憶部
に入力される信号の設定条件を説明するためのテーブル
を示す図である。

【図１１】 この発明の実施の形態１にかかる副記憶部
に入力される信号のタイミングを説明するための図であ
る。

【図１２】 この発明の実施の形態２にかかる主記憶部
アドレス情報保持回路の構成を示すブロック図である。

【図１３】 この発明の実施の形態２にかかる主記憶部
アドレス情報保持回路が備えるレジスタ回路の構成を示
すブロック図である。

【図１４】 この発明の実施の形態２にかかるレジスタ
回路の詳細な構成を示すブロック図である。

【図１５】 この発明の実施の形態２にかかる副記憶部
に入力される信号のタイミングを説明するための図であ
る。

【図１６】 この発明の実施の形態１にかかる主記憶部
アドレス情報保持回路の動作を説明するためのタイミン
グチャートである。

【符号の説明】 １００：半導体記憶装置 １０１：主記憶部 １０２：副記憶部 １１０：主記憶部メモリセルアレイ １１１：バンク選択回路 １１３：主記憶部行制御回路 １１４：主記憶部行デコーダ １１５：主記憶部列制御回路 １１６：主記憶部列デコーダ １２０：副記憶部メモリセルアレイ １２１：副記憶部行制御回路 １２２：副記憶部行デコーダ １２３：副記憶部列制御回路 １２４：副記憶部列デコーダ １５０：動作制御回路 １６０：データ制御回路 １５５１，１５５２：データ入出力線接続回路（通常
用） １５５Ｒ１，１５５Ｒ２：データ入出力線接続回路（冗
長用） １５３：リードライトアンプ（通常用） １５３Ｒ：リードライトアンプ（冗長用） １５００：データ入出力回路 ２００１，２００２：被置換アドレス判定回路 ２００１Ａ〜２００１Ｄ：被置換アドレス検出部 ２００１Ｅ：論理和ゲート回路 ３０００：主記憶部アドレス情報保持回路 ３１００：ラッチ信号発生回路 ３２００，３３００：ラッチ回路 ３４００：レジスタ回路 ３４１０〜３４１５：レジスタ ３４１０Ａ，３４１０Ｆ：スイッチ制御信号発生回路 ３４１０Ｂ，３４１０Ｃ，３４１０Ｇ，３４１０Ｅ，３
４１０Ｊ：トランスファスイッチ ３４１０Ｄ：行アドレス保持回路 ３４１０Ｈ：バンクアドレス保持回路 ＤＭＡ：主記憶部メモリセルアレイ（通常用） ＤＭＡＲ：主記憶部メモリセルアレイ（冗長用） ＳＭＡ：副記憶部メモリセルアレイ（通常用） ＳＭＡＲ：副記憶部メモリセルアレイ（冗長用） ＳＥＬＲ１，ＳＥＬＲ１：冗長列選択信号 ＴＢＬ，ＴＢＬ１〜ＴＢＬ１０２４：データ転送バス線
（通常用） ＴＢＬＲ１，ＴＢＬＲ２：データ転送バス線（冗長用） ＳＩＯ１，ＳＩＯ２：ローカルデータ入出力線（通常
用） ＳＩＯＲ１，ＳＩＯＲ２：ローカルデータ入出力線（冗
長用） ＧＩＯ：グローバルデータ入出力線（通常用） ＧＩＯＲ：グローバルデータ入出力線（冗長用）

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開2001−189096（ＪＰ，Ａ) 特開2000−182390（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 29/00

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 主記憶部と副記憶部とデータ転送バス線
   とを有し、前記データ転送バス線を介して前記主記憶部
   と前記副記憶部との間で双方向のデータ転送が可能なよ
   うに構成された半導体記憶装置であって、 リードまたはライトの何れかの動作時に、外部から前記
   副記憶部に指定したデータに対応づけられた前記主記憶
   部のアドレスを参照して被置換アドレスを判定し、該判
   定結果に基づき前記主記憶部に存在する欠陥を救済する
   冗長回路を備えたことを特徴とする半導体記憶装置。
2. 【請求項２】 主記憶部と副記憶部とデータ転送バス線
   とを有し、前記データ転送バス線を介して前記主記憶部
   と前記副記憶部との間で双方向のデータ転送が可能なよ
   うに構成された半導体記憶装置であって、 リードまたはライトの何れかの動作時に、外部から前記
   副記憶部に指定されるアドレスと該アドレスに対応づけ
   られた前記主記憶部のアドレスとに基づき被置換アドレ
   スを判定し、該判定結果に基づき前記主記憶部に存在す
   る欠陥を救済する冗長回路を備えたことを特徴とする半
   導体記憶装置。
3. 【請求項３】 前記冗長回路は、 前記主記憶部側に設けられた主記憶部冗長メモリセルア
   レイと、 前記副記憶部側に設けられた副記憶部冗長メモリセルア
   レイと、 前記主記憶部冗長メモリセルアレイと前記副記憶部冗長
   メモリセルアレイとの間に接続され、前記主記憶部冗長
   メモリセルアレイと前記副記憶部冗長メモリセルアレイ
   との間で双方向のデータ転送を行う冗長データ転送バス
   と、 前記被置換アドレスを判定する被置換アドレス判定部
   と、を備えてなり、 前記被置換アドレス判定部での判定結果に基づき前記副
   記憶部冗長メモリセルアレイを選択することを特徴とす
   る請求項１または２の何れかに記載された半導体記憶装
   置。
4. 【請求項４】 前記主記憶部のアドレスは、 前記主記憶部に設けられたメモリセル群であって前記デ
   ータ転送バス線を共通にするメモリセル群を複数のグル
   ープに分割し、該複数のグループの何れかを指定するア
   ドレスであることを特徴とする請求項１ないし３の何れ
   かに記載された半導体記憶装置。
5. 【請求項５】 前記主記憶部のアドレスは、前記主記憶
   部の行を選択するアドレスであることを特徴とする請求
   項４に記載された半導体記憶装置。
6. 【請求項６】 前記主記憶部のアドレスは、前記主記憶
   部のバンクを選択するアドレスであることを特徴とする
   請求項４に記載された半導体記憶装置。
7. 【請求項７】 前記主記憶部のアドレスは、前記主記憶
   部のセグメントを選択するアドレスであることを特徴と
   する請求項４に記載された半導体記憶装置。
8. 【請求項８】 前記主記憶部のアドレスを保持して前記
   冗長回路に供給する保持回路をさらに備えたことを特徴
   とする請求項１ないし７の何れかに記載された半導体記
   憶装置。