KR20000011421A - 가상채널동기식다이나믹랜덤액세스메모리 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 가상 채널 동기식 다이나믹 랜덤 액세스 메모리(VCSDRAM)(100)는 낮은 주파수의 테스트 장비로 높은 주파수의 테스트를 수행할 수 있다. VCSDRAM(100)은 명령 디코더 회로(102)를 포함하며, 명령 디코더 회로(102)는 트랜스퍼 명령을 수신하여 트랜스퍼 명령 신호(124)를 제공할 수 있다. 트랜스퍼 동작 개시 신호 발생 회로(106)는 트랜스퍼 명령 신호(124)를 수신 및 래치할 수 있다. 명령 디코더 회로(102)는 그 다음 활성화 명령을 수신하여 활성화 명령 신호(120)를 제공할 수 있다. 활성화 명령 신호(120)에 의해 주기억 장치 활성화 신호(128)가 발생될 수 있다. 트랜스퍼 명령 신호(124)가 래치되면, 트랜스퍼 동작 개시 신호 발생 회로(106)는 활성화 명령 신호(120)에 응답하여 트랜스퍼 동작 개시 신호(130)를 발생할 수 있다. 트랜스퍼 동작 개시 신호(130)는 제어 신호(132)를 발생할 수 있다. 제어 신호(132)에 응답하여, 데이터는 주기억 장치 부분(114)과 부기억 장치 부분(116)간에서 트랜스퍼될 수 있다.

Description

가상 채널 동기식 다이나믹 랜덤 액세스 메모리{VIRTUAL CHANNEL SYNCHRONOUS DYNAMIC RANDOM ACCESS MEMORY}
본 발명은 일반적으로 "가상(virtual) 채널 메모리에 관한 것으로서, 특히 이러한 메모리의 테스팅에 관한 것이다.
많은 컴퓨터 시스템들은 주기억 장치를 포함할 수 있다. 통상적으로, 주기억 장치는 비교적 저렴한 고용량 반도체 디바이스를 포함할 수 있다. 이러한 반도체 디바이스의 일 예로서는 범용 다이나믹 랜덤 액세스 메모리(DRAM)가 있다. 범용 DRAM의 단점은 디바이스의 동작 속도가 비교적 느리다는 것이다.
최근 컴퓨터 시스템은 더욱 빠른 동작 속도를 가지게 되었다. 특히, 컴퓨터 시스템의 마이크로프로세서 유닛(MPU)의 속도가 증가되었다. 범용 DRAM의 속도도 증가되었지만, 일반적으로 MPU 속도를 따라가기에는 충분하지 않았다. 이러한 동작 속도의 차이로 인해, 일반적으로 메인스트림 시스템은 주기억 장치와 MPU 사이에 부기억 장치를 구비하고 있다. 이러한 부기억 장치는 통상 "캐시" 메모리라고 불리운다. 캐시 메모리는 고속 스태틱 RAM(SRAM), 에미터 결합 논리 바이폴라 RAM(ECLRAM) 또는 다른 기억 장치를 이용한다.
캐시 메모리는 MPU의 외부에 설치할 수도 있고 또는 MPU 내에 설치할 수도 있다. 그러나, 최근, 일부 워크스테이션 또는 퍼스널 컴퓨터들의 반도체 기억 장치는 DRAM으로 형성된 주기억 장치 및 고속 SRAM으로 형성된 캐시 메모리를 갖는다. DRAM 및 SRAM은 동일한 반도체 기판상에 형성된다.
종래 기술의 반도체 장치는 일본 특허 공개 소57-20938, 일본 특허 공개 소60-7690, 일본 특허 공개 소62-38590, 일본 특허 공개 평1-146187에 개시되고 있다. DRAM 및 SRAM을 구비한 장치들은 SRAM을 캐시로서 사용할 수 있으므로, 이러한 장치들은 캐시 DRAM 또는 CDRAM이라고 불리운다.
CDRAM은 DRAM과 SRAM 사이에서 양방향으로 데이터를 트랜스퍼하도록 구성된다. 메모리를 액세스할 때, 요구된 데이터 위치가 SRAM 부분내에 있으면 그러한 액세스를 캐시 "히트(hit)"라고 생각할 수 있고, 요구된 데이터 위치가 SRAM 부분내에 없으면 그러한 액세스를 캐시 "미스(miss)"라고 생각할 수 있다. 종래 CDRAM의 단점은 캐시 미스로 인해 데이터 트랜스퍼 동작에 어느 정도의 지연이 포함될 수 있다.
상기한 CDRAM의 단점을 해결하기 위해 다수의 종래 기술이 제안되었다. 다수의 종래 기술에 따른 반도체 장치는 일본 특허 공개 평4-252484, 일본 특허 공개 평4-318389 및 일본 특허 공개 평5-2872에 개시되고 있다. 이들 특허 공개 공보에 개시되고 있는 CDRAM은 DRAM과 SRAM 사이에 양방향 트랜스퍼 게이트 회로를 가진다. 양방향 트랜스퍼 게이트 회로는 래치 기능 또는 레지스터 기능을 가질 수 있다. 래치 기능 또는 레지스터 기능 덕분에 양방향 트랜스퍼 게이트 회로는 SRAM 부분으로부터 DRAM으로의 데이터 트랜스퍼 및 DRAM으로부터 SRAM으로의 데이터 트랜스퍼을 동시에 수행할 수 있다.
상기한 특허 공개 공보 예를 들어 일본 특허 공개 평4-318389 등에 개시된 기술의 장점에도 불구하고, 그러한 접근 방식은 문제점들을 가질 수 있는데, 이들 문제점 중의 하나로서는 핀 카운트(pin count)의 문제점을 들 수 있다. DRAM 부분과 SRAM 부분은 각각의 어드레스 핀을 갖기 때문에, CDRAM상의 핀 수는 종래 DRAM의 핀 수보다 훨씬 많을 수 있다. 그러므로, CDRAM 장치는 일반적인 DRAM 등과 호환성이 없다.
종래의 CDRAM과 관련된 두 번째 문제점은 데이터 트랜스퍼 회로의 구현에 필요한 공간의 크기에 있다. 데이터 트랜스퍼 회로에 이용할 수 있는 공간은 제한적이기 때문에, DRAM과 SRAM 부분 사이에 있는 트랜스퍼 비트 라인의 수도 제한될 수 있다.
이러한 제약 요인들 때문에, CDRAM상에 있는 DRAM 부분과 SRAM 부분 사이에서 동시에 트랜스퍼될 수 있는 데이터 비트들의 수가 제한될 수 있다. 일 예로서, 비트들의 수는 16 비트로 제한될 수 있다. 또한, 많은 CDRAM들에서는 트랜스퍼 라인들을 열(column) 선택 라인으로서 동일한 영역내에 배치하는 것을 피하므로, 그 결과, 트랜스퍼 라인용으로 이용할 수 있는 영역들의 폭도 제한될 수 있어 그러한 트랜스퍼 라인의 수도 더 제한될 수 있다. 일반적으로, DRAM 부분과 SRAM 부분 사이에서 트랜스퍼될 수 있는 비트들의 수가 적으면, 캐시의 히트율도 낮아진다. 당업자라면 알 수 있듯이, 캐시 히트율이 낮으면 CDRAM에 대한 전체 데이터 액세스 동작도 느려진다.
당업자라면 알 수 있듯이, 주기억 장치는 다른 컨트롤러(마스터)들로부터의 메모리 액세스를 수신할 수 있다. 이러한 다수의 마스터는 시스템 속도에도 악영향을 준다. 다수의 마스터인 경우에서도 캐시의 히트율을 떨어뜨리지 않으면서 시스템의 속도를 증가시키기 위해 새로운 가상 채널 SDRAM(VCSDRAM)이 개발되었는데, 이러한 VCSDRAM은 주기억 장치 부분과 부기억 장치 부분을 포함할 수 있다. 부기억 장치 부분은 다수의 액세스 레지스터로 할당될 수 있다. 이에 대해서는 일본 특허 공개 평11-86559 및 일본 특허 공개 평11-86532가 참조된다.
도 9에는 본 출원의 발명자가 개발한 VCSDRAM이 블럭도로서 개시되고 있다. 도 9에 도시된 VCSDRAM(900)은 명령 디코더 회로(902), 주기억 장치 활성화 신호 발생 회로(904), 트랜스퍼 동작 개시 신호 발생 회로(906), 트랜스퍼 동작 제어 회로(908), 동작 모드 설정 회로(910), 주기억 장치 제어 회로(912), 주기억 장치 부분(914), 부기억 장치 부분(916) 및 데이터 트랜스퍼 부분(918)을 포함한다.
명령 디코더 회로(902)는 입력으로서 4개의 명령 신호 RASB, CASB, WEB 및 CSB를 수신하며, 다수의 내부 신호를 발생한다. 내부 신호들은 활성화 명령 신호(120), 프리차지 명령 신호(122) 및 트랜스퍼 명령 신호(124)를 포함할 수 있다.
주기억 장치 활성화 신호 발생 회로(904)는 활성화 명령 신호(120) 및 프리차지 명령 신호(122)를 수신하여 주기억 장치 활성화 신호(128)를 제공할 수 있다.
트랜스퍼 동작 개시 신호 발생 회로(906)는 트랜스퍼 명령 신호(124)를 수신하여 트랜스퍼 동작 개시 신호(130)를 제공할 수 있다.
트랜스퍼 동작 제어 회로(908)는 트랜스퍼 동작 개시 신호(130)를 수신하여 기억 장치 제어 신호(132)를 제공할 수 있다. 기억 장치 제어 신호(132)는 부기억 장치 부분(916) 및 데이터 트랜스퍼 부분(918)을 제어할 수 있다. 일단 데이터 트랜스퍼 동작이 종료되면, 트랜스퍼 동작 개시 신호 발생 회로(906)에 접속되는 트랜스퍼 동작 제어 회로(908)는 트랜스퍼 리셋트 신호(134)를 활성화시킬 수 있다. 활성화 트랜스퍼 리셋트 신호(134)는 트랜스퍼 동작 개시 신호 발생 회로(906)내 트랜스퍼 명령의 래치된 상태를 해제할 수 있다.
이제, VCSDRAM의 동작을 도 4를 참조하여 설명한다. 도 4는 VCSDRAM의 동작을 도시한 타이밍 다이어그램이다.
명령 디코더 회로(902)는 401로 도시된 활성화 명령을 수신하여 활성화 명령 신호(120)를 출력한다. 주기억 장치 활성화 신호 발생 회로(904)는 활성화 명령 신호(120)를 수신하고, 활성화 명령 신호(120)에 기초하여 주기억 장치 활성화 신호(128)를 제공한다.
다음으로, 명령 디코더 회로(902)는 402로 도시된 트랜스퍼 명령을 수신하고, 트랜스퍼 명령 신호(124)를 출력한다.
트랜스퍼 동작 개시 신호 발생 회로(906)는 트랜스퍼 명령 신호(124)를 수신한다. 트랜스퍼 명령 신호(124)는 래치되고 보존될 수 있으며, 트랜스퍼 동작 개시 신호(130)는 활성화될 수 있다(하이(high) 상태로 구동될 수 있다).
다음, 트랜스퍼 동작 제어 회로(908)는 활성화 트랜스퍼 동작 개시 신호(130)를 수신하여 기억 장치 제어 신호(132)를 활성화시킬 수 있다(하이 상태로 구동시킬 수 있다). 기억 장치 제어 신호(132)는 부기억 장치 부분(916)을 제어할 수 있으며 또한 데이터 트랜스퍼 부분(918)에 의한 데이터 트랜스퍼을 제어할 수 있다.
기억 장치 제어 신호(132)가 활성화된 경우, 주기억 장치 제어 회로(912) 및 데이터 트랜스퍼 부분(918)이 활성화될 수 있다. 데이터 트랜스퍼 부분(918)은 주 기억 부분(914)과 부기억 장치 부분(916) 사이의 데이터 트랜스퍼 동작을 수행할 수 있다.
일단 주기억 장치 부분(914)과 부기억 장치 부분(916) 사이의 데이터 트랜스퍼 동작이 종료되면, 트랜스퍼 동작 제어 회로(908)는 트랜스퍼 리셋트 신호(134)를 활성화시킬 수 있다.
활성화 트랜스퍼 리셋트 신호(134)는 트랜스퍼 동작 개시 신호 발생 회로(906)에 의해 수신될 수 있다. 활성화 트랜스퍼 리셋트 신호(134)에 응답하여, 트랜스퍼 동작 개시 신호 발생 회로(906)내의 래치된 트랜스퍼 명령은 해제됨으로써 트랜스퍼 동작 개시 신호(130)는 비활성화된다(로우(low) 상태로 된다).
도 4에서, 시간 주기(T0)는 외부 클럭 신호(CLK)의 주기를 나타낼 수 있다. 다른 시간 주기(Td)는 주기억 장치 제어 회로(912)에 의한 주기억 장치 부분(914)의 활성화 시점과 기억 장치 제어 신호(132)에 응답하여 데이터 트랜스퍼 동작이 일어나는 시점 사이의 기간이다.
주목할 것은 도 9에서 설명한 것과 같은 VCSDRAM에서 Td 시간 주기의 기간은 VCSDRAM의 동작에 영향을 끼친다. 예를 들어, Td 시간이 너무 짧으면 주기억 장치 부분(914)내에서 메모리 셀 데이터의 증폭이 불충분하게 될 수 있다. 당업자라면 알 수 있듯이, 메모리 셀 데이터의 증폭이 불충분하면 판독 및/기록 동작이 불량하게 될 수 있다. 또한, Td 시간이 짧으면, 전원 전압의 변동(예를 들어 고 전원 전압 및 접지 전위)에 의해 VCSDRAM의 동작이 악영향을 받게 된다.
VCSDRAM의 Td는 VCSDRAM의 최소 Td 시간 사양이 테스트될 수 있게 한다. VCSDRAM는 고 주파수의 동작 속도를 가질 수 있으므로, Td 사양을 보장하기 위해 고 주파수의 테스트 기계를 사용할 수 있다. 하지만, 이러한 고 주파수의 테스트 기계는 값이 비싸다는 단점이 있다.
따라서, 본 발명의 목적은 비교적 저 주파수의 테스트 기계로 테스트 할 수 있는 고 주파수의 동작 속도를 가진 가상 채널 동기식 다이나믹 랜덤 액세스 메모리(VCSDRAM)를 제공하고자 하는 것이다. 이러한 비교적 저 주파수의 테스트 기계는 고 주파수의 테스트 기계보다 값이 저렴할 수 있다.
상기한 목적을 달성하기 위해, 본 발명의 일 실시예에 따른 VCSDRAM은 주기억 장치 부분과 부기억 장치 부분을 가질 수 있다. 주기억 장치 부분과 부기억 장치 부분간의 데이터 트랜스퍼은 트랜스퍼 동작 개시 신호에 따라 수행될 수 있다. VCSDRAM은 또한 명령 디코더와 트랜스퍼 동작 개시 신호 발생기를 구비할 수 있다.
명령 디코더 회로는 외부 명령 신호를 디코딩하여 내부 제어 신호를 발생할 수 있다. 내부 제어 신호는 적어도 활성화 명령 신호, 프리차지 신호 및 트랜스퍼 명령 신호를 포함한다. 활성화 명령 신호는 주기억 장치 활성화 신호를 발생할 수 있다.
트랜스퍼 동작 개시 신호 발생 회로는 트랜스퍼 명령 신호를 래치할 수 있으며 트랜스퍼 동작 개시 신호를 출력할 수 있다. 트랜스퍼 동작 개시 신호는 주기억 장치 활성화 신호에 따라 출력될 수 있으며 트랜스퍼 리셋트 신호에 의해서 리셋트될 수 있다. 트랜스퍼 리셋트 신호는 데이터 트랜스퍼 동작이 종료된 후에 활성화될 수 있다.
트랜스퍼 동작 개시 신호 발생 회로내에서, 명령 신호를 래치하는 래치는 프리차지 명령 신호에 의해서 또는 모드 레지스터 셋트 명령 신호에 의해서 또는 이들 두 신호 모두에 의해서 해제될 수 있다.
본 발명의 일 관점에 따르면, 프리차지 명령 신호 또는 모드 레지스터 셋트 신호에 의한 래치의 해제는 VCSDRAM에 제공된다.
본 발명의 다른 실시예에 따른 VCSDRAM은 주기억 장치 부분과 부기억 장치 부분을 가질 수 있다. 주기억 장치 부분과 부기억 장치 부분간의 데이터 트랜스퍼은 트랜스퍼 동작 개시 신호에 따라 수행될 수 있다. VCSDRAM은 또한 명령 디코더와 트랜스퍼 동작 개시 신호 발생기와 동작 제어 회로를 구비할 수 있다.
이 실시예의 명령 디코더 회로는 외부 명령 신호를 디코딩하여 내부 제어 신호를 발생할 수 있다. 내부 제어 신호는 적어도 활성화 명령 신호, 프리차지 신호 및 트랜스퍼 명령 신호를 포함한다. 활성화 명령 신호는 주기억 장치 활성화 신호를 발생할 수 있다.
이 실시예의 트랜스퍼 동작 개시 신호 발생 회로는 트랜스퍼 명령 신호를 래치할 수 있으며 트랜스퍼 동작 개시 신호를 출력할 수 있다. 트랜스퍼 동작 개시 신호는 주기억 장치 활성화 신호에 따라 출력될 수 있으며 트랜스퍼 리셋트 신호에 의해서 리셋트될 수 있다. 트랜스퍼 리셋트 신호는 데이터 트랜스퍼 동작이 종료된 후에 활성화될 수 있다.
이 실시예의 트랜스퍼 동작 제어 회로는 트랜스퍼 동작 개시 신호를 수신할 수 있으며 제어 신호를 발생할 수 있다. 제어 신호는 주기억 장치 부분과 부기억 장치 부분간의 데이터 트랜스퍼을 제어할 수 있다.
이 실시예의 일 관점에 따르면, VCSDRAM은 또한 활성화 명령 신호 및 프리차지 명령 신호를 명령 디코더 회로로부터 수신하여 주기억 장치 활성화 신호를 제공하는 주기억 장치 활성화 신호 발생 회로를 포함한다.
이 실시예의 다른 관점에 따르면, 전원이 VCSDRAM에 인가되는 경우에 명령 디코더 회로가 프리차지 명령 신호 또는 모드 레지스터 셋트 명령 신호 또는 이들 두 신호 모두를 발생할 수 있다. 이들 신호는 트랜스퍼 동작 개시 신호 발생 회로를 초기화할 수 있다.
도 1은 본 발명의 제1 실시예에 대한 블럭도.
도 2는 본 발명의 일 실시예에 따른 주기억 장치 부분과 부기억 장치 부분간의 관계를 도시한 블럭도.
도 3은 본 발명의 실시예들에 의해서 수행될 수도 있는 각종 동작 명령들을 도시한 표.
도 4는 통상적인 트랜스퍼 동작 타이밍 테스트를 도시한 타이밍도.
도 5는 본 발명에 따른 고속 트랜스퍼 동작 테스트 시간을 도시한 타이밍도.
도 6은 본 발명의 제1 실시예에서 사용될 수도 있는 트랜스퍼 동작 개시 신호 발생 회로를 도시하는 개략도.
도 7은 본 발명의 제2 실시예에 대한 블럭도.
도 8은 본 발명의 제2 실시예에서 사용될 수도 있는 트랜스퍼 동작 개시 신호 발생 회로를 도시하는 개략도.
도 9는 통상적인 가상 채널 동기식 다이나믹 랜덤 액세스 메모리(VCSDRAM)의 블럭도.
〈도면의 주요부분에 대한 부호의 설명〉
102, 702, 902 : 명령 디코더 회로
104, 704, 904 : 주기억 장치 활성화 신호 발생 회로
106, 720, 906 : 트랜스퍼 동작 개시 신호 발생 회로
108, 708, 908 : 트랜스퍼 동작 제어 회로
110, 710, 910 : 동작 모드 설정 회로
112, 712, 912 : 주기억 장치 제어 회로
114 , 714, 914: 주기억 장치 부분
116, 716, 916 : 부기억 장치 부분
204 : 동작 제어 회로
206 : 데이터 트랜스퍼 회로
208 : 데이터 트랜스퍼 회로
212, 226 : DRAM 행 제어 회로
214, 228 : DRAM 행 디코더
216, 230 : DRAM 열 제어 회로
218 : DRAM 열 디코더
220 : DRAM 메모리 셀 부분
222 : 센스 증폭기
224 : SRAM 어레이
232 : SRAM 열 디코더
이제, 각종 실시예를 다수의 도면을 참조하여 설명한다.
도 1의 제1 실시예(100)는 명령 디코더 회로(102), 주기억 장치 활성화 신호 발생 회로(주기억 장치 활성화기)(104), 트랜스퍼 동작 개시 신호 발생 회로(트랜스퍼 개시기)(106), 트랜스퍼 동작 제어 회로(트랜스퍼 컨트롤러)(108), 동작 모드 설정 회로(110), 주기억 장치 제어 회로(112), 주기억 장치 부분(114), 부기억 장치 부분(116) 및 데이터 트랜스퍼 회로(118)를 포함하도록 도시된다.
제1 실시예의 특정 명령 디코더 회로(102)는 행 어드레스 스트로브 신호(예를 들어 RASB 또는/RAS), 열 어드레스 스트로브 신호(예를 들어 CASB 또는/CAS) 기록 인에이블 신호(예를 들어 WEB 또는 /WE) 및 칩 선택 신호(예를 들어 CSB 또는 CS)를 포함하는 다수의 명령 신호를 수신한다. 명령 디코더 회로(102)는 각종 명령 신호 조합들을 디코딩하여 다수의 내부 신호를 발생한다. 내부 신호들은 활성화 명령 신호(ACTV)(120), 프리차지 명령 신호(PRECH)(122), 트랜스퍼 명령 신호(XFER)(124) 및 모드 레지스터 셋트 명령 신호(MODE SET)(126)를 포함할 수 있다.
주기억 장치 활성화기(104)는 ACTV 신호 및 PRECH 신호를 수신하여 주기억 장치 활성화 신호(MAIN ACTV)(128)를 제공할 수 있다.
트랜스퍼 개시기(106)는 XFER 신호 및 MAIN ACTV 신호를 수신하며 트랜스퍼 동작 개시 신호(XFER START)(130)를 제공할 수 있다.
트랜스퍼 컨트롤러(108)는 XFER START 신호를 수신하여 기억 장치 제어 신호(CONTROL)를 제공할 수 있다. 일단 트랜스퍼 동작이 종료되면, 트랜스퍼 컨트롤러(108)는 트랜스퍼 리셋트 신호(RESET)를 발생할 수 있다. RESET 신호는 트랜스퍼 개시기(106)에 의해 수신될 수 있다. RESET 신호는 래치된 XFER 신호 상태를 해제시킬 수 있다.
동작 모드 설정 회로(110)는 MODE SET 명령을 수신할 수 있다. 모드 설정 명령에 따라, 모드 설정 회로(110)는 VCSDRAM에 대한 각종 동작 모드 파라미터를 설정할 수 있다. 데이터 입력/출력 버스트 길이 및 버스트 유형은 바로 이전 몇 개의 예와 같이 설정할 수 있다.
이제, 트랜스퍼 개시기의 일 예(예를 들어 도 1의 106)에 개략도를 도시하는 도 6을 참조하면, 도 6의 트랜스퍼 개시기(600)는 래치 회로(602), 인버터(604) 및 NOR 회로(606)를 포함하는 것으로 도시된다.
래치 회로(602)는 명령 디코더 회로(102)가 발생한 XFER 신호(124)를 수신하여 래치한다.
인버터(604)는 MAIN ACTV 신호를 입력으로서 수신할 수 있다. 인버터(604)의 출력은 NOR 게이트(606)에 하나의 입력으로 제공된다. NOR 게이트(606)의 다른 입력은 래치 회로(602)의 출력 노드(608)에 접속된다. NOR 게이트(606)의 출력은 XFER START 신호를 제공할 수 있다.
당업자라면 알 수 있듯이, 출력 노드(608)가 이미 하이 상태라면, RESET 및 XFER 신호가 로우인 경우에 출력 노드(608)는 하이 상태를 유지할 것이다. 동작에 있어서, 래치 회로(602)는 활성화 XFER 신호(예를 들어 하이 펄스)를 수신할 수 있는데 이 경우에는 XFER 신호가 래치될 수 있고 출력 노드(608)가 로우 상태로 구동될 수 있게 된다.
주기억 장치 부분이 출력 노드(608)가 로우 상태로 구동되는 시점에서 활성화되고 있으면, MAIN ACTV 신호는 하이 상태일 것이다. 이 하이 상태의 값은 인버터(604)에 의해서 반전되어 로우 입력이 NOR 게이트(606)에 제공된다. 이런 식으로, 주기억 장치 부분(예를 들어 114)과 부기억 장치 부분(예를 들어 116)간의 트랜스퍼 동작이 개시될 수 있다.
그러나, 주기억 장치 부분이 활성화되어 있지 않으면, MAIN ACTV 신호는 로우 상태일 것이다. 이 로우 상태의 값은 인버터(604)에 의해서 반전되어 하이 입력이 NOR 게이트(606)에 제공될 것이다. 이 입력은 XFER START 신호를 로우 상태로 되게 하여 트랜스퍼 동작이 개시되지 못하게 한다.
전술한 바와 같이, 일단 트랜스퍼 동작이 종료되면, RESET 신호가 활성화될 수 있다(하이 펄스 상태로 될 수 있다). 하이 RESET 신호는 래치 회로를 해제시킬 수 있다. 따라서, 출력 노드(608)는 하이 상태로 구동될 수 있다. 하이 상태의 출력 노드(608)는 XFER START 신호를 하이 상태로 만든다.
당업자라면 알 수 있듯이, 도 6에 도시한 래치 회로의 동작을 개념화하는 다른 방법은 래치 회로(602)가 셋트 동작 및 리셋트 동작을 갖는 것으로서 생각하는 것이다. 이런 식으로 보면, 래치 회로(602)는 XFER 신호에 의해서 셋트되고 RESET 신호에 의해서 리셋트된다.
이제, 주기억 장치 부분(200), 부기억 장치 부분(202) 및 데이터 트랜스퍼 회로(206)간의 관계를 도시하는 블럭도를 참조한다. 이러한 관계는 본원 발명자의 전술한 특허 공개 공보에서 설명되고 있다.
도 2의 블럭도는 동기식 인터페이스를 가지며 "x8" 2-뱅크 구조를 포함하는 반도체 기억 장치를 도시한다. 이 구조는 64메가비트(Mb)의 DRAM 어레이를 주기억 장치 부분(200)에 포함하며 16킬로비트(Kb)의 스태틱 RAM(SRAM) 어레이를 부기억 장치 부분(202)에 포함한다. 그러나, 당업자라면, 본 발명이 이러한 특정 실시예에 국한되지 않음을 알 것이다.
주기억 장치 부분(200)과 부기억 장치 부분(202) 외에도, 도 2는 또한 동작 제어 회로(204) 및 데이터 제어 회로(208)를 포함하는 주변 회로를 도시한다. 주변 회로(204, 208)는 주기억 장치 부분(200)과 부기억 장치 부분(202)간에서 데이터가 트랜스퍼되는 경우에 이용될 수 있다.
부기억 장치 부분(202)은 제각기 독립적인 캐시로서 작용하는 다수의 메모리 셀 그룹을 포함할 수 있다.
또한, 주목되는 것은 주기억 장치 부분(200)과 부기억 장치 부분(202)을 제어 제어하는데 이용되는 제어 단자 및 어드레스 단자의 수가 주기억 장치 부분(200)을 제어하는데 사용된 제어 단자 및 어드레스 단자의 수와 동일할 수 있다는 것이다.
도 2의 특정 구성에서는, 주기억 장치 부분(200)이 다수의 DRAM 셀을 가진 DRAM 어레이(210)를 포함할 수 있다. DRAM 셀들은 행과 열을 가진 매트릭스로 배열될 수 있다. 주기억 장치 부분(200)은 DRAM 행 제어 회로(212), DRAM 행 디코더 회로(214), DRAM 열 제어 회로(216) 및 DRAM 열 디코더 회로(218)를 또한 포함할 수 있다.
DRAM 행 제어 회로(212)는 내부 어드레스 신호(iA0-iA13)를 수신할 수 있으며 뱅크 선택 및 열 선택 신호를 DRAM 행 디코더 회로(214)에 제공할 수 있다. DRAM 행 디코더 회로(214)는 뱅크 신호(iA13)를 수신하여 이에 응답해서 DRAM 뱅크를 선택한다. DRAM 행 디코더 회로(214)는 또한 행 선택 신호(iADR12-iADR0)를 수신하여 이에 응답해서 DRAM 행을 선택할 수 있다.
DRAM 열 제어 회로(216)는 내부 어드레스 신호(iA6-iA5)를 수신할 수 있고 열 선택 신호들을 DRAM 열 디코더 회로(218)에 제공할 수 있다. DRAM 열 디코더 회로(218)는 열 선택 신호(iADC5-iADC6)를 수신하여 이에 응답해서 DRAM 열들을 선택할 수 있다.
DRAM 어레이(210)는 메모리 셀 부분(220) 및 센스 증폭기 부분(222)을 포함할 수 있다. 센스 증폭기 부분(222)은 선택된 메모리 셀 부분(220)내에 저장된 데이터를 검출 및 증폭할 수 있다.
DRAM 어레이(210)는 뱅크라고 하는 다수의 블록으로 분할될 수 있다. 하나의 가능한 구성에서, 각각의 뱅크는 메모리 셀 부분(220) 및 센스 증폭기 부분(222)을 포함할 수 있다. 도 2의 특정 구성에서, DRAM 어레이(210)는 두 개의 뱅크 즉 뱅크 A 및 뱅크 B를 포함한다. 이들 뱅크중의 하나(A 또는 B)는 뱅크 선택 신호(iAD13)에 의해서 선택될 수 있다. 선택된 뱅크내의 선택된 메모리 셀 부분(220)은 주기억 장치 활성화 신호(예를 들어 도 1의 MAIN ACTV)주기억 장치 제어 회로(예를 들어 도 1의 112)에 의해서 활성화될 수 있다.
도 2의 구성에서, 부기억 장치 부분(202)은 SRAM 어레이(224)를 포함할 수 있다. SRAM 어레이(224)는 행 및 열을 가진 매트릭스로 배열된 다수의 SRAM 셀을 포함할 수 있다. 부기억 장치 부분(202)은 또한 SRAM 행 제어 회로(226), SRAM 행 디코더 회로(228), SRAM 열 제어 회로(230) 및 SRAM 열 디코더 회로(232)를 포함할 수 있다.
SRAM 행 제어 회로(226)는 내부 어드레스 신호(iA0-iA13)를 수신하며 행 선택 신호들을 SRAM 행 디코더 회로(228)에 제공할 수 있다. SRAM 행 디코더 회로(228)는 SRAM 행 제어 회로(226)로부터 수신된 신호들에 따라 SRAM 셀들의 그룹을 선택할 수 있다. 도 2의 특정 구성에서, SRAM 셀 그룹들은 SRAM 셀 행들에 따라 선택된다. 따라서, 이러한 구성에서, SRAM 행 디코더 회로(228)는 행 선택 신호(iASR0-iASR13)를 수신하여 이에 응답해서 SRAM 행을 선택한다.
SRAM 열 제어 회로(230)는 내부 어드레스 신호(iA4-iA1)를 수신하여 열 선택 신호들을 SRAM 열 디코더 회로(232)에 제공한다. SRAM 열 디코더 회로(232)는 열 선택 신호(iASC4-iASC10)를 수신하여 이에 응답해서 SRAM 열들을 선택한다.
도 2의 동작 제어 회로(204)는 도 2에 도시한 반도체 기억 장치의 동작을 제어할 수 있는 외부 신호들을 수신할 수 있다. 데이터 제어 회로(208)는 반도체 기억 장치의 데이터 입력 및 데이터 출력을 제어할 수 있다.
당업자라면 알 수 있듯이, 도 2의 구성은 DRAM을 주기억 장치 부분(200)에 포함하고 SRAM을 부기억 장치 부분(202)에 포함하지만 본 발명은 이러한 구성에 국한되는 것으로 해석되어서는 안된다. 주기억 장치 부분(예를 들어 200)에는 다른 유형의 메모리 장치가 이용될 수도 있다. 바로 이전 몇 개의 예처럼, 주기 억 장치 부분은 SRAM, 마스크형 리드 온리 메모리(ROM), 프로그래머블 ROM(PROM), 소거가능 PROM(EPROM), 전기적 소거가능 PROM(EEPROM), "플레시" EEPROM, 강유전성 RAM(FRAM 또는 FeRAM) 등을 포함할 수 있다. 주기억 장치 부분에 이용되는 메모리의 유형은 반도체 기억 장치의 특정 기능에 따라 선택될 수 있다.
당업자라면 또한 알 수 있듯이, 특정 유형의 메모리는 특정 구성에 따라 좌우될 수 있다. 예를 들어, DRAM이 주기억 장치 부분에 이용되는 경우, 그러한 DRAM의 몇가지 예로서는 범용 DRAM, 확장형 데이터 아웃(extended data out) DRAM(EDODRAM), SDRAM, 동기식 그래픽 RAM(SGRAM), 버스트 EDODRAM, 더블 데이터 레이트(double data rate) SDRAM(DDR SDRAM), 동기-링크 DRAM(SLDRAM), 램버스 DRAM(RDRAM)이 있다.
부기억 장치 부분(예를 들어 202)은 마찬가지로 메모리 유형에 따라 달라질 수 있다. 바람직하게는, 부기억 장치 부분은 그와 연관된 주기억 장치 부분에 사용되는 메모리보다 높은 속도로 액세스될 수 있는 유형의 메모리를 포함할 수 있다.
주기억 장치 부분이 소거가능 섹터들로 배열된 플레시 EEPROM 셀들을 포함하는 경우, 부기억 장치 부분이 소거가능 플레시 EEPROM 섹터의 크기의 1/2 이상의 크기를 갖는 것이 바람직하다.
다시 도 2를 참조하면, 동작 제어 회로(204)가 수신한 외부 신호들은 클럭 인에이블(CLE), 클럭 신호(CLK), 칩 선택 신호(/CS), 행 어드레스 신호(/RAS), 열 어드레스 스트로브 신호(/CAS), 기록 인에이블 신호(/WE) 및 어드레스 신호(A0-A13)를 포함할 수 있다.
CLK 신호는 나머지 다른 외부 신호들에 대한 기준 클럭 신호일 수 있다. 즉, CLK에 따라 입력 신호들은 입력될 수 있으며("클럭킹 인(clocked in)"될 수 있으며) 출력 신호들은 출력될 수 있다("클럭킹 아웃될 수 있다(can be clocked out)" 수 있다). 하나의 특정 예로서, 각 외부 신호의 셋업/홀드 시간은 CLK 신호의 상승 에지에 따라 기준점으로서 설정될 수 있다.
CKE 신호는 CLK 신호가 유효한 때 또는 유효하지 않은 때를 설정할 수 있다. 바로 이전의 한 예처럼, CKE 신호가 CLK 신호의 상승 에지에서 하이 상태인 경우, 다음 상승 에지 CLK 신호는 유효할 것이다. CKE 신호가 CLK 신호의 상승 에지에서 로우 상태인 경우, 다음 상승 에지 CLK 신호는 유효하지 않을 것이다.
/CS 신호는 /RAS, /CAS 또는 /WE 신호의 수용할 것인지를 결정한다. /CS 신호가 CLK 신호의 상승 에지에서 로우 상태인 경우, /RAS, /CAS 및/또는 /WE 신호는 동작 제어 회로(예를 들어 204)에 의해서 수신되어 반도체 기억 장치를 액세스할 수 있다. /CS 신호가 CLK 신호의 상승 에지에서 하이 상태인 경우, /RAS, /CAS 또는 /WE 신호는 동작 제어 회로에 의해 무시될 수 있다.
/RAS, /CAS 및 /WE 신호의 특정 조합은 반도체 기억 장치의 특정 동작을 결정할 수 있다.
도 2를 참조하면, 어드레스 신호(A0-A13)는 CLK 신호에 따라 동작 제어 회로(204)에 의해서 수신될 수 있다. 어드레스 신호(A0-A13)는 그다음 DRAM 행 제어 회로(212), DRAM 열 제어 회로(216), SRAM 행 제어 회로(226) 및 SRAM 열 제어 회로(230)에 전송된다. 이런 식으로, 어드레스 신호(A0-A13)는 메모리 셀 부분(220) 및 SRAM 어레이(224)를 액세스할 수 있다. 어드레스 신호(A13)는 주기억 장치 부분(200)내의 특정 뱅크를 선택하는데 사용될 수 있다.
또한, 어드레스 신호(A0-A13)가 내부 명령 신호에 따라 모드 레지스터에 의해서 수신되는 경우, 어드레스 신호(A0-A13)는 데이터의 입력/출력 방식을 설정하는데 사용될 수 있다. 또한, 어드레스 신호(A0-A13)는 SRAM 열 제어 회로(230)의 동작을 세팅하는데 사용될 수 있다.
도 2에 도시한 바와 같이, 데이터 제어 회로(208)는 데이터 바이트(DQ0-DQ7)를 입력으로서 수신하고 출력으로서 제공한다. 데이터 제어 회로(208)는 데이터 마스크 신호(DQM)를 또한 수신한다. DQM 신호들은 입력/출력 데이터 바이트(DQ0-DQ7)의 특정 데이터 비트들을 마스킹할 수 있다.
도 2에서 반도체 기억 장치의 일반적인 구성을 설명하였으나, 이제 반도체 기억 장치의 동작을 설명한다. 당업자라면 알 수 있듯이, 반도체 기억 장치는 특정 명령들의 입력에 의해서 동작될 수 있다. 이러한 명령들은 바로 이전의 한 예처럼 수많은 변형된 외부 신호를 사용하여 발생할 수 있다.
도 3을 참조하면, 도 2에 도시한 것과 같은 반도체 기억 장치를 제어하는 각종 명령의 일 예가 표에 수록되어 있다. 도 3의 표는 각종 명령들의 열과 그러한 명령들의 발생에 사용될 수 있는 외부 제어 신호들의 각종 조합들을 포함한다. 당업자라면 알 수 있듯이, 특정 조합들은 예시적인 것으로서 다른 조합들 및/또는 추가적인 명령들이 반도체 기억 장치에 의해 수용될 수도 있을 것이다.
도 3은 CLK 신호의 상승 에지에서 각 외부 제어 신호의 상태 및 그 시점에서 결정되는 결과적인 동작을 도시한다. 도 3에서, 심볼 "H"는 하이 논리 레벨을 나타내고, 심볼 "L"은 로우 논리 레벨을 나타내며, 심볼 'X"는 선택 레벨을 나타낸다. 당업자라면 알 수 있듯이, 선택 레벨은 "도운트 케어(don't care) 논리 상태를 포함할 수 있다(즉, 그 신호는 하이 레벨 또는 로우 레벨일 수도 있다).
도 3의 CKE 신호는 2개의 열 즉 "n-1" 열 및 "n" 열을 포함하도록 도시된다. 클럭 인에이블 신호의 n-1 열은 관심 클럭 사이클(즉 외부 제어 신호들이 인가되는 때의 클럭 사이클)에 선행하는 CLE 신호의 상태를 도시한다. 따라서, 이후의 설명에서, CKE 신호라 함은 시점 n-1에서의 CKE 신호를 말한다.
이제, 도 3의 명령들을 그들이 나타나는 순서대로 설명한다.
"판독" 명령에 의해, SRAM 어레이(예를 들어 도 2의 224)로부터 데이터가 판독될 수 있다. 도 3의 특정 판독 명령에 있어서, CLK 신호의 상승 에지에서의 외부 제어 신호들은 CKE=H, /CS=L, /RAS=H, /CAS=L 및 /WE=H이다.
도 3의 판독 명령이 반도체 기억 장치에 의해서 수신되는 경우, 어드레스 신호(예를 들어 A0-A3)는 SRAM 어레이(예를 들어 224)에 대한 행 선택 신호로서 수신된다. 또한, 어드레스 신호(예를 들어 A4-A10)는 SRAM 어레이(예를 들어 224)에 대한 열 선택 신호로서 수신된다.
SRAM 어레이(224)로부터 판독된 데이터는 데이터 제어 회로(예를 들어 208)에 공급될 수 있다. 판독된 데이터는 그다음 판독 명령의 인가후 사전설정된 지연시간을 두고 데이터 제어 회로로부터 출력될 수 있다. DQM 신호가 하이 상태인 경우, 판독된 데이터는 마스킹될 것이며, 이에 따라 그 판독된 데이터는 반도체 기억 장치로부터 출력되지 않게 될 것이다.
다른 특정 예에서, 판독 명령은 행 선택 및 열 선택에 의해 SRAM 어레이(예를 들어 224)내의 셀을 선택할 수 있다. 행은 선택 신호(iASR0-iASR3)에 따라 선택될 수 있으며, 열은 선택 신호(iASC4-iASC10)에 따라 선택될 수 있다. 도 2에 도시한 바와 같이, iASR0-iASR3 및 iASC4-iASC10 신호들은 선택 신호(iA0-iA13)로부터 발생될 수 있다. 선택된 셀로부터의 데이터는 데이터 제어 회로(예를 들어 208)에 출력될 수 있다. 데이터는 특정 포맷으로 (센스 증폭기(222)와 같은) 데이터 제어 회로로부터 데이터 증폭기를 통해 출력될 수 있다.
"기록" 명령에 의해, SRAM 어레이(예를 들어 도 2의 224)에 데이터가 기록될 수 있다. 도 3의 특정 기록 명령에 있어서, CLK 신호의 상승 에지에서의 외부 제어 신호들은 CKE=H, /CS=L, /RAS=H, /CAS=L 및 /WE=L이다.
도 3의 기록 명령이 반도체 기억 장치에 의해서 수신되는 경우, 어드레스 신호(예를 들어 A0-A3)는 SRAM 어레이(예를 들어 224)에 대한 행 선택 신호로서 수신된다. 또한, 어드레스 신호(예를 들어 A4-A10)는 SRAM 어레이(예를 들어 224)에 대한 열 선택 신호로서 수신된다.
SRAM 어레이(224)에 기록되는 데이터는 데이터 제어 회로(예를 들어 208)에 의해 외부 데이터 값들로서 수신될 수 있다. 기록 데이터는 기록 명령의 인가후 사전설정된 지연시간을 두고 수신될 수 있다. DQM 신호가 하이 상태인 경우, 기록 데이터는 마스킹되어 반도체 기억 장치에 입력되지 않을 수 있다.
다른 특정 예에서, 기록 명령은 행 선택 및 열 선택에 의해 SRAM 어레이(예를 들어 224)내의 셀을 선택할 수 있다. 행은 선택 신호(iASR0-iASR3)에 따라 선택될 수 있으며, 열은 선택 신호(iASC4-iASC10)에 따라 선택될 수 있다. 도 2에 도시한 바와 같이, iASR0-iASR3 및 iASC4-iASC10 신호들은 선택 신호(iA0-iA13)로부터 발생될 수 있다. 기록될 데이터는 데이터 입력/출력(예를 들어 DQ0-DQ7)에 의해서 수신되어 기록 버퍼를 통해 선택된 셀에 기록될 수 있다.
이러한 판독 및 기록 동작은 주기억 장치 부분(200)의 DRAM 어레이(예를 들어 210) 또는 데이터 트랜스퍼 회로(206)에 영향을 끼치지 않고서 수행될 수 있다. 그러므로, 한 그룹의 SRAM 셀들에 관한 그러한 판독 및 기록 동작은 다른 그룹의 SRAM 셀들간에서 데이터 트랜스퍼이 일어나는 동안 일어날 수 있거나, DRAM 어레이내에서 일어날 수 있다. 따라서, 판독 또는 기록 동작이 일어나는 경우에도, (판독 또는 기록 동작에 의해서 액세스되지 않은) SRAM 셀 행과 DRAM 어레이간의 데이터 트랜스퍼 동작을 수행할 수 있다. 또한, 그러한 판독 또는 기록 동작이 일어나는 동안 DRAM 어레이가 수신된 명령을 실행하게 할 수도 있다.
"사전인출" 명령은 주기억 장치 부분(예를 들어 200)의 DRAM 메모리 셀 부분(예를 들어 220)으로부터 SRAM 어레이(예를 들어 도 2의 224)로의 데이터 트랜스퍼을 수행할 수 있다. 도 3의 특정 사전인출 명령에 있어서, CLK 신호의 상승 에지에서의 외부 제어 신호들은 CKE=H, /CS=L, /RAS=H, /CAS=H, /WE=L, A10=L 및 A9=L이다.
도 3의 사전인출 명령이 반도체 기억 장치에 의해서 수신되는 경우, 제1 셋트의 어드레스 신호(예를 들어 A0-A3)는 SRAM 어레이(예를 들어 224)에 대한 행 선택 신호로서 수신되고, 제2 셋트의 어드레스 신호(예를 들어 A5-A6)는 DRAM 어레이(예를 들어 210)에 대한 열 선택 신호로서 수신될 수 있으며, 다른 셋트의 어드레스 신호(예를 들어 iA13)는 DRAM 어레이에 대한 뱅크 선택 신호로서 수신될 수 있다.
사전인출 신호가 수신되면, 특정 뱅크에 대한 메모리 셀 부분(예를 들어 220)은 iA13 신호에 따라 선택될 것이다. 메모리 셀 부분들은 활성화 명령에 의해 이미 활성화되었을 수도 있다. 설명 목적상, 뱅크 A가 선택되는 것으로 가정한다.
선택된 뱅크의 메모리 셀 부분에서 비트 라인 또는 비트 라인 그룹들은 iA5 및 iA6 신호들에 따라 선택될 수 있다. 선택된 비트 라인상의 데이터는 센스 증폭기 부분(222)에 의해서 증폭될 수 있다. 선택된 비트 라인상의 증폭된 데이터는 데이터 트랜스퍼 회로(206)를 통해 데이터 트랜스퍼 버스 라인에 전송될 수 있다.
셀 또는 셀 그룹은 iA0 및 iA3 신호들에 따라 SRAM 어레이(224)내의 행을 활성화시키는 것에 의해 선택될 수 있다. 선택된 셀은 데이터 트랜스퍼 버스 라인들에 데이터를 저장하여 어떤 이전의 저장된 데이터를 오버라이팅할 수 있다.
(예를 들어 DRAM 어레이(210)와 SRAM 어레이(224)간에서) 데이터 트랜스퍼이 일어난 후, 데이터 트랜스퍼 회로(예를 들어 206)를 통한 데이터 트랜스퍼은 중단될 수 있다. 도 2의 특정 구성에서는, 사전인출 명령에 의해 어떤 한 시점에서 트랜스퍼될 수 있는 데이터의 양은 128×8비트이다.
"사전인출(자동-프리차지)" 명령은 DRAM 어레이(예를 들어 210)로부터 SRAM 어레이(예를 들어 224)로의 데이터 트랜스퍼을 수행하고 그다음 자동적으로 DRAM 어레이에서 프리차지 동작을 수행할 수 있다. 도 3의 특정 자동-프리차지 명령에 있어서, CLK 신호의 상승 에지에서의 외부 제어 신호들은 CKE=H, /CS=L, /RAS=H, /CAS=H, /WE=L, A10=H 및 A9=L이다.
사전인출 자동-프리차지 동작은 상술한 사전인출 동작과 동일한 일반적인 방식으로 수행될 수 있다. 즉, 어드레스 신호(예를 들어 A0-A3)는 SRAM 어레이(예를 들어 224)에 대한 행 선택 신호를 선택할 수 있고, 다른 어드레스 신호(예를 들어 A5, A6)는 DRAM 어레이(예를 들어 210)내의 열들을 선택할 수 있으며, 또 다른 어드레스 신호(예를 들어 iA13)는 DRAM 뱅크를 선택할 수 있다.
사전 자동-프리차지 명령이 수신되면, 특정 뱅크에 대한 메모리 셀 부분(예를 들어 220)은 iA13 신호에 따라 선택될 것이다. 메모리 셀 부분들은 활성화 명령에 의해 이미 활성화되었을 수도 있다. 설명 목적상, 뱅크 A가 선택되는 것으로 가정한다.
선택된 뱅크의 메모리 셀 부분에서 비트 라인 또는 비트 라인 그룹들은 iA5 및 iA6 신호들에 따라 선택될 수 있다. 선택된 비트 라인상의 데이터는 센스 증폭기 부분(222)에 의해서 증폭될 수 있다. 선택된 비트 라인상의 증폭된 데이터는 데이터 트랜스퍼 회로(206)를 통해 데이터 트랜스퍼 버스 라인에 전송될 수 있다.
셀 또는 셀 그룹은 iA0 및 iA3 신호들에 따라 SRAM 어레이(224)내의 행을 활성화시키는 것에 의해 선택될 수 있다. 선택된 셀은 데이터 트랜스퍼 버스 라인들에 데이터를 저장하여 어떤 이전의 저장된 데이터를 오버라이팅할 수 있다.
(예를 들어 DRAM 어레이(210)와 SRAM 어레이(224)간에서) 데이터 트랜스퍼이 일어난 후, 데이터 트랜스퍼 회로(예를 들어 206)를 통한 데이터 트랜스퍼은 중단될 수 있다.
일단 데이터 트랜스퍼이 중단되고, 특정된 시간이 경과된 후에는, DRAM 메모리 셀 부분(220)내의 이전에 선택된 워드 라인은 비-선택된 상태로 될 것이다. DRAM 메모리 셀 부분(220)은 그다음 내부 프리차지 동작을 받을 수 있다(비트 라인 전위 및 센스 증폭기 전위가 평형화될 수 있다). 프리차지 동작에 대해서는 더욱 상세히 후술하겠다. 따라서, 사전인출 자동-프리차지 명령이 입력된 후, 특정된 시간이 경과된 후에는, 메모리 셀 부분(220)이 자동적으로 프리차지된(비-선택된) 상태로 될 것이다.
"복원" 명령은 SRAM 어레이(예를 들어 224)로부터 DRAM 어레이(예를 들어 210)로의 데이터 트랜스퍼을 수행할 수 있다. 복원 명령은 다수의 사이클에 걸쳐 실행될 수 있다. 예를 들어, 2개의 CLK 사이클이 CLK1 및 CLK2로서 주어지면, 복원 동작은 CLK1 사이클 및 CLK2 사이클에 걸쳐 발생할 수도 있다. 도 3의 특정 복원 명령에 있어서, CLK 신호의 상승 에지에서의 외부 제어 신호들은 CKE=H, /CS=L, /RAS=H, /CAS=H, /WE=L, A10=L 및 A9=H이다.
복원 명령은 CLK1의 상승 에지에서 클럭킹 인되는(being clocked in) 어드레스 신호(예를 들어 A0-A3, A5, A6, A13)에 의해 시작될 수 있다. A0-A3 신호들은 SRAM 어레이(예를 들어 224)내의 행을 선택할 수 있고, A5 및 A6은 DRAM 어레이(예를 들어 210)내의 열들을 선택할 수 있으며, A13 신호는 DRAM 어레이의 뱅크를 선택할 수 있다.
후속하는 클럭 사이클 CLK2의 상승 에지에서, 어드레스 신호(예를 들어 A0-A12, A13)가 클럭킹 인될 수 있다(can be clocked in). A13 신호는 데이터 트랜스퍼의 목적지인 뱅크를 선택할 수 있다. CLK2 사이클상의 A13 값은 CLK1 신호상의 것과 동일하다. A0-A12 신호들은 데이터 트랜스퍼의 목적지인 DRAM 어레이내의 행을 선택할 수 있다.
복원 명령은 도 2를 특히 참조하면 더욱 잘 이해될 수도 있다. 복원 명령이 제1 클럭 사이클에서 입력되는 경우에는 선택 신호(iA0-iA12)를 제1 사이클 선택 신호(i1A0-i1A12)라고 할 수 있고, 제2 클럭 사이클에서 입력되는 경우에는 선택 신호(iA0-iA12)를 제2 사이클 선택 신호(i2A0-i2A12)라고 할 수 있다.
SRAM 어레이(224)의 데이터는 제1 클럭 사이클 CLK1에 의해 발생되는 선택 신호(i1A0-i1A13)에 의해서 선택될 수 있다. 데이터는 DRAM 어레이(210)내에 있는 뱅크의 데이터 트랜스퍼 버스 라인에 트랜스퍼될 수 있다. 이러한 뱅크는 iA13 신호에 따라 선택될 수도 있다.
데이터 트랜스퍼 버스 라인상의 데이터는 그다음 선택 신호(i1A5, i1A6)에 따라 메모리 셀 부분(220)내의 비트 라인들에 트랜스퍼될 수도 있다.
그다음, 상술한 메모리 셀 부분(220)의 워드 라인은 제2 클럭 신호 CLK2상에 발생된 선택 신호(i2A0-i2A12)에 의해서 선택될 수 있다. 신호(iA13)는 DRAM 어레이(210) 뱅크의 선택을 계속할 수 있다. 선택된 워드 라인에 의해, 데이터는 메모리 셀 부분(220)의 대응하는 비트 라인들상에 제공될 수 있다.
액세스된 메모리 셀 부분(220)에 대응하는 센스 증폭기 부분(222)은 선택된 워드 라인에 의해서 출력된 데이터를 증폭할 수 있다. 그러나, i1A5-i1A6 신호들에 의해서 선택된 열들의 경우, 트랜스퍼 라인들상에 기록될 데이터는 센스 증폭기 부분(220)에 의해서 증폭될 수 있다. SRAM 어레이(224)로부터의 데이터 트랜스퍼은 일단 워드 라인이 DRAM 어레이(210)내에서 선택되면 중단할 수 있다. 도 2에 도시한 특정 실시예의 경우, 복원 명령에 의해 한 시점에서 트랜스퍼될 수 있는 데이터의 양은 128×8 비트이다.
도 3에는 또한 "복원(자동-프리차지)" 명령이 도시되는데, 이 복원(자동-프리차지) 명령은 프리차지 동작을 수반하는 복원 동작을 수행할 수 있다. 복원(자동-프리차지) 명령은 제1 CLK 사이클인 CLK1 및 제2 클럭 사이클인 CLK2와 같은 다수의 사이클에 걸쳐 수행될 수 있다. 도 3에 도시한 특정 복원(자동-프리차지) 명령의 경우, CLK 신호의 상승 에지에서의 외부 제어 신호들은 CKE=H, /CS=L, /RAS=H, /CAS=H, /WE=L, A10=H 및 A9=L이다.
복원(자동-프리차지) 명령의 경우, 제1 외부 클럭 신호인 CLK1의 상승 에지에서, 어드레스 신호(예를 들어 A0-A3, A5, A6, A13)가 입력될 수 있다. A0-A3 신호들은 SRAM 어레이(예를 들어 224)내의 행을 선택할 수 있고, A5 및 A6은 DRAM 어레이(예를 들어 210)내의 열들을 선택할 수 있으며, A13 신호는 DRAM 어레이의 뱅크를 선택할 수 있다.
후속하는 클럭 사이클 CLK2의 상승 에지에서, 어드레스 신호(예를 들어 A0-A12, A13)가 클럭킹 인될 수 있다(can be clocked in). A13 신호는 데이터 트랜스퍼의 목적지인 뱅크를 선택할 수 있다. CLK2 사이클상의 A13 값은 CLK1 신호상의 것과 동일하다. A0-A12 신호들은 데이터 트랜스퍼의 목적지인 DRAM 어레이내의 행을 선택할 수 있다.
도 2를 참조하면, 복원 명령이 제1 클럭 사이클에서 입력되는 경우에는 선택 신호(iA0-iA12)를 제1 사이클 선택 신호(i1A0-i1A12)라고 할 수 있고, 제2 클럭 사이클에서 입력되는 경우에는 선택 신호(iA0-iA12)를 제2 사이클 선택 신호(i2A0-i2A12)라고 할 수 있다.
복원(자동-프리차지) 동작은 상술한 복원 동작과 동일한 일반적인 방식으로 계속될 수 있다.
특히, SRAM 어레이(224)의 데이터는 제1 클럭 신호 CLK1상에 발생된 선택 신호(i1A0-i1A3)에 의해서 선택될 수 있다. 데이터는 iA13 신호에 따라 선택된 DRAM 어레이(210)내에 있는 뱅크의 데이터 트랜스퍼 버스 라인에 트랜스퍼될 수 있다. 데이터 트랜스퍼 버스들 상의 데이터는 선택 신호(i1A5, i1A6)에 따라 비트 라인들에 트랜스퍼될 수 있다.
그다음, 워드 라인은 선택 신호(i2A0-i2A12)에 의해서 선택될 수 있으며, 신호(iA13)는 DRAM 어레이(210) 뱅크의 선택을 계속할 수 있다. 선택된 워드 라인에 의해, 데이터는 메모리 셀 부분(220)의 대응하는 비트 라인들상에 제공될 수 있다.
센스 증폭기 부분(222)은 트랜스퍼 라인들로부터의 증폭된 기록 데이터를 수신할 i1A5-i1A6 신호들에 의해서 선택된 열들을 제외하고는 선택된 워드 라인에 의해서 출력된 데이터를 증폭할 수 있다.
이전 복원 명령의 경우에서와 같이, 복원(자동-프리차지) 명령에 의한 데이터 트랜스퍼은 일단 워드 라인이 DRAM 어레이(210)에서 선택된 후에는 중단할 수 있다.
복원(자동-프리차지) 동작은 특정된 시간이 경과된 후에 비-선택된 상태로 복귀하는 선택된 워드 라인에 의해 계속할 수 있다. DRAM 메모리 셀 부분(220)은 그다음 내부 프리차지 동작을 받을 수 있다. 내부 프리차지 동작에 대해서는 더욱 상세히 후술하겠다. 따라서, 복원 자동-프리차지 명령이 입력된 경우, 특정된 시간이 경과된 후에는, 메모리 셀 부분(220)이 자동적으로 프리차지된(비-선택된) 상태로 될 것이다.
도 3에 도시된 "활성화" 명령에 의해, DRAM 어레이(210)내에 있는 선택된 뱅크의 메모리 셀 부분(220)이 활성화될 수 있다. 도 3의 특정 활성화 명령에 있어서, CLK 신호의 상승 에지에서의 외부 제어 신호들은 CKE=H, /CS=L, /RAS=L, /CAS=H 및 /WE=H이다.
활성화 명령이 입력되면, 어드레스 신호(예를 들어 A13)는 뱅크 선택 어드레스로서 수신될 수 있으며 다른 어드레스 신호(예를 들어 A0-A12)는 메모리 셀 부분(220)의 행 선택 어드레스로서 수신될 수 있다.
도 2의 구성에서, 활성화 명령이 인가되면, 메모리 셀 부분(220)내의 워드 라인은 선택 신호(iA0-iA12)에 의해서 선택될 수 있다. 메모리 셀 부분(220)을 포함하는 뱅크는 선택 신호(iA13)에 의해서 선택될 수 있다.
워드 라인의 선택에 의해, 메모리 셀 부분(220)내의 비트 라인들상에 메모리 셀 그룹이 제공될 수 있다. 비트 라인들상의 데이터는 센스 증폭기(222)에 의해서 감지되고 증폭될 수 있다. 도 2의 특정 구성에서, 활성화 명령에 의해서 한 시점에서 증폭될 수 있는 데이터의 양은 512×8 비트이다.
이미 활성화된 DRAM 어레이(210)내에 있는 뱅크의 다른 워드 라인을 선택하는 것이 바람직할 수도 있다. 이러한 경우에는, 뱅크를 프리차지 상태로 되게 하고 그다음 다른 활성화 명령을 인가하는 것이 필요할 수도 있다. 이러한 활성화 명령은 일반적인 DRAM에서 /RAS를 로우 상태로 구동하는 것과 동등한 것으로 생각할 수 있다.
도 3에 도시된 "프리차지" 명령에 의해, DRAM 어레이(210)내에 있는 선택된 뱅크의 메모리 셀 부분(220)이 프리차지될 수 있다(비-활성화된 상태로 될 수 있다). 도 3의 특정 프리차지 명령에 있어서, CLK 신호의 상승 에지에서의 외부 제어 신호들은 CKE=H, /CS=L, /RAS=L, /CAS=H 및 /WE=L이다.
프리차지 명령에 있어서, 어드레스 신호는 다른 뱅크 선택 신호(A13)가 유효한 동안에는 사전설정된 값을 가질 수 있다(A10=L). 뱅크 선택 신호가 활성화 명령을 이미 수신한 뱅크를 나타내는 경우에는 그 뱅크 선택 신호를 유효한 것으로 생각할 수 있다. 활성화 명령을 수신하지 않은 뱅크가 프리차지 동작에 대해 선택된 경우에는 그 뱅크 선택 신호를 무효한 것으로 생각할 수 있다. 유효 뱅크 선택 신호가 주어지면, 그 뱅크의 메모리 셀 부분은 프리차지될 수 있다(비-활성화될 수 있다).
프리차지 명령에 앞서, 메모리 셀 부분(예를 들어 220)내의 워드 라인은 활성화될 수 있다. 메모리 셀 부분은 뱅크 선택 신호(예를 들어 iA13)에 의해서 선택된 뱅크일 수 있다. 프리차지 명령이 입력되면, 활성화된 워드 라인은 비-활성화될 수 있다. 또한, 센스 증폭기들과 비트 라인들의 전위는 서로 평형화될 수 있다. 프리차지 동작 후에, 메모리 셀 부분은 다음 공급될 활성화 명령의 수신을 준비할 수 있다. 이러한 프리차지 동작은 일반적인 DRAM에서 /RAS 신호를 하이 상태로 구동하는 것과 동등하게 생각할 수 있다.
도 3에 도시된 "모든-뱅크 프리차지" 명령에 의해, DRAM 어레이(210)내에 있는 모든 뱅크가 프리차지될 수 있다. 이러한 동작에 의해서 DRAM 어레이는 프리차지될 수 있어(비-활성화될 수 있어), 모든 뱅크의 메모리 셀 부분들의 활성화된 상태가 종료될 수 있다. 도 3의 특정된 모든-뱅크 프리차지 명령에 있어서, CLK 신호의 상승 에지에서의 외부 제어 신호들은 CKE=H, /CS=L, /RAS=L, /CAS=H, /WE=L 및 A10=H이다.
모든-뱅크 프리차지 명령이 입력되면, DRAM 어레이(예를 들어 210)의 모든 워드 라인은 비-활성화될 수 있다. 또한, 센스 증폭기들과 비트 라인들의 전위는 서로 평형화될 수 있다.
일단 모든-뱅크 프리차지 동작이 종료된 후에, DRAM 어레이의 모든 뱅크는 다음 입력될 활성화 명령의 수신을 준비할 수 있다. 모든-뱅크 프리차지 명령은 동작은 일반적인 DRAM에서 /RAS 신호를 하이 상태로 구동하는 것과 동등하게 생각할 수 있다.
도 3에 도시된 "/CAS before /RAS(CBR) 리프레시" 명령은 리프레시 어드레스에 따라 DRAM 셀 데이터를 리프레시할 수 있다. CBR 리프레시 모드의 리프레시 어드레스는 반도체 메모리 장치 내부의 회로들에 의해서 자동적으로 발생될 수 있다. 도 3의 CBR 리프레시 명령의 경우, CLK 신호의 상승 에지에서의 외부 제어 신호들은 CKE=H, /CS=L, /RAS=L, /CAS=L, /WE=H이다.
도 2의 특정 예를 참조하면, CBR 리프레시 명령이 입력되면, 선택 신호(iA0-iA12, iA13)는 내부 회로들에 의해서 자동적으로 발생된다. DRAM 어레이(210)의 뱅크는 iA13 신호에 의해서 선택되며, 선택된 뱅크내의 워드 라인은 iA0-iA13에 의해서 선택된다. 선택된 워드 라인에 의해, 데이터는 메모리 셀 부분(220)내의 동반 비트 라인들상에 출력될 수 있게 된다. 된다. 센스 증폭기 부분(222)은 출력되고 있는 데이터를 검출 및 증폭할 수 있다. 이러한 증폭에는 비트 라인들 자체의 데이터 값들을 구동하는 것이 포함될 수 있다.
비트 라인들 상에서 검출 및 증폭된 데이터는 그들 비트 라인을 통해서 메모리 셀 부분(222)내로 다시 기록될 수 있다. 그 다음, 특정된 시간이 경과된 후, 선택된 워드 라인은 비-선택된 상태로 복귀할 수 있다. 센스 증폭기들과 비트 라인들의 전위는 서로 평형화될 수 있고 리프레시 동작이 종료될 수 있다.
이제, 도 1, 4 및 5를 참조하여 본 발명의 제1 실시예에 따른 VCSDRAM의 동작을 설명한다.
도 4 및 5에서, 참조 번호(401)는 활성화 명령의 인가를 나타내며, 참조 번호(402)는 트랜스퍼 명령의 인가를 나타내고, 참조 번호(403)는 프리차지 명령의 인가를 나타낸다.
도 4에서, 명령 디코더 회로(102)는 활성화 명령(401)을 수신하여 ACTV 신호를 발생한다. ACTV 신호는 MAIN ACTV 신호를 발생하는 주기억 장치 활성화기(104)에 의해서 수신될 수 있다.
다음, 명령 디코더 회로(102)는 트랜스퍼 명령(402)을 수신하여 XFER 신호를 발생할 수 있다.
MAIN ACTV 및 XFER 신호들이 발생되면, 트랜스퍼 개시기(106)는 래치 회로(예를 들어 도 6의 602)에 의해서 XFER 신호를 래치하여 XFER START 신호를 출력할 수 있다.
다음, 트랜스퍼 컨트롤러(108)는 XFER START 신호를 수신하여 CONTROL 신호를 발생할 수 있다. CONTROL 신호는 부기억 장치 부분(116) 및 데이터 트랜스퍼 회로(118)(또는 도 2의 206)에 의한 데이터 트랜스퍼 동작을 제어할 수 있다.
CONTROL 신호가 발생되면, 주기억 장치 제어 회로(112) 및 부기억 장치 부분(116)이 동작되며 데이터가 MAIN ACTV 신호에 따라 주기억 장치 부분(114)으로 트랜스퍼될 수 있다.
일단 주기억 장치 제어 회로(112)에 대한 트랜스퍼 동작이 종료되면, 트랜스퍼 컨트롤러(108)는 RESET 신호를 발생한다.
RESET 신호가 트랜스퍼 컨트롤러(108)로부터 출력되면, 트랜스퍼 개시기(106)내에 있는 래치 회로(예를 들어 602)에 의한 명령 신호의 래칭은 해제될 수 있다. XFER START 신호는 그다음 로우 상태로 구동될 수 있다.
도 4 및 5를 참조하면, 각종 시간 주기들이 도시되어 있다. 시간 주기(T0)는 외부 클럭 신호의 주기를 나타낼 수 있고, 시간 주기(Td)는 MAIN ACTV 신호가 하이 상태로 천이하는(또한 주기 장치 부분(114)이 주기억 장치 제어 회로(112)에 의해서 활성화되는) 시점과 트랜스퍼 동작이 CONTROL 신호에 따라 수행되는 시점간의 시간 간격을 나타낼 수 있다.
전술한 바와 같이, 시간 주기(Td)가 짧으면 주기억 장치 부분(114)내에서 메모리 셀 데이터의 증폭이 불충분하게 될 수 있다. 또한, Td 시간이 짧으면, 전원 전압의 변동(예를 들어 고 전원 전압 및 접지 전위)에 의해 VCSDRAM의 동작이 악영향을 받게 될 것이다.
VCSDRAM은 타이밍 사양에 의해 결정되는 최소 Td 시간으로 테스트하는 것이 바람직할 수 있다.
도 4의 구성에서는, Td 사양이 T0 시간보다 큰 경우에 Td 사양을 테스트할 수 있다. 그러나, Td 사양이 외부 클럭 주기(T0) 시간보다 작은 경우에는, 트랜스퍼 명령(402)이 활성화 명령(401)에 후속하는 짧은 시간 주기 동안 입력될 수 없으므로 Td 사양을 테스트할 수 없다.
이러한 테스트의 단점을 극복하기 위해, 제1 실시예(100)를 도 5에 도시한 타이밍으로 동작시킬 수 있다.
제1 실시예(100)에서는, 명령 디코더(102)가 트랜스퍼 명령(402)을 수신하여 XFER 신호를 발생할 수 있다. XFER 신호에 의해 래치 회로(예를 들어 602)는 트랜스퍼 개시기(106)내에 XFER 명령을 래치할 수 있다.
도 5에 도시한 바와 같이, 주기억 장치 부분(114)내의 뱅크는 활성화되지 않으므로, MAIN ACTV 신호는 활성화되지 않는다(로우 상태로 된다). 비활성화 MAIN ACTV 신호가 트랜스퍼 개시기(106)에 입력으로서 제공되면, XFER START 신호는 XFER 명령이 래치되는 경우에도 비활성화 상태를 유지할 것이다.
다음, 제1 실시예(100)는 활성화 명령(401)을 수신할 수 있다. 활성화 명령(401)은 명령 디코더(102)에 의해서 디코딩될 수 있으며, ACTV 신호가 발생될 수 있다. 주기억 장치 활성화기(104)는 ACTV 신호를 수신하여 MAIN ACTV 신호를 활성화할 수 있다. MAIN ACTV 신호는 주기억 장치 제어 회로(112) 및 트랜스퍼 개시기(106)에 공급될 수 있다.
도 5에 도시한 바와 같이, MAIN ACTV 신호가 활성화되면, 트랜스퍼 개시기(106)는 XFER START 신호를 활성화시킨다. 트랜스퍼 컨트롤러(108)는 XFER START 신호를 수신하여 CONTROL 신호를 발생할 수 있다. CONTROL 신호는 채널 버퍼 및 트랜스퍼 동작을 제어하여, 데이터가 주기억 장치 부분(114)에 트랜스퍼될 수 있게 한다.
따라서, 도 5에 의해 설명한 동작 모드로, 트랜스퍼 동작은 MAIN ACTV 신호의 활성화에 후속하는 가장 짧은 시간 주기(Td)에 따라 수행될 수 있다. 그러므로, 외부 클럭 신호(T0)의 주기와 무관하게 Td 사양에 대한 테스트가 수행될 수 있다.
이런 식으로, 제1 실시예(100)에 따르면, 외부 클럭(T0)의 주기가 시간 주기(Td)보다 긴 경우에도 데이터 트랜스퍼 타이밍(Td) 테스트가 수행될 수 있다. 따라서, 반도체 장치는 낮은 테스트 주파수 장비에 의해 테스트될 수 있게됨으로써 반도체 장치의 전체 가격이 감소된다.
이제, 제2 실시예를 도 7을 참조하여 설명한다. 도 7은 제2 실시예에 따른 VCSDRAM을 도시한 블럭도이다. 도 8은 제2 실시예에서 사용될 수 있는 트랜스퍼 개시기의 개략도이다.
도 7에 도시한 제2 실시예(700)는 제1 실시예와 동일한 몇 개의 일반적인 구성 요소를 포함하므로, 동일한 부분에는 첫 번째 숫자가 "1" 대신에 "7"로 시작되는 참조 번호를 병기한다. 제2 실시예(700)는 또한 도 4 및 5에 도시한 것들과 동일한 타이밍 신호들을 발생하므로, 이러한 타이밍 신호들에는 도 4 및 5와 동일한 참조 부호를 병기한다.
제2 실시예(700)의 VCSDRAM이 제1 실시예(100)의 것과 다른 점은 제2 실시예(700)가 트랜스퍼 동작 개시 신호 발생 회로(트랜스퍼 개시기)(720)를 포함한다는 것으로, 이 트랜스퍼 동작 개시 신호 발생 회로(트랜스퍼 개시기)(720)는 주기억 장치 활성화 신호(MAIN ACTV)(128) 외에도 프리차지 신호(PRECH)(122) 및 모드 레지스터 셋트 신호(MODE SET)(126)를 수신할 수 있다. 이 구성에서, 트랜스퍼 개시기(720)내에 래치된 값은 PRECH 및 MODE SET 신호들과 MAIN ACTV 및 XFER 신호들에 따라 결정될 수 있다.
이제, 도 8을 참조하며, 트랜스퍼 개시기(800)는 도 6의 트랜스퍼 개시기와 몇 개의 동일한 회로 구성 요소들을 포함하므로, 동일한 부분에는 첫 번째 숫자가 "6" 대신에 "8"로 시작되는 참조 번호를 병기한다. 당업자라면 알 수 있듯이, 트랜스퍼 개시기(800)가 도 6의 것과 다른 점은 래치 회로(810)가 RESET 신호, PRECH 신호 및 MODE SET 신호를 포함하는 3개의 리셋트 입력을 수신할 수 있는 4-입력 NOR 게이트를 포함한다는 것이다.
도 8의 회로를 더욱 잘 이해하기 위해서, 도 6의 회로를 먼저 설명한다. 전원이 먼저 트랜스퍼 개시기 회로(예를 들어 600)에 인가되면, 래치 회로(602)의 상태가 결정되지 않을 수도 있다. 바로 이전의 한 예처럼, 래치 회로(602)는 XFER 신호에 의해 래치된 상태를 모방하는 상태로 파워 업(power up)될 수 있다(예를 들어 RESET 신호 입력 및 XFER 신호 입력이 모두 로우 상태이고 래치 출력 노드(608)도 로우인 상태이다.).
래치 회로(602)가 이러한 상태로 파워 업되고 MAIN ACTV 신호가 하이 상태이면, 부정확한 XFER START 신호가 발생될 수 있다. 따라서, 부정확한 트랜스퍼 동작이 발생할 수 있다.
래치 회로(602)가 그러한 상태로 파워 업되고 MAIN ACTV 신호가 로우 상태이면, 부정확한 트랜스퍼 동작이 방지될 수 있다.
제2 실시예(700)에 따른 VCSDRAM은 바람직하지 못한 래치 파워 업 및 활성화 MAIN ACTV 신호로 인해서 야기될 수 있는 부정확한 데이터 트랜스퍼을 방지할 수 있다.
특히, 전원이 제2 실시예(700)에 인가되면, PRECH 및 MODE SET 신호가 발생될 수 있다. 도 7에 도시된 바와 같이, PRECH 및 MODE SET 신호들은 트랜스퍼 개시기(720)에 인가될 수 있으며, 트랜스퍼 개시기(예를 들어 800)내의 래치 회로를 초기화할 수 있다.
당업자라면 알 수 있듯이, 도 8의 특정 예에서 하이-진행(high-going) PRECH 펄스 및/또는 MODE SET 펄스는 래치된 값을 "해제"시켜(즉, 래치를 리셋트시켜) 출력 노드(808)가 하이 상태로 되게 할 것이다.
그러므로, 제2 실시예(700)에 따르면, VCSDRAM은 파워 업시에 트랜스퍼 개시기(720)내의 래치 회로를 바람직하게 초기화할 수 있다. 따라서, 래치 회로(예를 들어 810)의 상태가 설정될 수 있고 부정확한 트랜스퍼 동작이 방지될 수 있다.
상술한 본 발명의 실시예들에 따르면, 데이터 트랜스퍼 동작 시간(Td)에 대한 테스트는 Td 시간이 외부 클럭 주기(T0)보다 작은 경우에 수행될 수 있다. 따라서, 보다 낮은 속도의 테스트 기계에 의한 장치 테스트가 가능하게 되고, 그 결과, 전체적인 장치의 생산 단가가 낮아질 수 있다.
또한, 파워 업시에 부정확한 데이터 트랜스퍼 동작을 방지할 수 있는 특정 실시예들을 설명하였으나, 트랜스퍼 명령 신호(XFER)를 저장할 수 있는 래치 회로를 프리차지 신호(PRECH) 및/또는 모드 레지스터 셋트 신호(MODE SET)에 의해 초기화시킬 수도 있다. 이러한 초기화 동작은 부정확한 트랜스퍼 동작을 초래할 수도 있는 바람직하지 못한 논리 상태로 래치 회로가 파워 업되는 것을 방지할 수 있다.
당업자라면 알 수 있듯이, 데이터 트랜스퍼 동작 시간(Td)을 테스트할 수 있는 방안을 각종 실시예에 의해서 설명하고 또한 그러한 테스트가 VCSDRAM에 대해 특히 가치 있고 유익할 수 있으나 본 발명이 이러한 특정 테스트에 한정되는 것으로 해석되어서는 안된다. 2개의 연속적인 명령을 입력하는 것에 의해 통상적으로 테스트될 수 있는 다른 테스트 파라미터들도 테스트할 수 있을 것이다. 리셋트 가능한 래치 회로를 사용하여 특정 논리 상태를 설정할 수도 있으며 이때 동작은 단일의 명령을 인가하는 것에 의해 순차적으로 테스트될 수도 있다. 리셋트가능한 많은 가능한 예들 중의 하나는 다양한 마스터-슬레이브 플립-플롭 회로의 형태를 취한다.
따라서, 당업자라면 알 수 있듯이, 상세한 설명에서는 각종 특정의 실시예들을 상세히 설명하였으나 본 발명은 그의 사상 및 범주를 벗어나지 않는 범위내에서 다양하게 변경, 대체 및 변형될 수도 있으므로, 본 발명을 특허 청구 범위에 의해서만 제한하고자 한다.
본 발명에 따르면, 데이터 트랜스퍼 동작 시간(Td)에 대한 테스트가 Td 시간이 외부 클럭 주기(T0)보다 작은 경우에 수행되므로, 보다 낮은 속도의 테스트 기계에 의한 장치 테스트가 가능하게 됨으로써, 전체적인 장치의 생산 단가가 낮아질 수 있다.

Claims (20)

  1. 가상 채널 동기식 다이나믹 랜덤 액세스 메모리(VCSDRAM)에 있어서,
    외부 명령 신호들을 디코딩하여, 적어도 하나의 프리차지 명령 신호 및 하나의 트랜스퍼 명령 신호를 내부 신호로서 발생하는 명령 디코더 회로;
    주기억 장치 부분;
    상기 주기억 장치 부분에 결합된 부기억 장치 부분 ― 데이터는 트랜스퍼 동작 개시 신호에 따라 상기 주기억 장치 부분과 상기 부기억 장치 부분간에서 트랜스퍼됨 ― ; 및
    상기 트랜스퍼 명령 신호를 래치할 수 있고, 활성화 명령 신호에 응답하여 발생되는 주기억 장치 활성화 신호를 수신할 수 있으며, 상기 트랜스퍼 동작 개시 신호를 발생할 수 있으며, 상기 데이터가 상기 주기억 장치 부분과 상기 부기억 장치 부분간에서 트랜스퍼되었을 때 상기 트랜스퍼 동작 개시 신호를 리셋트시킬 수 있는 트랜스퍼 동작 개시 신호 발생 회로
    를 포함하는 것을 특징으로 하는 가상 채널 동기식 다이나믹 랜덤 액세스 메모리.
  2. 제1항에 있어서, 상기 트랜스퍼 동작 개시 신호 발생 회로는 상기 트랜스퍼 명령 신호를 래치할 수 있는 래치 회로를 포함하며, 상기 래치 회로는 적어도 하나의 내부 신호에 의해서 리셋트되는 것을 특징으로 하는 가상 채널 동기식 다이나믹 랜덤 액세스 메모리.
  3. 제2항에 있어서, 상기 래치 회로를 리셋트할 수 있는 상기 내부 신호들은 하나의 프리차지 명령 신호 및 하나의 트랜스퍼 명령 신호를 포함하는 것을 특징으로 하는 가상 채널 동기식 다이나믹 랜덤 액세스 메모리.
  4. 제2항에 있어서, 상기 래치 회로는 전원이 상기 VCSDRAM에 인가되는 때에 리셋트되는 것을 특징으로 하는 가상 채널 동기식 다이나믹 랜덤 액세스 메모리.
  5. 가상 채널 동기식 다이나믹 랜덤 액세스 메모리(VCSDRAM)에 있어서,
    외부 명령 신호들을 디코딩하여, 적어도 하나의 트랜스퍼 명령 신호를 발생하는 명령 디코더 회로;
    상기 트랜스퍼 명령 신호를 래치할 수 있고, 활성화 명령 신호에 응답하여 발생되는 주기억 장치 활성화 신호를 수신할 수 있으며, 트랜스퍼 동작 개시 신호를 발생할 수 있으며, 데이터가 주기억 장치 부분과 부기억 장치 부분간에서 트랜스퍼되었을 때 상기 트랜스퍼 동작 개시 신호를 리셋트시킬 수 있는 트랜스퍼 동작 개시 신호 발생 회로; 및
    상기 트랜스퍼 동작 개시 신호를 수신할 수 있으며, 상기 주기억 장치 부분과 상기 부기억 장치 부분간의 데이터 트랜스퍼를 제어하는 제어 신호를 발생할 수 있는 트랜스퍼 동작 제어 회로
    를 포함하는 것을 특징으로 하는 가상 채널 동기식 다이나믹 랜덤 액세스 메모리.
  6. 제5항에 있어서, 상기 명령 디코더 회로는 프리차지 신호를 또한 발생할 수 있으며, 상기 트랜스퍼 동작 개시 신호 발생 회로는 상기 프리차지 신호에 의해서 초기화될 수 있는 것을 특징으로 하는 가상 채널 동기식 다이나믹 랜덤 액세스 메모리.
  7. 제5항에 있어서, 상기 명령 디코더 회로는 모드 설정 신호를 또한 발생할 수 있으며, 상기 트랜스퍼 동작 개시 신호 발생 회로는 상기 모드 설정 신호에 의해서 초기화될 수 있는 것을 특징으로 하는 가상 채널 동기식 다이나믹 랜덤 액세스 메모리.
  8. 제1 명령 시점과, 제2 명령에 응답하여 발생되는 제어 개시 신호의 활성화 시점간의 시간 크기에 대한 타이밍 사양을 가진 반도체 장치에 사용하기 위한 테스트 회로에 있어서,
    제1 명령에 응답하여 제1 명령 신호를 활성화시킬 수 있고 제2 명령에 응답하여 제2 명령 신호를 활성화시킬 수 있는 명령 디코더; 및
    제2 명령 신호를 저장할 수 있고, 활성화 제1 명령 신호에 의해서 인에이블된 경우에 상기 저장된 제2 명령 신호에 따라 상기 제어 개시 신호를 활성화시킬 수 있는 제어 신호 발생 회로
    를 포함하는 것을 특징으로 하는 테스트 회로.
  9. 제8항에 있어서, 상기 반도체 장치는 제1 기억 장치 부분과 제2 기억 장치 부분을 갖는 메모리 장치이며, 상기 제1 명령은 상기 제1 기억 장치 부분을 활성화시킬 수 있는 활성화 명령이며, 상기 제2 명령은 상기 제1 기억 장치 부분과 상기 제2 기억 장치 부분간의 데이터 트랜스퍼을 가능케 하는 트랜스퍼 명령인 것을 특징으로 하는 테스트 회로.
  10. 제9항에 있어서, 상기 제1 기억 장치 부분은 다이나믹 랜덤 액세스 메모리(DRAM) 셀들의 어레이를 포함하며, 상기 제2 기억 장치 부분은 스태틱 랜덤 액세스 메모리(SRAM) 셀들의 어레이를 포함하는 것을 특징으로 하는 테스트 회로.
  11. 제9항에 있어서, 상기 제1 기억 장치 부분은 뱅크들로 배열된 복수의 DRAM 셀 어레이들을 포함하며, 상기 제1 명령은 특정 뱅크를 활성화시킬 수 있는 것을 특징으로 하는 테스트 회로.
  12. 제8항에 있어서, 상기 제어 신호 발생 회로는 상기 제2 명령 신호를 래치할 수 있는 래치 회로를 포함하는 것을 특징으로 하는 테스트 회로.
  13. 제12항에 있어서, 상기 래치 회로는 적어도 하나의 셋트 입력, 적어도 하나의 리셋트 입력, 적어도 하나의 데이터 출력을 갖는 셋트-리셋트 플립 플롭을 포함하며, 상기 적어도 하나의 셋트 입력은 상기 제2 명령 신호를 수신하는 것을 특징으로 하는 테스트 회로.
  14. 제13항에 있어서, 상기 제어 회로는 인에이블 게이트를 더 포함하며, 상기 인에이블 게이트는 활성화 제1 명령 신호에 의해서 인에이블되는 경우에 상기 래치 회로의 상기 데이터 출력에 응답하여 상기 제어 개시 신호를 제공할 수 있는 것을 특징으로 하는 테스트 회로.
  15. 제14항에 있어서, 상기 인에이블 게이트는 상기 래치 회로의 적어도 하나의 출력에 결합된 하나의 입력과 상기 제1 명령 신호를 수신할 수 있는 또 하나의 입력을 갖는 논리 게이트인 것을 특징으로 하는 테스트 회로.
  16. 제12항에 있어서, 상기 제어 개시 신호를 수신할 수 있으며, 소정 시간 주기의 경과 후에 리셋트 신호를 발생할 수 있는 제어 회로를 더 포함하며, 상기 셋트-리셋트 플립 플롭은 상기 리셋트 신호를 수신할 수 있는 리셋트 입력을 포함하는 것을 특징으로 하는 테스트 회로.
  17. 제8항에 있어서, 상기 명령 디코더는 전원이 상기 반도체 장치에 인가되는 때에 적어도 하나의 내부 신호를 발생할 수 있으며, 상기 제어 신호 발생 회로는 상기 적어도 하나의 내부 신호에 응답하여 소정 값으로 리셋트될 수 있는 것을 특징으로 하는 테스트 회로.
  18. 제17항에 있어서, 상기 제어 신호 발생 회로는 적어도 하나의 셋트 입력, 적어도 하나의 리셋트 입력, 적어도 하나의 데이터 출력을 갖는 셋트-리셋트 플립 플롭을 포함하며, 상기 적어도 하나의 셋트 입력은 상기 제2 명령 신호를 수신하며, 상기 적어도 하나의 리셋트 입력은 적어도 하나의 내부 신호를 수신하는 것을 특징으로 하는 테스트 회로.
  19. 제17항에 있어서, 상기 반도체 장치는 프리차지될 수 있는 메모리 셀 어레이를 포함하며, 상기 명령 디코더는 프리차지 명령을 수신하여 상기 내부 신호들 중의 하나로서 프리차지 신호를 발생할 수 있으며, 적어도 하나의 리셋트 입력은 상기 프리차지 신호를 수신할 수 있는 것을 특징으로 하는 테스트 회로.
  20. 제17항에 있어서, 상기 반도체 장치는 모드 설정 명령에 의해서 설정될 수 있는 복수의 다른 모드로 동작할 수 있으며, 상기 명령 디코더는 상기 모드 설정 명령을 수신하여 상기 내부 신호들 중의 하나로서 모드 설정 신호를 발생할 수 있으며, 적어도 하나의 리셋트 입력은 상기 모드 설정 신호를 수신할 수 있는 것을 특징으로 하는 테스트 회로.
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