KR100196977B1 - 프로그래머블 다이나믹 랜덤 액세스 메모리 - Google Patents

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Abstract

적적한 논리 신호의 입력하에 확장 데이타 출력을 제공하는데 적합한 DRAM 이 제공된다. 이 DAM 은 CBR 리프레쉬 사이클동안 데이타 출력을 제어하는before(CBR) 검출회로를 포함한다. CBR 검출 회로의 동작은 CBR 리프레쉬사이클(예로-하이,-로우,가 로우인 동안-하이에서 로우)동안 출력 인에이블() 신호의 상태에 의존한다.가 로우이면, CBR 검출 회로는 리프레쉬 제어기에 대한 리프레쉬 펄스와 함께 데이타 아웃 버퍼의 제1출력 모드1 예로, 비 영속성 버전의 정상적인 빠른 페이지 출력 모드 및 영속성 버젼의 프로그램된 모드)를 트리거한다.

Description

프로그래머블 다이나믹 랜덤 액세스 메모리
제1도는 일실시예에 따라 본 발명의 특성을 이용할 수 있는 빠른 페이지 모드의 블럭 회로도.
제2도는 CBR 검출 회로를 설명하며 종래의 빠른 페이지모드 DRAM의 일부에 대한 블럭 회로도.
제2a도는 CBR 리프레쉬 사이클동안 제2도의 디바이스에서 발생하는 것을 설명하며 전압이 시간에 따라 나타나는 시간선도.
제3도는상태에 따라 EDO 펄스나 빠른 페이지 펄스를 트리거하는데 적합한 CBR 검출 회로를 설명하며 본 발명에 따라 구성된 빠른 페이지 모드 일부분에 대한 블럭 회로도.
제3a도는 CBR 리프레쉬 사이클이하이일 동안 제3도의 디바이스에서 발생하는 것을 설명하며 전압이 시간에 따라 나타나는 시간선도.
제3b도는 CBR 리프레쉬 사이클이로우인 동안 제3도의 디바이스에서 발생하는 것을 설명하며 전압이 시간에 따라 나타나는 시간선도.
* 도면의 주요부분에 대한 부호의 설명
13 : 로우 디코더 15 : 로우 어드레스 버퍼
17 : 열 어드레스 버퍼 18 : 열 디코더
29 : 리프레쉬 제어기 30 : 리스레쉬 카운터
[발명 분야]
본 발명은 반도체 메모리 디바이스에 관하며, 특히 확장 데이타 출력(extended data out, EDO) 특성을 제공하도록 선택적으로 프로그램될 수 있는 DRAM 에 관한다.
[발명의 배경]
다이나믹 랜덤 액세스 메모리(DRAMs)는 반도체 집적회로칩(ICs)상에 장착된 메모리 셀 어레이를 구비한다. 메모리 셀은 행과 열로 배열되어 있다.
(예로, 1-Mbit, 4-Mbit, 16-Mbit,64-Mbit). 각 셀은 캐패시터에서 전하의 유무에 의해 약간의 정보를 기억한다. DRAM 에서 기억된 전하의 리프레싱(refreshing)이 리프레쉬 회로에 제공되어 있다(즉, 부분적으로 방전된 캐패시터에 전하를 완전히 채우도록 재기억한다).
후세대의 DRAM 에서, 반도체 제조업자들은 전자 설비의 DRAM 을 사용하는 소비자에 여러가지 디바이스 옵션을 제안하였다. 이 디바이스 옵션은 상이한 기능적 특징을 메모리 디바이스에 제공하며 DRAM 의 실행이나 특별한 애플리케이션을 위한 안정성을 향상시키는데 사용할 수 있다.
빠른 페이지 모드 기능이 있는 DRAM 은 높이 비율(예로 90% 이상)으로 팔리며 이것을 빠른 페이지 모드 DRAM 이라 한다. DRAM 의 빠른 페이지 모드 동작에 따라 행 어드레스 규정 페이지 경계내에서 데이타 동작이 더욱 신속해진다. 일반적으로, 이것은 행 어드레스 () 신호를 로우로 유지하고 메모리 사이클을 더 빠르게 실행하도록 열 어드레스()신호를 다르게 스트로브함으로써 이루어진다.
DRAM 의 다른 실행 옵션으로 확장 데이타 출력(extended data out)이 있으며 하이퍼 페이지 모드(hyper page mode)라고도 한다. EDO DRAM 에서 데이타 블럭은 빠른 페이지 모드 DRAM 의 방식과 유사하지만 사이클 속도는 더 빠르게 DRAM 으로부터 출력된다. 이것은신호가 하이로 될때 출력 버퍼를 더 이상 제어할 수 없기 때문에 이루어지며 이에 따라 파이프라인 데이터 흐름이 제공된다. 이에 의해 데이타들 읽을 수 있고 더 빠르게 처리한다. 일반적으로, 확장 출력은 빠른 페이지 모드 DRAM 와 같은 DRAM 을 구성함으로써 이루어지며,가 사전충전 (precharge)을 시작할때신호는 I/O 버퍼를 3 가지 상태로 할 수 없다.
DRAM 의 두가지 형태로 비트 당 쓰기(write per bit,WPB) DRAM 과 스태틱 열(static column) DRAM 이 있다. 비트 당 쓰기(WPB) DRAM/키와 마스크 레지스터로 구성되어가 하이에서 로우로 천이될 때가 로우이면 해칭 마스크 데이터(latching mask data)를 제공하며 데이타 입력이 연속적인천이(low)에서 통과하는 것을 마스크가 제한할 수 있다. 스태틱 열 DRAM 은 빠른 페이지 모드 DRAM 와 유사한 구성을 갖지만 열 어드레스 버퍼가시간(는 로우로 됨)에서 데이타를 래치하지 않는다는 것이 다르며 이에 의해 tCAC(즉로부터의 액세스 시간)이 필요없어진다. 이것은 더욱 빠른 페이지 사이클을 제공하는데 왜냐하면신호는 DRAM에서 나오는 데이타를 더이상 복구할 필요가 없기 때문이다. WPBDRAM 와 스태틱 열 DRAM 은 확장 데이타 출력을 가지도록 구성될 수 있다.
DRAM 의 이들 여러가지 디바이스 옵션은 통상적으로 동일한 메모리 어레이를 활용하지만 메모리 어레이내에서 메모리 셀을 어드레싱, 인에블링 출력 및 리프세싱하기 위해서는 다른 인터페이스 회로가 필요하다. 원하는 회로를 만들기 위해서, 인터페이스 회로는 논리 게이트와 칩의 보드에 형성된 CMOS 전송 디바이스를 구비한다. 원하는 옵션은 통상적으로 필요한 회로가 구성되도록 적절한 마스크를 사용하여 웨이퍼를 제조하는 동안 이행된다.
이 접근의 한가지 단점은 비유연성이다. 칩의 구성이 제조시에 설정되면 변경할 수 없다. 그러므로 제조업자는 다른 시장을 만족시킬 필요가 있는 다른 형태의 칩을 만들기 위해 다수의 다른 웨이퍼를 제조해야만 한다. 유사하게, IC를 사용하는 소비자는 자신들의 제품에 사용하기 위하여 여러 가지 다른 형태의 칩에 대한 물품 명세서를 요구해야 한다.
다른 접근은 하나의 기본적인 마스크 세트에 모든 디바이스 옵션이 포함되어야 하고 어셈블리 동작에서 원하는 칩의 최종 구성을 유도해야 한다. 예를 들어 본드 프로그래밍(bond programming)에서 칩 구성은 패드에 접합하거나 또는 패드를 열린 상태로 둠으로써 선택될 수 있다. 원하는 회로 구성을 이루기 위하여 접합된 패드는 어떤 회로에 접속될 수 있으며 접합되지 않는 패드는 디폴트 포텐셜(default -potential)로 취할 수 있다. McAdams 의 미국 특허 제 5,303,180 호에 본드 프로그래밍 장치에 대해 기술되어 있다.
상기 접근들은 유연성이 없으며 또한 소비자가 항상 용이하게 실행할 수 없다. 제조 비용이 비싸지 않은 DRAW 의 여러 실행 옵션과 어셈블리 동작을 선택하는 방법이 필요하다.
따라서 본 발명의 목적은 적절한 논리 신호를 사용하여 인에이블될 수 있는 여러 실행 옵션이 장착된 DRAM 을 제공하는 것이다. 본 발명의 다른 목적은 적절한 논리 신호의 입력하에 EDO DRAM 으로 구성될 수 있는 빠른 페이지 모드 DRAM, WPB, DRAM 또는 스태틱 열 DRAM 과 같은 DRAM 을 제공하는 것이다.
[발명의 요약]
본 발명에 따라, 적절한 논리 신호의 입력하에 확장 데이타 출력으로 구성될 수 있는 DRAM 이 제공된다. 이 DRAM 은 CBR 리프레쉬 사이클동안 데이타 출력은 제어하는before(CBR) 검출회로를 포함한다.
CBR 검출 회로는 리프레쉬 제어기에 접속되며 또한 DRAM 용 데이타 출력 버퍼에도 접속된다. CBR 검출 회로의 동작은 CBR 리프레쉬 사이클 동안 출력 인에이블() 신호의 상태에 의존한다(예를 들면,-하이,-로우,가 로우인 동안 RAS 하이에서 로우로 된다).가 로우이면,CBR 검출회로는 리프레쉬 제어기로 들어가는 리프레쉬 펄스와 함께 데이터 출력 버퍼용 제1출력 모드(예로,정상적인 빠른 페이지 출력 모드)를 트리거 한다.가 하이이면 CBR 검출 회로는 데이타 출력 버퍼로부터 확장 데이타 출력을 트리거한다. 영속성 리프레쉬나 또는 비영속성 리프레쉬로 EDO 옵션이 구성될 수 있다. 영속성 리프레쉬 일때, EDO 가 일단 프로그램되면, 전원이 꺼질 때까지 더 이상의 명령이 필요없다.로우인 CBR 은(빠른 페이지 모드나 EDO DRAM 으로서) CBR 리프레쉬를 실행하며하이인 제 CBR 은 EDO DRAM 으로서 DRAM 을구성한다(그렇지만 리프레쉬는 실행되지 않는다). 비영속성 리프레쉬인 경우, 각 CBR 명령은 리프레쉬 명령이 되며 빠른-페이지 모드/스태틱 열/WPB(로우)나 EDO 로드(하이)를 규정한다.
DRAM 은 빠른 페이지 모드 DRAM, 비트 당 쓰기 DRAM 또는 스태틱 열 DRAM 으로 구성될 수 있다. 각각의 경우에서 DRAM 으로부터의 데이타 출력은 CBR 리프레쉬 사이클동안의 상태에 따라 확장 테이타 출력 모드로 전환될 수 있다.
본 발명의 다른 목적, 이점 및 능력이 설명의 진행에 따라 분명하게 될 것이다.
[양호한 실시예에 대한 설명]
상술한 바와 같이 빠른 페이지 모드 용어는 입력 신호가 메모리 셀의 미리 결정된 행의 다른 열로 어드레스되는 다이나믹 메모리 디바이스를 말한다.
EDO DRAM 은 데이타가제어 핀에 의해 강제로 출력되는 다이나믹 메모리 디바이스를 말한다.
WPB DRAM 은 전송되는 데이타가시간동안 프로그램된 바에 따라 마스크되는(무시되는) 다이나믹 메모리 다바이스를 말한다 .
스태틱 열 DRAM 은 열 어드레스 버퍼가 래치되지 않은 다이나믹 메모리 디바이스를 맡한다.
제1도를 참조하여, 본 발명의 특성을 활용할 수 있는 DRAM(10)이 도시되어 있다. DRAM(10)은 빠른 페이지 모드 DRAM으로 구성된 반도체 집적 회로 칩 형태로 되어 있다. DRAM(10)은 2048 행과 열의 X1 구성으로 배열된 4Mbit 메모리 셀 어레이(11)를 구비한다. 셀 어레이용 다른 적절한 크기는 IMbit,16Mbit 및 64Mbit 이다. 부가적으로, 셀 어레이는 여러 가지 다른 구성(예로, X2, X4, X8, X16)으로 배열될 수 있다.
셀 어레이(11)는 상보 선택기(12) 및 행 디코더(13)를 구비하는 행렬 어드레스 회로에 의해 어드레스 된다. 이들 구성 성분은 행 어드레스 버퍼(18)을 통하여 어드레스 핀(14)과 행 어드레스 버퍼(15)로부터 행 어드레스 신호를 수신한다. 어드레스는 다중 송신되고, 그래서 열어드레스는 어드레스 핀(14)과 열 어드레스 버퍼(17)를 통하여 열 디코더(18)로 인가된다. 셀 어레이(11)의 열(즉, 비트 라인)은 감도 증폭기(19)와 열 디코더(18)에 접속되어 주어진 읽기 또는 쓰기가 사이클 동안 입력 또는 출력용 몇몇 비트를 선택한다. 모든 감도 증폭기(19)는 모든 액티브 읽기 또는 쓰기 사이클과 모든 리프레쉬 사이클에서 활성화된다. 입력/출력 게이팅(gating)은 또한 감도 증폭기(19)와 연관되어 있다.감도 증폭기(19) 및 I/O 게이팅은 아웃 버퍼(21)와 데이타-인 버퍼(22)에 접속된다. 데이타-인 버퍼(22)는 데이자-인 핀(23)에 접속된다. 데이타-아웃 버퍼(21)는 데이타-아웃 핀(20)에 접속된다.
다중 송신된 어드레스는 행렬 어드레스 스트로브및 CAS의 제어하에 어드레스 핀(14)에서 어드레스 버퍼(15)로 전송된다. 이 논리 신호들은핀(24)과핀(25)에 입력된다.어드레스 스트로브는 NO.1 클럭 발생기로 인가되며 이 발생기는 어드레스 버퍼(15), 행 디코더(13) 및 감도 증폭기(19)를 구동하는 내부 클럭을 발생한다. No.1 클럭 발생기(26)는 No.2 클럭 발생기(28)에 접속되어 있으며 No.2 클럭 발생기는 신호를 데이타 아웃 버퍼(21)로 보낸다. 부가하여, No.1클럭 발생기(26)는 리프레쉬 제어기(29)에 접속되며 리프레쉬 카운터(30)는 리프레쉬 사이클의 동작을 제어한다. 논리 게이트(32, 33, 34)와 함께 초기 쓰기 검출 회로(early write detection circuit)는 도시된 바와 같이 쓰기 인에이블 신호를 수신하는핀(27)과 열 어드레스 신호를 수신하는 CAS핀(25)에 접속된다. EA 검출 회로는 패쇄(lockout) 상태가 되고 CAS가 로우로 되기전에가 로우로 천이되면 READ가 발생하는 것을 방지한다. CAS가 로우로 된 후가 로우가 되면 READ 및 WRITE 가 발생한다.
액티브 사이클에서 실행되는 동작에 대한 선택을핀(27)이 제어한다.핀(27)이 액티브-로우이면 사이클은 WRITE 사이클이며 입력 핀(23)으로부터 데이타를 받아들여서. 감도 증폭기(19)를 거쳐 메모리 어레이(11)에 쓰여진다.가 인액티브-하이이면, 사이클은 READ 사이클이 된다. READ 사이클동안 감도 증폭기(19)를 거처 메모리 어레이(11)로부터 추출된 데이타는 데이타 출력 핀(20)으로 입력된다.
READ 또는 WRITE 사이클 동안, 각각의 비트는 한번에 10 비트씩 들어가는 어드레스 핀(14)을 통하여 단일로 어드레스된다.가 처음 10 비트를 래치하는데 사용되며 CAS가 나중의 10 비트를 래치하는데·사용된다. WRITE 사이를 동안, 데이타-인 핀(23)에서의 데이타는나의 하강 엣지에 의해 래치되며 어느 것이나 마지막으로 발생한다.
가 로우로 되기 전에가 로우로 되면 데이터 아웃 핀(20)에서의 출력은 다음의사이클때까지 개방(하이 2)으로 남는다.데이타가 데이타 출력 핀(20)에 도달한 후가 로우이면, 데이타는 액티브되어가(나에 관계없이)로우로 남아있는 한 선택된 셀 데이타를 유지한다. 이 늦은펄스가 결국 READ-WRITE 사이클이 된다.
와가 하이로 돌아가면 메모리 사이클을 종료하고. 감소된 대기(standby) 레벨로 현재의 칩을 감소시킨다. 또한 칩은하이인 동안 다음 사이클에 대해 미리 조건지어진다. 메모리 셀 데이타는 전원이 있는 상태에서사이클(READ, WRITE,ONLY,-BEFORE-, 또는 HIDDEN 리프레쉬)을 실행하여 그 정정 상태를 유지함으로써어드레스의 모든 조합은 적어도 15ms 에서 모두 실행된다.
PAGE MODE 동작은 행 어드레스 규정 페이지 경계내에서 데이타 동작(READ, WRITE, 또는 READ-MODIFY-WRITE)을 더 빠르게 한다. PAGE MODE 사이클은에 의해 스트로브된 열 어드레스로 항상 초기화 된다.를 로우로 유지함으로써는 메모리 사이클을 더 빠르게 실행하는 다른 열 어드레스를 스트로빙하여 토글될 수 있다.하이로 돌아가면 PAGE MODE 동작는 종료된다.
이들 기능이 다음의 진리표에 요약되어 있다.
셀 어레이(11)는 트랜지스터가 하나인 다이나믹 메모리셀을 사용하며 데이터 비트는 캐패시터에 기억된다. 캐퍼시터에서 누적이 일어나기 때문에,데이타는 주기적으로(예로 매 15 밀리세컨트마다) 리프레쉬되어야 한다. 몇가지 리프레쉬 메카니즘이 현재의 시중에 있는 DRAM 에 유용하다. 제2a도는리프레쉬 전의 종래를 도시하며 제2도에 도시된 CBR 검출회로(35)를 사용하여 이루어진다.
CBR 검출 회로(35)는 제2a도에 도시된 바와 같이, No.1 발생기(16),핀(25), 및 리프레쉬 제어기(29)에 접속된다. 부가하여, 데이타-아웃 버퍼(21)가 데이타 아웃 핀(20)을 구동할때 확립되도록핀(36)을 통하여 데이터-아웃 버퍼(21)로 데이타가 입력된다.가 액티브-로우일 때만 데이타 아웃 핀(20)은 데이타 아웃 버퍼(21)에 의해 구동될 수 있다.
가전에 하강하면 이것은 리프레쉬용 행 어드레스가 리프레쉬 카운터(30)에서 유지되는 리프레쉬 사이클에 신호를 보낸다. 이 동작 동안에 데이타의 입력이나 출력이 없으면 받아들이는 어드레스로 없다.가 이러한 형태의 리프레쉬 동작(즉,-하이,-로우,로우인 동안-하이에서 로우)이 하강할 때신호는 하이어야 하며 CBR리프레쉬를 시그널링 한다(로우는 JEDEC 페스트 모드 동작을 초기화 한다).신호는리프레쉬전에 표준에서 무시된다(즉, 돈 케어(don't care)).와가 하이 레벨로 리턴하면 단지 하나의 리프레쉬 사이클만 있거나 . 또는가 매 15 밀리 세컨드(최대) 마다 토글되고가 로우를 유지하면 리프레쉬 사이클의 연속적인 시퀀스로 실행된다.
제3도를 참조하여, 본 발명에 따라 구성된 DRAM 이 도시되어 있다. 본 발명에 따라, 데이타-아웃 버퍼(21A)가 EDO 펄스(38) 또는 빠른 페이지 펄스(39)로 트리거되도륵 DRAM 의 CBR 검출 회로(35A)가 구성된다.핀(36)(하이 또는 로우)의 상태가 데이타 출력 모드(빠른 페이지 또는 EDO)를 효과적으로 제어한다 .
빠른 페이지 펄스(39)는가 하이일때만(또한 EDO 가 영속성 버전에서 먼저 자극받지 않았을 때)트리거된다. 동시에, CBR 리프레쉬 펄스(40)가 트리거 된다.로우이면 CBR 리프레쉬 펄스가 트리거되는 것이 아니라 EDO 펄스가 영속성 버전에서 트리거된다. 비영속성 버젼도 또한 리프레쉬 명령을 발생한다. 두가지 경우에서,리프레쉬전의는 위에서 언급한 바와 같다(즉,-하이,-로우,로우인 동안-하이에서 로우 ).
제3a도는 CBR 리프레쉬 펄스 및 빠른 페이지 펄스를 동시에 트리거하는 동안의,및의 타이밍과 상태를 나타낸다.
제3b도는 CBR 리프레쉬 펄스대신에 EDO 펄스를 트리거하는 동안,및 WE의 타이밍과 상태를 나타낸다.
제3a 및 3b 도에서;
VIE는 입력 하이(논리 1) 전압.
VIL은 입력 로우(논리 0) 전압.
tRP 는사전 충전 시간.
tRAS 는펄스 폭.
tRPC 는내지의 사전충전 시간.
tCPN 은 CAS 사전충전 시간.
tCSR 은셋업 시간.
tCHR 은유지 시간.
tWRP 는셋업 시간.
tWRE 는유지 시간.
그래서 논리 신호는 CBR 검출회로(35A)의 동작을 제어하여 EDO펄스(38)나 빠른 페이지 펄스(39)를 제공한다. 제4도는 본 발명을 실행하기에 적절한 간략화된 CBR검출회로 (35A)를 도시한다.
그래서 본 발명은, 하나의 모드(예로, 빠른 페이지 모드)에서 작동될 수도 있고 적당한 논리 신호의 입력을 가진 EDO DRAM 으로도 작동될 수 있다.
본 발명은 빠른 페이지 모드 DRAM의 실시예를 기술하였지만 EDO DRAM 으로 구성될 수 있는 WPB DRAM 또는 스태틱 열 DRAM 을 구성하는데 동일한 원리가 적용될 수 있다.
그래서 본 발명은 양호한 실시예를 인용하여 기술하였으며, 당 분야에 익숙한 기술인에게 분명한 바와 같은 첨부된 클레임으로 한정된 바에 따라 본 발명의 범주를 벗어남이 없이 변경 및 수정이 이루어질 수 있다.

Claims (18)

  1. 다이나믹 메모리 디바이스에 있어서, 행과 열로 배열된 메모리 셀을 포함하는 메모리 어레이와; 상기 메모리 어레이에 소정의 메모리 셀을 어드레싱하기 위하여 행 어드레스 스트로브에 응답하는 행 어드레스 수단 및 열 어드레스 스트로브에 응답하는 열 어드레스 수단과; 쓰기 인에이블 신호, 열 어드레스 스트로브 및 행 어드레스 스트로브가 각각 소정의 전압에 있으며 서로에 대해 시간적으로 연속적인 때 리프레쉬 신호를 발생하고 메모리 셀에 기억된 데이타를 리프레싱하는 리프레쉬 수단과; 출력 인에이블 신호에 응답하여 선택된 메모리 셀에서 나오는 데이타를 전송하는 데이타-아웃 수단과; 쓰기 인에이블 신호에 응답하여 선택된 메모리 셀에 데이타를 전송하는 데이타-인 수단 및; 리프레쉬 신호에 응답하며 출력 인에이블 신호가 제 1 전압에 있을 때의 제1모드에서와 출력 인에이불 신호가 제 2 전압에 있을 때의 제2모드에서 상기 데이터-아웃 수단을 동작시키는 검출 수단을 구비하는 것을 특징으로 하는 다이나믹 메모리 디바이스.
  2. 제1항에 있어서, 상기 제2모드는 데이타의 블럭이 동시에 전송되는 확장 데이타 출력 모드인 것을 특징으로 하는 다이나믹 메모리 디바이스.
  3. 제1항에 있어서 , 상기 리프레쉬 신호는 쓰기 인에이블이 하이 전압일 때, 열 어드레스 스트로브가 로우 전압일때, 또한 열 어드레스 스트로브가 로우 전압인 동안 읽기 어드레스 스트로브가 하이에서 로우로 될때 초기화 되는 것을 특징으로 하는 다이나믹 메모리 디바이스.
  4. 제1항에 있어서, 상기 메모리 셀은 제 1 펄스가 트리거될 때 리프레쉬되는 것을 특징으로 하는 다이나믹 메모리 디바이스.
  5. 제1항에 있어서, 제2모드의 확장 데이타 출력을 가진 빠른 페이지 모드 디바이스로서 구성되는 것을 특징으로 하는 다이나믹 메모리 디바이스.
  6. 제1항에 있어서, 제2모드의 데이타 출력을 가진 비트 당 쓰기 디바이스로서 구성되는 것을 특징으로 하는 다이나믹 메모리 디바이스.
  7. 제1항에 있어서, 제2모드의 확장 데이타 출력을 가진 스태틱 열 디바이스로서 구성되는 것을 특징으로 하는 다이나믹 메모리 디바이스 .
  8. 확장 데이타 출력으로 구성될 수 있는 빠른 페이지 모드 다이나믹 랜덤 액세스 메모리 디바이스에 있어서, 행과 열로 배열된 메모리 셀을 포함하는 메모리 어레이와; 소정의 메모리 셀을 어드레싱하고 행내의 소정 열의 메모리 셀을 어드레싱하기 위해 행 어드레스 스트로브에 응답하는 행어드레스 수단 및 열 어드레스 스트로브에 응답하는 열 어드레스 수단과; 쓰기 인에이블 신호, 열 어드레스 스트로브 및 행 어드레스 스트로브가 각각 소정 전압에 있고 신호 리프레쉬 사이클동안 메모리 어레이의 메모리 셀에 기억된 데이터를 리프레싱하기 위해 서로 시간적으로 연속된 리프레쉬 신호에 응답하는 리프레쉬 수단과; 열 어드레스 수단과 행 어드레스 수단에 연관되어 있으며 메모리 셀에서 데이타-아웃 핀으로 데이타를 전송하기 위해 출력 인에이블 신호에 응답하는 데이타-아웃 수단과; 열 어드레스 수단과 행 어드레스 수단에 연관되어 있으며, 데이타-인 핀에서 메모리 셀로 데이타를 전송하기 위해 상기 인에이볼 신호에 응답하는 데이타-인 수단 및; 리프레쉬 사이클의 발생에 응답하며 데이타 출력을 초기화하기 위해 출력 인에이블 신호가 제1 전압에 있을 때 데이타-아웃 수단으로 제 1 펄스를 트리거하며 데이타 출력의 블록을 초기화하기 위해 출력 인에이블 신호가 제2 전압에 있을 때 데이타 아웃 수단으로 제 2 펄스를 트리거하는 검출 수단을 구비하는 것을 특징으로 하는 빠른 페이지 모드 다이나믹 랜덤 엑세스 메모리 디바이스.
  9. 제8항에 있어서, 상기 리프레쉬 신호는 쓰기 인에이블이 하이 전압 일때, 열 어드레스 스트로브가 로우 전압일때, 또한 열 어드레스 스트로브가 로우 전압인 동안 읽기 어드레스 스트로브가하이에서 로우로 될때 초기화 되는 것을 특징으로 하는 빠른 페이지 모드 다이나믹 랜덤 액세스 메모리 디바이스.
  10. 제8항에 있어서, 메모리 셀은 제 1 펄스가 트리거 될 때 리프레쉬 되는 것을 특징으로 하는 빠른 페이지 모드 다이나믹 랜덤 액세스 메모리 디바이스 .
  11. 제8항에 있어서, 리프레쉬 수단은 메모리 셀을 영속적으로 리프레쉬하는 것을 특징으로 하는 빠른 페이지 모드 다이나믹 랜덤 액세스 메모리 디바이스.
  12. 읽기 사이클동안 어드레스 핀과 데이타-인 핀을 통하여 어드레스 가능한 행렬로 배열된 메모리 어레이를 장착하여 출력 사이클동안 출렬 핀에서 출력 신호를 발생하는 다이나믹 랜덤 액세스 메모리 디바이스에서, 메모리 어레이로부터의 출력 신호를 배열하는 방법에 있어서, 메모리 어레이의 리프레쉬 사이클 동안 출력 인에이블 신호의 전압을 검출하는 단계와; 데이타 출력의 제1모드를 인에이블 하기 위해 출력 인에이블 신호가 제 1 전압에 있을 때 제 1 펄스를 출력 핀으로 발생하는 단계 및; 데이타 출력의 제2모드를 인에이블하기 위해 출력 인에이블 신호가 제 2 전압에 있을 때 제 2 펄스를 출력 핀으로 발생하는 단계를 구비하는 것을 특징으로 하는 출력 신호 배열 방법.
  13. 제12항에 있어서, 데이타 출력의 제2모드는 데이타의 블럭이 출력될 때 확장 데이타 출력인 것을 특징으로 하는 출력 신호 배열 방법.
  14. 제12항에 있어서, 리프레쉬 사이클은 쓰기 인에이블이 하이 전압일때, 열 어드레스 스트로브가 로우 전압일 때 , 또한 열 어드레스 스트로브가 로우 전압인 동안 읽기 어드레스 스트로브가 하이에서 로우로 될 때 발생하는 것을 특징으로 하는 출력 신호 배열방법.
  15. 제12항에 있어서, 제 1 전압은 출력 인에이블 하이이며 제 2 전압은 출력 인에이블 로우인 것을 특징으로 출력 신호 배열 방법.
  16. 제12항에 있어서, 데이타 출력의 제1모드는 빠른 페이지 모드 어드레스에 이어지는 것을 특징으로 하는 출력 신호 배열 방법.
  17. 제12항에 있어서, 데이타 출력의 제1모드는 비트당 쓰기 어드레스에 이어지는 것을 특징으로 하는 출력 신호 배열 방법.
  18. 제12항에 있어서, 데이타 출력의 제1모드는 스태틱 열 어드레스에 이어지는 것을 특징으로 하는 출력 신호 배열 방법.
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Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07182864A (ja) * 1993-12-21 1995-07-21 Mitsubishi Electric Corp 半導体記憶装置
US5424672A (en) * 1994-02-24 1995-06-13 Micron Semiconductor, Inc. Low current redundancy fuse assembly
US5945840A (en) * 1994-02-24 1999-08-31 Micron Technology, Inc. Low current redundancy anti-fuse assembly
US5896551A (en) * 1994-04-15 1999-04-20 Micron Technology, Inc. Initializing and reprogramming circuitry for state independent memory array burst operations control
US6112284A (en) * 1994-12-30 2000-08-29 Intel Corporation Method and apparatus for latching data from a memory resource at a datapath unit
US5604880A (en) * 1994-08-11 1997-02-18 Intel Corporation Computer system with a memory identification scheme
US20030009616A1 (en) * 1994-11-30 2003-01-09 Brian K. Langendorf Method and apparatus for integrating and determining whether a memory subsystem is installed with standard page mode memory or an extended data out memory
US5675549A (en) * 1994-12-23 1997-10-07 Micron Technology, Inc. Burst EDO memory device address counter
US6525971B2 (en) 1995-06-30 2003-02-25 Micron Technology, Inc. Distributed write data drivers for burst access memories
US5729503A (en) * 1994-12-23 1998-03-17 Micron Technology, Inc. Address transition detection on a synchronous design
US5721859A (en) * 1994-12-23 1998-02-24 Micron Technology, Inc. Counter control circuit in a burst memory
US5640364A (en) * 1994-12-23 1997-06-17 Micron Technology, Inc. Self-enabling pulse trapping circuit
US5668773A (en) * 1994-12-23 1997-09-16 Micron Technology, Inc. Synchronous burst extended data out DRAM
US6804760B2 (en) 1994-12-23 2004-10-12 Micron Technology, Inc. Method for determining a type of memory present in a system
US5610864A (en) * 1994-12-23 1997-03-11 Micron Technology, Inc. Burst EDO memory device with maximized write cycle timing
US5526320A (en) 1994-12-23 1996-06-11 Micron Technology Inc. Burst EDO memory device
US6725349B2 (en) * 1994-12-23 2004-04-20 Intel Corporation Method and apparatus for controlling of a memory subsystem installed with standard page mode memory and an extended data out memory
US5682354A (en) * 1995-11-06 1997-10-28 Micron Technology, Inc. CAS recognition in burst extended data out DRAM
US5717654A (en) * 1995-02-10 1998-02-10 Micron Technology, Inc. Burst EDO memory device with maximized write cycle timing
US5850368A (en) * 1995-06-01 1998-12-15 Micron Technology, Inc. Burst EDO memory address counter
US5546344A (en) * 1995-06-06 1996-08-13 Cirrus Logic, Inc. Extended data output DRAM interface
KR100372245B1 (ko) * 1995-08-24 2004-02-25 삼성전자주식회사 워드라인순차제어반도체메모리장치
KR0167687B1 (ko) * 1995-09-11 1999-02-01 김광호 고속액세스를 위한 데이타 출력패스를 구비하는 반도체 메모리장치
US5898856A (en) * 1995-09-15 1999-04-27 Intel Corporation Method and apparatus for automatically detecting a selected cache type
US5604714A (en) * 1995-11-30 1997-02-18 Micron Technology, Inc. DRAM having multiple column address strobe operation
US5729504A (en) * 1995-12-14 1998-03-17 Micron Technology, Inc. Continuous burst edo memory device
KR0167299B1 (ko) * 1995-12-21 1999-02-01 문정환 메모리의 컬럼스위치 인에이블신호 발생회로
US6567904B1 (en) * 1995-12-29 2003-05-20 Intel Corporation Method and apparatus for automatically detecting whether a memory unit location is unpopulated or populated with synchronous or asynchronous memory devices
US7681005B1 (en) 1996-01-11 2010-03-16 Micron Technology, Inc. Asynchronously-accessible memory device with mode selection circuitry for burst or pipelined operation
US5966724A (en) * 1996-01-11 1999-10-12 Micron Technology, Inc. Synchronous memory device with dual page and burst mode operations
US5802550A (en) * 1996-01-17 1998-09-01 Apple Computer, Inc. Processor having an adaptable mode of interfacing with a peripheral storage device
US5749086A (en) * 1996-02-29 1998-05-05 Micron Technology, Inc. Simplified clocked DRAM with a fast command input
US5644549A (en) * 1996-03-21 1997-07-01 Act Corporation Apparatus for accessing an extended data output dynamic random access memory
US5668760A (en) * 1996-04-23 1997-09-16 Intel Corporation Nonvolatile memory with a write protection circuit
US6981126B1 (en) 1996-07-03 2005-12-27 Micron Technology, Inc. Continuous interleave burst access
US6401186B1 (en) 1996-07-03 2002-06-04 Micron Technology, Inc. Continuous burst memory which anticipates a next requested start address
US6034919A (en) * 1996-12-31 2000-03-07 Compaq Computer Corporation Method and apparatus for using extended-data output memory devices in a system designed for fast page mode memory devices
US7103742B1 (en) 1997-12-03 2006-09-05 Micron Technology, Inc. Burst/pipelined edo memory device
US6418547B1 (en) 1998-02-26 2002-07-09 Micron Technology, Inc. Internal guardband for semiconductor testing
KR100313495B1 (ko) * 1998-05-13 2001-12-12 김영환 반도체메모리장치의동작모드결정회로
US6414898B1 (en) * 2001-01-16 2002-07-02 Taiwan Semiconductor Manufacturing Company Method to reduce peak current for RAS cycle sensing in DRAM using non-multiplexed row and column addresses to avoid damage to battery
US7299203B1 (en) * 2001-04-19 2007-11-20 Xilinx, Inc. Method for storing and shipping programmable ASSP devices
US7026646B2 (en) * 2002-06-20 2006-04-11 Micron Technology, Inc. Isolation circuit
US6967348B2 (en) * 2002-06-20 2005-11-22 Micron Technology, Inc. Signal sharing circuit with microelectric die isolation features
US6819599B2 (en) * 2002-08-01 2004-11-16 Micron Technology, Inc. Programmable DQS preamble
US7927948B2 (en) 2005-07-20 2011-04-19 Micron Technology, Inc. Devices with nanocrystals and methods of formation

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS634492A (ja) * 1986-06-23 1988-01-09 Mitsubishi Electric Corp 半導体記憶装置
JPS6432489A (en) * 1987-07-27 1989-02-02 Matsushita Electronics Corp Memory device
JPH01205788A (ja) * 1988-02-12 1989-08-18 Toshiba Corp 半導体集積回路
JPH01248396A (ja) * 1988-03-29 1989-10-03 Nec Corp ダイナミック・ランダム・アクセス・メモリ
JP2617779B2 (ja) * 1988-08-31 1997-06-04 三菱電機株式会社 半導体メモリ装置
US5036495A (en) * 1989-12-28 1991-07-30 International Business Machines Corp. Multiple mode-set for IC chip
US5262998A (en) * 1991-08-14 1993-11-16 Micron Technology, Inc. Dynamic random access memory with operational sleep mode
US5303180A (en) * 1991-08-29 1994-04-12 Texas Instruments Incorporated Pin programmable dram that allows customer to program option desired
EP0541060A3 (en) * 1991-11-05 1994-05-18 Fujitsu Ltd Dynamic random access memory having an improved operational stability
JPH05144258A (ja) * 1991-11-15 1993-06-11 Hitachi Ltd ダイナミツク型ｒａｍの特殊モード制御方法
US5325330A (en) * 1993-02-11 1994-06-28 Micron Semiconductor, Inc. Memory circuit with foreshortened data output signal
US5349566A (en) * 1993-05-19 1994-09-20 Micron Semiconductor, Inc. Memory device with pulse circuit for timing data output, and method for outputting data

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Publication number Publication date
JP3238608B2 (ja) 2001-12-17
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TW344134B (en) 1998-11-01
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NL1000847A1 (nl) 1996-01-19
JPH08180674A (ja) 1996-07-12

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