DE19526411A1 - Programmierbarer dynamischer Direktzugriffsspeicher (DRAM) - Google Patents

Programmierbarer dynamischer Direktzugriffsspeicher (DRAM)

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DE19526411A1
DE19526411A1 DE19526411A DE19526411A DE19526411A1 DE 19526411 A1 DE19526411 A1 DE 19526411A1 DE 19526411 A DE19526411 A DE 19526411A DE 19526411 A DE19526411 A DE 19526411A DE 19526411 A1 DE19526411 A1 DE 19526411A1
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Description

Gebiet der Erfindung
Die Erfindung bezieht sich auf Halbleiter-Speichervorrich­ tungen und insbesondere auf ein DRAM, das selektiv program­ miert werden kann, um eine erweiterte Daten-Aus-Funktion (EDO) bereitzustellen.
Hintergrund der Erfindung
Dynamische Direktzugriffsspeicher (DRAMs) beinhalten eine Anordnung von Speicherzellen, die auf einem integrierten Halbleiter-Schaltkreis-Chip (ICs) enthalten sind. Die Speicherzellen sind in Zeilen und Spalten angeordnet (zum Beispiel 1-Mbit, 4-Mbit, 16-Mbit, 64-Mbit). Jede Zelle speichert ein Informations-bit durch das Vorhandensein oder Nicht-Vorhandensein einer elektrischen Ladung auf einem Kondensator. In einem DRAM ist ein Auffrisch-Schaltkreis zum "Auffrischen" der gespeicherten Ladung bereitgestellt (d. h., Wiederherstellen der vollen Ladung bei einem Konden­ sator, der zum Teil entladen ist).
Bei den neuesten Generationen von DRAMs bieten Halbleiter- Hersteller den Kunden, welche die DRAMs in ihren elektroni­ schen Geräten verwenden, verschiedene Vorrichtungsoptionen an. Diese Vorrichtungsoptionen stellen unterschiedliche, funktionelle Kenndaten in einer Speichervorrichtung bereit und können zur Verbesserung der Leistung eines DRAMs oder seiner Eignung für eine spezielle Anwendung verwendet wer­ den.
Ein großer Prozentsatz (zum Beispiel über 90%) der DRAMs werden mit einer Schnellseitenmodus-Funktion verkauft und werden als Schnellseitenmodus-DRAMs bezeichnet. Eine Schnellseitenmodus-Operation in einem DRAM gestattet schnellere Datenoperationen innerhalb einer mit Zei­ lenadressen festgelegten Seitengrenze. Im allgemeinen wird dies dadurch begleitet, daß man die Zeilen-Adress-Signale () auf niedrigem Pegel hält und man Impulse von un­ terschiedlichen Spalten-Adreß-Signalen () einlei­ tet, um schnellere Speicherzyklen durchzuführen.
Eine weitere Leistungsoption in einem DRAM ist bekannt als erweitertes Daten-AUS oder wird manchmal als Hyperseitenmo­ dus bezeichnet. Ein DRAM, welches dieses Merkmal enthält, wird als ein EDO-DRAM bezeichnet. Mit einem EDO-DRAM können Datenblöcke von dem DRAM auf eine ähnliche Weise wie bei dem Schnellseitenmodus-DRAM ausgegeben werden, jedoch mit einer schnelleren Zyklusgeschwindigkeit. Dies wird erzielt, weil das -Signal, das zu seinem hohen Wert über­ geht, den Ausgangspuffer nicht mehr steuert, wodurch ein Fließband-Datenstrom ermöglicht wird. Dadurch können Daten schneller gelesen und verarbeitet werden. Im allgemeinen wird eine erweiterte Ausgabe dadurch erzielt, daß man ein DRAM so wie ein Schnellseitenmodus-DRAM aufbaut, so daß das -Signal den I/O-Puffer nicht mehr mit drei Zustän­ den belegt, wenn in die Vorab-Aufladung übergeht.
Es sind zwei weitere Arten von DRAMs als ein Schreibe-Pro- Bit-(WPB)-DRAM und als ein DRAM mit statischen Spalten be­ kannt. Ein Schreibe-Pro-Bit-(WPB)-DRAM ist mit einem /-Schlüssel und einem Maskenregister aufge­ baut, um Auffang-Flip-Flop-Maskendaten bereitzustellen, falls niedrig ist, wenn von einem hohen zu einem niedrigen Wert übergeht, den die Maske nun festlegen kann, wobei man die Dateneingaben bei den darauffolgenden -Übergängen (niedrig) hindurchtreten läßt. Ein DRAM mit statischen Spalten ist ähnlich einem Schnellseitenmo­ dus-DRAM aufgebaut, mit der Ausnahme, daß der Spalten- Adresspuffer die Daten zur -Zeit ( geht auf niedrigen Wert) nicht auffängt, wodurch der Bedarf an tCAC (d. h. die Zugriffszeit von ) eliminiert wird. Dies ermöglicht schnellere Seitenzyklen, da das -Signal nicht mehr Daten von dem DRAM freigeben muß. Ein WPB-DRAM und ein DRAM mit statischen Spalten können auch derart auf­ gebaut sein, daß sie eine erweiterte Datenausgabe haben.
Diese verschiedenen Vorrichtungsoptionen bei einem DRAM verwenden üblicherweise dieselbe Speicheranordnung, benöti­ gen jedoch eine unterschiedliche Schnittstellen-Schaltung zum Adressieren, Freigeben der Ausgabe und Auffrischen der Speicherzellen innerhalb der Speicheranordnung. Die Schnittstellenschaltung enthält logische Gatter und CMOS- Transfervorrichtungen, die auf dem Chip ausgebildet sind, um eine gewünschte Schaltungsanordnung zu erzeugen. Die ge­ wünschte Option wird üblicherweise während der Wafer-Her­ stellung implementiert, wobei geeignete Maskensätze verwen­ det werden, um die erforderliche Schaltung aufzubauen.
Ein Nachteil dieser Vorgehensweise ist der Mangel an Flexi­ bilität. Der Aufbau des Chips wird zum Zeitpunkt der Her­ stellung festgelegt und kann nicht verändert werden. Ein Hersteller muß daher große Anzahlen unterschiedlicher Wafer herstellen, um die unterschiedlichen Arten von Chips zu er­ zeugen, die zur Befriedigung unterschiedlicher Märkte not­ wendig sind. Dies erhöht die Produktentwicklungskosten und die Vermarktungszeit für ein Produkt. Ähnlich geht es den Kunden, die ICs verwenden und mehrere unterschiedliche Ar­ ten von Chips zur Verwendung in ihren Produkten auf Lager halten müssen.
Eine weitere Vorgehensweise besteht darin, alle Vorrich­ tungsoptionen in einem grundlegenden Maskensatz einzu­ schließen, und dann den gewünschten Endaufbau des Chips bei den Zusammenbauoperationen abzuleiten. So kann zum Beispiel bei einem Kontaktierungsprogramm der Chipaufbau ausgewählt werden, indem man entweder an eine Anschlußstelle kontak­ tiert oder die Anschlußstelle offen läßt. Zur Gewinnung des gewünschten Schaltungsaufbaus kann eine kontaktierte An­ schlußstelle mit einer gewissen Schaltung verbunden sein und eine nicht-kontaktierte Anschlußstelle auf ein Vorgabe- Potential gebracht werden. Das US-Patent Nr. 5,303,180 von Mc Adams beschreibt eine derartige Kontaktierungsprogram­ mier-Anordnung. Es werden manchmal auch programmierbare Verbindungen, wie zum Beispiel Schmelzsicherungen und von einem Laser betätigte Verbindungen, verwendet, um eine Vor­ richtungsoption zu bewerkstelligen.
Diese Vorgehensweisen sind auch etwas wenig flexibel und können nicht immer ohne weiteres von einem Kunden implemen­ tiert werden. Man benötigt ein Verfahren zum Auswählen un­ terschiedlicher Leistungsoptionen in einem DRAM, das keine teueren Herstellungs- oder Zusammenbauschritte benötigt.
Es ist somit eine Aufgabe der vorliegenden Erfindung, ein DRAM bereitzustellen, das mit unterschiedlichen Leistungs­ optionen aufgebaut ist, die unter Verwendung geeigneter Lo­ giksignale freigegeben werden können. Eine weitere Aufgabe der vorliegenden Erfindung ist es, ein DRAM, wie zum Bei­ spiel ein Schnellseitenmodus- DRAM, ein WPB-DRAM oder ein DRAM mit statischen Spalten bereitzustellen, das als ein EDO-DRAM nach Eingabe geeigneter Logiksignale aufgebaut werden kann.
Zusammenfassung der Erfindung
Erfindungsgemäß wird ein DRAM bereitgestellt, das mit einer erweiterten Datenausgabe bei der Eingabe geeigneter Logik­ signale aufgebaut ist. Das DRAM enthält einen -vor- (CBR) detektierenden Erfassungsschaltkreis, der die Datenausgabe während eines CBR-Auffrisch-Zyklus steu­ ert.
Der CBR-Erfassungsschaltkreis ist mit einer Auffrisch- Steuerungsvorrichtung und auch mit einem Daten-AUS-Puffer für das DRAM verbunden. Der Betrieb des CBR-Erfassungs­ schaltkreises hängt von dem Zustand des Ausgabe-Freigabesi­ gnals () während eines CBR-Auffrisch-Zyklus ab (zum Beispiel hoch, niedrig, hoch und dann niedrig, während niedrig ist). Wenn niedrig ist, löst der CBR-Erfassungsschaltkreis einen er­ sten Ausgabemodus für den Daten-AUS-Puffer (zum Beispiel normaler Schnellseitenausgabe-Modus) zusammen mit einem Auffrischimpuls zu der Auffrisch-Steuerungsvorrichtung aus. Wenn hoch ist, löst der CBR-Erfassungsschaltkreis eine erweiterte Datenausgabe von dem Daten-AUS-Puffer aus. Der Aufbau der EDO-Option kann entweder eine andauernde oder eine nicht-andauernde Auffrischung aufweisen. Bei ei­ ner andauernden wird, sobald EDO programmiert ist, der Be­ fehl nicht mehr benötigt, bis die Stromversorgung entfernt wird. Ein CBR, bei dem niedrig ist, führt eine CBR- Auffrischung durch (entweder als ein Schnellseitenmodus- oder ein EDO-DRAM), und das erste CBR, bei dem hoch ist, konfiguriert das DRAM als ein EDO-DRAM (wobei keine Auffrischung durchgeführt wird, obwohl eine Option erstellt werden könnte, um sie durchzuführen), wobei bei allen nach­ folgenden CBRs die -hoch-Befehle ignoriert werden. Bei nicht-andauernder Auffrischung wäre jeder CBR-Befehl ein Auffrisch-Befehl, um entweder einen Schnellseitenmo­ dus/eine statische Spalte/WPB ( niedrig) oder einen EDO-Modus ( hoch) festzulegen.
Das DRAM kann als ein Schnellseitenmodus-DRAM, ein Schreibe-Pro-Bit-DRAM oder ein DRAM mit statischen Spalten aufgebaut sein. In jedem Fall können von dem DRAM ausgege­ bene Daten zu einem Ausgabemodus mit erweiterten Daten je nach dem Zustand von während eines CBR-Auffrisch-Zy­ klus umgeschaltet werden.
Weitere Aufgaben, Vorteile und Möglichkeiten der vorliegen­ den Erfindung ergeben sich aus der folgenden Beschreibung.
Kurzbeschreibung der Zeichnung
Fig. 1 ist ein elektrisches Blockdiagramm eines Schnellsei­ tenmodus-DRAMs, das Merkmale der Erfindung gemäß einem Ausführungsbeispiel verwendet.
Fig. 2 ist ein elektrisches Blockdiagramm eines Abschnitts eines Schnellseitenmodus- DRAMs nach dem Stand der Technik, das den CBR-Erfassungsschaltkreis veran­ schaulicht;
Fig. 2A ist ein Zeitablaufdiagramm, bei dem Spannung als eine Funktion von der Zeit aufgetragen ist und das die Ereignisse darstellt, die in der Vorrichtung von Fig. 2 während eines CBR-Auffrisch-Zyklus stattfinden.
Fig. 3 ist ein elektrisches Blockdiagramm eines Abschnitts eines Schnellseitenmodus- DRAMs, das erfindungsge­ mäß aufgebaut ist und einen CBR-Erfassungsschalt­ kreis veranschaulicht, der zur Auslösung eines EDO- Impulses oder eines Schnellseitenimpulses je nach dem Zustand von ausgelegt ist;
Fig. 3A ist ein Zeitablaufdiagramm, bei dem Spannung als eine Funktion von der Zeit aufgetragen ist und wel­ ches die Ereignisse darstellt, die in der Vorrich­ tung von Fig. 3 während eines CBR-Auffrisch-Zyklus mit hohem auftreten; und
Fig. 3B ist ein Zeitablaufdiagramm, bei dem Spannung als eine Funktion der Zeit aufgetragen ist und welches die Ereignisse darstellt, die in der Vorrichtung von Fig. 3 während eines CBR-Auffrisch-Zyklus mit niedrigem auftreten.
Ausführliche Beschreibung des bevorzugten Ausführungsbei­ spiels
Der hier verwendete Begriff Schnellseitenmodus-DRAM bezieht sich auf eine dynamische Speichervorrichtung, bei der Ein­ gabesignale in unterschiedliche Spalten in einer vorbe­ stimmten Zeile von Speicherzellen adressiert werden.
Ein EDO-DRAM bezieht sich auf eine dynamische Speichervor­ richtung, bei der Daten ohne die Einschränkungen des -Steuerungsanschlußstiftes ausgegeben werden.
Ein WTB-DRAM bezieht sich auf eine dynamische Speichervor­ richtung, bei der die überführten Daten maskiert (igno­ riert) werden können, wie während der -Zeit pro­ grammiert.
Ein DRAM mit statischen Spalten bezieht sich auf eine dyna­ mische Speichervorrichtung, bei der der Spalten-Adresspuf­ fer nicht in einem Auffang-Zustand (latched) ist.
In Fig. 1 ist ein DRAM 10 gezeigt, das die Merkmale der vorliegenden Erfindung verwenden kann. Das DRAM 10 liegt in Form eines integrierten Halbleiter-Schaltungs-Chips vor, das als ein Schnellseitenmodus-DRAM aufgebaut ist. Das DRAM 10 enthält eine 4-M-bit-Speicherzellenanordnung 11, die in einer x1-Anordnung aus 2048 Zeilen und Spalten angeordnet ist. Andere geeignete Größen für eine Zellenanordnung sind unter anderem 1-Mbit, 16-Mbit und 64-Mbit. Zusätzlich kön­ nen die Zellanordnungen in verschiedenen anderen Konfigura­ tionen angeordnet werden (zum Beispiel x2, x4, x8, x16)
Die Zellenanordnung 11 wird durch Zeilen- und Spalten- Adressschaltungen adressiert, die eine Komplement-Auswahl­ einrichtung 12 und einen Zeilendecodierer 13 enthalten. Diese Komponenten empfangen Zeilen-Adress-Signale von Adress-Anschlußstiften 14 und Zeilen-Adresspuffern 15 über einen Zeilen-Adressbus 16. Die Adresse wird gemultiplext, so daß eine Spalten-Adresse ebenfalls über die Adress-An­ schlußstifte 14 und einen Spalten-Adresspuffer 14 an einen Spalten-Decoder 18 angelegt wird. Die Spalten der Zellenan­ ordnung 11 (d. h. die Bitleitungen) sind mit Leseverstärkern 19 und mit dem Spaltendecodierer 18 verbunden, der irgend­ eine Anzahl von Bits für die Eingabe oder Ausgabe während eines gegebenen Schreib- oder Lesezyklus auswählt. Alle Le­ severstärker 19 werden bei jedem aktiven Lese- oder Schreibzyklus und bei jedem Auffrischzyklus aktiviert. Eine Eingabe/Ausgabe-Torsteuerung ist ebenfalls den Leseverstär­ kern 19 zugeordnet. Diese Verstärker 19 und die I/O-Tor­ steuerung sind mit einem Daten-AUS-Puffer 21 und mit einem Daten-EIN-Puffer 22 verbunden. Der Daten-EIN-Puffer 22 ist mit einem Daten-EIN-Anschlußstift 23 verbunden. Der Daten- AUS-Puffer 21 ist mit einem Daten-AUS-Anschlußstift 20 ver­ bunden.
Die gemultiplexten Adressen werden von den Adress-Anschluß­ stiften 14 in die Adresspuffer 15 unter Steuerung von Zei­ len- und Spalten-Adressimpulsen und auf­ genommen. Diese logischen Signale werden an den - Anschlußstift 24 und den -Anschlußstift 25 ange­ legt. Die RAS-Adressimpulse werden an einen Nummer-1- Taktgenerator 26 angelegt, der interne Takte zum Ansteuern der Adresspuffer 15, des Zeilendecodierers 13 und der Spührverstärker 19 erzeugt. Der Nummer-1-Taktgenerator 26 ist auch mit einem Nummer-2-Taktgenerator 28 verbunden, der Signale für den Daten-AUS-Puffer 21 koordiniert. Zusätzlich ist der Nummer-1-Taktgenerator 26 mit einer Auffrisch- Steuerungsvorrichtung 29 und einem Auffrisch-Zähler 30 ver­ bunden, welche den Betrieb des Auffrisch-Zyklus steuern. Eine Frühschreib-Erfassungsschaltung 31 ist zusammen mit logischen Gattern 32, 33 und 34 im wesentlichen wie gezeigt mit einem -Anschlußstift 27 zum Empfangen von Schreibfreigabesignalen und mit dem -Anschlußstift 25 zum Empfangen von Spalten-Adress-Signalen verbunden. Die EW-Erfassungsschaltung verhindert, daß irgendein Lese-Er­ eignis auftritt und "sperrt es aus", wenn zu seinem niedrigen Wert übergeht, bevor zu seinem niedrigen Wert übergeht. Wenn zu seinem niedrigen Wert über­ geht, nachdem zu seinem niedrigen Wert übergeht, könnten sowohl ein Lese-Ereignis und ein Schreib-Ereignis auftreten.
Die Auswahl der Art von Operation, die in einem aktiven Zy­ klus durchgeführt wird, wird durch den -Anschlußstift 27 gesteuert. Wenn der -Anschlußstift 27 aktiv-nied­ rig ist, ist der Zyklus ein Schreib-Zyklus, und es werden Daten von den Eingabe-Anschlußstiften 23 aufgenommen und in die Speicheranordnung 11 über die Spührverstärker 19 ge­ schrieben. Wenn inaktiv-hoch ist, ist der Zyklus ein Lese-Zyklus. Während eines Lese-Zyklus werden Daten, die von der Speicheranordnung 11 über die Spührverstärker 19 herausgezogen werden, dem Datenausgabe-Anschlußstift 20 zu­ geführt.
Während Lese- oder Schreib-Zyklen wird jedes Bit durch die Adress-Anschlußstifte 14 einzeln adressiert, bei denen 10 Bits auf einmal eingegeben werden. wird verwendet, um die ersten 10 Bits aufzufangen, und , um die letzten 10 Bits aufzufangen. Während einem Schreib-Zyklus werden Daten an dem Daten-EIN-Anschlußstift 23 durch die abfallende Flanke von oder aufgefangen, je nachdem, was zuerst auftritt. Wenn seinen niedrigen Wert annimmt, bevor seinen niedrigen Wert annimmt, bleibt die Ausgabe bei dem Daten-AUS-Anschlußstift 20 bis zu dem nächsten -Zyklus offen (hohes Z). Wenn seinen niedrigen Wert annimmt, nachdem Daten die Da­ tenausgabe-Anschlußstifte 20 erreichen, wird die Ausgabe aktiviert und hält die ausgewählten Zelldaten bei, so lange wie niedrig bleibt (unabhängig von oder ). Dieser späte -Impuls führt zu einem Lese- Schreib-Zyklus.
Eine Rückkehr von und zu ihrem hohen Wert beendet einen Speicherzyklus und verringert den Chipstrom auf einen verringerten Bereitschaftspegel. Das Chip wird auch während der Zeit von auf hohem Pegel für den nächsten Zyklus vorbereitet. Speicherzellendaten werden in ihrem korrekten Zustand gehalten, indem man die Leistung beibehält und jeglichen -Zyklus (Lese, nur , vor oder versteckte Auffri­ schung) ausführt, so daß alle Kombinationen von RAS-Adres­ sen zumindest alle 15 ms ausgeführt werden.
Seitenmodus-Operationen ermöglichen schnellere Datenopera­ tionen (Lese, Schreib, oder Lese-Modifizier-Schreib) inner­ halb einer mittels Zeilenadresse festgelegten Seitengrenze. Der Seitenmodus-Zyklus wird immer mit einer Zeilen-Adresse eingeleitet, die als Impuls durch eingeleitet wird, woraufhin eine Spaltenadresse folgt, die als Impuls durch eingeleitet wird. Indem man niedrig hält, kann hin- und hergeschaltet werden, wodurch Impulse in unterschiedlichen Spaltenadressen eingeleitet werden und schnellere Speicherzyklen durchgeführt werden. Eine Rückkehr von zu seinem hohen Pegel beendet den Seitenmodus-Betrieb.
Diese Funktionen sind in der folgenden Wahrheitstabelle zu­ sammengefaßt:
Die Zellenanordnung 11 verwendet dynamische Ein-Transistor- Speicherzellen, bei denen Datenbits auf Kondensatoren ge­ speichert werden. Da bei diesen Kondensatoren Leckströme auftreten, müssen die Daten periodisch (zum Beispiel alle 15 ms) aufgefrischt werden. Verschiedene Auffrisch-Mecha­ nismen stehen in DRAMs zur Verfügung, die zur Zeit vermark­ tet werden. Fig. 2A veranschaulicht eine herkömmliche - vor einer -Auffrischung, die unter Ver­ wendung des in Fig. 2 gezeigten CBR-Erfassungsschaltkreises 35 ausgeführt wird.
Der CBR-Erfassungsschaltkreis 35 ist mit dem Nummer-1-Takt­ generator 26, mit dem -Anschlußstift 25 und mit der Auffrisch-Steuerungsvorrichtung 29, im wesentlichen wie in Fig. 2 gezeigt, verbunden. Zusätzlich wird ein Ausgabe- Freigabesignal an den Daten-AUS-Puffer 21 durch einen -Anschlußstift 36 angelegt, um festzustellen, wenn der Daten-AUS-Puffer 21 den Daten-AUS-Anschlußstift 20 ansteuern darf. Nur wenn aktiv-niedrig ist, kann der Daten-AUS-Anschlußstift 20 durch den Daten-AUS-Puffer 21 angesteuert werden.
Wenn vor abfällt, signalisiert dies einen Auffrisch-Zyklus, bei dem die Zeilenadresse zur Auffri­ schung in dem Auffrisch-Zähler 30 gehalten wird. Während dieser Operation kommt es zu keiner Dateneingabe oder -aus­ gabe, und es wird keine Adresse aufgenommen. Das -Si­ gnal muß hoch sein, wodurch eine CBR-Auffrischung signali­ siert wird ( niedrig würde einen JEDEC-Prüfmodus-Be­ trieb einleiten), wenn für diese Art von Auf­ frisch-Operation abfällt (d. h. hoch, nied­ rig, hoch und dann niedrig, während nied­ rig ist). Das -Signal wird ignoriert (d. h. "gleich­ gültig") in einer herkömmlichen - vor einer -Auffrischung. Es kann auch vorkommen, daß nur ein Auffrisch-Zyklus vorliegt, wenn und zu dem hohen Pegel zurückkehren, oder es kann eine kontinuier­ liche Frequenz von Auffrisch-Zyklen durchgeführt werden, wenn alle 15 ms (max) hin- und hergeschaltet wird und niedrig gehalten wird.
In Fig. 3 ist ein erfindungsgemäß aufgebautes DRAM gezeigt. Der CBR-Erfassungsschaltkreis 35A eines DRAM ist erfin­ dungsgemäß so aufgebaut, daß der Daten-AUS-Puffer 21A mit einem EDO-Impuls 38 oder einem Schnellseiten-Impuls 39 aus­ gelöst wird. Der Zustand des -Anschlußstifts 36 (hoch oder niedrig) steuert nämlich den Modus der Daten-AUS-Ein­ richtung (Schnellseiten- oder EDO-Einrichtung).
Der Schnellseiten-Impuls 39 wird nur ausgelöst, wenn hoch ist (und EDO in der Andauernd-Version nicht zum er­ stenmal aufgerufen worden ist). Gleichzeitig wird ein CBR- Auffrischimpuls 40 ausgelöst. Bei niedrigem wird der CBR-Auffrischimpuls nicht ausgelöst, doch wird der EDO-Im­ puls in der Andauernd-Version ausgelöst. Die nicht-Andau­ ernd-Version würde auch den Auffrisch-Befehl erzeugen. In beiden Fällen ist die vor der -Auffri­ schung wie vorgeschrieben (d. h. hoch, nied­ rig, hoch und dann niedrig, während nied­ rig).
Fig. 3A zeigt den zeitlichen Verlauf und den Zustand von , und zur gleichzeitigen Auslösung eines CBR-Auffrisch-Impulses und eines Schnellseiten-Impul­ ses.
Fig. 3B zeigt den zeitlichen Verlauf und den Zustand von , und zur Auslösung eines EDO-Im­ pulses an Stelle eines CBR-Auffrisch-Impulses.
In Fig. 3A und 3B sind:
VIH hohe Eingabespannung (Logisch 1)
VIL niedrige Eingabespannung (Logisch 0)
tRP die -Vorab-Ladezeit
tRAS die -Impulsbreite
tRPC die - bis Vorab-Ladezeit
tCPN die -Vorab-Ladezeit
tCSR die -Einstellzeit
tCHR die -Haltezeit
tWRP die -Einstellzeit
tWRH die -Haltezeit.
Somit steuern logische Signale den Betrieb des CBR-Erfas­ sungsschaltkreises 35A, um einen EDO-Impuls 38 oder einen Schnellseiten-Impuls 39 bereitzustellen.
Fig. 3 zeigt einen vereinfachten CBR-Erfassungsschaltkreis 35A, der zur Durchführung der Erfindung geeignet ist.
Somit kann die Erfindung zur Bereitstellung eines DRAMs verwendet werden, das in einem Modus (zum Beispiel Schnell­ seitenmodus) betrieben und ebenfalls als ein EDO-DRAM bei Eingabe geeigneter logischer Signale betrieben werden kann. Die Erfindung wurde zwar anhand eines veranschaulichenden Ausführungsbeispiels für ein Schnellseitenmodus-DRAM be­ schrieben, doch können die gleichen Prinzipien zum Aufbau eines WPB-DRAMs oder eines DRAMs mit statischen Spalten verwendet werden, um als ein EDO-DRAM konfigurierbar zu sein.
Somit wurde die Erfindung anhand gewisser bevorzugter Aus­ führungsbeispiele beschrieben, die für den Fachmann offen­ sichtlich sind, doch sind gewisse Änderungen und Abwandlun­ gen durchführbar, ohne daß man den Umfang der durch die folgenden Ansprüche festgelegten Erfindung verläßt.

Claims (18)

1. Dynamische Speichervorrichtung mit:
einer Speicheranordnung (11), die in Spalten und Zeilen an­ geordnete Speicherzellen enthält;
einer Zeilen-Adresseinrichtung (12, 13), die auf einen Zei­ len-Adressimpuls reagiert, und einer Spalten-Adresseinrich­ tung (17, 18), die auf einen Spalten-Adressimpuls reagiert, zum Adressieren vorbestimmter Speicherzellen in der Spei­ cheranordnung;
einer Auffrisch-Einrichtung (19, 29, 30) zum Erzeugen eines Auffrisch-Signals, wenn das Schreib-Freigabesignal, der Spalten-Adressimpuls und der Zeilen-Adressimpuls jeweils eine vorbestimmte Spannung und Zeitsequenz relativ zueinan­ der haben, und zum Auffrischen der in den Speicherzellen gespeicherten Daten;
einer Daten-AUS-Einrichtung (21), die auf ein Ausgabe-Frei­ gabesignal reagiert, um Daten von ausgewählten Speicherzel- 1en zu übertragen;
einer Daten-EIN-Einrichtung (22), die auf ein Schreib-Frei­ gabesignal reagiert, um Daten zu ausgewählten Speicherzel­ len zu übertragen; und
einer Erfassungseinrichtung (31), die auf das Auftreten des Auffrisch-Signals reagiert, wobei die Erfassungseinrichtung so ausgelegt ist, daß sie die Daten-AUS-Einrichtung (21) in einem ersten Modus betreibt, wenn das Ausgabe-Freigabe­ signal auf einer ersten Spannung ist, und in einem zweiten Modus betreibt, wenn das Ausgabe-Freigabesignal auf einer zweiten Spannung ist.
2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der zweite Modus ein erweiterter Daten-AUS-Modus ist, bei dem Datenblöcke gleichzeitig übertragen werden.
3. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß das Auffrisch-Signal eingeleitet wird, wenn die Schreib-Freigabe auf einer hohen Spannung, der Spalten- Adressimpuls auf einer niedrigen Spannung und der Lese- Adressimpuls auf einer hohen und dann auf einer niedrigen Spannung ist, während der Spalten-Adressimpuls auf einer niedrigen Spannung ist.
4. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Speicherzellen aufgefrischt werden, wenn der erste Impuls ausgelöst wird.
5. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorrichtung als eine Schnellseitenmodus-Vorrichtung mit einer erweiterten Datenausgabe in dem zweiten Modus aufgebaut ist.
6. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorrichtung als eine Schreibe-Pro-Bit-Vorrichtung mit einer erweiterten Datenausgabe in dem zweiten Modus aufgebaut ist.
7. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Vorrichtung als eine Vorrichtung mit statischen Spalten mit einer erweiterten Datenausgabe in dem zweiten Modus aufgebaut ist.
8. Dynamische Schnellseitenmodus-Direktzugriffsspeicher- Vorrichtung, die mit einer erweiterten Datenausgabe aufge­ baut werden kann, mit:
einer Speicheranordung (11) einschließlich Speicherzellen, die in Spalten und Zeilen angeordnet sind;
einer Zeilen-Adresseinrichtung (12, 13), die auf einen Zei­ len-Adressimpuls reagiert, und eine Spalten-Adresseinrich­ tung (17, 18), die auf einen Spalten-Adressimpuls reagiert, um vorbestimmte Speicherzellen und vorbestimmte Spalten ei­ ner Speicherzelle innerhalb einer Zeile zu adressieren;
einer Auffrisch-Einrichtung (19, 29, 30), die auf ein Auf­ frisch-Signal reagiert, in welchem das Schreib-Freigabe­ signal, der Spalten-Adressimpuls und der Zeilen-Adressim­ puls jeweils eine vorbestimmte Spannung und Zeitsequenz re­ lativ zueinander haben, um Daten während eines Auffrisch- Zyklus aufzufrischen, die in den Speicherzellen der Spei­ cheranordnung gespeichert sind;
einer Daten-AUS-Einrichtung (21), die der Spalten-Adress­ einrichtung und der Zeilen-Adresseinrichtung zugeordnet sind, und auf ein Ausgabe-Freigabesignal reagieren, um Da­ ten von den Speicherzellen zu einem Daten-AUS-Anschlußstift (20) zu übertragen;
einer Daten-EIN-Einrichtung (22), die der Spalten-Adress­ einrichtung und der Zeilen-Adresseinrichtung zugeordnet ist und auf ein Schreib-Freigabesignal reagiert, um Daten von einem Daten-EIN-Anschlußstift (23) zu den Speicherzellen zu übertragen; und
einer Erfassungseinrichtung (31), die auf das Auftreten des Auffrisch-Zyklus reagiert, wobei die Erfassungseinrichtung ausgelegt ist, um einen ersten Impuls zu der Daten-AUS-Ein­ richtung (21) auszulösen, wenn das Ausgabe-Freigabesignal auf einer ersten Spannung ist, um die Daten-Ausgabe einzu­ leiten, und einen zweiten Impuls zu der Daten-AUS-Einrich­ tung ausgibt, wenn das Ausgabe-Freigabesignal auf einer zweiten Spannung ist, um eine Ausgabe von Datenblöcken ein­ zuleiten.
9. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß das Auffrisch-Signal eingeleitet wird, wenn die Schreib-Freigabe auf einer hohen Spannung, der Spalten- Adressimpuls auf einer niedrigen Spannung und der Lese- Adressimpuls auf einer hohen und dann auf einer niedrigen Spannung ist, während der Spalten-Adressimpuls auf einer niedrigen Spannung ist.
10. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Speicherzellen aufgefrischt werden, wenn der erste Impuls ausgelöst wird.
11. Vorrichtung nach Anspruch 8, dadurch gekennzeichnet, daß die Auffrisch-Einrichtung die Speicherzellen andauernd auffrischt.
12. Dynamische Direktzugriffsspeicher-Vorrichtung mit ei­ ner in Zeilen und Spalten angeordneten Speicheranordnung, die über Adress-Kontaktstifte und einen Daten-EIN-Kontakt­ stift (23) während eines Lesezyklus adressierbar ist, um Ausgabesignale an einem Ausgabe-Kontaktstift während eines Ausgabezyklus zu erzeugen, wobei ein Verfahren zum Konfigu­ rieren der Ausgabesignale von der Speicheranordnung die folgenden Schritte aufweist:
Erfassen einer Spannung eines Ausgabe-Freigabesignals wäh­ rend eines Auffrisch-Zyklus für die Speicheranordnung;
Erzeugen eines ersten Impulses an dem Ausgabe-Kontaktstift (20), wenn ein Ausgabe-Freigabesignal auf einer ersten Spannung ist, um einen ersten Datenausgabemodus freizuge­ ben; und
Erzeugen eines zweiten Impulses an dem Ausgabe-Kontaktstift (20), wenn das Ausgabe-Freigabesignal auf einer zweiten Spannung ist, um einen zweiten Datenausgabemodus freizuge­ ben.
13. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der zweite Datenausgabemodus eine erweiterte Datenaus­ gabe ist, bei der Datenblöcke ausgegeben werden.
14. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der Auffrisch-Zyklus auftritt, wenn die Schreib-Frei­ gabe auf einer hohen Spannung, der Spalten-Adressimpuls auf einer niedrigen Spannung und der Lese-Adressimpuls auf ei­ ner hohen und dann auf einer niedrigen Spannung ist, wäh­ rend der Spalten-Adressimpuls auf einer niedrigen Spannung ist.
15. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß die erste Spannung eine Ausgabe-Freigabe auf hohem Pe­ gel und die zweite Spannung eine Ausgabe-Freigabe auf nied­ rigem Pegel ist.
16. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der erste Datenausgabemodus einer Schnellseitenmodus- Adresse folgt.
17. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der erste Datenausgabemodus einer Schreibe-Pro-Bit- Adresse folgt.
18. Verfahren nach Anspruch 12, dadurch gekennzeichnet, daß der erste Datenausgabemodus einer Adresse mit stati­ schen Spalten folgt.
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