DE19813740A1 - Halbleiterspeichervorrichtung - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf eine Halbleiterspei­ chervorrichtung und insbesondere auf einen Aufbau, der ein Hoch­ geschwindigkeitstesten einer Halbleiterspeichervorrichtung er­ möglicht. Insbesondere bezieht sich die vorliegende Erfindung auf einen Aufbau zum Auswählen einer Wortleitung in einer Halb­ leiterspeichervorrichtung bei hoher Geschwindigkeit zum Zeit­ punkt eines Testbetriebs.

Es wird auf Fig. 8 Bezug genommen; eine bei der Anmelderin vor­ handene Halbleiterspeichervorrichtung 200 weist eine Steuer­ schaltung 31, einen Adreßpuffer 34, ein Speicherzellenfeld 7, einen Zeilendekoder 12 und einen Spaltendekoder 13 auf.

Das Speicherzellenfeld 7 weist eine Mehrzahl von Wortleitungen, eine Mehrzahl von Bitleitungen und eine Mehrzahl von Speicher­ zellen auf.

Die Steuerschaltung 31 empfängt externe Steuersignale /RAS (Externes Zeilenadreßtaktsignal), /CAS (Externes Spaltenadreß­ taktsignal), /WE (Schreibfreigabesignal), /OE (Externes Ausgabe­ freigabesignal) usw. und erzeugt verschiedene interne Steuersi­ gnale.

Der Adreßpuffer 34 empfängt ein internes Steuersignal von der Steuerschaltung 31 durch einen Steuersignalbus a3. Der Adreßpuf­ fer 34 nimmt externe Adreßsignale A0-Ai auf, die durch einen Adreßanschluß 8 angelegt sind, und gibt ein internes Zeilena­ dreßsignal und ein internes Spaltenadreßsignal an einen internen Adreßbus a4 aus, als Reaktion auf das angelegte interne Steuer­ signal.

Der Zeilendekoder 12 empfängt ein internes Zeilenadreßtaktsi­ gnal, das ein internes Steuersignal ist, von der Steuerschaltung 31 durch den Steuersignalbus a3. Der Zeilendekoder 12 wird als Reaktion auf das interne Zeilenadreßtaktsignal aktiviert und de­ kodiert das vom Adreßpuffer 34 ausgegebene interne Zeilenadreß­ signal und wählt eine Wortleitung des Speicherzellenfeldes 7 aus.

Der Spaltendekoder 13 empfängt ein internes Spaltenadreßtaktsi­ gnal von der Steuerschaltung 31 durch den Steuersignalbus a2. Der Spaltendekoder 13 wird als Reaktion auf das interne Spal­ tenadreßtaktsignal aktiviert und dekodiert das vom Adreßpuffer 34 ausgegebene interne Spaltenadreßsignal und wählt eine Bitlei­ tung des Speicherzellenfeldes 7 aus.

Die Halbleiterspeichervorrichtung 200 weist ferner folgendes auf: einen Leseverstärker, ein I/O-Gatter, einen Eingabepuffer 15 und einen Ausgabepuffer 16. In Fig. 8 ist der Leseverstärker und das I/O-Gatter allgemein durch einen Block 14 dargestellt.

Der Leseverstärker empfängt ein internes Steuersignal von der Steuerschaltung 31 durch den Steuersignalbus a3. Auf der Basis des angelegten internen Steuersignals erfaßt und verstärkt der Leseverstärker Daten einer Speicherzelle, die mit der ausgewähl­ ten Wortleitung des Speicherzellenfeldes 7 verbunden ist.

Das I/O-Gatter verbindet die ausgewählte Bitleitung des Spei­ cherzellenfeldes 7 mit einem internen Datenbus a1 als Reaktion auf ein Spaltenauswahlsignal, das vom Spaltendekoder 13 ausgege­ ben wird.

Der Eingabepuffer 15 empfängt ein internes Steuersignal von der Steuerschaltung 31 durch einen Steuersignalbus a2. Auf der Basis des angelegten internen Steuersignals empfängt der Eingabepuffer 15 an einen Dateneingabe/-ausgabeanschluß 17 angelegte externe Schreibdaten DQ0-DQj, erzeugt interne Schreibdaten und überträgt die erzeugten internen Schreibdaten an den internen Datenbus a1.

Der Ausgabepuffer 16 empfängt ein internes Steuersignal von der Steuerschaltung 31 durch den Steuersignalbus a2. Auf der Basis des angelegten Steuersignals erzeugt der Ausgabepuffer 16 aus den in den internen Datenbus a1 eingelesenen internen Lesedaten externe Lesedaten DQ0-DQj und gibt die Daten an den Dateneinga­ be/-ausgabeanschluß 17 aus.

Der interne Aufbau des Speicherzellenfeldes wird unter Bezugnah­ me auf Fig. 9 kurz beschrieben. Fig. 9 zeigt stellvertretend die Wortleitungen WL0, WL(I-1), WL1, WL(I+1) und ein Paar von Bit­ leitungen BL und /BL.

Eine Speicherzelle M ist an einem Kreuzungsabschnitt zwischen einem Paar von Bitleitungen und Wortleitungen angeordnet. Fig. 9 zeigt stellvertretend eine Speicherzelle M1, die an einem Kreu­ zungsabschnitt der Wortleitung WL(I-1) und der Bitleitung /BL angeordnet ist, eine Speicherzelle M2, die an einem Kreuzungsab­ schnitt der Wortleitung WL1 und der Bitleitung BL angeordnet ist und eine Speicherzelle M3, die an einem Kreuzungsabschnitt der Wortleitung WL(1+1) und der Bitleitung /BL angeordnet ist.

Jede der Speicherzellen M1-M3 weist einen Kondensator 50' und einen Zugriffstransistor 51' auf. Der Kondensator 50' speichert Informationen in der Form von Ladungen. Der Zugriffstransistor 51' wird als Reaktion auf ein Potential einer entsprechenden Wortleitung leitend gemacht und verbindet die entsprechende Bit­ leitung mit dem Kondensator 50'. Der Zugriffstransistor 51' weist einen N-Kanal-MOS-Transistor auf.

An eine entsprechend zu dem internen Zeilenadreßsignal ausge­ wählten Wortleitung wird ein Zeilenauswahlsignal vom Zeilendeko­ der 12 übertragen. Die Leseverstärker, die in Block 14 enthalten sind, sind entsprechend zugehöriger Bitleitungspaare BL und /BL angeordnet und verstärken das Potential des entsprechenden Bit­ leitungspaares differentiell.

In einem Lesebetrieb kann, da das Potential der ausgewählten Wortleitungen ansteigt, das Potential einer nicht ausgewählten Wortleitung möglicherweise schweben, was einen Ladungsschwund bzw. eine Ladungsleckage aus einem Kondensator einer zur nicht ausgewählten Wortleitung gehörenden Speicherzelle an eine ent­ sprechende Bitleitung verursacht.

Im allgemeinen ist der Wert des Kondensators (die Kapazität ei­ nes Speicherzellenkondensators) derart gesetzt, daß das Elektro­ denpotential des Kondensators nicht wesentlich abnimmt, sogar wenn es einen Ladungsschwund gibt.

Jedoch wegen Veränderungen in der Herstellung, kann es sogenann­ te fehlerhafte Speicherzellen geben, deren Kondensatorwert klein ist. In solch einer fehlerhaften Speicherzelle ist das Elektro­ denpotential des Kondensators beträchtlich verkleinert durch ei­ nen geringfügigen Ladungsschwund. Dies führt zu einer Inversion von gespeicherten Daten.

Die Existenz einer derartigen fehlerhaften Speicherzelle ist für den Betrieb der Halbleiterspeichervorrichtung gravierend.

Um mit diesem Problem fertig zu werden ist ein Test zum Erfassen einer fehlerhaften Speicherzelle, die eine Änderung der gespei­ cherten Daten verursacht, unter dem Namen Störtest bekannt.

Im Störtest werden andere Wortleitungen als die mit einer inter­ essierenden Speicherzelle verbundenen Wortleitungen ausgewählt für eine vorgeschriebene Anzahl von Durchgängen (Störzahl), und es wird ermittelt, ob die Daten der interessierenden Speicher­ zelle auf richtige Weise gehalten werden oder nicht (ob die Speicherzelle fehlerhaft ist oder nicht).

Der Störtest in einer bei der Anmelderin vorhandenen Halbleiter­ speichervorrichtung wird unter Bezugnahme auf Fig. 10 beschrie­ ben. Es wird auf Fig. 10 Bezug genommen; zum Zeitpunkt eines Störtests werden eine Mehrzahl von Halbleiterspeichervorrichtun­ gen DR (in der Figur durch DR11, . . ., DRmn dargestellt) auf ei­ ner Testbaugruppe 91' befestigt. Die Halbleiterspeichervorrich­ tung DR ist mit einer Signalleitung SG verbunden. Die Signallei­ tung SG ist mit einem Testgerät 90' verbunden.

Im Störtest werden als erstes Daten auf einem H-(logisch hoch) Pegel oder L-(logisch niedrig) Pegel in die Halbleiterspeicher­ vorrichtung DR geschrieben. Danach wird ein Taktsignal und ein externes Adreßsignal, das zum Auswählen einer bestimmten Wort­ leitung erforderlich ist, vom Testgerät 90' an die Signalleitung SG angelegt. Als Reaktion auf das Taktsignal (insbesondere das externe Steuersignal /RAS) und das von der Signalleitung SG emp­ fangene Adreßsignal wählt die Halbleiterspeichervorrichtung DR eine Wortleitung aus.

Nach dem Wiederholen des Betriebs zum Auswählen einer bestimmten Wortleitung für eine vorgeschriebene Anzahl von Durchgängen wird vom Testgerät 90' ermittelt, ob die Daten der interessierenden Speicherzelle richtig gehalten werden.

Da der Test der Halbleiterspeichervorrichtung gemäß der oben be­ schriebenen Prozedur ausgeführt wird, hängt die für den Test er­ forderliche Zeit von dem vom Testgerät 90' ausgegebenen Taktsi­ gnal ab. Deshalb ist, wenn die kleinste Taktlänge des von dem Testgerät 90' ausgegebenen Signals sehr lang ist, die für den Test erforderliche Zeit sehr lang, insbesondere weil die Anzahl von Testbetrieben im Störtest groß ist. Ferner ist nur der Stör­ test einer langen Dauer durch ein derartiges Testgerät 90' mög­ lich. Deshalb kann eine Korrelation mit den Testergebnissen, die durch ein Testgerät mit einer kurzen kleinsten Taktlänge erhal­ ten werden, nicht erzielt werden.

Eine Lösung wird in der JP 8-227598 A "Halbleiterspeicher­ vorrichtung und zugehöriges Wortleitungs-Auswahlverfahren" vor­ geschlagen, in welchem ein Adreßsignal zum Auswählen einer Wort­ leitung intern erzeugt wird. Jedoch gemäß dieses Vorschlags wählt ein intern vorgesehener Adreßzähler eine Wortleitung aus. Deshalb ist es nicht möglich, von außen zu wissen, welche Wort­ leitung ausgewählt ist.

In Anbetracht des Vorangehenden ist eine Aufgabe der vorliegen­ den Erfindung, eine Halbleiterspeichervorrichtung anzugeben, die einen durch einen Störtest repräsentierten Test bei einer hohen Geschwindigkeit ermöglicht.

Diese Aufgabe wird gelöst durch eine Halbleiterspeichervorrich­ tung nach Anspruch 1.

Eine Weiterbildung der Erfindung ist in dem Unteranspruch ange­ geben.

Ferner ist eine Halbleiterspeichervorrichtung angegeben, die ein externes und beliebiges Setzen einer in einem Testmodus zu te­ stenden Adresse ermöglicht.

Gemäß der vorliegenden Erfindung weist eine Halbleiterspeicher­ vorrichtung folgendes auf: ein Speicherzellenfeld mit einer Mehrzahl von in Zeilen und Spalten angeordneten Speicherzellen; eine Teststeuerschaltung, die auf ein von außen empfangenes Steuersignal reagiert zum Erzeugen eines Teststeuersignals zum Ausführen eines bestimmten Tests; eine Takterzeugungsschaltung, die auf das Teststeuersignal der Teststeuerschaltung reagiert zum wiederholten Erzeugen eines Taktsignals einer vorgeschriebe­ ne Periode; und eine Zeilenauswahlschaltung, durch die ein Zei­ lenauswahlbetrieb des Speicherzellenfeldes als Reaktion auf das Taktsignal von der Takterzeugungsschaltung aktiviert wird.

Demgemäß besteht ein Vorteil der vorliegenden Erfindung darin, daß eine im Speicherzellenfeld vorhandene Speicherzelle bei ei­ ner hohen Geschwindigkeit ausgewählt werden kann.

Weitere Merkmale und Zweckmäßigkeiten der vorliegenden Erfindung ergeben sich aus der folgenden Beschreibung von Ausführungsbei­ spielen der Erfindung anhand der Figuren. Von diesen zeigen:

Fig. 1 ein schematisches Blockschaltbild eines Aufbaus eines Hauptabschnittes einer Halbleiterspeicher­ vorrichtung 100 gemäß einer ersten Ausführungsform der vorliegenden Erfindung;

Fig. 2A-2D Zeitablaufdiagramme, die den Betrieb der Halblei­ terspeichervorrichtung 100 in einem Testmodus dar­ stellen;

Fig. 3A-3H Zeitablaufdiagramme, die den Betrieb der Halblei­ terspeichervorrichtung 100 in einem Testmodus dar­ stellen;

Fig. 4A-4E Zeitablaufdiagramme, die den Betrieb der Halblei­ terspeichervorrichtung 100 in einem Testmodus dar­ stellen;

Fig. 5A-5G Zeitablaufdiagramme, die den Betrieb der Halblei­ terspeichervorrichtung 100 in einem Testmodus dar­ stellen;

Fig. 6 ein Beispiel eines bestimmten Aufbaus einer inter­ nen Periodensetzschaltung 3 gemäß der ersten Aus­ führungsform;

Fig. 7A-7D Zeitablaufdiagramme, die die Beziehung zwischen jedem internen Zeilenadreßtaktsignals int.RAS und einem Adreßhaltesignal ZRALHOLD im Vergleich zu einem Zeilenauswahlsteuersignal RASF darstellen;

Fig. 8 ein schematisches Blockschaltbild eines Aufbaus eines Hauptabschnittes eines bei der Anmelderin vorhandenen Halbleiterspeichervorrichtung 200;

Fig. 9 ein Schaltbild eines internen Aufbaus des in Fig. 8 gezeigten Speicherzellenfeldes 7;

Fig. 10 einen schematischen Aufbau zum Ausführen des Stör­ tests in der bei der Anmelderin vorhanden Halblei­ terspeichervorrichtung.

Erste Ausführungsform

Der Aufbau eines Hauptabschnittes einer Halbleiterspeichervor­ richtung 100 gemäß der ersten Ausführungsform der vorliegenden Erfindung wird unter Bezugnahme auf Fig. 1 beschrieben. Ab­ schnitte die denjenigen der bei der Anmelderin vorhandenen, in Fig. 8 gezeigten Halbleiterspeichervorrichtung 200 entsprechen, sind mit den selben Bezugszeichen versehen und die zugehörige Beschreibung wird nicht wiederholt.

Es wird auf Fig. 1 Bezug genommen; die Halbleiterspeichervor­ richtung 100 gemäß der ersten Ausführungsform weist eine Steuer­ schaltung 1, eine Testmodussteuerschaltung 2, eine interne Peri­ odensetzschaltung 3 und eine Adreßhalteschaltung 4 auf.

Die Steuerschaltung 1 empfängt externe Steuersignale /RAS, /CAS, /OE und /WE und erzeugt verschiedene interne Steuersignale ein­ schließlich eines Testfreigabesignals ZCBRS und eines Zeilenaus­ wahlsteuersignals RASF.

Das Testfreigabesignal ZCBRS ist zum Ausführen eines Tests be­ stimmt und wird in einen aktiven Zustand auf H-Pegel gesetzt, wenn beispielsweise ein Testmodus gesetzt ist. Das Zeilenaus­ wahlsteuersignal RASF ist mit dem externen Steuersignal /RAS in Synchronisation.

Das Testmodussteuersignal 2 empfängt die externen Steuersignale /RAS, /CAS und /WE und erfaßt, ob ein bestimmter Testmodus, zum Beispiel ein Selbststörtestmodus eingeleitet ist, und gibt als ein Ergebnis der Erfassung ein Selbststörsignal SELFDIST aus.

Die interne Periodensetzschaltung 3 gibt das interne Zeilena­ dreßtaktsignal int.RAS und ein Adreßhaltesignal ZRALHOLD als Re­ aktion auf das Teststeuersignal aus.

Hier weist das Teststeuersignal das Testfreigabesignal ZCBRS und das Zeilenauswahlsteuersignal RASF auf, die von der Steuerschal­ tung 1 ausgegeben werden, sowie das Selbststörsignal SELFDIST, das von der Testmodussteuerschaltung 2 ausgegeben wird.

Die Halbleiterspeichervorrichtung 100 gemäß der ersten Ausfüh­ rungsform weist ferner anstelle eines Adreßpuffers 34 der bei der Anmelderin vorhandenen Halbleiterspeichervorrichtung 200 die Adreßhalteschaltung 4 auf.

Die Adreßhalteschaltung 4 empfängt das interne Steuersignal von der Steuerschaltung 1 durch den Steuersignalbus a3 beziehungs­ weise das Adreßhaltesignal ZRALHOLD von der internen Perioden­ setzschaltung 3. Als Reaktion auf diese Steuersignale nimmt die Adreßhalteschaltung 4 durch einen Adreßanschluß 8 angelegte ex­ terne Adreßsignale A0-Ai auf, und gibt das interne Zeilenadreß­ signal int.X und das interne Spaltenadreßsignal int.Y an einen internen Adreßbus a4 aus.

Die Halbleiterspeichervorrichtung 100 weist ferner einen Zeilen­ dekoder 12, einen Spaltendekoder 13, einen Leseverstärker, ein I/O-Gatter, einen Eingabepuffer 15 und einen Ausgabepuffer 16 auf. In Fig. 1 sind der Leseverstärker und das I/O-Gatter allge­ mein durch einen Block 14 dargestellt.

Der Zeilendekoder 12 empfängt das interne Zeilenadreßtaktsignal int.RAS von der internen Periodensetzschaltung 3 durch einen Steuersignalbus a10. Der Zeilendekoder 12 wird als Reaktion auf das interne Zeilenadreßtaktsignal int.RAS aktiviert, dekodiert das von der Adreßhalteschaltung 4 ausgegebene interne Zeilena­ dreßsignal int.X und wählt eine Wortleitung des Speicherzellen­ feldes 7 aus.

Der Spaltendekoder 13, der Eingabepuffer 15 und der Ausgabepuf­ fer 16 empfangen ein internes Steuersignal von der Steuerschal­ tung 1 durch einen Steuersignalbus a2. Der Leseverstärker emp­ fängt ein internes Steuersignal von der Steuerschaltung 1 durch einen Steuersignalbus a3.

Der Spaltendekoder 13 wird als Reaktion auf das angelegte inter­ ne Steuersignal aktiviert, dekodiert das von der Adreßhalte­ schaltung 4 ausgegebene interne Spaltenadreßsignal int.Y und wählt eine Bitleitung des Speicherzellenfeldes 7 aus.

Das Speicherzellenfeld 7 weist, wie schon unter Bezugnahme auf Fig. 9 beschrieben wurde, eine Mehrzahl von Wortleitungen, eine Mehrzahl von Bitleitungen und eine Mehrzahl von Speicherzellen auf.

Der Betrieb der Halbleiterspeichervorrichtung 100 in einem Test­ modus wird unter Bezugnahme auf die Zeitablaufdiagramme der Fig. 2A-5G beschrieben.

Als erstes wird der Betrieb im Selbststörtest unter Bezugnahme auf die entsprechenden Zeitablaufdiagramme der Fig. 2A-3H be­ schrieben.

Zuerst wird von der Steuerschaltung 1 das Testfreigabesignal ZCBRS, das sich in einem aktiven Zustand auf H-Pegel befindet, als Reaktion auf das externe Steuersignal ausgegeben. Das Test­ freigabesignal ZCBRS wird auf den L-Pegel in einer bestimmten zeitlichen Abstimmung zurückgesetzt, wie später beschrieben wird.

In diesem Zustand sind vor der Aktivierung des externen Steuer­ signals /RAS auf den L-Pegel beispielsweise die externen Steuer­ signale /CAS und /WE beide in den aktiven Zustand auf L-Pegel (später bezeichnet als WCBR-Zyklus) gesetzt, wie in Fig. 2 ge­ zeigt ist.

Die Testmodussteuerschaltung 2 erfaßt den WCBR-Zyklus und gibt das Selbststörsignal SELFDIST aus, das sich in einem aktiven Zu­ stand auf H-Pegel befindet. Als Folge wird unter den Testmodi der Selbststörtestmodus bestimmt.

Nach dem Setzen des WCBR-Zyklus (in dem das Selbststörsignal SELFDIST auf dem H-Pegel ist) wird das externe Steuersignal /RAS in den aktiven Zustand auf L-Pegel gesetzt, und danach wird das externe Steuersignal /CAS in den aktiven Zustand auf L-Pegel ge­ setzt, wie in Fig. 3 gezeigt ist (später bezeichnet als RAS-CAS-Zyklus). Als Reaktion gibt die Steuerschaltung 1 das Zeilenaus­ wahlsteuersignal RASF aus, das sich in dem aktiven Zustand auf H-Pegel befindet, in Synchronisation mit dem externen Steuersi­ gnal /RAS, welches sich auf dem L-Pegel befindet.

Als eine Folge empfängt die interne Periodensetzschaltung 3 das Selbststörsignal SELFDIST auf dem H-Pegel von der Testmodussteu­ erschaltung 2, das Testfreigabesignal ZCBRS auf dem H-Pegel und des Zeilenauswahlsteuersignal RASF auf dem H-Pegel von der Steu­ erschaltung 1.

Die interne Periodensetzschaltung 3 gibt das Adreßhaltesignal ZRALHOLD aus, das sich in dem aktiven Zustand auf L-Pegel befin­ det, in Synchronisation mit dem Zeilenauswahlsteuersignal RASF auf dem H-Pegel.

Die interne Periodensetzschaltung 3 erzeugt wiederholt das Takt­ signal einer vorgeschriebenen Periode in Synchronisation mit (bzw. entsprechend zu) dem Zeilenauswahlsteuersignal RASF, das sich auf dem H-Pegel befindet. Das Taktsignal wird an einen Steuersignalbus a10 ausgegeben und als internes Zeilenadreßtakt­ signal int.RAS an den Zeilendekoder 12 übertragen.

Die Adreßhalteschaltung 4 empfängt das Adreßhaltesignal ZRALHOLD auf dem L-Pegel von der internen Periodensetzschaltung 3. Die Adreßhalteschaltung 4 hält (verriegelt) die externen Adreßsigna­ le A0-Ai, die beim Abfall des externen Steuersignals /RAS aufge­ nommen werden, und gibt das interne Zeilenadreßsignal int.X (in Fig. 3H als Xa bezeichnet) an den internen Adreßbus a4 aus.

Die Adreßhalteschaltung 4 nimmt keine externen Adreßsignale A0-Ai an, bis das Adreßhaltesignal ZRALHOLD den H-Pegel erreicht.

Demgemäß wird im Selbststörtest der Zeilendekoder 12 wiederholt auf den aktiven Zustand als Reaktion auf ein intern erzeugtes Taktsignal (das heißt internes Zeilenadreßtaktsignal int.RAS) gesetzt und wählt wiederholt die den externen Adreßsignalen A0-Ai entsprechende Wortleitung beim Start des Tests aus.

Die Beendigung des Selbststörtests wird unter Bezugnahme auf die entsprechenden Zeitablaufdiagramme der Fig. 3A-3H beschrieben.

Die Beendigung des Selbststörtests wird durch das Aufheben des RAS-CAS-Zyklus bestimmt, wie in Fig. 3A-3H gezeigt ist. Genauer gesagt werden die externen Steuersignale /RAS und /CAS auf den H-Pegel gesetzt.

Die Steuerschaltung 1 gibt das Zeilenauswahlsteuersignal RASF des L-Pegels in Synchronisation mit dem externen Steuersignal /RAS aus.

Demzufolge beendet die interne Periodensetzschaltung 3 die Er­ zeugung des Taktsignals in Synchronisation mit dem Zeilenaus­ wahlsteuersignal RASF. Die interne Periodensetzschaltung 3 gibt ferner das Adreßhaltesignal ZRALHOLD auf dem H-Pegel in Synchro­ nisation mit dem Zeilenauswahlsteuersignal RASF auf dem L-Pegel aus.

Die Adreßhalteschaltung 4 empfängt das Adreßhaltesignal ZRALHOLD, das sich auf dem H-Pegel von der internen Perioden­ setzschaltung 3 befindet, und ist bereit, erneut externe Adreß­ signale A0-Ai aufzunehmen.

Im Unterschied zum in Fig. 3 gezeigten RAS-CAS-Zyklus kann ein in Fig. 4 gezeigter ROR-Zyklus (in dem das externe Steuersignal /RAS in den aktiven Zustand auf L-Pegel gesetzt ist, während das externe Steuersignal /CAS auf dem H-Pegel verbleibt) gesetzt werden, um den Selbststörtest auszuführen.

Auch in diesem Fall empfängt die interne Periodensetzschaltung 3 das Selbststörsignal SELFDIST auf dem H-Pegel von der Testmo­ dussteuerschaltung 2, das Testfreigabesignal ZCBRS auf dem H-Pegel und das Zeilenauswahlsteuersignal RASF auf dem H-Pegel von der Steuerschaltung 1.

Das Zurücksetzen des Selbststörtests wird unter Bezugnahme auf die entsprechenden Zeitablaufdiagramme der Fig. 5A-5G beschrie­ ben.

Es wird angenommen, daß das Testfreigabesignal ZCBRS und das Selbststörsignal SELFDIST sich beide auf dem H-Pegel befinden.

Es wird auf Fig. 5A-5G Bezug genommen; bevor das externe Steuer­ signal /RAS in den aktiven Zustand auf L-Pegel gesetzt wird, wird das externe Steuersignal /CAS in den aktiven Zustand auf L-Pegel gesetzt (später bezeichnet als CBR-Zyklus). Die Steuer­ schaltung 1 erfaßt den CBR-Zyklus und gibt das Testfreigabesi­ gnal ZCBRS auf dem L-Pegel in Synchronisation mit dem externen Steuersignal /CAS aus, welches sich auf dem L-Pegel befindet. Dies bestimmt die Beendigung des Selbststörtests.

Die Steuerschaltung 1 gibt ferner das Zeilenauswahlsteuersignal RASF auf dem H-Pegel in Synchronisation mit dem externen Steuer­ signal /RAS aus.

Als eine Folge empfängt die interne Periodensetzschaltung 3 das Selbststörsignal SELFDIST, welches sich auf dem H-Pegel von der Testmodussteuerschaltung 2 befindet, und empfängt das Testfrei­ gabesignal ZCBRS auf dem L-Pegel und das Zeilenauswahlsteuersi­ gnal RASF auf dem H-Pegel von der Steuerschaltung 1.

Demzufolge gibt die interne Periodensetzschaltung 3 das interne Zeilenadreßtaktsignal int.RAS aus, welches sich in Synchronisa­ tion mit dem Zeilenauswahlsteuersignal RASF (das heißt dem ex­ ternen Steuersignal /RAS) befindet.

Das Adreßhaltesignal ZRALHOLD, das von der internen Perioden­ setzschaltung 3 ausgegeben wird, wird auf dem H-Pegel gehalten.

Die Adreßhalteschaltung 4, die das Adreßhaltesignal ZRALHOLD auf dem H-Pegel von der internen Periodensetzschaltung 3 empfängt, nimmt eine interne Auffrischzähladresse auf, die durch einen in­ ternen Auffrischzähler (in der Adreßhalteschaltung 4 beispiels­ weise enthalten) erzeugt wird, welcher nicht gezeigt ist, als Reaktion auf ein durch den Steuersignalbus a3 empfangenes inter­ nes Steuersignal und gibt das interne Zeilenadreßsignal int.X aus.

Der Zeilendekoder 12 wird als Reaktion auf das externe Steuersi­ gnal /RAS aktiviert und wählt eine dem internen Zeilenadreßsi­ gnal int.X entsprechende Wortleitung aus.

Anstelle des oben beschriebenen CBR-Zyklus kann ein Zyklus ver­ wendet werden, in dem die externen Steuersignale /CAS und /WE beide in den aktiven Zustand auf L-Pegel gesetzt sind vor der Aktivierung des externen Steuersignals /RAS in den aktiven Zu­ stand auf L-Pegel (WCBR-Zyklus).

Ein bestimmter Aufbau der internen Periodensetzschaltung 3 gemäß der ersten Ausführungsform wird unter Bezugnahme auf Fig. 6 be­ schrieben, welche ein Beispiel zeigt.

Es wird auf Fig. 6 Bezug genommen; die interne Periodensetz­ schaltung 3 weist NAND-Schaltungen 41 bis 48, Inverterschaltun­ gen 60, 62 bis 84 und 90 bis 93, eine Negativlogik-NAND-Schal­ tung 50, eine Negativlogik-NOR-Schaltung 51, Übertragungs­ gatter TG1 bis TG2 und MOS-Transistoren T1 bis T4 auf.

Die interne Periodensetzschaltung 3 empfängt das Zeilenauswahl­ steuersignal RASF und das Testfreigabesignal ZCBRS von der Steu­ erschaltung 1 und empfängt das Selbststörsignal SELFDIST von der Testmodussteuerschaltung 2.

Die NAND-Schaltung 41 empfängt an ihren Eingängen das Zeilenaus­ wahlsteuersignal RASF und eine Ausgabe von der NAND-Schaltung 42. Die NAND-Schaltung 42 empfängt an ihren Eingängen das Test­ freigabesignal ZCBRS und eine Ausgabe von der NAND-Schaltung 41. Die Inverterschaltung 60 invertiert eine Ausgabe von der NAND-Schal­ tung 42.

Die NAND-Schaltung 43 empfängt an ihren Eingängen eine Ausgabe der Inverterschaltung 60,, das Zeilenauswahlsteuersignal RASF und das Selbststörsignal SELFDIST.

Die Negativlogik-NAND-Schaltung 50 empfängt an ihren Eingängen die Ausgaben von den NAND-Schaltungen 43 und 44. Die NAND-Schal­ tung 44 empfängt an ihren Eingängen das Selbststörsignal SELFDIST, ein Signal am Knoten N2 (die Ausgabe von der Nega­ tivlogik-NAND-Schaltung 50) und ein Signal am Knoten N1 (die Ausgabe von der Inverterschaltung 72). Die NAND-Schaltung 43, die Negativlogik-NAND-Schaltung 50 und die NAND-Schaltung 44 bilden eine Halteschaltung (Verriegelungsschaltung) 96.

Die Inverterschaltungen 64 bis 67 sind in Reihe zwischen den NAND-Schaltungen 46 und dem Knoten N1 geschaltet. Die NAND-Schal­ tung 46 empfängt an ihren Eingängen eine Ausgabe von der Inverterschaltung 67 und ein Signal am Knoten N1. Die Inverter­ schaltung 62 invertiert eine Ausgabe von der NAND-Schaltung 46.

Die NAND-Schaltung 45 empfängt an ihren Eingängen eine Ausgabe von der Inverterschaltung 60 und ein Selbststörsignal SELFDIST. Die Inverterschaltung 63 invertiert eine Ausgabe von der NAND-Schal­ tung 45.

Das Übertragungsgatter TG1 ist zwischen einem das Zeilenauswahl­ steuersignal RASF empfangendem Eingangsknoten und einem das in­ terne Zeilenadreßtaktsignal int.RAS ausgebenden Ausgangsknoten gestaltet und wird als Antwort auf eine Ausgabe von der NAND-Schal­ tung 45 und einer Ausgabe von der Inverterschaltung 63 lei­ tend gemacht.

Das Übertragungsgatter TG2 ist zwischen einem Ausgangsknoten der Inverterschaltung 62 und dem das interne Zeilenadreßtaktsignal int.RAS ausgebenden Ausgangsknoten geschaltet und wird als Ant­ wort auf die Ausgaben von der NAND-Schaltung 45 und der Inver­ terschaltung 63 leitend gemacht.

Die NAND-Schaltung 47 empfängt an ihrem Eingang ein Signal am Knoten N2 und eine Ausgabe von der Inverterschaltung 71. Die In­ verterschaltungen 90 bis 93, die zwischen der NAND-Schaltung 47 und der Inverterschaltung 68 angeordnet sind, bilden einen Ring­ oszillator 95. Der Ringoszillator 95 gibt ein Taktsignal CLK aus, gesteuert von der NAND-Schaltung 47. Die Anzahl der Stufen der den Ringoszillator 95 bildenden Inverterschaltungen wird im voraus eingestellt.

Die Inverterschaltungen 68 bis 71 sind in Reihe mit einem Aus­ gangsknoten des Ringoszillators 95 verbunden. Ein Ausgangsknoten der Inverterschaltung 69 ist mit den Gateelektroden der MOS-Tran­ sistoren T2 und T3 verbunden. Ein Ausgang der Inverterschal­ tung 71 ist mit den Gateelektroden der MOS-Transistoren T1 und T4 verbunden.

Der MOS-Transistor T1 hat einen Leitungsanschluß, der mit einer externen Stromversorgungsspannung VCC verbunden ist. Der MOS-Tran­ sistor T4 hat einen Leitungsanschluß, der mit dem Erdpoten­ tial GND verbunden ist. Hier sind MOS-Transistoren T1 und T2 P-Kanal- MOS-Transistoren, und die MOS-Transistoren T3 und T4 sind N-Kanal-MOS-Transistoren.

Das Potential des Knotens N3, der ein Verbindungsknoten zwischen den MOS-Transistoren T2 und T3 ist, erreicht den H- oder L-Pegel gemäß des Taktsignals CLK, das vom Ringoszillator 95 ausgegeben wird.

Die NAND-Schaltung 48 empfängt an ihren Eingängen Signale an den Knoten N3 und N2. Die Inverterschaltung 72 invertiert eine Aus­ gabe von der NAND-Schaltung 48.

Ferner invertiert die Schaltung 73 das Signal am Knoten N2. Die Inverterschaltung 74 bis 83 sind in Reihe mit einem Ausgangskno­ ten der Inverterschaltung 73 verbunden. Die Negativlogik-NOR-Schal­ tung 51 empfängt an ihren Eingängen Ausgaben von den Inver­ terschaltungen 83 und 73. Die Inverterschaltung 84 invertiert eine Ausgabe von der Negativlogik-NOR-Schaltung 51. Die Inver­ terschaltung 84 gibt das Adreßhaltesignal ZRALHOLD aus.

Mit der wie oben beschrieben aufgebauten Schaltung wird, wenn das Selbststörsignal SELFDIST sich auf dem L-Pegel befindet oder wenn das Testfreigabesignal ZCBRS den L-Pegel erreicht, ein Si­ gnal in Synchronisation mit dem Zeilenauswahlsteuersignal RASF (ein Signal in Synchronisation mit dem externen Steuersignal /RAS) durch das Übertragungsgatter TG1 ausgegeben.

Wenn das Testfreigabesignal ZCBRS und das Selbststörsignal SELFDIST sich auf dem H-Pegel befinden, wird ein Taktsignal ei­ ner vorgeschriebenen Periode durch den Ringoszillator 95 er­ zeugt. Das Taktsignal am Knoten N1 wird durch das Übertragungs­ gatter TG2 ausgegeben.

Die Beziehung zwischen dem internen Zeilenadreßtaktsignal int.RAS und dem Adreßhaltesignal ZRALHOLD wird jeweils im Ver­ gleich zum Zeilenauswahlsteuersignal RASF unter Bezugnahme auf die entsprechenden Zeitablaufdiagramme der Fig. 7A-7D beschrie­ ben.

Wie in Fig. 7A-7D gezeigt ist, erreicht im Selbststörtest das Zeilenauswahlsteuersignal RASF den H-Pegel in Reaktion auf das externe Steuersignal /RAS, und die Taktsignale c1, c2, . . ., c4 werden als interne Zeilenadreßtaktsignal int.RAS erzeugt.

Es wird angenommen, daß das Zeilenauswahlsteuersignal RASF den L-Pegel als Reaktion auf das externe Steuersignal /RAS erreicht, während das Taktsignal c4 sich auf dem H-Pegel befindet. In die­ sem Falle wird die Aktivierungszeit des Taktsignals c4 wie in Fig. 7 gezeigt gesichert, da die in Fig. 6 gezeigte Halteschal­ tung 96 vorgesehen ist. Demgemäß wird auch die aktive Periode des Adreßhaltesignals ZRALHOLD gesichert. Deshalb kann eine Fehlfunktion, die durch ein unzureichendes internes Zeilenadreß­ taktsignal erzeugt wird, verhindert werden.

Wie oben beschrieben, ist es in der Halbleiterspeichervorrich­ tung der vorliegenden Erfindung möglich, intern ein Takt­ signal eines kurzen Zyklus in einem bestimmten, durch den Selbststörtest repräsentierten Testmodus zu erzeugen. Deshalb kann in einem eine große Anzahl von Tests erfordernden Testmodus die Testzeit verringert werden.

Ferner ist es möglich, sogar in einem Testgerät, das fähig ist, ein Taktsignal nur einer langen Periode zu erzeugen, den Stör­ test mit einem kurzen Zyklus in der Vorrichtung durchzuführen. Deshalb können die Testergebnisse mit einem Testergebnis korre­ liert werden, das durch ein Testgerät geliefert wird, welches fähig ist, ein Taktsignal einer kurzen Periode zu erzeugen.

Ferner ist es in der Halbleiterspeichervorrichtung gemäß der vorliegenden Erfindung möglich, eine externe Adresse im Testmo­ dus zu halten (verriegeln). Deshalb ist es möglich, das Testen gemäß einer extern angelegten beliebigen Adresse zu wiederholen.

Claims (2)

1. Halbleiterspeichervorrichtung mit
einem Speicherzellenfeld (7) einer Mehrzahl von Speicherzellen, die in Zeilen und Spalten angeordnet sind;
einer Teststeuereinrichtung (1, 2), die auf ein extern angeleg­ tes Steuersignal reagiert, zum Erzeugen eines Teststeuersignals zum Ausführen eines bestimmten Tests;
einer Takterzeugungseinrichtung (3), die auf das Teststeuersi­ gnal von der Teststeuereinrichtung (1, 2) reagiert, zum wieder­ holten Erzeugen eines Taktsignals einer vorgeschriebenen Peri­ ode; und
einer Zeilenauswahleinrichtung (12), die als Reaktion auf das Taktsignal von der Takterzeugungseinrichtung (3) aktiviert wird, zum Ausführen eines Zeilenauswahlbetriebs des Speicherzellenfel­ des (7).

2. Halbleiterspeichervorrichtung nach Anspruch 1, mit
einer Halteeinrichtung (4) zum Halten eines internen Adreßsi­ gnals, das einer beim Start des bestimmten Tests extern angeleg­ ten Adresse entspricht, für eine Periode des bestimmten Tests;
wobei die Zeilenauswahleinrichtung (12) als Reaktion auf das Taktsignal aktiviert wird und einen Auswahlbetrieb ausführt, bei dem die Zeile des Speicherzellenfeldes (7) wiederholt ausgewählt wird, welche dem gehaltenen internen Adreßsignal entspricht.