DE4205578A1 - Halbleiterspeichereinrichtung mit adressuebergangsdetektor - Google Patents

Description

Die vorliegende Erfindung bezieht sich auf einen Adreßübergangsdetektor für eine Halbleiterspeichervorrich­ tung und insbesondere auf einen Adreßübergangsdetektor, der in der Lage ist, Daten genau zu erzeugen, selbst wenn es eine längere Adreßübergangszeit dauert.

Im allgemeinen wird ein Adreßübergangsdetektor (hiernach ATD bezeichnet) in einer Vorrichtung wie etwa ei­ nem statischem RAM (Speicher mit wahlfreiem Zugriff) oder einem ROM (Nurlesespeicher) verwendet, die eine hohe Zugriffsgeschwindigkeit und einen geringen Leistungsver­ brauch erfordert. Der ATD stellt eine Änderung eines von au­ ßen angelegten Adreßsignals fest, um einen Impuls zu erzeu­ gen. Das heißt, daß der ATD bei irgendeiner Veränderung in den Adreßeingängen, einen Takt erzeugt. Darüber hinaus emp­ fängt der ATD auch in einem Adreßeingang auftretende Feh­ ler, wodurch ein normaler, interner Takt erzeugt wird.

Fig. 7 zeigt ein schematisches Blockdiagramm einer Halb­ leiterspeichervorrichtung mit einem ATD. Die Halbleiterspei­ chervorrichtung besitzt einen Adreßpuffer 100, der ein ex­ ternes Signal erhält, einen Zeilendekodierer 200, ein Speicherzellenfeld 300, einen Spaltendekodierer und einen Leseverstärker 400, einen Datenausgabepuffer 500, einen ATD 600 und einen Impulsgenerator 700.

Der Lesevorgang beginnt mit der Eingabe von erwünschten Adreßsignalen in den Adreßpuffer. Wenn eines der verschie­ denen Eingangsadreßsignale einen Übergang zeigt, stellt der ATD 600 diesen Zustand fest und erzeugt einen kurzen Impuls. Dann erzeugt der Impulsgenerator 700 einen ATD-Impuls wie etwa ein Ausgleichssignal EQU, ein Festhaltesignal LAT und ein invertiertes Festhaltesignal LATB usw., der mit dem kur­ zen Impuls synchronisiert ist.

Die Fig. 8 bis 11 sind in "IEEE JOURNAL OF SOLID- STATE CIRCUITS", VOL. 25, NO. 5, Oktober 1989, Seiten 1250-1258 offengelegt.

Fig. 8 zeigt ein Schaltkreisdiagramm eines herkömmlichen ATD. Der ATD erzeugt einen kurzen Impuls, wenn ein Übergang in einer externen Eingangsadresse auftritt, und es ist klar, daß der kurze Impuls durch einen Verzögerungsschaltkreis 13, der durch eine gestrichelte Linie gekennzeichnet ist, er­ zeugt wird.

Fig. 9 zeigt einen ATD-Impulsaddierer und einen Impuls­ generator der Fig. 7. Der Schaltkreis der Fig. 9 addiert die kurzen, von dem ATD erzeugten Impulse, um ein erwünschtes Signal für das Innere eines Chips zu erzeugen, und erzeugt ein Ausgleichssignal EQU, ein invertiertes Festhaltesignal LATB und ein Festhaltesignal LAT.

Im folgenden wird die Funktion des ATD-Impulses unter Bezugnahme auf Fig. 10 beschrieben. Das Ausgleichssignal EQU gleicht eine Bitleitung und einen Leseverstärker aus. Die Signale LAT und LATB halten gültige Daten fest und sperren einen Datenpuffer oder geben ihn frei. Das heißt, daß, wenn das Signal LAT logisch "hoch" ist, ein NMOS-Transistor 60 eingeschaltet wird und ein MOS-Transistor 63 eines Ausgangs­ anschlusses freigegeben wird.

Als nächstes wird der Lesevorgang in Fig. 10 im Normal­ fall unter Bezugnahme auf die Fig. 9 und 11 beschrieben. Wenn ein Adreßübergang eintritt, werden eine Wortleitung und eine Bitleitung in einem Zeilendekodierer und einem Spaltendekodierer bestimmt. In diesem Fall werden die Si­ gnale SATB und SAT, die den Adreßübergang angeben, im ATD erzeugt, und das mit den Signalen SATB und SAT synchro­ nisierte Ausgleichssignal EQU führt den Ausgleichsvorgang während der Auswahl der Bit- und Wortleitung durch. Wenn der Ausgleichsvorgang durch das Ausgleichssignal EQU vorbei ist, ändert sich die ausgewählte Bitleitung in ihrem Potential entsprechend dem Zustand der Zelle, und ein Leseverstärker stellt den Pegel der Bitleitung fest, um ein verstärktes SA-Ausgangssignal zu erzeugen. In der Zwischenzeit wird das in­ vertierte Festhaltesignal LATB gesperrt, um die Lesedaten nach dem Übergang des SA-Ausgangssignals in einen stabilen Pegel festzuhalten, wodurch ein Ausgangssignal für einen Ein/Ausgabeanschluß erzeugt wird.

In diesem Fall, wenn die Änderung der Adresse für eine kurze Zeit erzeugt wird (einige zehn Nanosekunden), also während des normalen Betriebs, gibt es kein Problem im Be­ trieb. Wenn jedoch die Adresse für einen langen Zeitraum ge­ ändert wird (einige zehn Millisekunden bis einige Sekunden) durch Teilen eines Adreßbusses und eines Datenbusses, also im Falle einer schwebenden Adresse, entstehen Probleme. Die schwebende Adresse bedeutet, daß das Adreßsignal für einen längeren Zeitraum schwebt, um eine Kollision mit einem Bus zu vermeiden, wenn der verwendete Datenbus in einem Spei­ cher, der den Daten- und Adreßbus teilt, in einen Adreßbus umgewandelt wird.

Der Lesevorgang während des Schwebens der Adresse wird unter Bezugnahme auf Fig. 12 beschrieben. Dabei wird, da die Adresse über einen längeren Zeitraum langsam verändert wird, eine unerwünschte Verzögerung zwischen dem Ausgang des Adreßpufferanschlusses und dem Ausgang des ATD zum Fest­ stellen des Adreßübergangs erzeugt. Daher sind der ATD und die Adreßsignale, die durch ein externes Adreßsignal syn­ chronisiert werden sollen, nicht synchronisiert. Dies ge­ schieht, weil der Auslösepegel des Adreßpuffers von dem des ATD verschieden ist. Demzufolge werden die Signale SATB und SAT zum Feststellen des Adreßübergangs zuerst erzeugt, und die mit den Signalen SATB und SAT synchronisierten Signale EQU und LATB werden auch erzeugt. Daher werden der Aus­ gleichsvorgang und das Festhalten der Daten durchgeführt, bevor die gewünschte Wort- und Bitleitung ausgewählt sind, wodurch eine Fehlfunktion erzeugt wird, die falsche Daten erzeugt.

Es ist daher eine Aufgabe der vorliegenden Erfindung, einen Adreßübergangsdetektor zur Verfügung zu stellen, der in der Lage ist, Daten richtig zu erzeugen, selbst wenn eine Adresse langsam über einen längeren Zeitraum verändert wird.

Diese und weitere Aufgaben werden durch einen in den beigefügten Ansprüchen definierten Adreßübergangsdetektor gelöst.

Insbesondere umfaßt entsprechend einem Gesichtspunkt der Erfindung ein Adreßübergangsdetektorschaltkreis zur Verwen­ dung in einer Halbleiterspeichervorrichtung, die einen Adreßpufferschaltkreis zum Verstärken eines extern eingege­ benen Eingangsadreßsignals, einen Zeilendekodierschaltkreis zum Auswählen einer Wortleitung aus einer Mehrzahl von Wort­ leitungen, einen Leseverstärker zum Lesen von Daten aus ei­ ner Zelle und einen Impulsgenerator zum Erzeugen einer Vor­ ladung oder eines Ausgleichens jeder Speichervorrichtung im Innern eines Chips besitzt, eine erste Eingabevorrichtung, die zum Erhalt einer Ausgabe des Adreßpuffers angeschlossen ist und ein relativ hohes Auslöseverhältnis besitzt, eine zweite Eingabevorrichtung, die zum Erhalt der Ausgabe des Adreßpuffers angeschlossen ist und ein relativ niedriges Auslöseverhältnis besitzt, eine erste Ausgabevorrichtung, die zum Erhalt einer Ausgabe der ersten Eingabevorrichtung angeschlossen ist, um ihre Ausgabe zu nur dann zu Verzögern, wenn die Ausgabe der ersten Eingabevorrichtung von einem er­ sten Zustand in einen zweiten Zustand übergegangen ist, und eine zweite Ausgabevorrichtung, die zum Erhalt einer Ausgabe der zweiten Eingabevorrichtung angeschlossen ist, um ihre Ausgabe zu nur dann zu Verzögern, wenn die Ausgabe der er­ sten Eingabevorrichtung von einem ersten Zustand in einen zweiten Zustand übergegangen ist. Die erste Eingabevorrich­ tung umfaßt einen ersten Inverterschaltkreis, der ein hohes Auslöseverhältnis besitzt mit einem in dem ersten Inverter­ schaltkreis installierten Lasttransistor mit einem Verhält­ nis von Kanalbreite zu Kanallänge, das viermal größer ist als das eines darin installierten Treibertransistors, und die zweite Eingabevorrichtung umfaßt einen zweiten Inverter­ schaltkreis, der ein niedriges Auslöseverhältnis besitzt mit einem in dem zweiten Inverterschaltkreis installierten Last­ transistor mit einem Verhältnis von Kanalbreite zu Kanal­ länge, das 0,25 mal kleiner ist als das eines darin instal­ lierten Treibertransistors. Darüber hinaus sind die ersten und zweiten Zustände ein logisch "niedriger" Zustand unter 0,8 V und ein logisch "hoher" Zustand über 2,4 V in einem Transistor-Transistor-Logik- (TTL) Pegel.

Die Vorteile und Merkmale der vorliegenden Erfindung werden klarer durch die Detailbeschreibung des bevorzugten Ausführungsbeispiels der vorliegenden Erfindung unter Bezug­ nahme auf die beigefügten Zeichnungen.

Fig. 1 ist ein Schaltkreisdiagramm, das einen ATD nach der vorliegenden Erfindung zeigt.

Fig. 2 ist ein Zeitablaufdiagramm, das den Betrieb ent­ sprechend der vorliegenden Erfindung zeigt.

Fig. 3 ist ein Schaltkreisdiagramm, das einen ATD eines bevorzugten Ausführungsbeispiels der vorliegenden Erfindung zeigt.

Fig. 4 ist ein Schaltkreisdiagramm, das einen ATD eines weiteren bevorzugten Ausführungsbeispiels der vorliegenden Erfindung zeigt.

Fig. 5 ist ein Zeitablaufdiagramm, das den Lesevorgang während des Normalbetriebs der Vorrichtung der Fig. 2 zeigt.

Fig. 6 ist ein Zeitablaufdiagramm, das den Lesevorgang während einer schwebenden Adresse der Vorrichtung der Fig. 2 zeigt.

Fig. 7 ist ein Blockdiagramm, das eine Halbleiterspei­ chervorrichtung mit einem ATD zeigt.

Fig. 8 ist ein Schaltkreisdiagramm, das einen herkömmli­ chen ATD zeigt.

Fig. 9 ist ein schematisches Diagramm, das einen ATD-Im­ pulsaddierer und einen Impulsgenerator der Fig. 7 zeigt.

Fig. 10 ist ein Schaltkreisdiagramm, das einen Lesever­ stärker und einen Datenausgangspuffer der Fig. 7 zeigt.

Fig. 11 ist ein Zeitablaufdiagramm, das den Lesevorgang während des Normalbetriebs der Fig. 7 zeigt.

Fig. 12 ist ein Zeitablaufdiagramm, das den Lesevorgang während einer schwebenden Adresse der Fig. 7 zeigt.

Als erstes sollte festgestellt werden, daß zum Erzeugen genauer Daten ein Inverterschaltkreis mit einem niedrigen Auslösepegel und ein Inverterschaltkreis mit einem hohen Auslösepegel parallel mit dem Eingangsanschluß, der den Adreßübergang feststellt, verbunden sind.

In den Fig. 1 und 2 wird eine erste Eingabevorrich­ tung 101 mit einem relativ hohen Auslösepegel bei einem Übergang einer Adreßeingabe von einem logisch "hohen" auf einen logisch "niedrigen" Wert zuerst ausgelöst. In der Zwi­ schenzeit wird eine zweite Eingabevorrichtung 102 mit einem relativ niedrigen Auslösepegel in einem hinreichend niedri­ gen Bereich nach der ersten Eingabevorrichtung 101 ausge­ löst, da die zweite Eingabevorrichtung 102 einen wesentlich niedrigeren Auslösepegel besitzt als die erste Eingabevor­ richtung 101. Ein Knoten A wird bei einem hohen Pegel ausge­ löst und von einem logisch "hohen" auf einen logisch "niedrigen" Pegel gebracht. Darüber hinaus erhält ein Knoten A′ eine Ausgabe des Knotens A, um direkt, ohne Verzögerung in einen logisch "hohen" Zustand zu gehen. In der Zwischen­ zeit geht ein Knoten B von einem logisch "niedrigen" Pegel in einen logisch "hohen" Pegel über, und ein Knoten B′ er­ hält eine Ausgabe des Knotens B, um langsam durch eine R′C′-Verzögerung 78, 81 in einen logisch "niedrigen" Zustand überzugehen. Im Gegensatz dazu geht, wenn der Adreßeingang von einem logisch "niedrigen" in einen logisch "hohen" Zu­ stand geht, der Knoten A von einem logisch "niedrigen" in einen logisch "hohen" Zustand, und der Knoten A′ erhält die Ausgabe des Knotens A, um langsam über eine RC-Verzögerung 75, 80 in einen logisch "niedrigen" Zustand zu gehen. Der Knoten B geht von einem logisch "hohen" Zustand in einen "niedrigen" Zustand, und der Knoten B′ erhält die Ausgabe des Knotens B, um direkt in den logisch "hohen" Zustand zu gehen.

In einer Treiberleitung ATD-Leitung wird durch den Er­ halt von Signalen von den Knoten A′ und B′ ein Impuls er­ zeugt, und ein Impulsgenerator addiert die von der Treiber­ leitung ATD-Leitung erhaltenen Impulse und erzeugt die Im­ pulse EQU, LATB und LAT und erzeugt ein erwünschtes Signal für das Innere des Chips.

Als nächstes wird der Lesevorgang unter Bezugnahme auf die Fig. 5 und 6 beschrieben. Das Zeitablaufdiagramm der Fig. 5 zeigt den normalen Lesevorgang und ist dasselbe wie das in Fig. 11. Wie in Fig. 6 gezeigt, wird, wenn ein Adreß­ signal langsam über einen längeren Zeitraum einen Übergang vollzieht, die Dauer des kurzen, die Adresse angebenden Im­ pulses lang, und dadurch wird die Synchronisation zwischen dem Dekodierer und den ATD-Schaltkreisen erreicht. Also wer­ den auch bei einem langsamen Übergang des Adreßsignals in einem längeren Zeitraum gültige Daten erhalten.

Wie in Fig. 3 gezeigt, sind ein erster Inverter 71 mit einem relativ hohen Auslösepegel bezüglich eines TTL-Adreß­ signals und dritter Inverter 73 mit einem relativ niedrigen Auslösepegel zum Erhalt eines TTL-Adreß-Eingangssignals verbunden. Der erste Inverter 71 ist so aufgebaut, daß die Kanalgröße des Lasttransistors größer ist als die des Trei­ bertransistors, und der dritte Inverter 73 ist so aufgebaut, daß die Kanalgröße des Lasttransistors kleiner ist als die des Treibertransistors. Ein kurzer ATD-Impuls zum Feststel­ len des Adreßübergangs wird durch Verwendung einer Inver­ terverzögerungsvorrichtung, die einen Ausgang der Eingangs­ knoten A und B erhält, erzeugt. Jede Inverterverzö­ gerungsvorrichtung besteht aus einer Widerstandskomponente, einem Kondensator und einem normalen Inverter. Hier kann die Widerstandskomponente der Inverterverzögerungsvorrichtung aus verschiedenen Komponenten bestehen, wie etwa aus einem aktiven Widerstand, einem Polysiliziumwiderstand und einem Verarmungstransistor, und so fort.

In Fig. 3 wird ein aktiver Widerstand oder ein Polysili­ ziumwiderstand als Widerstandskomponente verwendet. In Fig. 4 wird ein Verarmungstransistor mit einem niedrigen Sätti­ gungsstrom IDS zusammen mit dem Kondensator zum Erzeugen des kurzen Impulses verwendet.

Die beim Feststellen jedes Adreßübergangs und des Chipfreigabesignals erzeugten, kurzen ATD-Impulse werden von einem Impulsaddierer gesammelt. Die gesammelten Signale wer­ den an einen Impulsgenerator angelegt, um jeden Impuls zu erzeugen, der notwendig ist für die Steuerung des Chipinne­ ren. Da die Schaltkreiselemente mit Ausnahme des ATD-Schalt­ kreises dieselben wie in einem herkömmlichen Schaltkreis sind, ist der Betrieb nach dem Erzeugen der kurzen ATD-Im­ pulse identisch mit dem eines herkömmlichen Schaltkreises. Daher wird keine weitere Beschreibung des Schaltkreises ge­ geben.

Wie oben beschrieben, wird der Adreßübergang durch Ver­ wendung zweier Inverter mit einem hohen bzw. einem niedrigen Auslösepegel festgestellt. Daher kann ein ATD-Impulsschalt­ kreis zum Erzeugen eines kurzen Impulses erhalten werden, was zu einem Verhindern einer Fehlfunktion beim Lesevorgang während einer schwebenden Adresse führt.

Demzufolge ist der erfindungsgemäße ATD-Schaltkreis, selbst wenn die Adresse über einen längeren Zeitraum verän­ dert wird, nicht durch die Verwendungsweise des Systems be­ schränkt, und die Zuverlässigkeit einer Halbleiterspeicher­ vorrichtung kann durch Verhindern einer Fehlfunktion des Sy­ stems verbessert werden.

Während die vorliegende Erfindung insbesondere unter Be­ zugnahme auf ihre bevorzugten Ausführungsbeispiele gezeigt und beschrieben wurde, ist für den Fachmann klar, daß Ände­ rungen in der Form und in Details, wie zum Beispiel die Ver­ änderung des hohen und niedrigen Auslösepegels in Einklang mit den Eigenschaften der peripheren Schaltkreiselemente, durchgeführt werden können, ohne vom Umfang und Wesen der vorliegenden Erfindung abzuweichen.

Claims (12)

1. Adreßübergangsdetektorschaltkreis zur Verwendung in einer Halbleiterspeichervorrichtung, die einen Adreßpuffer­ schaltkreis (100) zum Verstärken eines extern eingegebenen Eingangsadreßsignals, einen Zeilendekodierschaltkreis (200) zum Auswählen einer Wortleitung aus einer Mehrzahl von Wort­ leitungen, einen Leseverstärker (400) zum Lesen von Daten aus einer Zelle und einen Impulsgenerator (700) zum Erzeugen einer Vorladung oder eines Ausgleichens jeder Speichervor­ richtung im Innern eines Chips besitzt, dadurch gekennzeich­ net, daß der Adreßübergangsdetektorschaltkreis umfaßt:
eine erste Eingabevorrichtung (101), die zum Erhalt ei­ ner Ausgabe des Adreßpuffers angeschlossen ist und ein er­ stes Auslöseverhältnis besitzt,
eine zweite Eingabevorrichtung (102), die zum Erhalt der Ausgabe des Adreßpuffers angeschlossen ist und ein zweites Auslöseverhältnis besitzt, das wesentlich niedriger als das erste Auslöseverhältnis ist,
eine erste Ausgabevorrichtung (74, 75, 76, 80), die zum Erhalt einer Ausgabe der ersten Eingabevorrichtung ange­ schlossen ist, um ihre Ausgabe zu nur dann zu Verzögern, wenn die Ausgabe der ersten Eingabevorrichtung von einem er­ sten Zustand in einen zweiten Zustand übergegangen ist, und
eine zweite Ausgabevorrichtung (77, 78, 79, 81), die zum Erhalt einer Ausgabe der zweiten Eingabevorrichtung ange­ schlossen ist, um ihre Ausgabe zu nur dann zu Verzögern, wenn die Ausgabe der ersten Eingabevorrichtung von einem er­ sten Zustand in einen zweiten Zustand übergegangen ist.

2. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die erste Eingabevorrichtung einen ersten Inverter­ schaltkreis (71), der das erste Auslöseverhältnis besitzt, mit einem in dem ersten Inverterschaltkreis installierten Lasttransistor mit einem Verhältnis von Kanalbreite zu Ka­ nallänge, das viermal größer ist als das eines darin instal­ lierten Treibertransistors, und einen zweiten Inver­ terschaltkreis (72) zum Erhalten und Invertieren eines Aus­ gangs des ersten Inverterschaltkreises umfaßt.

3. Schaltkreis nach Anspruch 2, dadurch gekennzeichnet, daß der erste Auslösepegel 4-5 Volt beträgt.

4. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die zweite Eingabevorrichtung einen Inverterschaltkreis (73) umfaßt, der das zweite Auslöseverhältnis besitzt, mit einem in dem zweiten Inverterschaltkreis installierten Last­ transistor mit einem Verhältnis von Kanalbreite zu Kanal­ länge, das 0,25 mal kleiner ist als das eines darin instal­ lierten Treibertransistors.

5. Schaltkreis nach Anspruch 4, dadurch gekennzeichnet, daß der zweite Auslösepegel 1-2 Volt beträgt.

6. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die erste und zweite Ausgabevorrichtung ein komplementä­ rer Metall-Oxyd-Halbleiterschaltkreis (74, 76, 77, 79) ist, bei der eine Widerstandskomponente (75, 78) jeweils zwischen der Treiberkomponente und der Ausgabeleitung angeschlossen ist.

7. Schaltkreis nach Anspruch 6, dadurch gekennzeichnet, daß die Widerstandskomponente eine Polysiliziumschicht (75A, 78A) oder ein Verarmungstransistor (758, 788) mit einem als Diode geschaltetem Gate ist.

8. Schaltkreis nach Anspruch 1, dadurch gekennzeichnet, daß die ersten und zweiten Zustände ein logisch "niedriger" Zustand unter 0,8 V und ein logisch "hoher" Zustand über 2,4 V in einem Transistor-Transistor-Logik-(TTL) Pegel sind.

9. Adreßübergangsdetektorschaltkreis, der zum Erhalten einer Ausgabe eines Adreßpufferschaltkreises (100) zum Ver­ stärken eines extern eingegebenen Adreßsignals angeschlossen ist, zum Treiben eines Impulsgenerators (700), der jede Speichervorrichtung im Innern eines Chips vorlädt oder aus­ gleicht, dadurch gekennzeichnet, daß der Adreßübergangsde­ tektorschaltkreis umfaßt:
einen ersten Inverterschaltkreis (71), der zum Erhalten einer Ausgabe des Adresspufferschaltkreises angeschlossen ist und ein erstes Auslöseverhältnis bezüglich des Adreß­ pufferschaltkreises besitzt;
einen zweiten Inverterschaltkreis (72), der zum Erhalten einer Ausgabe des ersten Inverterschaltkreises angeschlossen ist, zum Invertieren der Ausgabe des ersten Inverterschalt­ kreises;
einen dritten Inverterschaltkreis (73), der zum Erhalt der Ausgabe des Adreßpufferschaltkreises angeschlossen ist und ein zweites Auslöseverhältnis bezüglich des Adreßpuf­ ferschaltkreises besitzt, wobei das zweite Auslöseverhältnis wesentlich niedriger ist als das erste Auslöseverhältnis;
einen ersten komplementären Metall-Oxyd-Halbleiter­ schaltkreis (CMOS) (74, 75, 76), der eine erste Steuerspan­ nung von dem Ausgang des zweiten Inverterschaltkreises er­ hält und eine erste Widerstandskomponente (75) besitzt, die zwischen seinem Ausgangsknoten und einem Treibertransistor des ersten CMOS-Schaltkreises angeschlossen ist;
einen zweiten komplementären Metall-Oxyd-Halbleiter­ schaltkreis (CMOS) (77, 78, 79), der eine zweite Steuerspan­ nung von dem Ausgang des dritten Inverterschaltkreises er­ hält und eine zweite Widerstandskomponente (78) besitzt, die zwischen seinem Ausgangsknoten und einem Treibertransistor des zweiten CMOS-Schaltkreises angeschlossen ist;
einen ersten Metall-Oxyd-Halbleiter- (MOS) Transistor (M1) mit einem Kanal, von dem ein Anschluß mit einer Trei­ berleitung, die den Impulsgenerator treibt, verbunden ist, und mit einem Gate, das zum Erhalten einer dritten Steuer­ spannung von einem Ausgang des ersten CMOS-Schaltkreises an­ geschlossen ist; und
einen zweiten Metall-Oxyd-Halbleiter-(MOS) Transistor (M2) mit einem Kanal, der zwischen dem anderen Anschluß des ersten MOS-Transistors und einem Erdspannungsanschluß ange­ schlossen ist, und mit einem Gate, das zum Erhalten einer vierten Steuerspannung von einem Ausgang des zweiten CMOS- Schaltkreises angeschlossen ist.

10. Schaltkreis nach Anspruch 9, dadurch gekennzeichnet, daß die erste und die zweite Widerstandskomponente jeweils ein Verarmungs-N-Kanal-MOS-Transistor (758, 788) ist, wobei ein Gate als Diode mit der Source verbunden ist und ein Ka­ nal zwischen dem Ausgabeknoten und des jeweiligen CMOS-Schaltkreises und einem Anschluß des Kanals des jeweiligen Treibertransistors in dem jeweiligen CMOS-Schaltkreis ange­ schlossen ist.

11. Schaltkreis nach Anspruch 9, dadurch gekennzeichnet, daß die erste und zweite Widerstandskomponente jeweils eine Polysiliziumschicht (75A, 78B) ist.

12. Schaltkreis nach Anspruch 9, dadurch gekennzeichnet, daß die ersten und zweiten MOS-Transistoren (M1, M2) jeweils N-Kanal-MOS-Transistoren sind.