JPH05101665A - アドレス遷移検出回路 - Google Patents
アドレス遷移検出回路Info
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- JPH05101665A JPH05101665A JP7703692A JP7703692A JPH05101665A JP H05101665 A JPH05101665 A JP H05101665A JP 7703692 A JP7703692 A JP 7703692A JP 7703692 A JP7703692 A JP 7703692A JP H05101665 A JPH05101665 A JP H05101665A
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- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
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- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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Abstract
(57)【要約】
【目的】ＳＲＡＭやＲＯＭ等のアドレスフローティング
を行うようになった半導体メモリ装置において、アドレ
スが長時間で遷移されても誤動作を生じることのないア
ドレス遷移検出回路を提供する。 【構成】アドレスバッファの出力を高トリップレベルと
低トリップレベルの入力手段１０１、１０２に入力し、
この入力手段１０１、１０２の出力を抵抗素子７５、７
８及びキャパシタ８０、８１が設けられたインバータに
各々入力する。そして、このインバータの各出力をトラ
ンジスタＭ１、Ｍ２のゲートに印加してＡＴＤの出力線
にパルスを発生させるようにしてなる。
を行うようになった半導体メモリ装置において、アドレ
スが長時間で遷移されても誤動作を生じることのないア
ドレス遷移検出回路を提供する。 【構成】アドレスバッファの出力を高トリップレベルと
低トリップレベルの入力手段１０１、１０２に入力し、
この入力手段１０１、１０２の出力を抵抗素子７５、７
８及びキャパシタ８０、８１が設けられたインバータに
各々入力する。そして、このインバータの各出力をトラ
ンジスタＭ１、Ｍ２のゲートに印加してＡＴＤの出力線
にパルスを発生させるようにしてなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体メモリ装置のアド
レス遷移検出回路に関する。
レス遷移検出回路に関する。
【０００２】
【従来の技術】半導体メモリ装置において、例えばＳＲ
ＡＭやＲＯＭのように速いアクセス時間と低消費電力が
要求される装置には、アドレス遷移検出回路(address t
ransition detectior ：以下ＡＴＤと称する）が使用さ
れている。このＡＴＤは、外部から印加されるアドレス
信号の変化を検出してパルスを発生させるものとして通
常的に知られ、入力されるアドレス信号に一つでも変化
が発生するとクロックを発生するようになっており、さ
らに、入力されたアドレスにエラーが発生してもそれを
吸収して正常な内部クロックを発生するようになってい
る。
ＡＭやＲＯＭのように速いアクセス時間と低消費電力が
要求される装置には、アドレス遷移検出回路(address t
ransition detectior ：以下ＡＴＤと称する）が使用さ
れている。このＡＴＤは、外部から印加されるアドレス
信号の変化を検出してパルスを発生させるものとして通
常的に知られ、入力されるアドレス信号に一つでも変化
が発生するとクロックを発生するようになっており、さ
らに、入力されたアドレスにエラーが発生してもそれを
吸収して正常な内部クロックを発生するようになってい
る。
【０００３】このような従来のＡＴＤ技術を図７〜図１
２に示した。図７は、ＡＴＤの属した半導体メモリ装置
の概略的なシステムブロック図である。同図に示す半導
体メモリ装置は、ＴＴＬレベルの外部信号を入力とする
アドレスバッファ１００、ロー（row ）デコーダ２０
０、メモリセルアレイ３００、カラム（column）デコー
ダ及びセンスアンプ４００、データ出力バッファ５０
０、ＡＴＤ６００、及びパルス発生器７００から構成さ
れている。
２に示した。図７は、ＡＴＤの属した半導体メモリ装置
の概略的なシステムブロック図である。同図に示す半導
体メモリ装置は、ＴＴＬレベルの外部信号を入力とする
アドレスバッファ１００、ロー（row ）デコーダ２０
０、メモリセルアレイ３００、カラム（column）デコー
ダ及びセンスアンプ４００、データ出力バッファ５０
０、ＡＴＤ６００、及びパルス発生器７００から構成さ
れている。
【０００４】まず、図７の半導体メモリ装置のリード
（read）動作に対して説明する。リード動作はアドレス
バッファ１００に所定のアドレス信号が入力されること
で開始され、このときアドレス信号の中の一つでも変化
してアドレス遷移が始まると、ＡＴＤ６００がこれを感
知してショートパルスを発生し、そしてパルス発生器７
００が、ショートパルスと同期させてＥＱＵ、ＬＡＴ、
ＬＡＴＢ等のパルスを発生する。但し、ＥＱＵは等化信
号、ＬＡＴはラッチ信号、ＬＡＴＢは反転ラッチ信号を
表す。
（read）動作に対して説明する。リード動作はアドレス
バッファ１００に所定のアドレス信号が入力されること
で開始され、このときアドレス信号の中の一つでも変化
してアドレス遷移が始まると、ＡＴＤ６００がこれを感
知してショートパルスを発生し、そしてパルス発生器７
００が、ショートパルスと同期させてＥＱＵ、ＬＡＴ、
ＬＡＴＢ等のパルスを発生する。但し、ＥＱＵは等化信
号、ＬＡＴはラッチ信号、ＬＡＴＢは反転ラッチ信号を
表す。
【０００５】ここで、これらパルスの発生過程を図８及
び図９により説明する。尚、従来の技術として示した図
８〜図１１は、“IEEE JOURNAL OF SOLID −STATE CIRC
UITS、ＶＯＬ．２４、ＮＯ．５ OCTOBER１９８９”のＰ
１２５０〜Ｐ１２５８に掲載の論文を引用したものであ
り、ここでの説明は概略にとどめ、その詳細は省略する
ものとする。
び図９により説明する。尚、従来の技術として示した図
８〜図１１は、“IEEE JOURNAL OF SOLID −STATE CIRC
UITS、ＶＯＬ．２４、ＮＯ．５ OCTOBER１９８９”のＰ
１２５０〜Ｐ１２５８に掲載の論文を引用したものであ
り、ここでの説明は概略にとどめ、その詳細は省略する
ものとする。
【０００６】図８に示すのは、外部入力されたアドレス
の遷移が始まるときにショートパルスを発生させるＡＴ
Ｄの回路図である。同図を参照すれば、ショートパルス
が点線ブロックで示した遅延回路１３によって発生され
ることは容易に理解することができる。その他の動作過
程は公知の事項であるので、その説明は省略する。
の遷移が始まるときにショートパルスを発生させるＡＴ
Ｄの回路図である。同図を参照すれば、ショートパルス
が点線ブロックで示した遅延回路１３によって発生され
ることは容易に理解することができる。その他の動作過
程は公知の事項であるので、その説明は省略する。
【０００７】図９に示すのは、チップ内部に所定の信号
を提供するために図８の回路で発生されたショートパル
スを集め、そしてＥＱＵ、ＬＡＴＢ、ＬＡＴの各信号を
出力する図７のパルス発生器に相当する回路である。
を提供するために図８の回路で発生されたショートパル
スを集め、そしてＥＱＵ、ＬＡＴＢ、ＬＡＴの各信号を
出力する図７のパルス発生器に相当する回路である。
【０００８】ここで、図１０を参照してこれらの信号の
役割を説明する。同図より分かるように、ＥＱＵはビッ
ト線とセンスアンプを等化する役割をし、そしてＬＡＴ
とＬＡＴＢは、有効データをラッチさせ、データ出力バ
ッファをディスエーブル又はエネイブルする役割をす
る。即ち、例えばＬＡＴが“ハイ”レベルになると、ラ
ッチ用ＭＯＳトランジスタ６０が“ターンオン”して出
力端のＭＯＳトランジスタ６３の動作がエネイブルされ
るものである。
役割を説明する。同図より分かるように、ＥＱＵはビッ
ト線とセンスアンプを等化する役割をし、そしてＬＡＴ
とＬＡＴＢは、有効データをラッチさせ、データ出力バ
ッファをディスエーブル又はエネイブルする役割をす
る。即ち、例えばＬＡＴが“ハイ”レベルになると、ラ
ッチ用ＭＯＳトランジスタ６０が“ターンオン”して出
力端のＭＯＳトランジスタ６３の動作がエネイブルされ
るものである。
【０００９】それでは、図９及び図１１を参照して、図
１０の回路のノーマル時のリード動作を説明する。アド
レス遷移が開始され、ローデコーダとカラムデコーダで
ワード線及びビット線が選択されると、ＡＴＤにおい
て、アドレス遷移を知らせるＳＡＴＢ、ＳＡＴの信号が
発生される。そしてパルス発生器において、これに同期
したＥＱＵが発生される。このＥＱＵにより、ワード線
及びビット線が選択される間中等化動作が遂行される。
ＥＱＵによる等化が終了すると、選択されたビット線は
メモリセルの状態により電位レベルが変化し、センスア
ンプがこのビット線の電位レベルを感知・増幅してセン
スアンプ出力を発生する。そして、ＬＡＴＢがセンスア
ンプ出力の安定後にディスエーブルされて、読み出され
たデータがラッチされ、Ｉ／Ｏ端に出力データが送られ
る。
１０の回路のノーマル時のリード動作を説明する。アド
レス遷移が開始され、ローデコーダとカラムデコーダで
ワード線及びビット線が選択されると、ＡＴＤにおい
て、アドレス遷移を知らせるＳＡＴＢ、ＳＡＴの信号が
発生される。そしてパルス発生器において、これに同期
したＥＱＵが発生される。このＥＱＵにより、ワード線
及びビット線が選択される間中等化動作が遂行される。
ＥＱＵによる等化が終了すると、選択されたビット線は
メモリセルの状態により電位レベルが変化し、センスア
ンプがこのビット線の電位レベルを感知・増幅してセン
スアンプ出力を発生する。そして、ＬＡＴＢがセンスア
ンプ出力の安定後にディスエーブルされて、読み出され
たデータがラッチされ、Ｉ／Ｏ端に出力データが送られ
る。
【００１０】このような従来の技術では、アドレスが短
時間（数十ｎｓ）で遷移する図１１のようなノーマル時
のリード動作においては特に問題はなかった。ところ
が、アドレスバスとデータバスを共有とすることでアド
レスが長時間（数ｍｓ〜数秒）で遷移するアドレスフロ
ーティング（address floating）を用いた場合に問題が
生じる。
時間（数十ｎｓ）で遷移する図１１のようなノーマル時
のリード動作においては特に問題はなかった。ところ
が、アドレスバスとデータバスを共有とすることでアド
レスが長時間（数ｍｓ〜数秒）で遷移するアドレスフロ
ーティング（address floating）を用いた場合に問題が
生じる。
【００１１】ここで、アドレスフローティングとは、ア
ドレスバスとデータバスを共有としたメモリ製品におい
て、データバスの使用後にアドレスバスへ変換される
時、バスの衝突を防止するためにアドレス信号が長時間
フローティングされることをいう。図１２に、このよう
なアドレスフローティングを用いた場合のリード動作の
タイミングを示す。
ドレスバスとデータバスを共有としたメモリ製品におい
て、データバスの使用後にアドレスバスへ変換される
時、バスの衝突を防止するためにアドレス信号が長時間
フローティングされることをいう。図１２に、このよう
なアドレスフローティングを用いた場合のリード動作の
タイミングを示す。
【００１２】この場合、同図に示すように、アドレスが
長時間かけてゆっくり遷移するので、アドレスバッファ
の出力とアドレス遷移を検出するＡＴＤの出力との間に
不必要な“間”が発生してしまい、外部のアドレス信号
により同期されるべく設計されたＡＴＤの出力とアドレ
ス信号とが同期しなくなってしまう。これは、アドレス
バッファのトリップレベルとＡＴＤのトリップレベルと
が異なるために生じるものである。要するに、アドレス
遷移を検出する信号であるＳＡＴＢ、ＳＡＴの発生が早
すぎ、これに同期してＥＱＵ、ＬＡＴＢ等も発生される
ため、所定のワード線及びビット線がまだ選択されない
内に等化とデータのラッチが行われてしまい、誤データ
を出力してしまうような誤動作を生じるのである。
長時間かけてゆっくり遷移するので、アドレスバッファ
の出力とアドレス遷移を検出するＡＴＤの出力との間に
不必要な“間”が発生してしまい、外部のアドレス信号
により同期されるべく設計されたＡＴＤの出力とアドレ
ス信号とが同期しなくなってしまう。これは、アドレス
バッファのトリップレベルとＡＴＤのトリップレベルと
が異なるために生じるものである。要するに、アドレス
遷移を検出する信号であるＳＡＴＢ、ＳＡＴの発生が早
すぎ、これに同期してＥＱＵ、ＬＡＴＢ等も発生される
ため、所定のワード線及びビット線がまだ選択されない
内に等化とデータのラッチが行われてしまい、誤データ
を出力してしまうような誤動作を生じるのである。
【００１３】
【発明が解決しようとする課題】したがって本発明の目
的は、上記のようにアドレスがゆっくり遷移しても正確
なデータの出力が行なわれるアドレス遷移検出回路を提
供することにある。
的は、上記のようにアドレスがゆっくり遷移しても正確
なデータの出力が行なわれるアドレス遷移検出回路を提
供することにある。
【００１４】
【課題を解決するための手段及び作用】このような目的
を達成するために本発明は、アドレス信号によって内部
回路の同期化をはかるようになった半導体メモリ装置の
アドレス遷移検出回路（ＡＴＤ）において、アドレスバ
ッファの出力を入力とし、第１トリップ比率を有する第
１入力手段と、アドレスバッファの出力を入力とし、第
２トリップ比率を有する第２入力手段と、第１入力手段
の出力を入力とし、この入力が第１状態（例えば論理
“ロウ”状態）から第２状態（例えば論理“ハイ”状
態）に変化する時にのみ出力が遅延される第１出力手段
と、第２入力手段の出力を入力とし、この入力が第１状
態（例えば論理“ロウ”状態）から第２状態（例えば論
理“ハイ”状態）に変化する時にのみ出力が遅延される
第２出力手段とを備えたことを特徴とする。
を達成するために本発明は、アドレス信号によって内部
回路の同期化をはかるようになった半導体メモリ装置の
アドレス遷移検出回路（ＡＴＤ）において、アドレスバ
ッファの出力を入力とし、第１トリップ比率を有する第
１入力手段と、アドレスバッファの出力を入力とし、第
２トリップ比率を有する第２入力手段と、第１入力手段
の出力を入力とし、この入力が第１状態（例えば論理
“ロウ”状態）から第２状態（例えば論理“ハイ”状
態）に変化する時にのみ出力が遅延される第１出力手段
と、第２入力手段の出力を入力とし、この入力が第１状
態（例えば論理“ロウ”状態）から第２状態（例えば論
理“ハイ”状態）に変化する時にのみ出力が遅延される
第２出力手段とを備えたことを特徴とする。
【００１５】このになったＡＴＤでは、その第１入力手
段を、負荷素子の“チャネル幅／チャネル長（Ｗ／
Ｌ）”を駆動素子の“Ｗ／Ｌ”の４倍以上にして高トリ
ップ比率をもたせたインバータで構成し、そして第２入
力手段を、負荷素子の“Ｗ／Ｌ”を駆動素子の“Ｗ／
Ｌ”の１／４以下にして低トリップ比率をもたせたイン
バータで構成することが好ましい。
段を、負荷素子の“チャネル幅／チャネル長（Ｗ／
Ｌ）”を駆動素子の“Ｗ／Ｌ”の４倍以上にして高トリ
ップ比率をもたせたインバータで構成し、そして第２入
力手段を、負荷素子の“Ｗ／Ｌ”を駆動素子の“Ｗ／
Ｌ”の１／４以下にして低トリップ比率をもたせたイン
バータで構成することが好ましい。
【００１６】また、第１及び第２出力手段を、駆動用ト
ランジスタと出力端子との間に抵抗手段を設けたインバ
ータを構成するＣＭＯＳ回路にて形成するのが好まし
い。
ランジスタと出力端子との間に抵抗手段を設けたインバ
ータを構成するＣＭＯＳ回路にて形成するのが好まし
い。
【００１７】以上のように、ＡＴＤの入力端に高トリッ
プレベルのインバータと低トリップレベルのインバータ
を並列に配置して、これらの出力を基にショートパルス
を発生させることで、アドレスが長時間で遷移する場合
でもこれにしたがってショートパルスも長く発生される
ようになるので、内部回路の同期を確実に行うことがで
き、従来の回路の問題点であるアドレスフローティング
時におけるリード動作の誤動作を防止することができ
る。
プレベルのインバータと低トリップレベルのインバータ
を並列に配置して、これらの出力を基にショートパルス
を発生させることで、アドレスが長時間で遷移する場合
でもこれにしたがってショートパルスも長く発生される
ようになるので、内部回路の同期を確実に行うことがで
き、従来の回路の問題点であるアドレスフローティング
時におけるリード動作の誤動作を防止することができ
る。
【００１８】
【実施例】以下、添付の図面を参照して本発明を詳細に
説明する。本発明によるＡＴＤの概略回路構成及びその
動作タイミングを図１及び図２に示す。同図を参照し
て、アドレス入力が“ハイ”レベルから“ロウ”レベル
に長時間で遷移する場合を見ると、このアドレスの入力
を受けて高トリップレベルの第１入力手段１０１が、先
ずトリップする。一方、低トリップレベルの第２入力手
段１０２は、第１入力手段１０１に比べてかなり低いト
リップレベルを有するので、第１入力手段１０１のトリ
ップ後に入力電位が十分低いレベルになってからトリッ
プする。
説明する。本発明によるＡＴＤの概略回路構成及びその
動作タイミングを図１及び図２に示す。同図を参照し
て、アドレス入力が“ハイ”レベルから“ロウ”レベル
に長時間で遷移する場合を見ると、このアドレスの入力
を受けて高トリップレベルの第１入力手段１０１が、先
ずトリップする。一方、低トリップレベルの第２入力手
段１０２は、第１入力手段１０１に比べてかなり低いト
リップレベルを有するので、第１入力手段１０１のトリ
ップ後に入力電位が十分低いレベルになってからトリッ
プする。
【００１９】このときのノードＡとＡ′を見ると、第１
入力手段１０１のトリップによりノードＡは“ハイ”レ
ベルのアドレスでトリップして“ハイ”から“ロウ”レ
ベルに変化し、これによりノードＡ′は直ちに“ハイ”
レベルに変化する。一方、第２入力手段１０２のトリッ
プによりノードＢは“ロウ”レベルのアドレスでトリッ
プして“ロウ”から“ハイ”レベルに変化し、これを抵
抗素子（Ｒ）７８及びキャパシタ（Ｃ）８１による遅延
を経て受けるノードＢ′はゆっくり“ロウ”レベルに変
化する。
入力手段１０１のトリップによりノードＡは“ハイ”レ
ベルのアドレスでトリップして“ハイ”から“ロウ”レ
ベルに変化し、これによりノードＡ′は直ちに“ハイ”
レベルに変化する。一方、第２入力手段１０２のトリッ
プによりノードＢは“ロウ”レベルのアドレスでトリッ
プして“ロウ”から“ハイ”レベルに変化し、これを抵
抗素子（Ｒ）７８及びキャパシタ（Ｃ）８１による遅延
を経て受けるノードＢ′はゆっくり“ロウ”レベルに変
化する。
【００２０】これとは反対に、アドレス入力が“ロウ”
レベルから“ハイ”レベルに遷移する場合、ノードＢ′
はノードＢの変化を受けて直ちに“ロウ”から“ハイ”
レベルに変化するが、ノードＡ′は、ノードＡの変化を
抵抗素子７５及びキャパシタ８０による遅延を経て受け
てゆっくり“ロウ”レベルに変化する。
レベルから“ハイ”レベルに遷移する場合、ノードＢ′
はノードＢの変化を受けて直ちに“ロウ”から“ハイ”
レベルに変化するが、ノードＡ′は、ノードＡの変化を
抵抗素子７５及びキャパシタ８０による遅延を経て受け
てゆっくり“ロウ”レベルに変化する。
【００２１】このようなノードＡ′、ノードＢ′の変化
を受ける２個のＭＯＳトランジスタＭ１、Ｍ２により、
ＡＴＤ出力線にパルスが発生し、このパルスが図７のよ
うなパルス発生器に入力されてＥＱＵ、ＬＡＴＢ、ＬＡ
Ｔ等が発生され、その結果、従来技術と同様の動作が実
行される。
を受ける２個のＭＯＳトランジスタＭ１、Ｍ２により、
ＡＴＤ出力線にパルスが発生し、このパルスが図７のよ
うなパルス発生器に入力されてＥＱＵ、ＬＡＴＢ、ＬＡ
Ｔ等が発生され、その結果、従来技術と同様の動作が実
行される。
【００２２】では、このような本発明によるＡＴＤを用
いた場合のリード動作を図５と図６を参照して説明す
る。但し、図５にはノーマル時のリード動作のタイミン
グを示しているが、同図を参照すれば分かるように、本
発明によるＡＴＤを用いた場合のノーマル時の動作タイ
ミングは、図１１に示した従来技術のそれと同じである
ので、その説明は省略する。
いた場合のリード動作を図５と図６を参照して説明す
る。但し、図５にはノーマル時のリード動作のタイミン
グを示しているが、同図を参照すれば分かるように、本
発明によるＡＴＤを用いた場合のノーマル時の動作タイ
ミングは、図１１に示した従来技術のそれと同じである
ので、その説明は省略する。
【００２３】図６にアドレスフローティング時のリード
動作のタイミングを示す。同図を見れば明らかなよう
に、アドレスは長時間にわたってゆっくり遷移されてい
るが、これにしたがってアドレス遷移を知らせるショー
トパルスの存続時間も長くなるので、その結果、デコー
ダとＡＴＤとの同期が確実に行なわれている。したがっ
て、アドレスが長時間で遷移する場合でも有効なデータ
を出力することができるようになっている。
動作のタイミングを示す。同図を見れば明らかなよう
に、アドレスは長時間にわたってゆっくり遷移されてい
るが、これにしたがってアドレス遷移を知らせるショー
トパルスの存続時間も長くなるので、その結果、デコー
ダとＡＴＤとの同期が確実に行なわれている。したがっ
て、アドレスが長時間で遷移する場合でも有効なデータ
を出力することができるようになっている。
【００２４】次に、本発明によるＡＴＤの具体的な実施
例を図３と図４を参照して詳細に説明する。本発明によ
るＡＴＤにおいては、ＴＴＬレベルのアドレス信号を、
高トリップレベルの第１インバータ７１と低トリップレ
ベルの第３インバータ７３とに入力するようにしてい
る。
例を図３と図４を参照して詳細に説明する。本発明によ
るＡＴＤにおいては、ＴＴＬレベルのアドレス信号を、
高トリップレベルの第１インバータ７１と低トリップレ
ベルの第３インバータ７３とに入力するようにしてい
る。
【００２５】第１インバータ７１に高トリップレベルを
もたせるには、負荷用トランジスタのチャネルサイズを
大きくし、駆動用トランジスタのチャネルサイズを小さ
くすればよく、例えば本実施例においては、負荷用トラ
ンジスタのＷ／Ｌを駆動用トランジスタのＷ／Ｌの４倍
以上に設定している。逆に、第３インバータ７３に低ト
リップレベルをもたせるには、負荷用トランジスタのチ
ャネルサイズを小さくし、駆動用トランジスタのチャネ
ルサイズを大きくすればよく、例えば本実施例において
は、負荷用トランジスタのＷ／Ｌを駆動用トランジスタ
のＷ／Ｌの１／４以下に設定している。
もたせるには、負荷用トランジスタのチャネルサイズを
大きくし、駆動用トランジスタのチャネルサイズを小さ
くすればよく、例えば本実施例においては、負荷用トラ
ンジスタのＷ／Ｌを駆動用トランジスタのＷ／Ｌの４倍
以上に設定している。逆に、第３インバータ７３に低ト
リップレベルをもたせるには、負荷用トランジスタのチ
ャネルサイズを小さくし、駆動用トランジスタのチャネ
ルサイズを大きくすればよく、例えば本実施例において
は、負荷用トランジスタのＷ／Ｌを駆動用トランジスタ
のＷ／Ｌの１／４以下に設定している。
【００２６】前述したような長いアドレス遷移を検出す
るショートパルスは、ノードＡ及びノードＢを各入力と
するインバータを利用した遅延により発生する。この遅
延は、通常のインバータの駆動用トランジスタと出力端
子との間に抵抗素子及びキャパシタを追加することによ
って得られる。このインバータに追加する抵抗素子は各
種のものが考えられるが、図３に示す第１実施例の抵抗
素子７５Ａ、７８Ａにはアクティブレジスタやポリシリ
コンを使用しており、また、図４に示す第２実施例の抵
抗素子７５Ｂ、７８Ｂには、飽和電流ＩＤＳの小さいデ
プレッション形トランジスタを使用している。
るショートパルスは、ノードＡ及びノードＢを各入力と
するインバータを利用した遅延により発生する。この遅
延は、通常のインバータの駆動用トランジスタと出力端
子との間に抵抗素子及びキャパシタを追加することによ
って得られる。このインバータに追加する抵抗素子は各
種のものが考えられるが、図３に示す第１実施例の抵抗
素子７５Ａ、７８Ａにはアクティブレジスタやポリシリ
コンを使用しており、また、図４に示す第２実施例の抵
抗素子７５Ｂ、７８Ｂには、飽和電流ＩＤＳの小さいデ
プレッション形トランジスタを使用している。
【００２７】アドレス及びチップエネイブル信号の遷移
を検出して発生されたショートパルスはパルス発生器に
集められ、これによりパルス発生器からチップ内部の制
御に必要な各パルスが発生される。尚、本発明によるＡ
ＴＤ以外の回路は、従来のそれと同様であり、これは公
知の事項であるので、その説明は省略する。
を検出して発生されたショートパルスはパルス発生器に
集められ、これによりパルス発生器からチップ内部の制
御に必要な各パルスが発生される。尚、本発明によるＡ
ＴＤ以外の回路は、従来のそれと同様であり、これは公
知の事項であるので、その説明は省略する。
【００２８】以上の実施例は本発明の思想を外れない限
り、その構成要素を若干変更することも可能で、本発明
の技術的な範疇内において、高トリップレベルと低トリ
ップレベルのトリップレベルをその周辺回路の構成素子
や特性により適切に設定できることは、この分野に通常
の知識をもつ者であれば容易に理解することができるで
あろう。
り、その構成要素を若干変更することも可能で、本発明
の技術的な範疇内において、高トリップレベルと低トリ
ップレベルのトリップレベルをその周辺回路の構成素子
や特性により適切に設定できることは、この分野に通常
の知識をもつ者であれば容易に理解することができるで
あろう。
【００２９】
【発明の効果】以上述べてきたように本発明によるＡＴ
Ｄは、アドレスが長時間で遷移するようになったシステ
ムの使用上の制約を解決することができ、そして、シス
テムの誤動作をも防止できるので、半導体メモリ装置の
信頼性向上に大きく寄与できることになる。
Ｄは、アドレスが長時間で遷移するようになったシステ
ムの使用上の制約を解決することができ、そして、シス
テムの誤動作をも防止できるので、半導体メモリ装置の
信頼性向上に大きく寄与できることになる。
【図１】本発明によるＡＴＤの概略回路構成図。
【図２】本発明によるＡＴＤの動作タイミング図。
【図３】本発明によるＡＴＤの第１実施例を示す回路
図。
図。
【図４】本発明によるＡＴＤの第２実施例を示す回路
図。
図。
【図５】本発明によるＡＴＤを用いた半導体メモリ装置
のノーマル時のリード動作タイミング図。
のノーマル時のリード動作タイミング図。
【図６】本発明によるＡＴＤを用いた半導体メモリ装置
のアドレスフローティング時のリード動作タイミング
図。
のアドレスフローティング時のリード動作タイミング
図。
【図７】ＡＴＤを用いた半導体メモリ装置のシステムブ
ロック図。
ロック図。
【図８】従来のＡＴＤの回路図。
【図９】図７のパルス発生器の回路図。
【図１０】図７のセンスアンプとデータ出力バッファの
回路図。
回路図。
【図１１】従来のＡＴＤを用いた半導体メモリ装置のノ
ーマル時のリード動作タイミング図。
ーマル時のリード動作タイミング図。
【図１２】従来のＡＴＤを用いた半導体メモリ装置のア
ドレスフローティング時のリード動作タイミング図。
ドレスフローティング時のリード動作タイミング図。
７１ 第１インバータ ７２ 第２インバータ ７３ 第３インバータ ７５、７８ 抵抗素子 ８０、８１ キャパシタ １０１ 第１入力手段 １０２ 第２入力手段 Ｍ１、Ｍ２ ＭＯＳトランジスタ
Claims (11)
- 【請求項１】 アドレス信号によって内部回路の同期化
をはかるようになった半導体メモリ装置のアドレス遷移
検出回路において、 アドレスバッファの出力を入力とし、第１トリップ比率
を有する第１入力手段と、 アドレスバッファの出力を入力とし、第２トリップ比率
を有する第２入力手段と、 第１入力手段の出力を入力とし、この入力が第１状態か
ら第２状態に変化する時にのみ出力が遅延される第１出
力手段と、 第２入力手段の出力を入力とし、この入力が第１状態か
ら第２状態に変化する時にのみ出力が遅延される第２出
力手段と、を備えたことを特徴とするアドレス遷移検出
回路。 - 【請求項２】 第１入力手段が、負荷素子の“チャネル
幅／チャネル長”が駆動素子の“チャネル幅／チャネル
長”の４倍以上とされて第１トリップ比率を有するよう
になった第１インバータと、 この第１インバータの出力を反転して出力する第２イン
バータと、 から構成される請求項１に記載のアドレス遷移検出回
路。 - 【請求項３】 第１インバータのトリップレベルが４〜
５Ｖである請求項２に記載のアドレス遷移検出回路。 - 【請求項４】 第２入力手段が、 負荷素子の“チャネル幅／チャネル長”が駆動素子の
“チャネル幅／チャネル長”の１／４以下とされて第２
トリップ比率を有するようになったインバータで構成さ
れる請求項１〜請求項３のいずれかに記載のアドレス遷
移検出回路。 - 【請求項５】 第２インバータのトリップレベルが１〜
２Ｖである請求項４に記載のアドレス遷移検出回路。 - 【請求項６】 第１及び第２出力手段が、駆動素子と出
力端子との間に抵抗手段を設けたインバータを形成する
ＣＭＯＳ回路からなる請求項１に記載のアドレス遷移検
出回路。 - 【請求項７】 第１状態が、ＴＴＬレベルにおける０．
８Ｖ以下の論理“ロウ”状態で、第２状態がＴＴＬレベ
ルにおける２．４Ｖ以上の論理“ハイ”状態である請求
項１に記載のアドレス遷移検出回路。 - 【請求項８】 アドレス信号によって内部回路の同期化
をはかるようになった半導体メモリ装置のアドレス遷移
検出回路において、 アドレスバッファの出力を入力とし、この入力に対して
第１トリップ比率を有する第１インバータと、 第１インバータの出力を反転する第２インバータと、 アドレスバッファの出力を入力とし、この入力に対して
第２トリップ比率を有する第３インバータと、 第２インバータの出力が制御電極に印加され、そして出
力端子と駆動トランジスタのチャネルとの間に抵抗手段
が接続されたインバータをなす第１ＣＭＯＳ回路と、 第３インバータの出力が制御電極に印加され、そして出
力端子と駆動トランジスタのチャネルとの間に抵抗手段
が接続されたインバータをなす第２ＣＭＯＳ回路と、 パルス発生器に連結される出力線と接地電圧端との間に
チャネルが直列連結されると共に、第１及び第２ＣＭＯ
Ｓ回路の出力が各々制御電極に印加される２個のＭＯＳ
トランジスタと、を備えたことを特徴とするアドレス遷
移検出回路。 - 【請求項９】 第１ＣＭＯＳ回路の抵抗手段をなす抵抗
素子が、出力端子と駆動用トランジスタのチャネルとの
間にチャネルが接続され、そしてゲートがソースにダイ
オード接続されたデプレッション形ＮＭＯＳトランジス
タで形成される請求項８に記載のアドレス遷移検出回
路。 - 【請求項１０】 第２ＣＭＯＳ回路の抵抗手段をなす抵
抗素子が、出力端子と駆動用トランジスタのチャネルと
の間にチャネルが接続され、そしてゲートがソースにダ
イオード接続されたデプレッション形ＮＭＯＳトランジ
スタで形成される請求項８に記載のアドレス遷移検出回
路。 - 【請求項１１】 パルス発生器に連結される出力線と接
地電圧端との間にチャネルが直列連結されると共に、第
１及び第２ＣＭＯＳ回路の出力が各々制御電極に印加さ
れる２個のＭＯＳトランジスタがＮＭＯＳトランジスタ
である請求項８に記載のアドレス遷移検出回路。
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|---|---|---|---|
| KR1019910013273A KR940003408B1 (ko) | 1991-07-31 | 1991-07-31 | 어드레스 천이 검출회로(atd)를 내장한 반도체 메모리 장치 |
| KR13273/1991 | 1991-07-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05101665A true JPH05101665A (ja) | 1993-04-23 |
| JPH0748308B2 JPH0748308B2 (ja) | 1995-05-24 |
Family
ID=19318114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7703692A Expired - Fee Related JPH0748308B2 (ja) | 1991-07-31 | 1992-03-31 | アドレス遷移検出回路 |
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|---|---|
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| JP (1) | JPH0748308B2 (ja) |
| KR (1) | KR940003408B1 (ja) |
| DE (1) | DE4205578C2 (ja) |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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-
1992
- 1992-02-24 DE DE4205578A patent/DE4205578C2/de not_active Expired - Lifetime
- 1992-03-31 GB GB9207052A patent/GB2258330B/en not_active Expired - Lifetime
- 1992-03-31 JP JP7703692A patent/JPH0748308B2/ja not_active Expired - Fee Related
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| KR940003408B1 (ko) | 1994-04-21 |
| JPH0748308B2 (ja) | 1995-05-24 |
| GB2258330A (en) | 1993-02-03 |
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| DE4205578A1 (de) | 1993-02-04 |
| KR930003146A (ko) | 1993-02-24 |
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