JPH0612632B2 - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPH0612632B2 JPH0612632B2 JP62045730A JP4573087A JPH0612632B2 JP H0612632 B2 JPH0612632 B2 JP H0612632B2 JP 62045730 A JP62045730 A JP 62045730A JP 4573087 A JP4573087 A JP 4573087A JP H0612632 B2 JPH0612632 B2 JP H0612632B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- output
- internal
- sense amplifier
- Prior art date
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/06—Sense amplifier related aspects
- G11C2207/061—Sense amplifier enabled by a address transition detection related control signal
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はメモリ回路、特に、パルスワード方式を採用し
たメモリ回路に関する。
たメモリ回路に関する。
市場からのメモリ回路に対する高集積化と低消費電力化
の要求に対して、さまざまな工夫が提案されている。そ
の提案の１つとして、メモリセルのデータがセンスアン
プにより増幅されて出力された後は、ワード線の選択状
態及びセンサアンプの活性状態を解除し、かつ、その後
は内部のラッチ回路で読み出しデータを保持する機能を
備えた回路方式、いわゆるパルスワード方式がある。
の要求に対して、さまざまな工夫が提案されている。そ
の提案の１つとして、メモリセルのデータがセンスアン
プにより増幅されて出力された後は、ワード線の選択状
態及びセンサアンプの活性状態を解除し、かつ、その後
は内部のラッチ回路で読み出しデータを保持する機能を
備えた回路方式、いわゆるパルスワード方式がある。
このパルスワード方式は、不必要なディジット線，デー
タバス線の充放電電流及びセンスアンプのＤｃ電流を抑
えることができ、低消費電力化の効果が大きく、近年の
メモリ回路の主流になってきている。
タバス線の充放電電流及びセンスアンプのＤｃ電流を抑
えることができ、低消費電力化の効果が大きく、近年の
メモリ回路の主流になってきている。
このパルスワード方式を実現する為には、アドレス変化
を検知して内部ワンショット信号を生成するアドレス変
化検知回路をメモリ回路内に備えることが不可欠な条件
になる。以下、代表的なアドレス変化検知回路を第４図
を参照して説明する。
を検知して内部ワンショット信号を生成するアドレス変
化検知回路をメモリ回路内に備えることが不可欠な条件
になる。以下、代表的なアドレス変化検知回路を第４図
を参照して説明する。
第４図に於いて、Ａiはアドレス信号、Ａi，▲▼は
内部アドレス信号、Ａ41〜Ａ4cはインバータ回路、Ｂ41
はナンド回路、Ｄ41〜Ｄ43はノア回路、Ｃ41，Ｃ42は容
量、ＡＤＴはアドレス変化検知回路φｉはアドレス変化
検知回路出力である。
内部アドレス信号、Ａ41〜Ａ4cはインバータ回路、Ｂ41
はナンド回路、Ｄ41〜Ｄ43はノア回路、Ｃ41，Ｃ42は容
量、ＡＤＴはアドレス変化検知回路φｉはアドレス変化
検知回路出力である。
第４図(a)はアドレスバッファ回路であり、アドレス信
号Ａｉに応じて内部アドレス信号Ａｉ′，▲▼を
出力する。内部アドレス信号Ａｉ′，▲▼はワー
ド線のデコーダ回路もしくはディジット線のデコーダ回
路に入力され、アドレス情報に応じた所望のセルを選択
する。
号Ａｉに応じて内部アドレス信号Ａｉ′，▲▼を
出力する。内部アドレス信号Ａｉ′，▲▼はワー
ド線のデコーダ回路もしくはディジット線のデコーダ回
路に入力され、アドレス情報に応じた所望のセルを選択
する。
一方、アドレス変化検知回路ＡＴＤは、アドレス信号Ａ
iが“Ｌ”レベルから“Ｈ”レベルまたは“Ｈ”レベル
から“Ｌ”レベルに変化すると、インバータ回路Ａ47，
Ａ48及び容量Ｃ41で規定されるパルス幅で、上向きのア
ドレス変化検知回路出力φｉを出力する。
iが“Ｌ”レベルから“Ｈ”レベルまたは“Ｈ”レベル
から“Ｌ”レベルに変化すると、インバータ回路Ａ47，
Ａ48及び容量Ｃ41で規定されるパルス幅で、上向きのア
ドレス変化検知回路出力φｉを出力する。
このアドレス変化検知回路出力φｉは、第４図(b)に示
したノア回路Ｄ43の入力に各々接続され、下向きの第１
の内部ワンショット信号（以下ＯＳ１信号と記す）が生
成される。またＯＳ１信号のパルス幅を拡大する為に、
第４図(c)に示した回路により上向きの第２の内部ワン
ショット信号（以下ＯＳ２信号と呼ぶ）を生成する。
したノア回路Ｄ43の入力に各々接続され、下向きの第１
の内部ワンショット信号（以下ＯＳ１信号と記す）が生
成される。またＯＳ１信号のパルス幅を拡大する為に、
第４図(c)に示した回路により上向きの第２の内部ワン
ショット信号（以下ＯＳ２信号と呼ぶ）を生成する。
尚、インバータ回路Ａ4Aは、出力が“Ｈ”レベルから
“Ｌ”レベルに変化する時は電流能力を大きく設定する
一方で、出力が“Ｌ”レベルから“Ｈ”レベルに変化す
る場合は電流能力が小さくなるよう設定されるものとす
る。即ち、ＯＳ１信号が立ち上る時、インバータ回路Ａ
4Aに接続された容量Ｃ42で定まる遅延時間でＯＳ２信号
の立下り時刻が定まる。
“Ｌ”レベルに変化する時は電流能力を大きく設定する
一方で、出力が“Ｌ”レベルから“Ｈ”レベルに変化す
る場合は電流能力が小さくなるよう設定されるものとす
る。即ち、ＯＳ１信号が立ち上る時、インバータ回路Ａ
4Aに接続された容量Ｃ42で定まる遅延時間でＯＳ２信号
の立下り時刻が定まる。
従来のメモリ回路においては、ＯＳ１信号は読み出し動
作前のディジット線，データバス線のプリチャージ及ば
イコライズの制御信号として使われる。即ち、より高速
化の為に、パルス幅の狭いワンショット信号が求められ
る。一方、ＯＳ２信号は、ワード線の選択期間、センス
アンプの活性期間を定める為に使われる。従って、読み
出しデータがラッチ回路に伝達される期間以上の幅広な
パルス信号になる。
作前のディジット線，データバス線のプリチャージ及ば
イコライズの制御信号として使われる。即ち、より高速
化の為に、パルス幅の狭いワンショット信号が求められ
る。一方、ＯＳ２信号は、ワード線の選択期間、センス
アンプの活性期間を定める為に使われる。従って、読み
出しデータがラッチ回路に伝達される期間以上の幅広な
パルス信号になる。
以下、パルスワード方式を採用した場合の代表的なセン
スアンプ及び読み出しデータを保持するラッチ回路の動
作について、第５図の部分回路図、第６図(a)の内部波
形図を参照して説明する。
スアンプ及び読み出しデータを保持するラッチ回路の動
作について、第５図の部分回路図、第６図(a)の内部波
形図を参照して説明する。
第５図に於いて、ＤＢ，▲▼はデータバス線、ＲＢ
はセンスアンプ出力、ＬＢはラッチ回路出力、ＤＢＰＲ
はデータバス線ＤＢ，▲▼のプリチャージ回路、Ｓ
Ａはセンスアンプ、LA″はラッチ回路Ｑ52〜５８はＰチ
ャネルＭＯＳトランジスタ、Ｑ51，Ｑ59〜Ｑ5BはＮチャ
ネルＭＯＳトランジスタＡ51〜54はインバータ回路であ
る。
はセンスアンプ出力、ＬＢはラッチ回路出力、ＤＢＰＲ
はデータバス線ＤＢ，▲▼のプリチャージ回路、Ｓ
Ａはセンスアンプ、LA″はラッチ回路Ｑ52〜５８はＰチ
ャネルＭＯＳトランジスタ、Ｑ51，Ｑ59〜Ｑ5BはＮチャ
ネルＭＯＳトランジスタＡ51〜54はインバータ回路であ
る。
第４図において、アドレス信号Ａｉが変化するとＯＳ１
信号及びＯＳ２信号が発生する。第６図(a)に示す時刻
Ｔ61aでＯＳ１信号が“Ｌ”レベルになるとＰチャネル
ＭＯＳトランジスタＱ53〜Ｑ55がオンし、データバス線
ＤＢ，▲▼をＶccレベルにプリチャージする。
信号及びＯＳ２信号が発生する。第６図(a)に示す時刻
Ｔ61aでＯＳ１信号が“Ｌ”レベルになるとＰチャネル
ＭＯＳトランジスタＱ53〜Ｑ55がオンし、データバス線
ＤＢ，▲▼をＶccレベルにプリチャージする。
時刻Ｔ62aでＯＳ１信号が“Ｈ”レベルになると、デー
タバス線ＤＢ，▲▼のプリチャージ動作が終了し、
選択メモリセルの保持データ、従ってデータバス線ＤＢ
と▲▼間に差電位が生じる。この時、ＯＳ２信号は
“Ｈ”レベルであるからＮチャネルＭＯＳトランジスタ
Ｑ5Bはオンしており、センスアンプＳＡは活性状態にあ
る。したがって、センスアンプＳＡの増幅動作により選
択セルデータの増幅されたデータがセンスアンプ出力Ｒ
Ｂに現れる。
タバス線ＤＢ，▲▼のプリチャージ動作が終了し、
選択メモリセルの保持データ、従ってデータバス線ＤＢ
と▲▼間に差電位が生じる。この時、ＯＳ２信号は
“Ｈ”レベルであるからＮチャネルＭＯＳトランジスタ
Ｑ5Bはオンしており、センスアンプＳＡは活性状態にあ
る。したがって、センスアンプＳＡの増幅動作により選
択セルデータの増幅されたデータがセンスアンプ出力Ｒ
Ｂに現れる。
また同時に、ＮチャネルＭＯＳトランジスタＱ51及びＰ
チャネルＭＯＳトランジスタＱ52はオンしているから、
センスアンプＳＡとラッチ回路ＬA″は導通しており、
センスアンプ出力ＲＢの読み出し情報はフリップフロッ
プを構成するインバータ回路Ａ51，Ａ52に保持され、か
つラッチ回路出力ＬＢに伝達される。このラッチ回路出
力ＬＢは出力回路に伝えられ最終的にメモリ回路の出力
に読み出しデータが現れ、読み出し動作が完了すす。
チャネルＭＯＳトランジスタＱ52はオンしているから、
センスアンプＳＡとラッチ回路ＬA″は導通しており、
センスアンプ出力ＲＢの読み出し情報はフリップフロッ
プを構成するインバータ回路Ａ51，Ａ52に保持され、か
つラッチ回路出力ＬＢに伝達される。このラッチ回路出
力ＬＢは出力回路に伝えられ最終的にメモリ回路の出力
に読み出しデータが現れ、読み出し動作が完了すす。
時刻Ｔ63aでＯＳ信号が“Ｌ”レベルになると、Ｎチャ
ネルＭＯＳトランジスタＱ5Bがオフし、センスアンプＳ
Ａの活性状態が解除される。従って、センスアンプＳＡ
に流れるＤＣ電流は時刻Ｔ63a以降は無くなり低消費電
力化が実現される。
ネルＭＯＳトランジスタＱ5Bがオフし、センスアンプＳ
Ａの活性状態が解除される。従って、センスアンプＳＡ
に流れるＤＣ電流は時刻Ｔ63a以降は無くなり低消費電
力化が実現される。
一方、時刻Ｔ63a以降は、センスアンプ出力ＲＢはセン
スアンプＳＡの活性状態が解除される為、不確定なレベ
ルになる。しかし、ＯＳ２信号が“Ｌ”レベルである為
に、ＮチャヌルＭＯＳトランジスタＱ51及びＰチャネル
ＭＯＳトランジスタＱ52はオフしており、ラッチ回路出
力ＬＢは、フリップフロップを構成するインバータ回路
Ａ51，Ａ52に保持された読み出し情報をそのまま保持す
る。
スアンプＳＡの活性状態が解除される為、不確定なレベ
ルになる。しかし、ＯＳ２信号が“Ｌ”レベルである為
に、ＮチャヌルＭＯＳトランジスタＱ51及びＰチャネル
ＭＯＳトランジスタＱ52はオフしており、ラッチ回路出
力ＬＢは、フリップフロップを構成するインバータ回路
Ａ51，Ａ52に保持された読み出し情報をそのまま保持す
る。
以上、従来例を説明した。
上述した従来のメモリ回路は以下に述べる欠点がある。
メモリ回路の使用上、問題になるものの１つに、メモリ
回路内の動作電流に伴うＶcc電源、ＧＮＤ電源の変動が
ある。特に、出力トランジスタは、一般に数十〜百ピコ
ファラッドの容量を充放電する為に、そのトランジスタ
能力を大きく設計するのが普通である為、読み出し時の
出力トランジスタのスイッチング電流によるＶcc電源、
ＧＮＤ電源の変動が、回路動作中最も大きい。
回路内の動作電流に伴うＶcc電源、ＧＮＤ電源の変動が
ある。特に、出力トランジスタは、一般に数十〜百ピコ
ファラッドの容量を充放電する為に、そのトランジスタ
能力を大きく設計するのが普通である為、読み出し時の
出力トランジスタのスイッチング電流によるＶcc電源、
ＧＮＤ電源の変動が、回路動作中最も大きい。
この変動があると、例えばアドレスバッファの入力段に
とっては、変動によるＶcc電源、ＧＮＤ電源の電位変化
を入力電位の変化として感知し、アドレスバッファが動
作してしまう。即ち、本来のアドレスバッファの入力ス
レッショルド電圧に、この電位変化分が加わり、入力レ
ベルの実力が悪化し特性上好ましくないばかりか、この
電位変化が大きいと入力レベルの仕様を満たさない場合
がある。
とっては、変動によるＶcc電源、ＧＮＤ電源の電位変化
を入力電位の変化として感知し、アドレスバッファが動
作してしまう。即ち、本来のアドレスバッファの入力ス
レッショルド電圧に、この電位変化分が加わり、入力レ
ベルの実力が悪化し特性上好ましくないばかりか、この
電位変化が大きいと入力レベルの仕様を満たさない場合
がある。
従来のメモリ回路で出力負荷の充放電によって、Ｖcc電
源、ＧＮＤ電源が変動し出力波形が乱れる様子を第６図
(b)の内部波形図を用いて説明する。
源、ＧＮＤ電源が変動し出力波形が乱れる様子を第６図
(b)の内部波形図を用いて説明する。
まず、Ｖcc，ＧＮＤ電源の電位変化がアドレスバッファ
によって入力電位の変化として感知され、この結果によ
りアドレスバッファ内のアドレス変化検知回路ＡＴＤが
動作し、時刻Ｔ64b〜Ｔ65b間でＯＳ１信号が発生する。
すると、データバス線ＤＢ，▲▼のプリチャージ及
びセンスアンプＳＡのイコライズが開始され、センスア
ンプ出力ＲＢは不確定なレベルになる。この時ＯＳ２信
号は“Ｈ”レベルであるから、センスアンプＳＡとラッ
チ回路LA″は導通状態にあり、センスアンプ出力ＲＢの
不確定なレベルがラッチ回路LA″を介して出力回路に伝
えられ、最終的に出力ＯＵＴの波形に乱れを生じる。
によって入力電位の変化として感知され、この結果によ
りアドレスバッファ内のアドレス変化検知回路ＡＴＤが
動作し、時刻Ｔ64b〜Ｔ65b間でＯＳ１信号が発生する。
すると、データバス線ＤＢ，▲▼のプリチャージ及
びセンスアンプＳＡのイコライズが開始され、センスア
ンプ出力ＲＢは不確定なレベルになる。この時ＯＳ２信
号は“Ｈ”レベルであるから、センスアンプＳＡとラッ
チ回路LA″は導通状態にあり、センスアンプ出力ＲＢの
不確定なレベルがラッチ回路LA″を介して出力回路に伝
えられ、最終的に出力ＯＵＴの波形に乱れを生じる。
以上説明したように、従来のメモリ回路は、Ｖcc電源，
ＧＮＤ電源の変動があった場合、出力波形が乱れてしま
い、結果的に、入力レベルの実力が悪化するという欠点
があった。また、これを回避する為には、出力トランジ
スタの電流能力を抑える手段が採られる為に高速化には
不向きであるという欠点があった。
ＧＮＤ電源の変動があった場合、出力波形が乱れてしま
い、結果的に、入力レベルの実力が悪化するという欠点
があった。また、これを回避する為には、出力トランジ
スタの電流能力を抑える手段が採られる為に高速化には
不向きであるという欠点があった。
上述した従来のメモリ回路に対し、本発明は、Ｖcc電
源,ＧＮＤ電源の変動に対し出力波形が乱れることがな
く、かつ読み出し速度を遅らせないメモリ回路を、容易
な構成で実現するという独創的内容を有する。
源,ＧＮＤ電源の変動に対し出力波形が乱れることがな
く、かつ読み出し速度を遅らせないメモリ回路を、容易
な構成で実現するという独創的内容を有する。
本発明のメモリ回路は、アドレス変化を受けて第１の内
部ワンショット信号及び第１の内部ワンショット信号の
終了時刻を一定期間遅延させた第２の内部ワンショット
信号を発生するアドレスバッファ検知回路を有し、読み
出しデータをラッチ回路に保持した後は第２の内部ワン
ショット信号の終了時刻に合わせて読み出し動作を停止
させる機能を持つメモリ回路であって、センスアンプ出
力のラッチ回路への伝達の期間を第２の内部ワンショッ
ト信号発生期間で定め、また第１の内部ワンショット信
号が発生した場合は第２の内部ワンショット信号にかか
わらず上記伝達を優先的に禁止することを特徴とする。
部ワンショット信号及び第１の内部ワンショット信号の
終了時刻を一定期間遅延させた第２の内部ワンショット
信号を発生するアドレスバッファ検知回路を有し、読み
出しデータをラッチ回路に保持した後は第２の内部ワン
ショット信号の終了時刻に合わせて読み出し動作を停止
させる機能を持つメモリ回路であって、センスアンプ出
力のラッチ回路への伝達の期間を第２の内部ワンショッ
ト信号発生期間で定め、また第１の内部ワンショット信
号が発生した場合は第２の内部ワンショット信号にかか
わらず上記伝達を優先的に禁止することを特徴とする。
次に本発明の第１の実施例を、第１図の部分回路図及び
第２の内部波形図を参照して説明する。
第２の内部波形図を参照して説明する。
第１図に於いて、DBPR，ＳＡは各々プリチャージ回路，
センスアンプであり、第５図に示した従来回路と同様な
回路構成をとる。また、ＬＡはラッチ回路、Ｑ11はＮチ
ャネルＭＯＳトランジスタ、Ｑ12はＰチャネルＭＯＳト
ランジスタ，Ａ11〜15はインバータ回路、Ｂ11はナンド
回路ＯＳ３はＯＳ１信号とＯＳ２信号のアンド出力信号
である。
センスアンプであり、第５図に示した従来回路と同様な
回路構成をとる。また、ＬＡはラッチ回路、Ｑ11はＮチ
ャネルＭＯＳトランジスタ、Ｑ12はＰチャネルＭＯＳト
ランジスタ，Ａ11〜15はインバータ回路、Ｂ11はナンド
回路ＯＳ３はＯＳ１信号とＯＳ２信号のアンド出力信号
である。
本発明の第１の実施例は、センスアンプ出力ＲＢとラッ
チ回路ＬＡ内でフリップフロップを構成するアンバータ
回路Ａ11，Ａ12間の伝達期間を定める制御信号を従来例
ではＯＳ２信号であったのをＯＳ３信号とする構成にし
たことを特徴とする。即ち、ＯＳ１信号とＯＳ２信号の
アンド論理であるＯＳ３信号をＮチャネルＭＯＳトラン
ジスタＱ11のゲート端子に接続し、ＯＳ３信号の逆相信
号をＰチャネルＭＯＳトランジスタＱ12のゲート端子に
接続する構成をとる。
チ回路ＬＡ内でフリップフロップを構成するアンバータ
回路Ａ11，Ａ12間の伝達期間を定める制御信号を従来例
ではＯＳ２信号であったのをＯＳ３信号とする構成にし
たことを特徴とする。即ち、ＯＳ１信号とＯＳ２信号の
アンド論理であるＯＳ３信号をＮチャネルＭＯＳトラン
ジスタＱ11のゲート端子に接続し、ＯＳ３信号の逆相信
号をＰチャネルＭＯＳトランジスタＱ12のゲート端子に
接続する構成をとる。
ここでＯＳ２信号とＯＳ３信号は同相信号で、かつ、パ
ルス幅もほぼ同等であるから、本発明の第１の実施例も
従来例同様正しく読み出し動作を行うのは明らかであ
る。
ルス幅もほぼ同等であるから、本発明の第１の実施例も
従来例同様正しく読み出し動作を行うのは明らかであ
る。
次に、出力トランジスタのスイッチング電流により、Ｖ
cc電源，ＧＮＤ電源が変動し、アドレスバッファ内のア
ドレス変化検知回路ＡＴＤが動作した場合について第２
図を参照して説明する。
cc電源，ＧＮＤ電源が変動し、アドレスバッファ内のア
ドレス変化検知回路ＡＴＤが動作した場合について第２
図を参照して説明する。
アドレスバッファ検知回路ＡＴＤが動作し、時刻Ｔ23で
ＯＳ１信号が“Ｌ”レベルになると、従来同様データバ
ス線ＤＢ，▲▼はＶccレベルにプリチャージされる
とともに、センスアンプ出力ＲＢも、イコライズされ不
確定なレベルになる。
ＯＳ１信号が“Ｌ”レベルになると、従来同様データバ
ス線ＤＢ，▲▼はＶccレベルにプリチャージされる
とともに、センスアンプ出力ＲＢも、イコライズされ不
確定なレベルになる。
しかし、本発明の第１の実施例はＯＳ１信号と論理積を
取ったＯＳ３信号で、ＮチャネルＭＯＳトランジスタＱ
11，ＰチャネルＭＯＳトランジスタＱ12のゲート端子を
制御する為、ＯＳ１信号が発した時は、センスアンプ出
力ＲＢとフリップフロップを構成するインバータ回路Ａ
11，Ａ12間は常に非導通になる。従って、センスアンプ
出力ＲＢの不確定なレベルはラッチ回路ＬＡに伝えられ
ず、出力波形が乱れることはない。
取ったＯＳ３信号で、ＮチャネルＭＯＳトランジスタＱ
11，ＰチャネルＭＯＳトランジスタＱ12のゲート端子を
制御する為、ＯＳ１信号が発した時は、センスアンプ出
力ＲＢとフリップフロップを構成するインバータ回路Ａ
11，Ａ12間は常に非導通になる。従って、センスアンプ
出力ＲＢの不確定なレベルはラッチ回路ＬＡに伝えられ
ず、出力波形が乱れることはない。
本発明は、本発明の趣旨を満たす種々の回路に適用でき
る。
る。
一例として、第１の実施例のセンスアンプ形式に対し、
正負両論理の出力を発生するスンスアンプ形式を採用し
た第２の実施例について述べる。
正負両論理の出力を発生するスンスアンプ形式を採用し
た第２の実施例について述べる。
第２の実施例は、負論理のセンスアンプ出力▲▼を
ラッチLA′に伝達する為、第１の実施例に、正論理のセ
ンスアンプ出力ＲＢ同様、ＯＳ３信号で制御されるＮチ
ャネルＭＯＳトランジスタＱ33，ＰチャネルＭＯＳトラ
ンジスタＱ34を追加したものであり、基本的な構成は第
１の実施例と同じである。
ラッチLA′に伝達する為、第１の実施例に、正論理のセ
ンスアンプ出力ＲＢ同様、ＯＳ３信号で制御されるＮチ
ャネルＭＯＳトランジスタＱ33，ＰチャネルＭＯＳトラ
ンジスタＱ34を追加したものであり、基本的な構成は第
１の実施例と同じである。
したがって、正しく読み出し動作を行うのは明らかであ
るとともに、Ｖcc電源，ＧＮＤ電源の変動によりＯＳ１
信号が発生し、センスアンプ出力ＲＢ，▲▼に不確
定なデータが現われても、ＯＳ３信号が“Ｌ”レベルに
なるから、読み出しデータをラッチするインバータ回路
Ａ31，Ａ32に保持される情報に変化はなく出力波形が乱
れることはない。
るとともに、Ｖcc電源，ＧＮＤ電源の変動によりＯＳ１
信号が発生し、センスアンプ出力ＲＢ，▲▼に不確
定なデータが現われても、ＯＳ３信号が“Ｌ”レベルに
なるから、読み出しデータをラッチするインバータ回路
Ａ31，Ａ32に保持される情報に変化はなく出力波形が乱
れることはない。
以上説明したような構成を採用したため、本発明は、出
力トランジスタのスイッチング電源によりＶcc電源，Ｇ
ＮＤ電源が変動して、アドレス変化検知回路が動作して
も出力波形が乱れることはなく、結果的にアドレスバッ
ファの入力レベルの実力が悪化することがないという効
果がある。
力トランジスタのスイッチング電源によりＶcc電源，Ｇ
ＮＤ電源が変動して、アドレス変化検知回路が動作して
も出力波形が乱れることはなく、結果的にアドレスバッ
ファの入力レベルの実力が悪化することがないという効
果がある。
また、出力トランジスタの電流能力とＶcc電源，ＧＮＤ
電源の変動電位差を考慮する必要がなく、電流能力を高
めることができ、読み出し速度の高速化を図れる効果が
ある。
電源の変動電位差を考慮する必要がなく、電流能力を高
めることができ、読み出し速度の高速化を図れる効果が
ある。
第１図と第２図は、本発明の第１の実施例を示すセンス
アンプおよびラッチ回路の部分回路図と内部波形図、第
３図は第２の実施例を示すセンスアンプおよびラッチ回
路の部分回路図、第４図は一般のアドレスバッファ回路
及び内部ワンショット信号発生回路図、第５図と第６図
は従来例を示すセンスアンプおよびラッチ回路の部分回
路図と内部波形図である。 ＤＢ，▲▼……データバス線、ＲＢ，▲▼……
センスアンプ出力、ＬＢ，▲▼……ラッチ回路出
力、ＯＳ１，ＯＳ2，ＯＳ3……内部ワンショット信号、
ＤＢＰＲ……プリチャージ回路、ＳＡ,ＳＡ′……セン
スアンプ、ＬＡ，ＬＡ′，ＬＡ″……ラッチ回路、ＡＴ
Ｄ……アドレス変化検知回路、Ａｉ……アドレス信号、
Ａi，Ａi′……内部アドレス信号、φｉ……アドレス変
化検知回路出力、Ｑ11,Ｑ31,Ｑ33,Ｑ38〜３Ａ,Ｑ51,Ｑ
59〜Ｑ5B……ＮチャネルＭＯＳトランジスタ、Ｑ12,Ｑ
32,Ｑ34,Ｑ35〜37,Ｑ52〜Ｑ58……ＰチャネルＭＯＳト
ランジスタ、Ａ11〜Ａ15,Ａ31〜Ａ38,Ａ41〜Ａ4C,Ａ51
〜54……インバータ回路、Ｂ11,Ｂ31,Ｂ41,……ナンド
回路、Ｄ41〜43……ノア回路、Ｃ41，42……容量。
アンプおよびラッチ回路の部分回路図と内部波形図、第
３図は第２の実施例を示すセンスアンプおよびラッチ回
路の部分回路図、第４図は一般のアドレスバッファ回路
及び内部ワンショット信号発生回路図、第５図と第６図
は従来例を示すセンスアンプおよびラッチ回路の部分回
路図と内部波形図である。 ＤＢ，▲▼……データバス線、ＲＢ，▲▼……
センスアンプ出力、ＬＢ，▲▼……ラッチ回路出
力、ＯＳ１，ＯＳ2，ＯＳ3……内部ワンショット信号、
ＤＢＰＲ……プリチャージ回路、ＳＡ,ＳＡ′……セン
スアンプ、ＬＡ，ＬＡ′，ＬＡ″……ラッチ回路、ＡＴ
Ｄ……アドレス変化検知回路、Ａｉ……アドレス信号、
Ａi，Ａi′……内部アドレス信号、φｉ……アドレス変
化検知回路出力、Ｑ11,Ｑ31,Ｑ33,Ｑ38〜３Ａ,Ｑ51,Ｑ
59〜Ｑ5B……ＮチャネルＭＯＳトランジスタ、Ｑ12,Ｑ
32,Ｑ34,Ｑ35〜37,Ｑ52〜Ｑ58……ＰチャネルＭＯＳト
ランジスタ、Ａ11〜Ａ15,Ａ31〜Ａ38,Ａ41〜Ａ4C,Ａ51
〜54……インバータ回路、Ｂ11,Ｂ31,Ｂ41,……ナンド
回路、Ｄ41〜43……ノア回路、Ｃ41，42……容量。
Claims (1)
- 【請求項１】アドレス変化を受けて第１の内部ワンショ
ット信号及び該第１の内部ワンショット信号の終了時刻
を一定期間遅延させた第２の内部ワンショット信号を生
成するアドレスバッファ検知回路を有し、前記アドレス
変化に対応するセンスアンプからの読み出しデータをラ
ッチ回路に保持した後該第２の内部ワンショット信号の
終了時刻に合わせて読み出し動作を停止させる機能を有
するメモリ回路において、 前記センスアンプと前記ラッチ回路との間にトランスフ
ァー素子を設け、該トランスファー素子の開期間が前記
第２の内部ワンショット信号の発生期間であって、かつ
前記第１の内部ワンショット信号の非発生期間とされて
いることを特徴とするメモリ回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045730A JPH0612632B2 (ja) | 1987-02-27 | 1987-02-27 | メモリ回路 |
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| US07/161,806 US4894803A (en) | 1987-02-27 | 1988-02-29 | Memory circuit with improved data output control |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62045730A JPH0612632B2 (ja) | 1987-02-27 | 1987-02-27 | メモリ回路 |
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| JPS63213193A JPS63213193A (ja) | 1988-09-06 |
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Family Applications (1)
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| JPH0344890A (ja) * | 1989-07-12 | 1991-02-26 | Toshiba Corp | 半導体記憶装置のデータ出力制御回路 |
| US5214610A (en) * | 1989-09-22 | 1993-05-25 | Texas Instruments Incorporated | Memory with selective address transition detection for cache operation |
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| JP2534786B2 (ja) * | 1989-11-27 | 1996-09-18 | 株式会社東芝 | 半導体集積回路 |
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| US5239506A (en) * | 1991-02-04 | 1993-08-24 | International Business Machines Corporation | Latch and data out driver for memory arrays |
| JP2977296B2 (ja) * | 1991-02-19 | 1999-11-15 | 沖電気工業株式会社 | 半導体メモリ装置 |
| KR940003408B1 (ko) * | 1991-07-31 | 1994-04-21 | 삼성전자 주식회사 | 어드레스 천이 검출회로(atd)를 내장한 반도체 메모리 장치 |
| JPH05101201A (ja) * | 1991-10-09 | 1993-04-23 | Rohm Co Ltd | オプシヨン設定回路 |
| JPH05128866A (ja) * | 1991-10-31 | 1993-05-25 | Toshiba Corp | ランダムアクセスメモリの書き込み、読出し制御回路 |
| KR950000496B1 (ko) * | 1992-01-30 | 1995-01-24 | 삼성전자 주식회사 | 반도체 메모리 장치의 데이타 출력회로 |
| US5313120A (en) * | 1993-01-22 | 1994-05-17 | Motorola, Inc. | Address buffer with ATD generation |
| US5325330A (en) * | 1993-02-11 | 1994-06-28 | Micron Semiconductor, Inc. | Memory circuit with foreshortened data output signal |
| JPH0721778A (ja) * | 1993-07-06 | 1995-01-24 | Hitachi Ltd | 半導体記憶装置とチェインメモリ装置及びデータ処理装置 |
| US5438548A (en) * | 1993-12-10 | 1995-08-01 | Texas Instruments Incorporated | Synchronous memory with reduced power access mode |
| KR100253297B1 (ko) * | 1997-06-11 | 2000-04-15 | 김영환 | 메모리 소자의 어드레스 천이 검출회로 |
| US6160733A (en) * | 1997-08-29 | 2000-12-12 | Enable Semiconductor, Inc. | Low voltage and low power static random access memory (SRAM) |
| JP3797778B2 (ja) * | 1998-01-19 | 2006-07-19 | 東芝マイクロエレクトロニクス株式会社 | データ伝送回路 |
| KR100281105B1 (ko) * | 1998-02-04 | 2001-02-01 | 김영환 | 디램의 데이타 출력 회로 |
| JP4492897B2 (ja) * | 2000-06-15 | 2010-06-30 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
| US6822919B2 (en) * | 2002-07-08 | 2004-11-23 | Stmicroelectronics, Inc. | Single ended output sense amplifier circuit with reduced power consumption and noise |
| US6898135B2 (en) * | 2003-06-26 | 2005-05-24 | International Business Machines Corporation | Latch type sense amplifier method and apparatus |
| JP4832004B2 (ja) * | 2005-06-09 | 2011-12-07 | パナソニック株式会社 | 半導体記憶装置 |
Family Cites Families (9)
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|---|---|---|---|---|
| JPS6032911B2 (ja) * | 1979-07-26 | 1985-07-31 | 株式会社東芝 | 半導体記憶装置 |
| US4347587A (en) * | 1979-11-23 | 1982-08-31 | Texas Instruments Incorporated | Semiconductor integrated circuit memory device with both serial and random access arrays |
| JPS58128097A (ja) * | 1981-12-29 | 1983-07-30 | Fujitsu Ltd | 半導体記憶装置 |
| JPS58169383A (ja) * | 1982-03-30 | 1983-10-05 | Fujitsu Ltd | 半導体記憶装置 |
| JPS5963091A (ja) * | 1982-09-30 | 1984-04-10 | Fujitsu Ltd | スタテイツクメモリ回路 |
| JPS59121688A (ja) * | 1982-12-28 | 1984-07-13 | Toshiba Corp | スタテイツクランダムアクセスメモリ− |
| JPS59221891A (ja) * | 1983-05-31 | 1984-12-13 | Toshiba Corp | スタテイツク型半導体記憶装置 |
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| JPS60254485A (ja) * | 1984-05-31 | 1985-12-16 | Nec Corp | スタテイツク型半導体記憶装置 |
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