JP2534786B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JP2534786B2 JP2534786B2 JP1307228A JP30722889A JP2534786B2 JP 2534786 B2 JP2534786 B2 JP 2534786B2 JP 1307228 A JP1307228 A JP 1307228A JP 30722889 A JP30722889 A JP 30722889A JP 2534786 B2 JP2534786 B2 JP 2534786B2
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- latch
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- signal
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
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- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
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- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
Description
【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体集積回路に関し、特に、半導体記憶
装置に適用して好適な半導体集積回路に関する。
装置に適用して好適な半導体集積回路に関する。
（従来の技術） 従来、高速なデータアクセスを高速なサイクルタイム
で順次行なうメモリ、例えばスタティックRAM（ランダ
ムアクセスメモリ）やマルチポートメモリでは、以下の
一連のデータ読み出し動作を可及的に高速で行う必要が
ある。即ち、これらのメモリにおけるデータ読み出し
は、メモリセルあるいはデータレジスタを選択し、これ
らから得られるデータを共通のデータバス対（DQ線対）
に読み出し、読み出したデータを数段のセンスアンプリ
ファイア（センスアンプ）でMOS論理レベルまで増幅
し、増幅したデータを共通のデータ出力バッファに伝
え、このバッファを介して外部出力ピンに“1"レベルま
たは“0"レベルのデータを出力する、という一連の動作
によって行われる。このような一連の動作を極力高速で
行なう必要がある。
で順次行なうメモリ、例えばスタティックRAM（ランダ
ムアクセスメモリ）やマルチポートメモリでは、以下の
一連のデータ読み出し動作を可及的に高速で行う必要が
ある。即ち、これらのメモリにおけるデータ読み出し
は、メモリセルあるいはデータレジスタを選択し、これ
らから得られるデータを共通のデータバス対（DQ線対）
に読み出し、読み出したデータを数段のセンスアンプリ
ファイア（センスアンプ）でMOS論理レベルまで増幅
し、増幅したデータを共通のデータ出力バッファに伝
え、このバッファを介して外部出力ピンに“1"レベルま
たは“0"レベルのデータを出力する、という一連の動作
によって行われる。このような一連の動作を極力高速で
行なう必要がある。
第４図は従来の半導体集積回路のブロック図である。
同図に示すように、図示しないメモリセル等からの相補
読み出しデータは、DQ,▲▼のデータバス対（DQ線
対）に出力される。このDQ線対のデータは、センスアン
プＡによって電源電位VCCレベル、接地電位VSSレベルま
で増幅されて、RDおよび▲▼のRD線対に出力され
る。このRD線対のデータは、データ出力バッファＣを通
じて外部出力ピンI/Oに、“1"レベル信号または“0"レ
ベル信号として出力される。
同図に示すように、図示しないメモリセル等からの相補
読み出しデータは、DQ,▲▼のデータバス対（DQ線
対）に出力される。このDQ線対のデータは、センスアン
プＡによって電源電位VCCレベル、接地電位VSSレベルま
で増幅されて、RDおよび▲▼のRD線対に出力され
る。このRD線対のデータは、データ出力バッファＣを通
じて外部出力ピンI/Oに、“1"レベル信号または“0"レ
ベル信号として出力される。
上記構成の回路は、第５図のタイミングチャートに示
すように動作する。第５図において、（Ａ）はメモリセ
ルからのデータの読み出しサイクルを規定するサイクル
信号SC、同図（Ｂ）はセンスアンプＡに入力されるDQ線
対（DQ,▲▼）の信号、同図（Ｃ）はセンスアンプ
Ａからデータ出力バッファＣに入力されるRD線対（RD,
▲▼）の信号、同図（Ｄ）はデータ出力バッファＣ
から外部出力ピンI/Oに出力される信号をそれぞれ示す
ものである。
すように動作する。第５図において、（Ａ）はメモリセ
ルからのデータの読み出しサイクルを規定するサイクル
信号SC、同図（Ｂ）はセンスアンプＡに入力されるDQ線
対（DQ,▲▼）の信号、同図（Ｃ）はセンスアンプ
Ａからデータ出力バッファＣに入力されるRD線対（RD,
▲▼）の信号、同図（Ｄ）はデータ出力バッファＣ
から外部出力ピンI/Oに出力される信号をそれぞれ示す
ものである。
今、図示しないメモリセル等からデータの読み出しが
行なわれると、そのセル等からの読み出し信号がt1時点
でDQ線対（DQ,▲▼）に表われる。この信号はセン
スアンプＡに与えられ、電池電位VCCレベルと接地電位V
SSレベル、つまりMOS論理レベルまで増幅される。この
後、t2時点で、増幅済信号はセンスアンプＡの出力側の
RD線対（RD,▲▼）に送出される。データ出力バッ
ファＣはRD線対からのデータを、サイクル信号SCのt3時
点の変化に基づいて、t4時点でラッチし、外部出力ピン
I/Oに出力する。
行なわれると、そのセル等からの読み出し信号がt1時点
でDQ線対（DQ,▲▼）に表われる。この信号はセン
スアンプＡに与えられ、電池電位VCCレベルと接地電位V
SSレベル、つまりMOS論理レベルまで増幅される。この
後、t2時点で、増幅済信号はセンスアンプＡの出力側の
RD線対（RD,▲▼）に送出される。データ出力バッ
ファＣはRD線対からのデータを、サイクル信号SCのt3時
点の変化に基づいて、t4時点でラッチし、外部出力ピン
I/Oに出力する。
これが繰り返されて順次異なるメモリセル等からのデ
ートの読み出しが行われる。ただし、あるメモリセル等
からのデータ（RD線対のデータ）をデータ出力バッファ
Ｃに読み込ませた後は、次のメモリセルからのデータを
読み出す前にDQ線対及びRD線対はそれぞれt5時点でイコ
ライズされる。
ートの読み出しが行われる。ただし、あるメモリセル等
からのデータ（RD線対のデータ）をデータ出力バッファ
Ｃに読み込ませた後は、次のメモリセルからのデータを
読み出す前にDQ線対及びRD線対はそれぞれt5時点でイコ
ライズされる。
（発明が解決しようとする課題） 従来の半導体集積回路は以上のように動作するため、
メモリセルまたはデータレジスタの情報をDQ線対に高速
に読み出すことが可能である。しかし、RD線対のデータ
データ出力バッファＣに転送する間、センスアンプＡは
RD線対のデータのラッチを続ける必要がある。
メモリセルまたはデータレジスタの情報をDQ線対に高速
に読み出すことが可能である。しかし、RD線対のデータ
データ出力バッファＣに転送する間、センスアンプＡは
RD線対のデータのラッチを続ける必要がある。
前述のように、RD線対のデータをデータ出力バッファ
Ｃに読み込ませた後に、DQ線対とRD線対をそれぞれイコ
ライズし、この後に次のサイクルのためのDQ線対のデー
タをセンスアンプＡに読み込んでRD線対のセンスに入
る。しかしながら、サイクルタイムが短くなるにしたが
って、次サイクルのデータ読み出し前にDQ線対のイコラ
イズを完了させることが困難になり、履歴が残り、次の
サイクルで読み出し不良を生じる可能性が高くなる。
Ｃに読み込ませた後に、DQ線対とRD線対をそれぞれイコ
ライズし、この後に次のサイクルのためのDQ線対のデー
タをセンスアンプＡに読み込んでRD線対のセンスに入
る。しかしながら、サイクルタイムが短くなるにしたが
って、次サイクルのデータ読み出し前にDQ線対のイコラ
イズを完了させることが困難になり、履歴が残り、次の
サイクルで読み出し不良を生じる可能性が高くなる。
特に、マルチポートメモリのシリアルポートのよう
に、次のサイクルでアクセスする番地が決まっている場
合には、アクセスの高速化とサイクルの高速化が、セン
スアンプによるRD線対のデータラッチ開始から、DQ線対
のイコライズ終了までに要する時間で規制されるという
問題がある。
に、次のサイクルでアクセスする番地が決まっている場
合には、アクセスの高速化とサイクルの高速化が、セン
スアンプによるRD線対のデータラッチ開始から、DQ線対
のイコライズ終了までに要する時間で規制されるという
問題がある。
また、従来の回路動作のままでアクセスタイムとサイ
クルタイムの高速化を実現するためには、センスアンプ
リファイアＡから出力されるRD線対の信号の振幅を大き
くすればよい。そのためには、センスアンプリファイア
Ａの駆動能力を引上げる必要がある。これにより電力消
費が増大し、且つ電源ノイズによって、外部からの入力
論理レベルの誤検知を発生させ易いという問題が生じ
る。
クルタイムの高速化を実現するためには、センスアンプ
リファイアＡから出力されるRD線対の信号の振幅を大き
くすればよい。そのためには、センスアンプリファイア
Ａの駆動能力を引上げる必要がある。これにより電力消
費が増大し、且つ電源ノイズによって、外部からの入力
論理レベルの誤検知を発生させ易いという問題が生じ
る。
本発明は、上記に鑑みてなされたもので、その目的
は、高速なデータのアクセスを高速なサイクルタイムで
行ない得るようにした半導体集積回路を提供することに
ある。
は、高速なデータのアクセスを高速なサイクルタイムで
行ない得るようにした半導体集積回路を提供することに
ある。
（課題を解決するための手段） 本発明の半導体集積回路は、 データ記憶回路からのデータを第１のデータ線を介し
て入力する増幅回路と、この増幅回路によって増幅した
前記データに応じた信号を外部に出力する出力回路と、 前記増幅回路と前記出力回路との間に設けられ、前記
増幅回路からの増幅済データをラッチして前記出力回路
に転送するラッチ回路と、 を備え、 前記増幅回路と前記ラッチ回路とを第２のデータ線で
接続し、前記ラッチ回路と前記出力回路とを第３のデー
タ線で接続した半導体集積回路であって、 前記ラッチ回路は、高圧側電源と低圧側電源との間に
直列に接続されたＰチャネル形の第１トランジスタ、Ｐ
チャネル形の第２トランジスタ及びＮチャネル形トラン
ジスタと、前記第２及び第３トランジスタの中点と前記
第３データ線との間に接続される２つのインバータを逆
並列に接続したデータラッチとを有し、前記第１トラン
ジスタのゲートには前記第２データ線が接続され、前記
第２トランジスタのゲートにはラッチ信号が加えられ、
前記第３トランジスタのゲートにはクリア信号が加えら
れ、 前記ラッチ信号及び前記クリア信号を共にＨレベルと
して前記第２及び第３トランジスタをそれぞれオフ及び
オンさせ、前記第３データ線を前記データラッチを介し
てＨレベにプリチャージする第１動作と、 前記ラッチ信号及び前記クリア信号を共にＬレベルと
して前記第２及び第３トランジスタをそれぞれオン及び
オフさせ、前記第２データ線のデータを前記データラッ
チに取り込む第２動作と、 前記ラッチ信号及び前記クリア信号をそれぞれＨレベ
ル及びＬレベルとして前記第２及び第３トランジスタを
共にオフさせ、前記データラッチをその前段の前記増幅
回路から切り離し、前記データラッチが自己が記憶した
データを出力している間においてもそのデータの出力に
影響を与えることなく前記第２データ線のイコライズを
可能とする第３動作の、 ３つの動作を順次繰り返して行わせる、ものとして構
成される。
て入力する増幅回路と、この増幅回路によって増幅した
前記データに応じた信号を外部に出力する出力回路と、 前記増幅回路と前記出力回路との間に設けられ、前記
増幅回路からの増幅済データをラッチして前記出力回路
に転送するラッチ回路と、 を備え、 前記増幅回路と前記ラッチ回路とを第２のデータ線で
接続し、前記ラッチ回路と前記出力回路とを第３のデー
タ線で接続した半導体集積回路であって、 前記ラッチ回路は、高圧側電源と低圧側電源との間に
直列に接続されたＰチャネル形の第１トランジスタ、Ｐ
チャネル形の第２トランジスタ及びＮチャネル形トラン
ジスタと、前記第２及び第３トランジスタの中点と前記
第３データ線との間に接続される２つのインバータを逆
並列に接続したデータラッチとを有し、前記第１トラン
ジスタのゲートには前記第２データ線が接続され、前記
第２トランジスタのゲートにはラッチ信号が加えられ、
前記第３トランジスタのゲートにはクリア信号が加えら
れ、 前記ラッチ信号及び前記クリア信号を共にＨレベルと
して前記第２及び第３トランジスタをそれぞれオフ及び
オンさせ、前記第３データ線を前記データラッチを介し
てＨレベにプリチャージする第１動作と、 前記ラッチ信号及び前記クリア信号を共にＬレベルと
して前記第２及び第３トランジスタをそれぞれオン及び
オフさせ、前記第２データ線のデータを前記データラッ
チに取り込む第２動作と、 前記ラッチ信号及び前記クリア信号をそれぞれＨレベ
ル及びＬレベルとして前記第２及び第３トランジスタを
共にオフさせ、前記データラッチをその前段の前記増幅
回路から切り離し、前記データラッチが自己が記憶した
データを出力している間においてもそのデータの出力に
影響を与えることなく前記第２データ線のイコライズを
可能とする第３動作の、 ３つの動作を順次繰り返して行わせる、ものとして構
成される。
（作 用） データ記憶手段からの（相補）データは、増幅手段に
よって増幅された後、ラッチ回路に加えられる。ラッチ
回路でラッチされた（相補）データは、出力回路を介し
て外部に出力される。
よって増幅された後、ラッチ回路に加えられる。ラッチ
回路でラッチされた（相補）データは、出力回路を介し
て外部に出力される。
増幅手段と出力回路との間にラッチ回路を設けたこと
から、増幅手段からの出力がラッチ回路でラッチされた
後は、増幅手段はその出力状態を維持する必要はない。
このため、ラッチ後においては、増幅手段の入力側の第
１の（相補）データ線及び出力側の第２の（相補）デー
タ線をイコライズしても、影響は生じない。即ち、デー
タの出力動作と、次のデータを取り込むための動作とを
並行して同時に行わせることができる。このように動作
させることにより、データ出力は高速に行われる。
から、増幅手段からの出力がラッチ回路でラッチされた
後は、増幅手段はその出力状態を維持する必要はない。
このため、ラッチ後においては、増幅手段の入力側の第
１の（相補）データ線及び出力側の第２の（相補）デー
タ線をイコライズしても、影響は生じない。即ち、デー
タの出力動作と、次のデータを取り込むための動作とを
並行して同時に行わせることができる。このように動作
させることにより、データ出力は高速に行われる。
さらに、第３の相補データ線は、プリチャージ線によ
り予め決めるレベルにプリチャージされる。よって、デ
ータ出力前に、第３の相補データ線をプリチャージして
おくことにより、その後データの出力に際しては、第３
の相補データ線のうちの一方のみのレベル変化により高
速にデータ出力される。
り予め決めるレベルにプリチャージされる。よって、デ
ータ出力前に、第３の相補データ線をプリチャージして
おくことにより、その後データの出力に際しては、第３
の相補データ線のうちの一方のみのレベル変化により高
速にデータ出力される。
（実施例） 以下、図面を参照しながら本発明の実施例を説明す
る。
る。
第１図は本発明の一実施例のブロック図である。同図
に示すように、センスアンプＡの出力側のRD線対（RD1,
▲▼）はデータラッチ回路Ｂに接続されている。
データラッチ回路Ｂの出力側のRD線対（RD2,▲
▼）がデータ出力バッファＣに与えられている。その他
の構成は、第５図と同様である。
に示すように、センスアンプＡの出力側のRD線対（RD1,
▲▼）はデータラッチ回路Ｂに接続されている。
データラッチ回路Ｂの出力側のRD線対（RD2,▲
▼）がデータ出力バッファＣに与えられている。その他
の構成は、第５図と同様である。
第２図は、第１図のデータラッチ回路Ｂの１つの具体
例を示す回路図である。センスアンプＡからのRD線対
（RD1,▲▼）の信号はそれぞれＰ型トランジスタ
TP1,TP3のゲートに入力される。そして、トランジスタT
P1からの信号は、ラッチ信号LATCがゲート入力されるＰ
型トランジスタTP2を通じて、インバータInv1とインバ
ータInv2を逆並列接続したデータ保持回路DH1に供給さ
れる。一方、トランジスタTP3の信号は、ラッチ信号LAT
Cがゲートが入力されるＰ型トランジスタTP4を通じて、
インバータInv3とインバータInv4を逆並列接続した に供給される。各データ保持回路DH1,DH2の出力は、RD
線対（RD2,RD2）に供給される。
例を示す回路図である。センスアンプＡからのRD線対
（RD1,▲▼）の信号はそれぞれＰ型トランジスタ
TP1,TP3のゲートに入力される。そして、トランジスタT
P1からの信号は、ラッチ信号LATCがゲート入力されるＰ
型トランジスタTP2を通じて、インバータInv1とインバ
ータInv2を逆並列接続したデータ保持回路DH1に供給さ
れる。一方、トランジスタTP3の信号は、ラッチ信号LAT
Cがゲートが入力されるＰ型トランジスタTP4を通じて、
インバータInv3とインバータInv4を逆並列接続した に供給される。各データ保持回路DH1,DH2の出力は、RD
線対（RD2,RD2）に供給される。
RD線対（RD1,▲▼）の信号は、ラッチ信号LATC
が“0"レベルの間に、データラッチ回路Ｂによりサンプ
リングされ、ラッチ信号LATCが“1"レベルになっている
間はラッチされ、即ち、データ保持回路が保持している
信号がRD線対（RD2,▲▼）に出力される。
が“0"レベルの間に、データラッチ回路Ｂによりサンプ
リングされ、ラッチ信号LATCが“1"レベルになっている
間はラッチされ、即ち、データ保持回路が保持している
信号がRD線対（RD2,▲▼）に出力される。
さらに、クリア信号CLRがゲート入力されるＮ型トラ
ンジスタTN1,TN2を、それぞれ、Ｐ型トランジスタTP2,T
P4に直列接続してある。これらのトランジスタTN1,TN2
は、データの切り替わり時に、データ出力バッファＣで
の貫通電流の発生を抑制する。さらに、それらのトラン
ジスタTN1,TN2は、データの出力の直前にクリア信号CLR
が加えられて、RD線対（RD2,▲▼）をＨレベルに
プリチャージする。
ンジスタTN1,TN2を、それぞれ、Ｐ型トランジスタTP2,T
P4に直列接続してある。これらのトランジスタTN1,TN2
は、データの切り替わり時に、データ出力バッファＣで
の貫通電流の発生を抑制する。さらに、それらのトラン
ジスタTN1,TN2は、データの出力の直前にクリア信号CLR
が加えられて、RD線対（RD2,▲▼）をＨレベルに
プリチャージする。
上述の第１図の回路の動作を第３図のタイミングチャ
ートに従って説明する。ちなみに、第３図は第１図の各
部における信号波形を示し、同図（Ａ）は図示しないメ
モリセルからのデータの読み出しサイクルを規定するサ
イクル信号SC、同図（Ｂ）はセンスアンプＡに力される
DQ線対（DQ,▲▼）信号、同図（Ｃ）はセンスアン
プＡからデータラッチ回路Ｂに出力されるRD線対（RD1,
▲▼）の信号、同図（Ｄ）はデータラッチ回路Ｂ
からデータ出力バッファＣに出力されるRD線対（RD2,▲
▼）の信号、同図（Ｅ）はデータラッチ回路Ｂに
与えられるラッチ信号LATC、同図（Ｆ）はデータラッチ
回路Ｂに与えられるクリア信号CLR、同図（Ｇ）はデー
タ出力バッファＣから外部出力ピンI/Oに出力される信
号をそれぞれ示す。
ートに従って説明する。ちなみに、第３図は第１図の各
部における信号波形を示し、同図（Ａ）は図示しないメ
モリセルからのデータの読み出しサイクルを規定するサ
イクル信号SC、同図（Ｂ）はセンスアンプＡに力される
DQ線対（DQ,▲▼）信号、同図（Ｃ）はセンスアン
プＡからデータラッチ回路Ｂに出力されるRD線対（RD1,
▲▼）の信号、同図（Ｄ）はデータラッチ回路Ｂ
からデータ出力バッファＣに出力されるRD線対（RD2,▲
▼）の信号、同図（Ｅ）はデータラッチ回路Ｂに
与えられるラッチ信号LATC、同図（Ｆ）はデータラッチ
回路Ｂに与えられるクリア信号CLR、同図（Ｇ）はデー
タ出力バッファＣから外部出力ピンI/Oに出力される信
号をそれぞれ示す。
今、図示しないメモリセル等からデータの読み出しが
行なわれると、読み出された信号が、t1時点で、DQ線対
（DQ,▲▼）に表われる。この信号は、センスアン
プＡに与えられ、電源電位VCCレベルと接地電位VSSレベ
ル、つまりMOS論理レベルまで増幅される。そして、増
幅された信号は、t2時点で、センスアンプＡの出力側の
RD線対（RD1,▲▼）に送出される。
行なわれると、読み出された信号が、t1時点で、DQ線対
（DQ,▲▼）に表われる。この信号は、センスアン
プＡに与えられ、電源電位VCCレベルと接地電位VSSレベ
ル、つまりMOS論理レベルまで増幅される。そして、増
幅された信号は、t2時点で、センスアンプＡの出力側の
RD線対（RD1,▲▼）に送出される。
ラッチ信号LATCはt2時点ではＨレベルにあり、よって
RD線対（RD1,▲▼）のデータはデータラッチ回路
ＢでブロックされてRD線対（RD2,▲▼）には表わ
れない。その後、t3時点でラッチ信号LATCがＬレベルと
なり、データラッチ回路Ｂがスルーとなり、RD線対（RD
1,▲▼）のデータがRD線対（RD2,▲▼）に
t4時点で表われる。その後、t5時点でラッチ信号LATCが
Ｈレベルとなり、データラッチ回路Ｂはラッチ状態とな
り、その時点でのRD線対（RD1,▲▼）のデータが
ラッチされて、RD線対（RD2,▲▼）のデータはそ
れぞれ同じ状態を維持する。この後、t6時点でDQ線対及
びRD対（RD1,▲▼）はイコライズされるが、その
影響はRD線対（RD2,▲▼）には及ばはい。この
後、t7時点でのサイクル信号SCの変化に基づいて、t8時
点でRD線対（RD2,▲▼）のデータがデータ出力バ
ッファＣでラッチされ、外部出力ピンI/Oに出力され
る。
RD線対（RD1,▲▼）のデータはデータラッチ回路
ＢでブロックされてRD線対（RD2,▲▼）には表わ
れない。その後、t3時点でラッチ信号LATCがＬレベルと
なり、データラッチ回路Ｂがスルーとなり、RD線対（RD
1,▲▼）のデータがRD線対（RD2,▲▼）に
t4時点で表われる。その後、t5時点でラッチ信号LATCが
Ｈレベルとなり、データラッチ回路Ｂはラッチ状態とな
り、その時点でのRD線対（RD1,▲▼）のデータが
ラッチされて、RD線対（RD2,▲▼）のデータはそ
れぞれ同じ状態を維持する。この後、t6時点でDQ線対及
びRD対（RD1,▲▼）はイコライズされるが、その
影響はRD線対（RD2,▲▼）には及ばはい。この
後、t7時点でのサイクル信号SCの変化に基づいて、t8時
点でRD線対（RD2,▲▼）のデータがデータ出力バ
ッファＣでラッチされ、外部出力ピンI/Oに出力され
る。
さらに、t9時点に入力されるクリア信号CLRにより、
Ｎ型トランジスタTN1,TN2がオンされる。これにより、
インバータInv2,Inv3のＰ型トランジスタがオン状態と
なり、t10時点でRD線対（RD2,▲▼）がＨレベル
にプリチャージされる。つまり、データ出力バッファＣ
によるI/Cピンへの出力データのラッチ後に、RD線対（R
D2,▲▼）がレベルＨにプリチャージされる。
Ｎ型トランジスタTN1,TN2がオンされる。これにより、
インバータInv2,Inv3のＰ型トランジスタがオン状態と
なり、t10時点でRD線対（RD2,▲▼）がＨレベル
にプリチャージされる。つまり、データ出力バッファＣ
によるI/Cピンへの出力データのラッチ後に、RD線対（R
D2,▲▼）がレベルＨにプリチャージされる。
以上述べたように、本発明の実施例によれば、レジス
タのデータやメモリセルのデータのセンス結果をラッチ
するラッチ回路と、センスアンプとデータ出力バッファ
との間に設けるようにしたので、センスアンプによるDQ
線対のデータのセンス後、直ちにデータ出力バッファへ
のデータ転送とDQ線対のイコライズとを同時に並行に実
行することができる。これにより、マルチポートメモリ
のシリアルポートのように、アクセスとサイクルの高速
化がRD線対のデータラッチ開始からDQ線対のイコライズ
終了までに要する時間で律則される、という問題を解決
することができる。即ち、高速アクセスと高速アクセス
サイクルを実現できる。さらに、電力消費の低減と電源
ノイズの低減を実現することができる。
タのデータやメモリセルのデータのセンス結果をラッチ
するラッチ回路と、センスアンプとデータ出力バッファ
との間に設けるようにしたので、センスアンプによるDQ
線対のデータのセンス後、直ちにデータ出力バッファへ
のデータ転送とDQ線対のイコライズとを同時に並行に実
行することができる。これにより、マルチポートメモリ
のシリアルポートのように、アクセスとサイクルの高速
化がRD線対のデータラッチ開始からDQ線対のイコライズ
終了までに要する時間で律則される、という問題を解決
することができる。即ち、高速アクセスと高速アクセス
サイクルを実現できる。さらに、電力消費の低減と電源
ノイズの低減を実現することができる。
本発明によれば、増幅回路とラッチ回路との間を切り
離すことができるようにしたので、第２のデータ線をイ
コライズしつつその影響を受けることなくラッチ回路か
らデータ出力ができ且つ第３のデータ線をプリチャージ
しつつこの間に増幅手段を動作させて第２のデータ線上
のデータを変えることができ、このようないわゆるパイ
プライン動作によってアクセスの高速化を図ることがで
き、また、第２トランジスタを介してのラッチ回路への
データ入力も、第３トランジスタのオンによる第３のデ
ータ線のプリチャージも、データラッチの一方のインバ
ータを介して行うことができ、よってデータラッチを構
成する２つのインバータのうちのこの一方のインバータ
のみを駆動能力の大きいものとすればよく、さらに第２
のデータ線のデータを第１のトランジスタのゲートに加
えて、データラッチへのデータの入力を第１、第２の２
つのＰチャネル形トランジスタを介して行われるように
したので、トランジスタの一端から他端にデータを伝え
る場合に比して且つＮチャネル形トランジスタに比して
大きな電流を流してデータ伝達を高速化でき、しかもこ
のデータは２つのインバータを逆並列に接続したデータ
ラッチの一端に入力されるようにしたので、そのデータ
ラッチに大電流を流して高速で切り換えることができ、
よって回路全体としての動作を高速化できる。
離すことができるようにしたので、第２のデータ線をイ
コライズしつつその影響を受けることなくラッチ回路か
らデータ出力ができ且つ第３のデータ線をプリチャージ
しつつこの間に増幅手段を動作させて第２のデータ線上
のデータを変えることができ、このようないわゆるパイ
プライン動作によってアクセスの高速化を図ることがで
き、また、第２トランジスタを介してのラッチ回路への
データ入力も、第３トランジスタのオンによる第３のデ
ータ線のプリチャージも、データラッチの一方のインバ
ータを介して行うことができ、よってデータラッチを構
成する２つのインバータのうちのこの一方のインバータ
のみを駆動能力の大きいものとすればよく、さらに第２
のデータ線のデータを第１のトランジスタのゲートに加
えて、データラッチへのデータの入力を第１、第２の２
つのＰチャネル形トランジスタを介して行われるように
したので、トランジスタの一端から他端にデータを伝え
る場合に比して且つＮチャネル形トランジスタに比して
大きな電流を流してデータ伝達を高速化でき、しかもこ
のデータは２つのインバータを逆並列に接続したデータ
ラッチの一端に入力されるようにしたので、そのデータ
ラッチに大電流を流して高速で切り換えることができ、
よって回路全体としての動作を高速化できる。
第１図は本発明の一実施例の回路ブロック図、第２図は
第１図のデータラッチ回路の１つの例を示す回路図、第
３図は第１図の動作を説明するためのタイミングチャー
ト、第４図は従来の半導体集積回路の回路ブロック図、
第５図は第４図の動作を説明するためのタイミングチャ
ートである。 Ａ……センスアンプリファイア、Ｂ……データラッチ回
路、Ｃ……データ出力バッファ、TP1,TP2,TP3,TP4,TP5,
TP6……Ｐ型トランジスタ、TN1,TN2……Ｎ型トランジス
タ、Inv1,Inv2,Inv3,Inv4……インバータ。
第１図のデータラッチ回路の１つの例を示す回路図、第
３図は第１図の動作を説明するためのタイミングチャー
ト、第４図は従来の半導体集積回路の回路ブロック図、
第５図は第４図の動作を説明するためのタイミングチャ
ートである。 Ａ……センスアンプリファイア、Ｂ……データラッチ回
路、Ｃ……データ出力バッファ、TP1,TP2,TP3,TP4,TP5,
TP6……Ｐ型トランジスタ、TN1,TN2……Ｎ型トランジス
タ、Inv1,Inv2,Inv3,Inv4……インバータ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−213193（ＪＰ，Ａ) 特開 昭60−136085（ＪＰ，Ａ) 特開 昭60−254485（ＪＰ，Ａ) 特開 昭56−69931（ＪＰ，Ａ) 特開 昭62−277692（ＪＰ，Ａ) 特開 平１−21786（ＪＰ，Ａ)
Claims (2)
- 【請求項１】データ記憶回路からのデータを第１のデー
タ線を介して入力する増幅回路と、この増幅回路によっ
て増幅した前記データに応じた信号を外部に出力する出
力回路と、 前記増幅回路と前記出力回路との間に設けられ、前記増
幅回路からの増幅済データをラッチして前記出力回路に
転送するラッチ回路と、 を備え、 前記増幅回路と前記ラッチ回路とを第２のデータ線で接
続し、前記ラッチ回路と前記出力回路とを第３のデータ
線で接続した半導体集積回路であって、 前記ラッチ回路は、高圧側電源と低圧側電源との間に直
列に接続されたＰチャネル形の第１トランジスタ、Ｐチ
ャネル形の第２トランジスタ及びＮチャネル形トランジ
スタと、前記第２及び第３トランジスタの中点と前記第
３データ線との間に接続される２つのインバータを逆並
列に接続したデータラッチとを有し、前記第１トランジ
スタのゲートには前記第２データ線が接続され、前記第
２トランジスタのゲートにはラッチ信号が加えられ、前
記第３トランジスタのゲートにはクリア信号が加えら
れ、 前記ラッチ信号及び前記クリア信号を共にＨレベルとし
て前記第２及び第33トランジスタをそれぞれオフ及びオ
ンさせ、前記第３データ線を前記データラッチを介して
Ｈレベにプリチャージする第１動作と、 前記ラッチ信号及び前記クリア信号を共にＬレベルとし
て前記第２及び第３トランジスタをそれぞれオン及びオ
フさせ、前記第２データ線のデータを前記データラッチ
に取り込む第２動作と、 前記ラッチ信号及び前記クリア信号をそれぞれＨレベル
及びＬレベルとして前記第２及び第３トランジスタを共
にオフさせ、前記データラッチをその前段の前記増幅回
路から切り離し、前記データラッチが自己が記憶したデ
ータを出力している間においてもそのデータの出力に影
響を与えることなく前記第２データ線のイコライズを可
能とする第３動作の、 ３つの動作を順次繰り返して行わせる、 半導体集積回路。 - 【請求項２】前記データ記憶回路から出力されるデータ
は相補のデータであり、前記第１乃至第３のデータ線は
それぞれ相補のデータ線であり、前記ラッチ回路は相補
のデータの一方について処理する回路が請求項１に記載
の如くに構成されている、請求項１の半導体集積回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307228A JP2534786B2 (ja) | 1989-11-27 | 1989-11-27 | 半導体集積回路 |
| EP90122637A EP0430158B1 (en) | 1989-11-27 | 1990-11-27 | Semiconductor memory device |
| KR1019900019239A KR950001427B1 (ko) | 1989-11-27 | 1990-11-27 | 반도체 집적회로 |
| DE69029897T DE69029897T2 (de) | 1989-11-27 | 1990-11-27 | Halbleiterspeicheranordnung |
| US07/987,543 US5311471A (en) | 1989-11-27 | 1992-12-07 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1307228A JP2534786B2 (ja) | 1989-11-27 | 1989-11-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03168997A JPH03168997A (ja) | 1991-07-22 |
| JP2534786B2 true JP2534786B2 (ja) | 1996-09-18 |
Family
ID=17966588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1307228A Expired - Lifetime JP2534786B2 (ja) | 1989-11-27 | 1989-11-27 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| EP (1) | EP0430158B1 (ja) |
| JP (1) | JP2534786B2 (ja) |
| KR (1) | KR950001427B1 (ja) |
| DE (1) | DE69029897T2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940001644B1 (ko) * | 1991-05-24 | 1994-02-28 | 삼성전자 주식회사 | 메모리 장치의 입출력 라인 프리차아지 방법 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136085A (ja) * | 1983-12-24 | 1985-07-19 | Toshiba Corp | 半導体メモリ |
| US4817054A (en) * | 1985-12-04 | 1989-03-28 | Advanced Micro Devices, Inc. | High speed RAM based data serializers |
| US4764899A (en) * | 1986-02-07 | 1988-08-16 | Advanced Micro Devices, Inc. | Writing speed in multi-port static rams |
| JPH0612632B2 (ja) * | 1987-02-27 | 1994-02-16 | 日本電気株式会社 | メモリ回路 |
| GB2212681A (en) * | 1987-11-20 | 1989-07-26 | Philips Nv | Accessing memory cells |
-
1989
- 1989-11-27 JP JP1307228A patent/JP2534786B2/ja not_active Expired - Lifetime
-
1990
- 1990-11-27 DE DE69029897T patent/DE69029897T2/de not_active Expired - Fee Related
- 1990-11-27 EP EP90122637A patent/EP0430158B1/en not_active Expired - Lifetime
- 1990-11-27 KR KR1019900019239A patent/KR950001427B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR950001427B1 (ko) | 1995-02-24 |
| KR910010716A (ko) | 1991-06-29 |
| EP0430158A2 (en) | 1991-06-05 |
| DE69029897T2 (de) | 1997-06-12 |
| JPH03168997A (ja) | 1991-07-22 |
| EP0430158A3 (en) | 1993-05-12 |
| DE69029897D1 (de) | 1997-03-20 |
| EP0430158B1 (en) | 1997-02-05 |
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