JPS60136085A - 半導体メモリ - Google Patents
半導体メモリInfo
- Publication number
- JPS60136085A JPS60136085A JP58248513A JP24851383A JPS60136085A JP S60136085 A JPS60136085 A JP S60136085A JP 58248513 A JP58248513 A JP 58248513A JP 24851383 A JP24851383 A JP 24851383A JP S60136085 A JPS60136085 A JP S60136085A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- address
- pair
- cell
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はランダム・アクセス・メモリとして動作する半
導体メモリに関する。
導体メモリに関する。
ＬＳＩ等の半導体素子では、データを保持するためにメ
モリセルな用いるようにしている。このメモリセルはリ
ード・オンリ・メモリセルとランダム・アクセス・メモ
リセルに大別される。
モリセルな用いるようにしている。このメモリセルはリ
ード・オンリ・メモリセルとランダム・アクセス・メモ
リセルに大別される。
そしてメモリセルに対してデータの読み出し、書き込み
を随時に行なうためには後者のランダム・アクセス・メ
モリセルな用いる。第１図はランダム・アクセス・メモ
リセルの一例を示すブロック図である。すなわち一対の
パスラインＢＵＳ 、 ＢＵＳを設け、この間に一対の
インバータを逆並列に接続した７リツ、ｏ 、 、 、
プＦＦの両端をそれぞれＮチャンネルＭＯ８ＦＥＴから
なるゲートＧ１．Ｇ２を直列に介して介挿している。そ
してダートＧ４．Ｇ２を図示しないアドレスデコーダの
出力線ＡＤＤ Ｋ接続している。そして第１図は１個の
メモリセルＣＥＬＬを示す図であって、実際のランダム
・アクセス・メモリでは、たとえば第２図に示すブロッ
ク図のように複数のメモリセルＣＥＬＬをマトリクス状
に配置している。そして複数のバス対ＢＵＳ１．而１．
ＢＵＳ２゜ＢＵＳ２・・・の各一端に書き込み回路Ｗ
ＣＣをそれぞれ設け、他端にデータ選択回路ＤＴＳを設
けている。また各パスラインＢＵＳ１． ＢＵＳ、、
ＢＵＳ２． ＢＵＳ、−・・はそれぞれプリチャージ信
号ＰＣによりＶｄｄ電位を供給するプリチャージ回路ｐ
ｃｃを設けている。
を随時に行なうためには後者のランダム・アクセス・メ
モリセルな用いる。第１図はランダム・アクセス・メモ
リセルの一例を示すブロック図である。すなわち一対の
パスラインＢＵＳ 、 ＢＵＳを設け、この間に一対の
インバータを逆並列に接続した７リツ、ｏ 、 、 、
プＦＦの両端をそれぞれＮチャンネルＭＯ８ＦＥＴから
なるゲートＧ１．Ｇ２を直列に介して介挿している。そ
してダートＧ４．Ｇ２を図示しないアドレスデコーダの
出力線ＡＤＤ Ｋ接続している。そして第１図は１個の
メモリセルＣＥＬＬを示す図であって、実際のランダム
・アクセス・メモリでは、たとえば第２図に示すブロッ
ク図のように複数のメモリセルＣＥＬＬをマトリクス状
に配置している。そして複数のバス対ＢＵＳ１．而１．
ＢＵＳ２゜ＢＵＳ２・・・の各一端に書き込み回路Ｗ
ＣＣをそれぞれ設け、他端にデータ選択回路ＤＴＳを設
けている。また各パスラインＢＵＳ１． ＢＵＳ、、
ＢＵＳ２． ＢＵＳ、−・・はそれぞれプリチャージ信
号ＰＣによりＶｄｄ電位を供給するプリチャージ回路ｐ
ｃｃを設けている。
そして各バス対ＢＵＳ１． ＢＵＳ、 、 ＢＵＳ２．
ＢＵＲ，−・・にそれぞれセンス回路ＳＮＳを介挿して
いる。そして各セ、Ａ／ＣＥＬＬに対してはアドレスデ
コーダＡＤＣがらデコード信号ＡＤＤを与えて、所望の
セルＣＥＬＬを選択スるようにしている。なおこのアド
レスデコーダＡＤＣは、アドレスバスな介して与えられ
るアドレスデータをアドレスラッチＡＤＬに２ツチした
信号を与えられる。
ＢＵＲ，−・・にそれぞれセンス回路ＳＮＳを介挿して
いる。そして各セ、Ａ／ＣＥＬＬに対してはアドレスデ
コーダＡＤＣがらデコード信号ＡＤＤを与えて、所望の
セルＣＥＬＬを選択スるようにしている。なおこのアド
レスデコーダＡＤＣは、アドレスバスな介して与えられ
るアドレスデータをアドレスラッチＡＤＬに２ツチした
信号を与えられる。
そして、アドレスデコーダＡＤＣのデコード出力として
選択された１本の出力線ＯＵＴだけが／／Ｈ１／レベル
となり、このラインをダート入力とするＮチャンネルＭ
Ｏ８ＦＥＴのダートがオンする。
選択された１本の出力線ＯＵＴだけが／／Ｈ１／レベル
となり、このラインをダート入力とするＮチャンネルＭ
Ｏ８ＦＥＴのダートがオンする。
この時にバス対ＢＵＳ 、 ＢＵＳが互しへに相補的な
レベルにあれば、当該パスの論理値が、上記ダートを介
してメモリセルＣＥＬＬの７リツプフロツプＦＦに書き
込まれる。
レベルにあれば、当該パスの論理値が、上記ダートを介
してメモリセルＣＥＬＬの７リツプフロツプＦＦに書き
込まれる。
またバス対Ｂｕｓ 、 ＢＵＳが共にダイナミック的な
Ｉ／Ｈ／／レベルにあればメモリセルＣＢＬＬ内部の７
リツプフロツｆＦＦの状態は変化せず、ここに記憶され
たデータがバス対ＢＵＳ 、 ＢＵＳへ読み出される。
Ｉ／Ｈ／／レベルにあればメモリセルＣＢＬＬ内部の７
リツプフロツｆＦＦの状態は変化せず、ここに記憶され
たデータがバス対ＢＵＳ 、 ＢＵＳへ読み出される。
そしてこの時、センス回路ＳＮＳはバス対Ｂｕｓ 、
ＢＵＳのレベル差を増幅して対応するパスＢＵＳ 、
ＢＵＳへ与える差動増幅アンプとして動作し、データの
読み出しを助ける。なお、バス対ＢＵＳ、 ＢＵＳに接
続されるメモリセルＣＥＬＬの数が少なく、かつアクセ
ス時間も十分であれば、特にセンス回路ＳＮＳは必要と
しない。しかしながらシステムの高速化、メモリ容量の
大規模化が行なわれる状況ではセンス回路８ＮＳは不可
欠である。
ＢＵＳのレベル差を増幅して対応するパスＢＵＳ 、
ＢＵＳへ与える差動増幅アンプとして動作し、データの
読み出しを助ける。なお、バス対ＢＵＳ、 ＢＵＳに接
続されるメモリセルＣＥＬＬの数が少なく、かつアクセ
ス時間も十分であれば、特にセンス回路ＳＮＳは必要と
しない。しかしながらシステムの高速化、メモリ容量の
大規模化が行なわれる状況ではセンス回路８ＮＳは不可
欠である。
マタアドレスデコーダＡＤＣの出力が変化するときには
、予めバス対ＢＵＳ 、 ＢＵＳをプリチャージし、前
回の読み出し、あるいは薔き込み時のデータを新らたに
選択したメモリセルＣＦＪＬＬＫＭまって書き込むこと
を防止している。
、予めバス対ＢＵＳ 、 ＢＵＳをプリチャージし、前
回の読み出し、あるいは薔き込み時のデータを新らたに
選択したメモリセルＣＦＪＬＬＫＭまって書き込むこと
を防止している。
第３図は連続してデータを読み出す動作のタイミングチ
ャートでシステムクロック（図示（ａ））’の立上りで
アドレスラッテＡＤＬからアドレスラッチ出力（図示（
ｂ））がアドレスデコーダＡＤＣへ与えられ、この出力
ＯＵＴによってメモリセルＣＥＬＬの選択がなされる。
ャートでシステムクロック（図示（ａ））’の立上りで
アドレスラッテＡＤＬからアドレスラッチ出力（図示（
ｂ））がアドレスデコーダＡＤＣへ与えられ、この出力
ＯＵＴによってメモリセルＣＥＬＬの選択がなされる。
そして所望のメモリセルＣＥＬＬを選択する為にＡＤＣ
の出力が変化する時に誤って豊き込まないようにプリチ
ャージ信号（図示（Ｃ））が出力されてパスを電位Ｖｄ
ｄにプリチャー・ゾする。続いて、センスイネーブル信
号がセンス回路ＳＮＳへ与えられパス対間の電位差を増
幅しデータの読み出しを助ける。
の出力が変化する時に誤って豊き込まないようにプリチ
ャージ信号（図示（Ｃ））が出力されてパスを電位Ｖｄ
ｄにプリチャー・ゾする。続いて、センスイネーブル信
号がセンス回路ＳＮＳへ与えられパス対間の電位差を増
幅しデータの読み出しを助ける。
なおセンス回路ＳＮＳは一般に差動増幅アンプを用いて
いるのでアクセスされたメそリセルＣＥＬＬの出力によ
りバス対にレベル差を生じるまでに遅れ時間がある。し
たがって、プリチャージ信号（ｃ）の後に、直ちにセン
ス信号な出力すると誤動作することがあるのでインター
ノ々ルを設けてセンス信号（ｄ）を出力するようにして
いる。
いるのでアクセスされたメそリセルＣＥＬＬの出力によ
りバス対にレベル差を生じるまでに遅れ時間がある。し
たがって、プリチャージ信号（ｃ）の後に、直ちにセン
ス信号な出力すると誤動作することがあるのでインター
ノ々ルを設けてセンス信号（ｄ）を出力するようにして
いる。
そしてデータラッチノやルス（、）が出力されてデーＣ
〕 りなラッチし、続いてラッチしたデータを出力する。（
、ｆ） 〔背景技術の問題点〕 ところで、このようなランダム・アクセス・メモリでは
大容量化および高速化が望まれる。
〕 りなラッチし、続いてラッチしたデータを出力する。（
、ｆ） 〔背景技術の問題点〕 ところで、このようなランダム・アクセス・メモリでは
大容量化および高速化が望まれる。
しかしながら、第２図に示すような構成のランダム・ア
クセス・メモリでは一対のパスＢＵＳ 。
クセス・メモリでは一対のパスＢＵＳ 。
ＢＵＳでは１つのデータしか表示することができないの
で同一バス対ＢＵＳ 、 ＢＵＳに接続された２個のメ
モリセル（ＪＬＬをマルチアクセスすることはできない
。すなわち、ランダム・アクセス・メモリで連続してデ
ータの読み出しを行うと前述のように、プリチャージ、
アクセス、センス、データラッチの各動作からなる読み
出しサイクルを繰り返す。この各々の時間を縮小しない
限り、高速化はできない。このため、たとえば２組のラ
ンダム・アクセス・メモリＲＡＭＩ 、ＲＡＭ２を並設
して第４図に示すようにその一方、たとえばＲＡＭ １
がセンスを行っているとき、他方のＲＡＭ２はノリチャ
ージを行うようにし、以後捧サイクルだけずらして読み
出しサイクルを実行するようにする。なおこの場合プリ
チャージと同時にアドレスをラッチしなければならない
。
で同一バス対ＢＵＳ 、 ＢＵＳに接続された２個のメ
モリセル（ＪＬＬをマルチアクセスすることはできない
。すなわち、ランダム・アクセス・メモリで連続してデ
ータの読み出しを行うと前述のように、プリチャージ、
アクセス、センス、データラッチの各動作からなる読み
出しサイクルを繰り返す。この各々の時間を縮小しない
限り、高速化はできない。このため、たとえば２組のラ
ンダム・アクセス・メモリＲＡＭＩ 、ＲＡＭ２を並設
して第４図に示すようにその一方、たとえばＲＡＭ １
がセンスを行っているとき、他方のＲＡＭ２はノリチャ
ージを行うようにし、以後捧サイクルだけずらして読み
出しサイクルを実行するようにする。なおこの場合プリ
チャージと同時にアドレスをラッチしなければならない
。
そして第５図はこのような動作を行なうメモリのブロッ
ク図で第１．第２のランダム・アクセス・メモリＲＡＭ
１ 、 ＲＡＭ ２のデータを切り換え回路ＳＥＬを
介して選択的にデータバスへ出力する。また２組のアド
レスバスを設け、それぞれアドレス２ツチＡＤＬ １
、 ＡＤＬ ２でラッチしたアドレスデータなアドレス
デコーダＡＤＣ１、ＡＤＣ２へ与えるようにする。ここ
で第１．第２のランダム・アクセス・メモリＲＡＭ １
、 ＲＡＭ ２は全く同一のアドレスを有し、データ
の読み出し時は次のように動作する。すなわち、読み出
すアドレスをアドレスラッチＡＤＬ １にラッチし、ア
ドレスデコーダＡＤＣ１でＲＡＭ １をアクセスする。
ク図で第１．第２のランダム・アクセス・メモリＲＡＭ
１ 、 ＲＡＭ ２のデータを切り換え回路ＳＥＬを
介して選択的にデータバスへ出力する。また２組のアド
レスバスを設け、それぞれアドレス２ツチＡＤＬ １
、 ＡＤＬ ２でラッチしたアドレスデータなアドレス
デコーダＡＤＣ１、ＡＤＣ２へ与えるようにする。ここ
で第１．第２のランダム・アクセス・メモリＲＡＭ １
、 ＲＡＭ ２は全く同一のアドレスを有し、データ
の読み出し時は次のように動作する。すなわち、読み出
すアドレスをアドレスラッチＡＤＬ １にラッチし、ア
ドレスデコーダＡＤＣ１でＲＡＭ １をアクセスする。
この時、同時に次に読み出すアドレスをアドレスラッチ
ＡＤＬ ２にラッチし、アドレスデコーダＡＤＣ２でＲ
ＡＭ ２をアクセスするための準備をしておく。以下同
様に第４図に示すような読み出しサイクルを第１．第２
のランダム・アクセス・メモリＲＡＭ １ 、 ＲＡＭ
２で交互に繰り返す。そして、このように２組のメモ
リＲＡＭ ２ 、 ＲＡＭ ２を交互に動作させること
により見かけ上のアクセスタイムは略Ａに短縮すること
ができる。
ＡＤＬ ２にラッチし、アドレスデコーダＡＤＣ２でＲ
ＡＭ ２をアクセスするための準備をしておく。以下同
様に第４図に示すような読み出しサイクルを第１．第２
のランダム・アクセス・メモリＲＡＭ １ 、 ＲＡＭ
２で交互に繰り返す。そして、このように２組のメモ
リＲＡＭ ２ 、 ＲＡＭ ２を交互に動作させること
により見かけ上のアクセスタイムは略Ａに短縮すること
ができる。
しかしながらこのようなものでは、データの書き込みを
行なう場合に不都合を生じる。すなわち上述のようなマ
ルチアクセスによる読み出し動作を行なうためには、２
組のメモＩＪＲＡＭ１゜ＲＡＭ ２に対して同一アドレ
スに同一内容のデータを書き込む必要がある。このため
に、たとえば第６図に示すように２組のメモリＲＡＭ
１ 、 ＲＡＭＬ２はそれぞれ、プリチャージ、アクセ
ス、書き込みの各動作を繰り返して実行するものとする
と、メそすＲＡＭ １の書き込み動作時にメモリＲＡＭ
２ではプリチャージ動作を行なうようにした場合、た
とえばメモリＲＡＭ Ｊのｘｘｘｘ番地に書込んだデー
タをメモリＲＡＭ ２の同一番地に書き込むタイミング
がなくなる。
行なう場合に不都合を生じる。すなわち上述のようなマ
ルチアクセスによる読み出し動作を行なうためには、２
組のメモＩＪＲＡＭ１゜ＲＡＭ ２に対して同一アドレ
スに同一内容のデータを書き込む必要がある。このため
に、たとえば第６図に示すように２組のメモリＲＡＭ
１ 、 ＲＡＭＬ２はそれぞれ、プリチャージ、アクセ
ス、書き込みの各動作を繰り返して実行するものとする
と、メそすＲＡＭ １の書き込み動作時にメモリＲＡＭ
２ではプリチャージ動作を行なうようにした場合、た
とえばメモリＲＡＭ Ｊのｘｘｘｘ番地に書込んだデー
タをメモリＲＡＭ ２の同一番地に書き込むタイミング
がなくなる。
また仮に書き込みタイミングに充分に時間的な余裕があ
っても本来の高速化の目的に反して、かえって書き込み
時間は長くなる。すなわち、第、６図に示すようなサイ
クルで書き込みを行なうとすると、１個のデータを１個
のメモリに書き込むために３サイクルを必要とし、同一
データを２個のメモリに書き込むために５サイクルを必
要とすることになる。したがって、所鷹時間は３サイク
ルから５サイクルに増加し、高速化に反することになる
。
っても本来の高速化の目的に反して、かえって書き込み
時間は長くなる。すなわち、第、６図に示すようなサイ
クルで書き込みを行なうとすると、１個のデータを１個
のメモリに書き込むために３サイクルを必要とし、同一
データを２個のメモリに書き込むために５サイクルを必
要とすることになる。したがって、所鷹時間は３サイク
ルから５サイクルに増加し、高速化に反することになる
。
したがって、書き込み動作に関しては、２組のメモリＲ
ＡＭ Ｊ 、 ＲＡＭ ２をマルチアクセスすることは
不可能で、メモリＲＡＭ １ 、 ＲＡＭ ２の同一ア
ドレスに同時に書き込み動作を繰り返すことになる。
ＡＭ Ｊ 、 ＲＡＭ ２をマルチアクセスすることは
不可能で、メモリＲＡＭ １ 、 ＲＡＭ ２の同一ア
ドレスに同時に書き込み動作を繰り返すことになる。
すなわち、書き込み動作に要する時間は、一連の書き込
みシーケンスに要する時間よりも短くすることはできな
い。また読み出し動作に要する時間は第４図に示すよう
な読み出しサイクルを行なえば見かけ上は短縮できるが
、このためには、アドレスデコーダおよびメモリセルＣ
ＩＬＬを２組づつ設けなければならない。
みシーケンスに要する時間よりも短くすることはできな
い。また読み出し動作に要する時間は第４図に示すよう
な読み出しサイクルを行なえば見かけ上は短縮できるが
、このためには、アドレスデコーダおよびメモリセルＣ
ＩＬＬを２組づつ設けなければならない。
本発明は上記の事情に鑑みてなされたもので構成が簡単
で高速動作の可能なメモリセルを提供することを目的と
するものである。
で高速動作の可能なメモリセルを提供することを目的と
するものである。
すなわち本発明は、一対のインバータを逆並列に接続し
たフリップフロツノの両端に２対のパス対を設け、かつ
上記フリップフロツノの一端を各別のトランスミッショ
ンゲートを介して対応するパス対にそれぞれ接続し、ま
た上記フリップ７０ツゾの他端を各別のトランスミッシ
ョンダートを介して対応するパス対にそれぞれ接続する
ことを特徴とするものである。
たフリップフロツノの両端に２対のパス対を設け、かつ
上記フリップフロツノの一端を各別のトランスミッショ
ンゲートを介して対応するパス対にそれぞれ接続し、ま
た上記フリップ７０ツゾの他端を各別のトランスミッシ
ョンダートを介して対応するパス対にそれぞれ接続する
ことを特徴とするものである。
以下本発明の一実施例を第７図、第８図に示すプｐ２り
図を参照して詳細に説明する。
図を参照して詳細に説明する。
第７図はメモリセルの一例を示すブロック図で、一対の
インバータを逆並列に接続したフリツノフロップＦＦの
両晶１のパス対ＢＵＳ、、ＢＵＳ、。
インバータを逆並列に接続したフリツノフロップＦＦの
両晶１のパス対ＢＵＳ、、ＢＵＳ、。
および第２のバス対ＢＵＳ２．―を配設する。そしてフ
リップフロラ７°ＦＦの各端と上記２対のバス対ＢＵＳ
１． ＢＵＳ２． ＢＵＳｌ、 ＢＵＳ２との間にそれ
ぞれトランスミッショングー） Ｇ、、Ｇ２．Ｇ５．Ｇ
４を介挿している。そしてダ−）Ｇ、、Ｇ、へ図示しな
い第１のアドレスデコーダの出力線ＡＤＤ、かうダート
信号を与えて制御する。同様にゲートＧ２．Ｇ４へ図示
しない第２のアドレスデコーダの出力線ＡＤＤ２からダ
ート信号を与えて制御する。
リップフロラ７°ＦＦの各端と上記２対のバス対ＢＵＳ
１． ＢＵＳ２． ＢＵＳｌ、 ＢＵＳ２との間にそれ
ぞれトランスミッショングー） Ｇ、、Ｇ２．Ｇ５．Ｇ
４を介挿している。そしてダ−）Ｇ、、Ｇ、へ図示しな
い第１のアドレスデコーダの出力線ＡＤＤ、かうダート
信号を与えて制御する。同様にゲートＧ２．Ｇ４へ図示
しない第２のアドレスデコーダの出力線ＡＤＤ２からダ
ート信号を与えて制御する。
そして第８図は第７図に示すメモリセルＣＥＬＬを用い
たランダム・アクセス・メモリを示すブロック図である
。すなわち第７図に示すよ５なメモリセルＣＥＬＬをマ
トリクス状に配置している。
たランダム・アクセス・メモリを示すブロック図である
。すなわち第７図に示すよ５なメモリセルＣＥＬＬをマ
トリクス状に配置している。
そして２対のパスＢＵＳ１．ＢＵＳ１．ＢＵＳ２．ＢＵ
Ｓ２を１組として複数組を設けて各線毎に一端に共通の
パス切換器ＢＳＬをそれぞれ設け、また他端に各パス封
缶に書き込み回路ＷＣＣをそれぞれ設けている。そして
各パス切換器ＢＳＬをデータ選択回路ＤＴＳで選択して
データバスに接続する。またパス対ＢＵＳ１．預預−１
は第１のプリチャージ信号ＰＣ１によりＶｄｄ電位を供
給する第１のノリチャージ回路ｐｃｃを設けている。同
様にバス対ＢＵＳ １． ＢＵＳ ２は第２のプリチャ
ージ信号ＰＣ２によりＶｄｄ電位を供給する第２のプリ
チャージ回路ＰＣＣ２を設けている。そして各バス対Ｂ
ＵＳ 、 、 ＢＵＳ 、およびＢＵＳ ２ 。
Ｓ２を１組として複数組を設けて各線毎に一端に共通の
パス切換器ＢＳＬをそれぞれ設け、また他端に各パス封
缶に書き込み回路ＷＣＣをそれぞれ設けている。そして
各パス切換器ＢＳＬをデータ選択回路ＤＴＳで選択して
データバスに接続する。またパス対ＢＵＳ１．預預−１
は第１のプリチャージ信号ＰＣ１によりＶｄｄ電位を供
給する第１のノリチャージ回路ｐｃｃを設けている。同
様にバス対ＢＵＳ １． ＢＵＳ ２は第２のプリチャ
ージ信号ＰＣ２によりＶｄｄ電位を供給する第２のプリ
チャージ回路ＰＣＣ２を設けている。そして各バス対Ｂ
ＵＳ 、 、 ＢＵＳ 、およびＢＵＳ ２ 。
ＢＵＩＩＩＩ ２の間にそれぞれセンス回路ＳＮＳを介
挿している。そして各メモリセルＣＥＬＬに対しては、
第１、第２の各アドレスデコーダＡＤＣ１、ＡＤＣ２か
もデコード信号ＡＤＤを与えて、所望のセルＣＥＬＬを
選択するようにしている。なお、このアドレスデコーダ
ＡＤＣＩ 、 ＡＤＣ２はアドレスバスを介して与えら
れるアドレスデータをアドレスラッチＮ）Ｌｌ。
挿している。そして各メモリセルＣＥＬＬに対しては、
第１、第２の各アドレスデコーダＡＤＣ１、ＡＤＣ２か
もデコード信号ＡＤＤを与えて、所望のセルＣＥＬＬを
選択するようにしている。なお、このアドレスデコーダ
ＡＤＣＩ 、 ＡＤＣ２はアドレスバスを介して与えら
れるアドレスデータをアドレスラッチＮ）Ｌｌ。
ＡＤＬ、？にラッチした信号を与えられる。
このような構成であれば各メモリセルＣＥＬＬはセルの
選択、セルの内容の読み出しおよびパスのプリチャージ
をそれぞれ実行する第１のアクセス機構および第２のア
クセス機構を各別に有することになる。そしてこの第１
．第２のアクセス機構によって、交互にメモリセルＣＥ
ＬＬをアクセスすることＫより見かけ上のアクセスタイ
ムを略にに短縮することができる。そしてアドレスデコ
ーダＡＤＣＪまたはＡＤＣ２のデコード出力として選択
された１本の出力線０ＵＴ−だけが〃Ｈ〃レベルとなり
、このラインをダート入力とするＮチャンネルＭＯ８Ｆ
ＥＴのｆ−）がオンする。この時にバス対ＢｔＪ８１．
ＢＵＳ 、またはバス対ＢＵＳ２゜飄が互いに相補的
なレベルにあれば当該パスの論理値が、上記ｆｆ−）を
介してメモリセルＣＥＬＬの７リツグフロツ７°ＦＦ
Ｋ書き込まれる。
選択、セルの内容の読み出しおよびパスのプリチャージ
をそれぞれ実行する第１のアクセス機構および第２のア
クセス機構を各別に有することになる。そしてこの第１
．第２のアクセス機構によって、交互にメモリセルＣＥ
ＬＬをアクセスすることＫより見かけ上のアクセスタイ
ムを略にに短縮することができる。そしてアドレスデコ
ーダＡＤＣＪまたはＡＤＣ２のデコード出力として選択
された１本の出力線０ＵＴ−だけが〃Ｈ〃レベルとなり
、このラインをダート入力とするＮチャンネルＭＯ８Ｆ
ＥＴのｆ−）がオンする。この時にバス対ＢｔＪ８１．
ＢＵＳ 、またはバス対ＢＵＳ２゜飄が互いに相補的
なレベルにあれば当該パスの論理値が、上記ｆｆ−）を
介してメモリセルＣＥＬＬの７リツグフロツ７°ＦＦ
Ｋ書き込まれる。
ｔ タＡス対ＢＵＳ１．ＢＵＪ ｔ タハＢＵＳ２．Ｂ
ＵＳ、 カ共にダイナミック的な“Ｈ〃レベルにあれば
メモリセルＣＥＬＬ内部のフリップフロラ７６ＦＦの状
態は変化せず、ここに記憶されたデータがバス対ＢＵＳ
１． ＢＵＳ 、またはＢＵＳ２．ＢＵＳ、へ読み出
される。
ＵＳ、 カ共にダイナミック的な“Ｈ〃レベルにあれば
メモリセルＣＥＬＬ内部のフリップフロラ７６ＦＦの状
態は変化せず、ここに記憶されたデータがバス対ＢＵＳ
１． ＢＵＳ 、またはＢＵＳ２．ＢＵＳ、へ読み出
される。
そしてこの時、センス回路ＳＮＳはバス対ＢＵＳ、。
前ｉ１またはＢＵＳ２． ＢＵＳ、のレベル差を増幅し
、読み出しを助ける。
、読み出しを助ける。
そして、読み出し動作においては、たとえば任意のアド
レスを第１のアドレスデコーダＭ）Ｃ１へ与え、それに
よってアクセスされたメモリセルＣＥＬＬのデータがバ
ス対ＢＵＳ １． ＢＵＳ １に読み出されている時に
、次に読み出すアドレスをアドレスデコーダＡＤＣ２へ
与え、それによってアクセスされたメモリセルＣＥＬＬ
のデータをバス対ＢＵＳ２゜ＢＵＳ ２へ読み出すため
の準備を行なうことができる。そしてこのような動作を
交互に繰り返すととＫより見かけ上のアクセスタイムな
略捧に短縮することができる。
レスを第１のアドレスデコーダＭ）Ｃ１へ与え、それに
よってアクセスされたメモリセルＣＥＬＬのデータがバ
ス対ＢＵＳ １． ＢＵＳ １に読み出されている時に
、次に読み出すアドレスをアドレスデコーダＡＤＣ２へ
与え、それによってアクセスされたメモリセルＣＥＬＬ
のデータをバス対ＢＵＳ２゜ＢＵＳ ２へ読み出すため
の準備を行なうことができる。そしてこのような動作を
交互に繰り返すととＫより見かけ上のアクセスタイムな
略捧に短縮することができる。
また上記実施例では第５図に示す従来のメモリでは不可
能であった書と込み時間の短縮を図ることができる。す
なわちこの場合は、たとえば第６図に示すような書き込
みサイクルと同様の手順で書き込みを行なうものとすれ
ば、第１゜第２のアクセス機構はプリチャージ、アクセ
ス、書き込みを順次に実行し、かつ第１のアクセス機構
が書き込みを実行時に第２のアクセス機構はプリチャー
ジを実行するようにすればよい。
能であった書と込み時間の短縮を図ることができる。す
なわちこの場合は、たとえば第６図に示すような書き込
みサイクルと同様の手順で書き込みを行なうものとすれ
ば、第１゜第２のアクセス機構はプリチャージ、アクセ
ス、書き込みを順次に実行し、かつ第１のアクセス機構
が書き込みを実行時に第２のアクセス機構はプリチャー
ジを実行するようにすればよい。
この場合は、たとえば２個のメモリセル（ＪＬＬにそれ
ぞれ異なるデータを書き込むために要する時間は５サイ
クルであり、一方のメモリセルＣＥＬＬに対する書き込
みが終了した後に、次のメモリセルＣＥＬＬに対する書
ぎ込みを行なう場′合は６サイクルを要するのに比して
１サイクルだけ時間を短縮することが可能となる。
ぞれ異なるデータを書き込むために要する時間は５サイ
クルであり、一方のメモリセルＣＥＬＬに対する書き込
みが終了した後に、次のメモリセルＣＥＬＬに対する書
ぎ込みを行なう場′合は６サイクルを要するのに比して
１サイクルだけ時間を短縮することが可能となる。
また上記実施例によれば、たとえば第５図に示すような
２ンダム・アクセス・メモリに比して構造を簡単にでき
る利点がある。すなわち、第１図に示すような従来のメ
モリセルＣＥＬＬは、６個のトランジスタと１対のパス
ＢＵＳ 、 ＢＵＲで構成することかできるが、高速化
を図るためには第５図に示すように所望のメモリ容量の
２倍のメモリセルＣＥＬＬを必要とする。これに対して
第７図に示すような本願の実施例によれば、８個のトラ
ンジスタと２対のパスＢＵＳ１．ＢＵＳ、 、ＢＵＲ２
゜飄を必要としパターンレイアウト上の占有面積は３割
乃至４割増加する。しかしながらメモリ容量分だけのメ
モリセルＣＥＬＬを設ければよいので、たとえば第５図
に示すメモリに比べればパターンレイアウト上の占有面
積は大幅に縮小することができる。このような効果は、
メそす容量の増大と共に顕著になり大容量のメモリでは
、その効果は一層、大きくなる。
２ンダム・アクセス・メモリに比して構造を簡単にでき
る利点がある。すなわち、第１図に示すような従来のメ
モリセルＣＥＬＬは、６個のトランジスタと１対のパス
ＢＵＳ 、 ＢＵＲで構成することかできるが、高速化
を図るためには第５図に示すように所望のメモリ容量の
２倍のメモリセルＣＥＬＬを必要とする。これに対して
第７図に示すような本願の実施例によれば、８個のトラ
ンジスタと２対のパスＢＵＳ１．ＢＵＳ、 、ＢＵＲ２
゜飄を必要としパターンレイアウト上の占有面積は３割
乃至４割増加する。しかしながらメモリ容量分だけのメ
モリセルＣＥＬＬを設ければよいので、たとえば第５図
に示すメモリに比べればパターンレイアウト上の占有面
積は大幅に縮小することができる。このような効果は、
メそす容量の増大と共に顕著になり大容量のメモリでは
、その効果は一層、大きくなる。
以上のように本発明によれば読み出しおよび書き込み動
作におけるアクセスタイムを着るしく高速化でき、さら
に構成が簡単でパターンレイアウトの占有面積の増加も
最小限に抑えることができ、特に大容量のメ七すにおい
て占有面積の増加を押土る効果の顕著な半導体メモリを
提共することができる。
作におけるアクセスタイムを着るしく高速化でき、さら
に構成が簡単でパターンレイアウトの占有面積の増加も
最小限に抑えることができ、特に大容量のメ七すにおい
て占有面積の増加を押土る効果の顕著な半導体メモリを
提共することができる。
第１図は従来のメそりセルの一例を示すブロック図、第
２図は従来の半導体メモリの一例を示すブロック図、第
３図（ａ）〜（ｆ）は従来の半導体メモリの動作を説明
するタイムチャート、第４図は従来の半導体メモリの高
速の読み出し動作を説明する図、第５図は従来の半導体
メモリで高速動作を行なう構成を示すブロック図、第６
図は第５図に示すメモリの高速の書き込み動作を説明す
る図、第７図は本発明の一実施例で用いるメモリセルな
示すブロック図、第８図は本発明の一実施例の半導体メ
モリを示すブロック図である。 ＦＦ ・７１Ｊ ツブ７ｏツブ、ＢＵＲ１，ＢＵＳ、、
ＢＵＲ２゜ＢＵＲ２・・・パス、Ｇ１．Ｇ２．Ｇ、、
Ｇ４・・・ダート、ＷＣＣ・・・書き込み回路、ＢＳＬ
・・・パス切換器、ＤＴｓ・・・データセレクタ、ＰＣ
Ｌ・・・プリチャージ回路、ＡＤＣ・・・アドレスデコ
ーダ 第 ３１ （ａ） シ人テム７０−ノグ （ｅ） 〒°−ブラ・リナハ０ル入 （ｆ） チーｙ７・／チ出力 第４図 第５図 第６図 ＲＡＭ２ Ｖ’ｌｌ”ｈ−ｔ７７ｔ２５０第７図
２図は従来の半導体メモリの一例を示すブロック図、第
３図（ａ）〜（ｆ）は従来の半導体メモリの動作を説明
するタイムチャート、第４図は従来の半導体メモリの高
速の読み出し動作を説明する図、第５図は従来の半導体
メモリで高速動作を行なう構成を示すブロック図、第６
図は第５図に示すメモリの高速の書き込み動作を説明す
る図、第７図は本発明の一実施例で用いるメモリセルな
示すブロック図、第８図は本発明の一実施例の半導体メ
モリを示すブロック図である。 ＦＦ ・７１Ｊ ツブ７ｏツブ、ＢＵＲ１，ＢＵＳ、、
ＢＵＲ２゜ＢＵＲ２・・・パス、Ｇ１．Ｇ２．Ｇ、、
Ｇ４・・・ダート、ＷＣＣ・・・書き込み回路、ＢＳＬ
・・・パス切換器、ＤＴｓ・・・データセレクタ、ＰＣ
Ｌ・・・プリチャージ回路、ＡＤＣ・・・アドレスデコ
ーダ 第 ３１ （ａ） シ人テム７０−ノグ （ｅ） 〒°−ブラ・リナハ０ル入 （ｆ） チーｙ７・／チ出力 第４図 第５図 第６図 ＲＡＭ２ Ｖ’ｌｌ”ｈ−ｔ７７ｔ２５０第７図
Claims (1)
- 【特許請求の範囲】 （１）１ピツトのデータを記憶し、かつ複数のアクセス
機構を設けたメモリセルを用いた半導体メモリ。 （２、特許請求の範囲第１項記載のものにおいて、１ビ
ツトのデータは一対のインバータを逆並列に接続したフ
リップフロップに記憶することを特徴とする半導体メモ
リ。 （３）特許請求の範囲第１項記載のものにおいて、アク
セス機構は一対のバスを１組として２紹設けて交互にア
クセスを行なうことを特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248513A JPS60136085A (ja) | 1983-12-24 | 1983-12-24 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58248513A JPS60136085A (ja) | 1983-12-24 | 1983-12-24 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60136085A true JPS60136085A (ja) | 1985-07-19 |
Family
ID=17179297
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58248513A Pending JPS60136085A (ja) | 1983-12-24 | 1983-12-24 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136085A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03168997A (ja) * | 1989-11-27 | 1991-07-22 | Toshiba Corp | 半導体集積回路 |
| US5293349A (en) * | 1991-06-24 | 1994-03-08 | Texas Instruments Incorporated | Memory cell circuits, devices, systems and methods of operation |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52114226A (en) * | 1976-03-22 | 1977-09-24 | Hitachi Ltd | Data processing device |
| JPS52129337A (en) * | 1976-04-23 | 1977-10-29 | Hitachi Ltd | Memory circuit |
-
1983
- 1983-12-24 JP JP58248513A patent/JPS60136085A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52114226A (en) * | 1976-03-22 | 1977-09-24 | Hitachi Ltd | Data processing device |
| JPS52129337A (en) * | 1976-04-23 | 1977-10-29 | Hitachi Ltd | Memory circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03168997A (ja) * | 1989-11-27 | 1991-07-22 | Toshiba Corp | 半導体集積回路 |
| US5293349A (en) * | 1991-06-24 | 1994-03-08 | Texas Instruments Incorporated | Memory cell circuits, devices, systems and methods of operation |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4417328A (en) | Random access semiconductor memory device using MOS transistors | |
| US6516382B2 (en) | Memory device balanced switching circuit and method of controlling an array of transfer gates for fast switching times | |
| US6373779B1 (en) | Block RAM having multiple configurable write modes for use in a field programmable gate array | |
| JPS63200391A (ja) | スタテイツク型半導体メモリ | |
| US5539691A (en) | Semiconductor memory device and method for reading and writing data therein | |
| JP3719808B2 (ja) | 半導体記憶装置 | |
| JPS61160898A (ja) | 半導体記憶装置 | |
| JP2019169221A (ja) | 半導体装置 | |
| JPH03715B2 (ja) | ||
| US20050013159A1 (en) | Semiconductor integrated circuit device | |
| JP4035923B2 (ja) | ラッチ回路 | |
| JPH03272087A (ja) | 半導体記憶装置 | |
| JPH0529990B2 (ja) | ||
| KR0155986B1 (ko) | 반도체 기억장치 | |
| US5959899A (en) | Semiconductor memory having single path data pipeline for CAS-latency | |
| JPS60136085A (ja) | 半導体メモリ | |
| KR19990088402A (ko) | 반도체메모리장치및번인테스트방법 | |
| US6192005B1 (en) | Clock control signal and output enable signal generator in semiconductor memory device | |
| US6522189B1 (en) | High-speed bank select multiplexer latch | |
| JPH02137189A (ja) | メモリ回路およびディジタル装置 | |
| US20230208422A1 (en) | Level shifter enable | |
| JP2008299907A (ja) | 半導体記憶装置 | |
| JPH11185467A (ja) | 半導体集積回路装置 | |
| US7075834B2 (en) | Semiconductor integrated circuit device | |
| JPS62281195A (ja) | センスアンプ回路 |