JP3025519B2 - 半導体記憶素子におけるマルチビツトパラレルテストの方法及びその半導体記憶素子 - Google Patents
半導体記憶素子におけるマルチビツトパラレルテストの方法及びその半導体記憶素子Info
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- Tests Of Electronic Circuits (AREA)
- Dram (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体記憶素子におけるマルチビツトパラレ
ルテストの方法に関し、特に、比較的小さな領域を用い
て、半導体記憶素子の正常動作に影響を与えることなく
実行するマルチビツトパラレルテストの方法に関するも
のである。
ルテストの方法に関し、特に、比較的小さな領域を用い
て、半導体記憶素子の正常動作に影響を与えることなく
実行するマルチビツトパラレルテストの方法に関するも
のである。
［従来の技術］ 従来、半導体記憶素子の高集積化は、一般的にそのチ
ツプ領域の増大のために生産コストが増加する傾向にあ
る。特に、半導体記憶素子が高集積化すればするほど、
それらをテストするための時間と費用がますます多く必
要となる。
ツプ領域の増大のために生産コストが増加する傾向にあ
る。特に、半導体記憶素子が高集積化すればするほど、
それらをテストするための時間と費用がますます多く必
要となる。
それ故最近、以下に示す既知の方法を用いて、テスト
のための時間と費用を節約していた。そのテストでは、
シリアルデータアクセスの代わりに、複数のビツトが並
列的に同時にテストされている。第４図は、そのような
パラレルテストのための既知の記憶素子の構成を示して
いる。ここでは、８ビツトパラレルデータがテストのた
めに処理される。
のための時間と費用を節約していた。そのテストでは、
シリアルデータアクセスの代わりに、複数のビツトが並
列的に同時にテストされている。第４図は、そのような
パラレルテストのための既知の記憶素子の構成を示して
いる。ここでは、８ビツトパラレルデータがテストのた
めに処理される。
第４図を見ると、データバスDB0〜３の４つのペアの
各々が、８つのデータ検知／ドライビング回路３〜10の
出力各々に接続されていて、データペア各々を、２つの
メモリセルグループ１と２のいづれか１つから入出力ラ
インIO0〜IO7のペア各々を通して受信する。４つの伝送
ゲート11〜14は、データバスペアの中心に位置し、左側
グループであるデータ検知／ドライビング回路３〜６と
右側グループであるデータ検知／ドライビング回路７〜
10とに結合されているデータバスペア各々を、接続した
り接続を切断したりする。これらの伝送ゲート11〜14
は、Ｎ−チヤネル及びＰ−チヤネルMOSトランジスタで
構成されており、それぞれのトランジスタはパラレルテ
スト可能信号φPTEに結合されるゲートを有している。
データバスペアのもう一方の端に、データ選択回路16が
結合されており、不図示のデータ出力バツフアが、さら
に接続されている。第１の比較器のペア17と19とは、各
々のデータバスのペアと結合された入力を有し、また、
第２の比較器18に対してデータペアを引き渡すための各
々の出力をもつている。切り替え回路20は、第２の比較
器18とデータ出力バツフア及びデータ選択回路16との間
に接続されている。第１の比較器17と19、データ選択回
路16、第２の比較器18及び切り替え回路20は、伝送ゲー
ト11〜15のように、共通に、パラレルテスト可能信号φ
PTEによつて制御される。この８ビツトパラレルテスト
方法の構成に従うと、８ペアのデータが一度２つのメモ
リセルグループ１と２から８ペアの入出力ラインを通し
て供給されると、そのデータは検知・増幅され、４つの
データバスペアへの伝送に先立つてデータ検知／ドライ
ビング回路３〜10によつてそれぞれドライブされる。８
つの伝送されたデータのペアは、４つのペアづつ各々第
１の比較器17と19とに提供される。それら比較器は、各
々受信したデータを各々のデータペアにデコードし、第
２の比較器18に供給する。そのとき、第２の比較器は、
受信した２つのデータペアを単一のデータペアにまと
め、そのデータは切り替え回路20を通つて、データ出力
バツフアに引き渡される。
各々が、８つのデータ検知／ドライビング回路３〜10の
出力各々に接続されていて、データペア各々を、２つの
メモリセルグループ１と２のいづれか１つから入出力ラ
インIO0〜IO7のペア各々を通して受信する。４つの伝送
ゲート11〜14は、データバスペアの中心に位置し、左側
グループであるデータ検知／ドライビング回路３〜６と
右側グループであるデータ検知／ドライビング回路７〜
10とに結合されているデータバスペア各々を、接続した
り接続を切断したりする。これらの伝送ゲート11〜14
は、Ｎ−チヤネル及びＰ−チヤネルMOSトランジスタで
構成されており、それぞれのトランジスタはパラレルテ
スト可能信号φPTEに結合されるゲートを有している。
データバスペアのもう一方の端に、データ選択回路16が
結合されており、不図示のデータ出力バツフアが、さら
に接続されている。第１の比較器のペア17と19とは、各
々のデータバスのペアと結合された入力を有し、また、
第２の比較器18に対してデータペアを引き渡すための各
々の出力をもつている。切り替え回路20は、第２の比較
器18とデータ出力バツフア及びデータ選択回路16との間
に接続されている。第１の比較器17と19、データ選択回
路16、第２の比較器18及び切り替え回路20は、伝送ゲー
ト11〜15のように、共通に、パラレルテスト可能信号φ
PTEによつて制御される。この８ビツトパラレルテスト
方法の構成に従うと、８ペアのデータが一度２つのメモ
リセルグループ１と２から８ペアの入出力ラインを通し
て供給されると、そのデータは検知・増幅され、４つの
データバスペアへの伝送に先立つてデータ検知／ドライ
ビング回路３〜10によつてそれぞれドライブされる。８
つの伝送されたデータのペアは、４つのペアづつ各々第
１の比較器17と19とに提供される。それら比較器は、各
々受信したデータを各々のデータペアにデコードし、第
２の比較器18に供給する。そのとき、第２の比較器は、
受信した２つのデータペアを単一のデータペアにまと
め、そのデータは切り替え回路20を通つて、データ出力
バツフアに引き渡される。
この段階において、パラレルテスト可能信号φPTEは
テストモードを指定するロジツクハイ状態なので、通常
モード時には左右データバスペアを結合する伝送ゲート
11〜15は全てオフとなつており、データ選択回路16もま
た機能しない。これとは反対に、通常モード時には、パ
ラレルテスト可能信号φPTEが、ロジツクロー状態なの
で、第１と第２の比較器17、19及び18と切り替え回路20
とは機能しない。それ故、通常モード時には、メモリセ
ルグループ１と２、データ検知／ドライビング回路３〜
10、データバスペア、データ選択回路16、データ出力バ
ツフアの順序でデータ伝送経路がある。もちろん、伝送
ゲート11〜15は、このときはオンである。これに対し
て、テストモード時には、メモリセルグループ、データ
検知／ドライビング回路、データバスペア、第１の比較
器17と19、第２の比較器18、切り替え回路20、データ出
力バツフアの順序でデータ伝送経路がある。このとき、
伝送ゲートはオフである。
テストモードを指定するロジツクハイ状態なので、通常
モード時には左右データバスペアを結合する伝送ゲート
11〜15は全てオフとなつており、データ選択回路16もま
た機能しない。これとは反対に、通常モード時には、パ
ラレルテスト可能信号φPTEが、ロジツクロー状態なの
で、第１と第２の比較器17、19及び18と切り替え回路20
とは機能しない。それ故、通常モード時には、メモリセ
ルグループ１と２、データ検知／ドライビング回路３〜
10、データバスペア、データ選択回路16、データ出力バ
ツフアの順序でデータ伝送経路がある。もちろん、伝送
ゲート11〜15は、このときはオンである。これに対し
て、テストモード時には、メモリセルグループ、データ
検知／ドライビング回路、データバスペア、第１の比較
器17と19、第２の比較器18、切り替え回路20、データ出
力バツフアの順序でデータ伝送経路がある。このとき、
伝送ゲートはオフである。
［発明が解決しようとする課題］ しかしながら上記従来例では、残されたメモリセルグ
ループから選択されたデータは、通常モードの間は常に
伝送ゲート11〜15を通過してデータ出力バツフアに伝送
されなければならないので、動作が低速になるという欠
点があつた。その上、データは通常モードの間もテスト
モードの間もデータ検知／ドライビング回路３〜10の中
に位置するドライバを通過しなければならないので、必
然的に電力消費量が増大する。さらに、伝送ゲートの存
在は、多数のデータバスペアを有する高集積化記憶素子
において、全チツプ領域の望まれない増加を引き起こす
という欠点があつた。
ループから選択されたデータは、通常モードの間は常に
伝送ゲート11〜15を通過してデータ出力バツフアに伝送
されなければならないので、動作が低速になるという欠
点があつた。その上、データは通常モードの間もテスト
モードの間もデータ検知／ドライビング回路３〜10の中
に位置するドライバを通過しなければならないので、必
然的に電力消費量が増大する。さらに、伝送ゲートの存
在は、多数のデータバスペアを有する高集積化記憶素子
において、全チツプ領域の望まれない増加を引き起こす
という欠点があつた。
本発明は上記従来例に鑑みてなされたもので、半導体
記憶素子におけるマルチビツトパラレルテストの方法に
おいて、電力消費量を節約することを可能とし、大規模
集積回路に適する改良された方法を提供することを目的
とする。
記憶素子におけるマルチビツトパラレルテストの方法に
おいて、電力消費量を節約することを可能とし、大規模
集積回路に適する改良された方法を提供することを目的
とする。
さらに、半導体記憶素子の通常動作に影響を与えるこ
となく複数のパラレルビツトをテストする方法を提供す
ることをもう１つの目的とする。
となく複数のパラレルビツトをテストする方法を提供す
ることをもう１つの目的とする。
［課題を解決するための手段］ 上記目的を達成するために本発明の半導体記憶素子に
おけるマルチビツトパラレルテストの方法は、以下の様
な構成からなる。即ち、 メモリセルグループと、前記メモリセルグループから
供給される複数のデータペア各々を検知する検知手段
と、前記検知手段によって検知されたデータペアを増幅
するドライバ手段と、前記検知手段によって検知される
複数のデータペアの内、所定の数ずつのデータペアを比
較し、該所定の数ずつのデータペアに関して得られた複
数の比較結果を出力する第１の比較手段と、前記第１の
比較手段から出力される前記複数の比較結果を互いに比
較し、該比較結果を出力する第２の比較手段と、通常の
入出力モードのときは前記ドライバ手段によって増幅さ
れたデータペアを選択し、一方、テストモードのときは
前記第２の比較手段からの比較結果を選択して出力する
選択手段とを有する半導体記憶素子におけるマルチビッ
トパラレルテストの方法において、前記通常の入出力モ
ードのときは、前記ドライバ手段による前記データペア
の増幅を実行させ前記第１及び第２比較手段の動作を抑
止する一方、前記テストモードのときは、前記ドライバ
手段による前記データペアの増幅を抑止し、前記第１及
び第２比較手段を動作させるようにし、前記通常の入出
力モードでは、前記検知手段からのデータペアを前記ド
ライバ手段で増幅し、該ドライバ手段によって増幅され
たデータペアが、前記第１及び第２比較手段を介さずに
直接出力され、一方、前記テストモードでは、前記検知
手段で検知されたデータペアが前記ドライバ手段を介さ
ずに前記第１比較手段に出力されることを特徴とする半
導体記憶素子におけるマルチビツトパラレルテストの方
法を備える。
おけるマルチビツトパラレルテストの方法は、以下の様
な構成からなる。即ち、 メモリセルグループと、前記メモリセルグループから
供給される複数のデータペア各々を検知する検知手段
と、前記検知手段によって検知されたデータペアを増幅
するドライバ手段と、前記検知手段によって検知される
複数のデータペアの内、所定の数ずつのデータペアを比
較し、該所定の数ずつのデータペアに関して得られた複
数の比較結果を出力する第１の比較手段と、前記第１の
比較手段から出力される前記複数の比較結果を互いに比
較し、該比較結果を出力する第２の比較手段と、通常の
入出力モードのときは前記ドライバ手段によって増幅さ
れたデータペアを選択し、一方、テストモードのときは
前記第２の比較手段からの比較結果を選択して出力する
選択手段とを有する半導体記憶素子におけるマルチビッ
トパラレルテストの方法において、前記通常の入出力モ
ードのときは、前記ドライバ手段による前記データペア
の増幅を実行させ前記第１及び第２比較手段の動作を抑
止する一方、前記テストモードのときは、前記ドライバ
手段による前記データペアの増幅を抑止し、前記第１及
び第２比較手段を動作させるようにし、前記通常の入出
力モードでは、前記検知手段からのデータペアを前記ド
ライバ手段で増幅し、該ドライバ手段によって増幅され
たデータペアが、前記第１及び第２比較手段を介さずに
直接出力され、一方、前記テストモードでは、前記検知
手段で検知されたデータペアが前記ドライバ手段を介さ
ずに前記第１比較手段に出力されることを特徴とする半
導体記憶素子におけるマルチビツトパラレルテストの方
法を備える。
また他の発明によれば、メモリセルグループと、前記
メモリセルグループから供給される複数のデータペア各
々を検知する検知手段と、前記検知手段によって検知さ
れたデータペアを増幅するドライバ手段と、前記検知手
段によって検知される複数のデータペアの内、所定の数
ずつのデータペアを比較し、該所定の数ずつのデータペ
アに関して得られた複数の比較結果を出力する第１の比
較手段と、前記第１の比較手段において出力される前記
複数の比較結果を互いに比較し、該比較結果を出力する
第２の比較手段と、通常のデータ入出力モードのときは
前記ドライバ手段において増幅されたデータペアを選択
し、一方、テストモードのときは前記第２の比較手段に
おける比較結果を選択して出力する選択手段とを含む半
導体記憶素子において、前記通常のデータ入出力モード
のときは、前記ドライバ手段を動作可能とし、前記第１
と第２の比較手段の動作を抑止する一方、前記テストモ
ードのときは前記ドライバ手段の動作を抑止し、前記第
１と第２の比較手段を動作可能とするよう制御する制御
手段を有し、前記通常の入出力モードでは、前記検知手
段からのデータペアを前記ドライバ手段で増幅し、該ド
ライバ手段によって増幅されたデータペアが、前記第１
及び第２比較手段を介さずに直接出力され、一方、前記
テストモードのときは、前記検知手段で検知されたデー
タペアが前記ドライバ手段を介さずに前記第１比較手段
に出力されることを特徴とする半導体記憶素子を備え
る。
メモリセルグループから供給される複数のデータペア各
々を検知する検知手段と、前記検知手段によって検知さ
れたデータペアを増幅するドライバ手段と、前記検知手
段によって検知される複数のデータペアの内、所定の数
ずつのデータペアを比較し、該所定の数ずつのデータペ
アに関して得られた複数の比較結果を出力する第１の比
較手段と、前記第１の比較手段において出力される前記
複数の比較結果を互いに比較し、該比較結果を出力する
第２の比較手段と、通常のデータ入出力モードのときは
前記ドライバ手段において増幅されたデータペアを選択
し、一方、テストモードのときは前記第２の比較手段に
おける比較結果を選択して出力する選択手段とを含む半
導体記憶素子において、前記通常のデータ入出力モード
のときは、前記ドライバ手段を動作可能とし、前記第１
と第２の比較手段の動作を抑止する一方、前記テストモ
ードのときは前記ドライバ手段の動作を抑止し、前記第
１と第２の比較手段を動作可能とするよう制御する制御
手段を有し、前記通常の入出力モードでは、前記検知手
段からのデータペアを前記ドライバ手段で増幅し、該ド
ライバ手段によって増幅されたデータペアが、前記第１
及び第２比較手段を介さずに直接出力され、一方、前記
テストモードのときは、前記検知手段で検知されたデー
タペアが前記ドライバ手段を介さずに前記第１比較手段
に出力されることを特徴とする半導体記憶素子を備え
る。
以上の構成により本発明は、検知手段によって検知さ
れたメモリセルグループから供給される複数のデータペ
ア各々に関し、通常の入出力モードのときにはドライバ
手段を動作可能とし、第１及び第２の比較手段の動作を
抑止して、検知手段からのデータペアをそのドライバ手
段において増幅し第１及び第２の比較手段を介さずに出
力する一方、テストモードのときにはドライバ手段によ
る前記データペアの増幅を抑止し、第１及び第２の比較
手段を動作可能にして、そのデータペアをドライバ手段
を介さずに第１比較手段に出力するよう動作する。
れたメモリセルグループから供給される複数のデータペ
ア各々に関し、通常の入出力モードのときにはドライバ
手段を動作可能とし、第１及び第２の比較手段の動作を
抑止して、検知手段からのデータペアをそのドライバ手
段において増幅し第１及び第２の比較手段を介さずに出
力する一方、テストモードのときにはドライバ手段によ
る前記データペアの増幅を抑止し、第１及び第２の比較
手段を動作可能にして、そのデータペアをドライバ手段
を介さずに第１比較手段に出力するよう動作する。
［実施例］ 以下添付図面を参照して本発明の好適な実施例を詳細
に説明する。第１図を見ると、本実施例のマルチビツト
パラレルテスト方法に従つて開示された回路構成が示さ
れている。本実施例においては、８ビツトデータが並列
的にテストされる。第１図に示されるように、２つのメ
モリセルグループ100と101とは、各々２つのグループか
らなる４つのデータ検知回路102〜105、106〜109に対
し、各々対応する４つの入力／出力ラインペアIO0／▲
▼からIO3／▲▼及びIO4／▲▼から
IO7／▲▼のいづれかを通して接続される。その
データ検知回路102〜109は、各々ドライバ110〜117に接
続され、隣接するデータ検知回路のペア各々は第１の比
較器118〜121に接続される。第１の比較器各々は２つの
データ検知回路の出力、即ち２ペアのデータを受信す
る。ドライバ110〜117と第１の比較器118〜121の出力と
のデータペア各々は、４つのデータバスペアDB0／▲
▼からDB3／▲▼のいづれか１つに接続され
る。ここで、第１図に示されているように、データバス
配列各々について、２つのドライバと１つの第１の比較
器がある。データバスの４つのペアは、全て第２の比較
器122に接続され、該比較器は続いて、データ出力バツ
フア（不図示）125の入力に切り替え回路123を通して接
続される。データバスの４つのペアは、さらにデータ選
択回路124に接続される。ドライバ110〜117、第１の比
較器118〜121、第２の比較器122、切り替え回路123及び
データ選択回路124は、共通にパラレルテスト可能信号1
27によつて制御される。
に説明する。第１図を見ると、本実施例のマルチビツト
パラレルテスト方法に従つて開示された回路構成が示さ
れている。本実施例においては、８ビツトデータが並列
的にテストされる。第１図に示されるように、２つのメ
モリセルグループ100と101とは、各々２つのグループか
らなる４つのデータ検知回路102〜105、106〜109に対
し、各々対応する４つの入力／出力ラインペアIO0／▲
▼からIO3／▲▼及びIO4／▲▼から
IO7／▲▼のいづれかを通して接続される。その
データ検知回路102〜109は、各々ドライバ110〜117に接
続され、隣接するデータ検知回路のペア各々は第１の比
較器118〜121に接続される。第１の比較器各々は２つの
データ検知回路の出力、即ち２ペアのデータを受信す
る。ドライバ110〜117と第１の比較器118〜121の出力と
のデータペア各々は、４つのデータバスペアDB0／▲
▼からDB3／▲▼のいづれか１つに接続され
る。ここで、第１図に示されているように、データバス
配列各々について、２つのドライバと１つの第１の比較
器がある。データバスの４つのペアは、全て第２の比較
器122に接続され、該比較器は続いて、データ出力バツ
フア（不図示）125の入力に切り替え回路123を通して接
続される。データバスの４つのペアは、さらにデータ選
択回路124に接続される。ドライバ110〜117、第１の比
較器118〜121、第２の比較器122、切り替え回路123及び
データ選択回路124は、共通にパラレルテスト可能信号1
27によつて制御される。
第２図は本実施例における左側のメモリセルグループ
100と入力／出力ラインペアIO0／▲▼からIO3／
▲▼との間の接続を示している。ここで、入力／
出力ラインペアは、検知増幅器132から139に伝送トラン
ジスタ140から155を通して接続される。検知増幅器132
から139は、各々メモリセル（不図示）に、ビツトライ
ンペアBL/▲▼を通して接続される。伝送トランジ
スタ140から155は、各々カラムデコーダ130と131からの
カラム選択信号φCSLに応答して、入力／出力ラインペ
アIO0／▲▼からIO3／▲▼に対して、検知
増幅器から供給されたデータを送信する。また、伝送ト
ランジスタ140から155のゲートは４つのゲート毎にペア
を形成し、カラムデコーダ130と131とのいづれかに接続
される。
100と入力／出力ラインペアIO0／▲▼からIO3／
▲▼との間の接続を示している。ここで、入力／
出力ラインペアは、検知増幅器132から139に伝送トラン
ジスタ140から155を通して接続される。検知増幅器132
から139は、各々メモリセル（不図示）に、ビツトライ
ンペアBL/▲▼を通して接続される。伝送トランジ
スタ140から155は、各々カラムデコーダ130と131からの
カラム選択信号φCSLに応答して、入力／出力ラインペ
アIO0／▲▼からIO3／▲▼に対して、検知
増幅器から供給されたデータを送信する。また、伝送ト
ランジスタ140から155のゲートは４つのゲート毎にペア
を形成し、カラムデコーダ130と131とのいづれかに接続
される。
第３図は入力／出力ラインペアをプリチヤージし、等
価する回路を示している。入力／出力ラインに対するこ
のプリチヤージ及び等価回路は、プリチヤージトランジ
スタ161〜164を有し、それらは各々、プリチヤージ及び
等価信号φIOPPと入力／出力ラインペアを等価するため
Ｎ−チヤネルMOSトランジスタ165及び166と、Ｐ−チヤ
ネルMOSトランジスタ169及び170とに結合されたゲート
を有している。また、前記MOSトランジスタのゲート各
々は、信号φIOPPと、信号φIOPPをインバートし、その
インバートされた信号をＰ−チヤネルMOSトランジスタ1
69、170のゲートに印加するためインバータ167及び168
とに結合されている。これまで述べてきた回路におい
て、入力／出力ラインペアでのプリチヤージ及び等価レ
ベルは、プリチヤージトランジスタ161〜164のドレイン
に印加されたソース電圧VCCからＮ−チヤネルMOSトラン
ジスタの閾値電圧によつて下げられた電圧値となる。
価する回路を示している。入力／出力ラインに対するこ
のプリチヤージ及び等価回路は、プリチヤージトランジ
スタ161〜164を有し、それらは各々、プリチヤージ及び
等価信号φIOPPと入力／出力ラインペアを等価するため
Ｎ−チヤネルMOSトランジスタ165及び166と、Ｐ−チヤ
ネルMOSトランジスタ169及び170とに結合されたゲート
を有している。また、前記MOSトランジスタのゲート各
々は、信号φIOPPと、信号φIOPPをインバートし、その
インバートされた信号をＰ−チヤネルMOSトランジスタ1
69、170のゲートに印加するためインバータ167及び168
とに結合されている。これまで述べてきた回路におい
て、入力／出力ラインペアでのプリチヤージ及び等価レ
ベルは、プリチヤージトランジスタ161〜164のドレイン
に印加されたソース電圧VCCからＮ−チヤネルMOSトラン
ジスタの閾値電圧によつて下げられた電圧値となる。
これ以後、本実施例に従う、マルチビツトパラレルテ
スト方法の動作について詳述する。第２図を見るなら、
メモリセルから読み出されたデータペアは検知増幅器13
2〜139にビツトラインペアBL/▲▼を通して伝送さ
れる。そして、コラムデコーダ130と131とのいづれかが
コラム選択信号φCSLのロジツクハイ状態を生み出すと
き、検知増幅器で増幅されたデータペアはオンとなつて
いる伝送トランジスタを通して入力／出力ラインペアに
送信される。そのデータペアが、コラム選択信号のロジ
ツクハイ状態により入力／出力ラインペアに送信される
前に、第３図に示されている入力／出力ラインプリチヤ
ージ及び等価信号φIOPPは、所定の時間ロジツクハイ状
態を維持する。そのために、入力／出力ラインペアは、
（VCC-VTN）の値にプリチヤージし等価状態に留まる。
ここで、VCCはソース電圧であり、VTNはＮ−チヤネルMO
Sトランジスタの閾値電圧である。さらに、パラレルテ
スト可能信号127はドライバ110〜117とデータ選択回路1
24とをデスエイブルにし、一方、第１の比較器118〜12
1、第２の比較器122及び切り替え回路123をイネイブル
にする。それ故、入力／出力ラインペアに送信されたデ
ータペアは、データ検知回路102〜109に印加され、ドラ
イバ110〜117はデスエイブルであるために、該回路はそ
のデータペアを増幅して第１の比較器118〜121に出力す
る。第１の比較器は２つのデータペアを受信し、選択さ
れたデータをデータバスペアDB0／▲▼からDB3／
▲▼に対して各々引き渡す。その後、第２の比較
器122は、第１の比較器118〜121からデータバスペア上
で４つのデータペアを受信し、データ出力バツフア125
に対して、切り替え回路123を通して、デコーデイング
動作に従つて選択されたデータペアを送信する。即ち、
パラレルテストモードにおけるデータペアの伝送経路
は、次の順序になる。メモリセルグループ100と101→デ
ータ検知回路102〜109→第１の比較器118〜121→データ
バスペア→第２の比較器122、切り替え回路123→データ
出力回路125である。
スト方法の動作について詳述する。第２図を見るなら、
メモリセルから読み出されたデータペアは検知増幅器13
2〜139にビツトラインペアBL/▲▼を通して伝送さ
れる。そして、コラムデコーダ130と131とのいづれかが
コラム選択信号φCSLのロジツクハイ状態を生み出すと
き、検知増幅器で増幅されたデータペアはオンとなつて
いる伝送トランジスタを通して入力／出力ラインペアに
送信される。そのデータペアが、コラム選択信号のロジ
ツクハイ状態により入力／出力ラインペアに送信される
前に、第３図に示されている入力／出力ラインプリチヤ
ージ及び等価信号φIOPPは、所定の時間ロジツクハイ状
態を維持する。そのために、入力／出力ラインペアは、
（VCC-VTN）の値にプリチヤージし等価状態に留まる。
ここで、VCCはソース電圧であり、VTNはＮ−チヤネルMO
Sトランジスタの閾値電圧である。さらに、パラレルテ
スト可能信号127はドライバ110〜117とデータ選択回路1
24とをデスエイブルにし、一方、第１の比較器118〜12
1、第２の比較器122及び切り替え回路123をイネイブル
にする。それ故、入力／出力ラインペアに送信されたデ
ータペアは、データ検知回路102〜109に印加され、ドラ
イバ110〜117はデスエイブルであるために、該回路はそ
のデータペアを増幅して第１の比較器118〜121に出力す
る。第１の比較器は２つのデータペアを受信し、選択さ
れたデータをデータバスペアDB0／▲▼からDB3／
▲▼に対して各々引き渡す。その後、第２の比較
器122は、第１の比較器118〜121からデータバスペア上
で４つのデータペアを受信し、データ出力バツフア125
に対して、切り替え回路123を通して、デコーデイング
動作に従つて選択されたデータペアを送信する。即ち、
パラレルテストモードにおけるデータペアの伝送経路
は、次の順序になる。メモリセルグループ100と101→デ
ータ検知回路102〜109→第１の比較器118〜121→データ
バスペア→第２の比較器122、切り替え回路123→データ
出力回路125である。
これに対して、通常モード時にはパラレルテスト可能
信号127は、第１の比較器118〜121、第２の比較器122及
び切り替え回路123をデスエイブルにする。それ故、デ
ータ出力バツフアへのもう１つの伝送経路、それは前述
のパラレルテストモード時でのデータペアの伝送経路と
は異なり、以下の順序で形成される。データ検知回路10
2〜109→ドライバ110〜117→データバスペア→データ選
択回路である。
信号127は、第１の比較器118〜121、第２の比較器122及
び切り替え回路123をデスエイブルにする。それ故、デ
ータ出力バツフアへのもう１つの伝送経路、それは前述
のパラレルテストモード時でのデータペアの伝送経路と
は異なり、以下の順序で形成される。データ検知回路10
2〜109→ドライバ110〜117→データバスペア→データ選
択回路である。
本発明の好適な実施例の前述の説明において、８ビツ
トパラレルデータをテストする方法が例を用いて示され
た。しかし、通常の技術を有する者にとつて、Ｎ−ビツ
トパラレルデータをテストする分野において、第１の比
較器の数はＮの２分の１（N/2）、つまり、比較器各々
は、Ｎ数のデータペアの４分の１（N/4）を処理し、第
２の比較器は第１の比較器からのＮ数のデータペアの半
分（N/2）を処理できることが理解されるであろう。
トパラレルデータをテストする方法が例を用いて示され
た。しかし、通常の技術を有する者にとつて、Ｎ−ビツ
トパラレルデータをテストする分野において、第１の比
較器の数はＮの２分の１（N/2）、つまり、比較器各々
は、Ｎ数のデータペアの４分の１（N/4）を処理し、第
２の比較器は第１の比較器からのＮ数のデータペアの半
分（N/2）を処理できることが理解されるであろう。
上述の説明から明らかなように、本発明は、半導体記
憶素子における複数のパラレルビツトをテストする時
に、所定の数の第１の比較器と第２の比較器のみを用い
ることによつてパラレルデータペアをたやすく処理する
ことが可能である方法を提供する。それ故に、本発明は
テスト時に消費される電力と時間を節約することができ
る。さらに、本発明は通常モードもしくはテストモード
のいづれかにおいても定常状態でデータバスを維持する
ことを可能とし、同様に、テストモードにおいてデータ
ペアが望まれない伝送経路を通過しないよう保護するこ
とを可能とするので、通常モードとテストモードの両方
において高速動作がなし遂げられる。
憶素子における複数のパラレルビツトをテストする時
に、所定の数の第１の比較器と第２の比較器のみを用い
ることによつてパラレルデータペアをたやすく処理する
ことが可能である方法を提供する。それ故に、本発明は
テスト時に消費される電力と時間を節約することができ
る。さらに、本発明は通常モードもしくはテストモード
のいづれかにおいても定常状態でデータバスを維持する
ことを可能とし、同様に、テストモードにおいてデータ
ペアが望まれない伝送経路を通過しないよう保護するこ
とを可能とするので、通常モードとテストモードの両方
において高速動作がなし遂げられる。
上述の説明では、本発明の好適な実施例のみが示され
た。様々な態様が、本明細書に記載の特許請求の範囲に
よつてのみ限定される本発明の範囲から逸脱することな
く、当業者には明らかである。それ故に、本発明は、こ
こで示され説明された実施例のみに限定されるものでは
ない。
た。様々な態様が、本明細書に記載の特許請求の範囲に
よつてのみ限定される本発明の範囲から逸脱することな
く、当業者には明らかである。それ故に、本発明は、こ
こで示され説明された実施例のみに限定されるものでは
ない。
［発明の効果］ 以上説明したように本発明によれば、検知手段によっ
て検知されたメモリセルグループから供給される複数の
データペア各々に関し、通常の入出力モードのときには
ドライバ手段を動作可能とし、第１及び第２の比較手段
の動作を抑止して、検知手段からのデータペアをそのド
ライバ手段において増幅し第１及び第２の比較手段を介
さずに出力する一方、テストモードのときにはドライバ
手段による前記データペアの増幅を抑止し、第１及び第
２の比較手段を動作可能にして、そのデータペアをドラ
イバ手段を介さずに第１比較手段に出力するので、特
に、テストモードではドライバ手段が動作することな
く、その動作に係わる電力消費を削減することができ、
さらに、メモリセルグループから供給されるデータペア
がドライバ手段を介することなく直接第１比較手段に出
力されるので、テスト結果の高速出力ができるという効
果がある。
て検知されたメモリセルグループから供給される複数の
データペア各々に関し、通常の入出力モードのときには
ドライバ手段を動作可能とし、第１及び第２の比較手段
の動作を抑止して、検知手段からのデータペアをそのド
ライバ手段において増幅し第１及び第２の比較手段を介
さずに出力する一方、テストモードのときにはドライバ
手段による前記データペアの増幅を抑止し、第１及び第
２の比較手段を動作可能にして、そのデータペアをドラ
イバ手段を介さずに第１比較手段に出力するので、特
に、テストモードではドライバ手段が動作することな
く、その動作に係わる電力消費を削減することができ、
さらに、メモリセルグループから供給されるデータペア
がドライバ手段を介することなく直接第１比較手段に出
力されるので、テスト結果の高速出力ができるという効
果がある。
さらに、通常のデータ入出力モードにおいても、その
モードにおける動作が不要な第１及び第２比較手段の動
作が抑止され これらの手段を介さずにデータペアが直
接出力されるので、消費電力の削減が図られるという利
点がある。
モードにおける動作が不要な第１及び第２比較手段の動
作が抑止され これらの手段を介さずにデータペアが直
接出力されるので、消費電力の削減が図られるという利
点がある。
第１図は本発明の好適な実施例であるマルチビツトパラ
レルテストのための回路構成を示す図、 第２図は第１図に従つたメモリブロツクセルと入出力ラ
インの間の電気回路接続を示す図、 第３図は、本実施例に従つた入出力ラインプリチヤージ
回路の回路図、そして、 第４図は従来例によるパラレルテストのための回路構成
を示す図である。 図中、100〜101……メモリセルグループ、102〜109……
データ検知回路、110〜117……ドライバ、118〜121……
第１の比較器、122……第２の比較器、123……切り替え
回路、124……データ選択回路、130〜131……カラムデ
コーダ、132〜139……検知増幅器、161〜164……プリチ
ヤージトランジスタ、165〜166……Ｎ−チヤネルMOSト
ランジスタ、167〜168……インバータ、169〜170……Ｐ
−チヤネルMOSトランジスタである。
レルテストのための回路構成を示す図、 第２図は第１図に従つたメモリブロツクセルと入出力ラ
インの間の電気回路接続を示す図、 第３図は、本実施例に従つた入出力ラインプリチヤージ
回路の回路図、そして、 第４図は従来例によるパラレルテストのための回路構成
を示す図である。 図中、100〜101……メモリセルグループ、102〜109……
データ検知回路、110〜117……ドライバ、118〜121……
第１の比較器、122……第２の比較器、123……切り替え
回路、124……データ選択回路、130〜131……カラムデ
コーダ、132〜139……検知増幅器、161〜164……プリチ
ヤージトランジスタ、165〜166……Ｎ−チヤネルMOSト
ランジスタ、167〜168……インバータ、169〜170……Ｐ
−チヤネルMOSトランジスタである。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭63−211198（ＪＰ，Ａ) 特開 昭61−51700（ＪＰ，Ａ) 特開 平１−286200（ＪＰ，Ａ)
Claims (3)
- 【請求項１】メモリセルグループと、前記メモリセルグ
ループから供給される複数のデータペア各々を検知する
検知手段と、前記検知手段によって検知されたデータペ
アを増幅するドライバ手段と、前記検知手段によって検
知される複数のデータペアの内、所定の数ずつのデータ
ペアを比較し、該所定の数ずつのデータペアに関して得
られた複数の比較結果を出力する第１の比較手段と、前
記第１の比較手段から出力される前記複数の比較結果を
互いに比較し、該比較結果を出力する第２の比較手段
と、通常の入出力モードのときは前記ドライバ手段によ
って増幅されたデータペアを選択し、一方、テストモー
ドのときは前記第２の比較手段からの比較結果を選択し
て出力する選択手段とを有する半導体記憶素子における
マルチビットパラレルテストの方法において、 前記通常の入出力モードのときは、前記ドライバ手段に
よる前記データペアの増幅を実行させ前記第１及び第２
比較手段の動作を抑止する一方、前記テストモードのと
きは、前記ドライバ手段による前記データペアの増幅を
抑止し、前記第１及び第２比較手段を動作させるように
し、 前記通常の入出力モードでは、前記検知手段からのデー
タペアを前記ドライバ手段で増幅し、該ドライバ手段に
よって増幅されたデータペアが、前記第１及び第２比較
手段を介さずに直接出力され、 一方、前記テストモードでは、前記検知手段で検知され
たデータペアが前記ドライバ手段を介さずに前記第１比
較手段に出力されることを特徴とする半導体記憶素子に
おけるマルチビツトパラレルテストの方法。 - 【請求項２】メモリセルグループと、前記メモリセルグ
ループから供給される複数のデータペア各々を検知する
検知手段と、前記検知手段によって検知されたデータペ
アを増幅するドライバ手段と、前記検知手段によって検
知される複数のデータペアの内、所定の数ずつのデータ
ペアを比較し、該所定の数ずつのデータペアに関して得
られた複数の比較結果を出力する第１の比較手段と、前
記第１の比較手段において出力される前記複数の比較結
果を互いに比較し、該比較結果を出力する第２の比較手
段と、通常のデータ入出力モードのときは前記ドライバ
手段において増幅されたデータペアを選択し、一方、テ
ストモードのときは前記第２の比較手段における比較結
果を選択して出力する選択手段とを含む半導体記憶素子
において、 前記通常のデータ入出力モードのときは、前記ドライバ
手段を動作可能とし、前記第１と第２の比較手段の動作
を抑止する一方、前記テストモードのときは前記ドライ
バ手段の動作を抑止し、前記第１と第２の比較手段を動
作可能とするよう制御する制御手段を有し、 前記通常の入出力モードでは、前記検知手段からのデー
タペアを前記ドライバ手段で増幅し、該ドライバ手段に
よって増幅されたデータペアが、前記第１及び第２比較
手段を介さずに直接出力され、 一方、前記テストモードのときは、前記検知手段で検知
されたデータペアが前記ドライバ手段を介さずに前記第
１比較手段に出力されることを特徴とする半導体記憶素
子。 - 【請求項３】前記通常のデータ入出力モードにおいて、
前記検知手段は前記メモリセルグループから供給される
複数のデータペア各々をプリチヤージすることを特徴と
する請求項第２項に記載の半導体記憶素子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019900008924A KR930008417B1 (ko) | 1990-06-18 | 1990-06-18 | 반도체 메모리 장치의 다중 비트 병렬 테스트방법 |
| KR8924/1990 | 1990-06-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0448500A JPH0448500A (ja) | 1992-02-18 |
| JP3025519B2 true JP3025519B2 (ja) | 2000-03-27 |
Family
ID=19300202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02201562A Expired - Lifetime JP3025519B2 (ja) | 1990-06-18 | 1990-07-31 | 半導体記憶素子におけるマルチビツトパラレルテストの方法及びその半導体記憶素子 |
Country Status (8)
| Country | Link |
|---|---|
| US (1) | US5077689A (ja) |
| JP (1) | JP3025519B2 (ja) |
| KR (1) | KR930008417B1 (ja) |
| CN (1) | CN1025077C (ja) |
| DE (1) | DE4023015C1 (ja) |
| FR (1) | FR2663450B1 (ja) |
| GB (1) | GB2245393B (ja) |
| IT (1) | IT1241525B (ja) |
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|---|---|---|---|---|
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| KR950001293B1 (ko) * | 1992-04-22 | 1995-02-15 | 삼성전자주식회사 | 반도체 메모리칩의 병렬테스트 회로 |
| JPH06295599A (ja) * | 1993-04-09 | 1994-10-21 | Nec Corp | 半導体記憶装置 |
| KR960008824B1 (en) * | 1993-11-17 | 1996-07-05 | Samsung Electronics Co Ltd | Multi bit test circuit and method of semiconductor memory device |
| KR0137846B1 (ko) * | 1994-03-24 | 1998-06-15 | 문정환 | 반도체 기억장치의 멀티비트 테스트회로 |
| KR0172533B1 (ko) * | 1995-10-18 | 1999-03-30 | 김주용 | 플래쉬 메모리 장치 |
| US5592425A (en) * | 1995-12-20 | 1997-01-07 | Intel Corporation | Method and apparatus for testing a memory where data is passed through the memory for comparison with data read from the memory |
| US5905744A (en) * | 1997-09-30 | 1999-05-18 | Lsi Logic Corporation | Test mode for multifunction PCI device |
| JP3322303B2 (ja) * | 1998-10-28 | 2002-09-09 | 日本電気株式会社 | 半導体記憶装置 |
| KR100339502B1 (ko) | 1999-06-02 | 2002-05-31 | 윤종용 | 다수개의 데이터 라인을 구분되게 테스트하는 통합 데이터 라인 테스트 회로 및 이를 이용하는 테스트 방법 |
| KR100295691B1 (ko) * | 1999-06-04 | 2001-07-12 | 김영환 | 디램의 오픈 테스트용 테스트모드회로 |
| JP3484388B2 (ja) * | 2000-02-08 | 2004-01-06 | 日本電気株式会社 | 半導体記憶装置 |
| KR100346447B1 (ko) * | 2000-06-30 | 2002-07-27 | 주식회사 하이닉스반도체 | 반도체 메모리 소자의 병렬 테스트 장치 |
| KR100546308B1 (ko) * | 2002-12-13 | 2006-01-26 | 삼성전자주식회사 | 데이터 독출 능력이 향상된 반도체 메모리 장치. |
| KR100699827B1 (ko) * | 2004-03-23 | 2007-03-27 | 삼성전자주식회사 | 메모리 모듈 |
| US7480195B2 (en) * | 2005-05-11 | 2009-01-20 | Micron Technology, Inc. | Internal data comparison for memory testing |
| KR100809070B1 (ko) * | 2006-06-08 | 2008-03-03 | 삼성전자주식회사 | 반도체 메모리 장치의 병렬 비트 테스트 회로 및 그 방법 |
| US9067213B2 (en) | 2008-07-02 | 2015-06-30 | Buhler Ag | Method for producing flour and/or semolina |
| CN101770967A (zh) * | 2009-01-03 | 2010-07-07 | 上海芯豪微电子有限公司 | 一种共用基底集成电路测试方法、装置和系统 |
| KR20150033374A (ko) * | 2013-09-24 | 2015-04-01 | 에스케이하이닉스 주식회사 | 반도체 시스템 및 반도체 장치 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US4686456A (en) * | 1985-06-18 | 1987-08-11 | Kabushiki Kaisha Toshiba | Memory test circuit |
| JP2523586B2 (ja) * | 1987-02-27 | 1996-08-14 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH01286200A (ja) * | 1988-05-12 | 1989-11-17 | Fujitsu Ltd | 半導体メモリ装置 |
| JPH0713858B2 (ja) * | 1988-08-30 | 1995-02-15 | 三菱電機株式会社 | 半導体記憶装置 |
| KR910005306B1 (ko) * | 1988-12-31 | 1991-07-24 | 삼성전자 주식회사 | 고밀도 메모리의 테스트를 위한 병렬리드회로 |
-
1990
- 1990-06-18 KR KR1019900008924A patent/KR930008417B1/ko not_active IP Right Cessation
- 1990-07-18 FR FR9009152A patent/FR2663450B1/fr not_active Expired - Fee Related
- 1990-07-19 DE DE4023015A patent/DE4023015C1/de not_active Expired - Lifetime
- 1990-07-30 US US07/559,697 patent/US5077689A/en not_active Expired - Lifetime
- 1990-07-31 GB GB9016763A patent/GB2245393B/en not_active Expired - Fee Related
- 1990-07-31 CN CN90106619A patent/CN1025077C/zh not_active Expired - Fee Related
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- 1990-07-31 JP JP02201562A patent/JP3025519B2/ja not_active Expired - Lifetime
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|---|---|
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| GB2245393B (en) | 1994-02-23 |
| IT1241525B (it) | 1994-01-17 |
| US5077689A (en) | 1991-12-31 |
| FR2663450A1 (fr) | 1991-12-20 |
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