KR0137846B1 - 반도체 기억장치의 멀티비트 테스트회로 - Google Patents

반도체 기억장치의 멀티비트 테스트회로

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KR0137846B1
KR0137846B1 KR1019940005938A KR19940005938A KR0137846B1 KR 0137846 B1 KR0137846 B1 KR 0137846B1 KR 1019940005938 A KR1019940005938 A KR 1019940005938A KR 19940005938 A KR19940005938 A KR 19940005938A KR 0137846 B1 KR0137846 B1 KR 0137846B1
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전용원
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문정환
금성일렉트론주식회사
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    • G11—INFORMATION STORAGE
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    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/18—Address generation devices; Devices for accessing memories, e.g. details of addressing circuits
    • G11C29/30—Accessing single arrays
    • G11C29/34—Accessing multiple bits simultaneously

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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
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Abstract

반도체 기억장치의 멀티비트 테스트회로에 있어서, 노말동작모드와 멀티비트 테스트동작모드 일 때의 패스를 동일하게 하고 테스트할 비트수의 확장을 용이하게 하며 또한 노말동작모드와 멀티비트 테스트동작모드일 때의 센싱속도를 동일하게 하도록 하기위하여 반도체 기억장치의 메모리셀에 연결된 센스 증폭기와, 이의 비트라인의 신호와 컬럼선택신호를 입력으로 하여 선택된 셀의 데이타를 출력신소(S),(/S)로 출력하는 다이렉트 센스 증폭기(Direct Sense Amplifier; DSA)로 구성된 제1센싱부와, 상기 제1센싱부의 서로다른 출력신호(S),(/S)에 대해 서로다른 출력과 로우의 출력신호(S),(/S)에 대해 하이 임피던스출력을 생성하는 제2센싱부로 구성된다.

Description

반도에 기억장치의 멀티비트 테스트회로
제1도(가)(나)는 종래의 반도체 기억장치의 멀티비트 테스트회로도,
제2도(가)(나)는 본 발명에 따른 반도체 기억장치의 멀티비트 테스트회로도이다.
*도면의 주요부분에 대한 부호의 설명
30:제1 센싱부40:제2 센싱부
30A, 30B:센스 증폭기
30C:다이렉트 센스 증폭기(Direct Sense Amplifier; DSA)
MN1∼MN13:NMOS트랜지스터 MP1∼MP6:PMOS트랜지스터
40A:전류미러회로 Vref:기준신호
본 발명은 반도체 기억장치의 멀티비트 테스트회로에 관한 것으로, 특히 노말동작모드와 멀티비트 테스트동작모드일 때의 패스를 동일하게 하고, 테스트할 비트수의 확장을 용이하게 하며, 또한 노말동작모드와 멀티비트 테스트동작모드일 때의 센싱속도를 동일하게 한 반도체 기억장치 멀티비트 테스트회로에 관한 것이다.
반도체 웨이퍼 공정을 통해 제작된 반도체 기억장치는 각 셀에 데이타를 써넣거나 읽는데 이상이 없도록 제조되어야 한다.
그런데 비교적 작은 기억용량의 반도체 기억장치에 있어서는 셀의 본연의 기능을 테스트하는데 많은 시간이 요구되지 않으나, 요즈음 상품으로 출하되고 있는 적어도 1Mb급 또는 그 이상의 용량을 갖는 메모리디바이스에는 그 많은 셀 각각을 하나 하나 테스트하기위하여 많은 테스트 시간이 소요된다.
이러한 문제를 해결하기 위해서 기억장치에는 멀티비트 테스트회로가 설계되어 많은 셀을 보다 효율적으로 그리고 고속으로 신뢰성있게 테스트할 수 있게 하고 있다. 즉, 이러한 고속 및 고신뢰성의 테스트회로의 제공에 따라서 기억장치의 신뢰도를 향상시킬 뿐만 아니라 테스트시간을 단축시키고 또한 셀사이즈를 감속시키는데 기여할 것이다.
종래의 반도체 기억장치의 멀티비트 테스트회로중에서 일예를 제1도(가)(나)에 도시하였다.
이 회로는 다수의 메모리셀(1), 메모리셀의 저장된 데이타를 증폭하는 제1 센스증폭기(10A)(10B)(이 제 1 센스증폭기는 컬럼셀렉터를 포함한다), 멀티비트테스트모드와 노말모드시에 동작하는 제2 센스증폭기(20)로 구성된다. 이 회로는 노말모드와 테스트 모드에서 각각 작동가능하다. 제2 센스 증폭기(20)의 구성은 변형된 전류미러회로 구성을 채택하고 있으며, 제1 센스증폭기의 출력은 제2증폭기에 인가되고 있다.
노말동작시에는 컬럼셀렉터가 YD0 에서 YDi 중에 하나의 컬럼, 예를들면 YD0가 선택도면, YDj에서 YDn까지의 컬럼은 하나도 선택되지 아니한다. 도면에서 보아 좌측에 있는 제1센스증폭기 10A가 활성화되어서 상보데이타가 센스앰프의 데이타 출력 라인 인 SA와 /SA상에 나타난다(여기서 /는 bar 를 의미한다). 그리고 도면에서 보아 우측에 있는 제1센스증폭기 10B 는 Vcc레벨의 신호를 SB와 /SB상에 출력한다. 왜냐하면 PMOS트랜지스터(P12),(P13)가 온되어 Vcc 전압을 SB와 /SB에 연결시키기 때문이다.
또 컬럼셀렉터가 YDj 에서 YDn 까지의 컬럼에서 하나를 선택하면 제 1 센스증폭기 10A 와 제 1 센스증폭기 10B 는 서로 반대로 동작한다.
제 2 센스 증폭기(20)는 제1 센스증폭기의 출력을 받아서 동작하는데, 이의 동작을 살펴보면, 노말동작시에 SA 가 하이, /SA 가 로우, SB 및 /SB 는 로우 레벨전압이 인가된다고 하면, 제2 센스 증폭기는 출력라인 OUT 및 /OUT에 상보데이터를 출력한다. 즉 제2 센스증폭기(20)에서 직렬 연결된 NMOS트랜지스터(N1),(N2)의 게이트에 하이가 공급되어 전류가 흐르게 되어 PMOS트랜지스터(P1)을 통해 P4와 P7로 전류 미러 동작을 하게 된다. 그리고 직렬연결된 NMOS트랜지스터N7 은 그 게이트에 로우, N8 의 게이트에는 하이가 인가되어 전류가 흐르지 않게 되어 OUT 에는 하이, /OUT 에는 로우가 출력된다.
또 노말동작시에 SA 가 하이, /SA 가 하이, SB 가 로우, /SB 하이 레벨전압이 인가된다고 하면, 직렬연결된 NMOS트랜지스터 N7,N8의 게이트에 하이가 공급되어 전류가 흐르게 되어 PMOS트랜지스터 P9을 통해 P3와 P6로 전류 미러 동작을 하게 된다. 그리고 직렬연결된 NMOS트랜지스터 N2 은 그 게이트에 로우, N1의 게이트에는 하이가 인가되어 전류가 흐르지 않게 되어 OUT 에는 로우, /OUT 에는 하이가 출력된다.
그래서 SA, /SA 및 SB, /SB 의 상태가 그대로 OUT, /OUT 에 나타난다.
다음으로, 멀티비트 테스트모드에서는 예를들면 YD0-YDi 중에서 하나의 컬럼을, 그리고 YD0-YDn 중에서 하나의 컬럼, 즉 두개의 컬럼이 도시에 선택되어, SA 나 / SA 중에서 하나가 로우로 되고, SB 나 /SB 중에서 하나가 로우로 되어 OUT 와 /OUT 에 PASS 와 FAIL 두가지 상태가 나타난다.
그 중 패스가 되는 경우는 제1 센스증폭기가 동일한 데이타를 출력하는 경우로서, 동일한 2개의 하이레벨신호가 제2센스증폭기의 SA와 SB로 인가되고, 동일한 2개의 로우레벨 신호는 제2센스 증폭기의 /SA와 /SB로 인가되어, 노말동작시와 마찬가지로 제2센스증폭기는 노말상태에서의 동작을 행하여 데이타 출력은 하이 또는 로우의 노말 데이타 처럼 출력한다.
다음에 FAIL 일 경우에는 제1센스증폭기가 동시에 하이와 로우의 서로다른 데이타를 출력하는 경우이다. 예로서 SA가 하이, SA 로우, 및SB 가 로우, /SB 가 하이 의 상태일 때, 직력연결된 NMOS트랜지스터(N1),(N2)로 전류가 흐르지 않게 되어 PMOS트랜지스터(P1)을 통해 P4와 P7로 전류 미러동작을 하지 못하게 된다. 그리고 직렬연결된 NMOS트랜지스터(N7),(N8)로 전류가 흐르지 않게 되어 PMOS트랜지스터(P9)를 통해 P3와 P6로 전류 미러 동작을 하지 못하게 된다.
그리고 입력이 각각 하이레벨인 NMOS트랜지스터(N3),(N6) 각각은 NMOS 트랜지스터(N4),(N5)와 직력연결되어 있고, 직력연결된 NMOS트랜지스터(N3),(N4)와 NMOS트랜지스터(N5),(N6)은 서로 병렬 연결 관계에 있어, NMOS트랜지스터(N3),(N6)를 통하여 흐르는 전류는 트랜지스터(P5)를 통하여 P2, P8로 전류 미러 동작을 하게 되므로 제2 센스증폭기 출력 OUT, /OUT 은 모두가 하이가 되어 출력버퍼의 출력이 하이 임피던스로 되어 FAIL로 판단하게 한다.
따라서, 셀의 오동작을 표시하여 셀기능 테스트 기능을 하게된다.
그리고 상기한 설명에서 분명하듯이 노말동작회로와 테스트동작회로는 동일회로인 것이 특징이 되고 있다.
그러나 이러한 반도체 기억장치의 멀티비트 테스트회로에 있어서는 테스트할 비트수의 확장이 용이하지 않기 때문에 테스트할 비트수에 제한이 따르고, 또한 제2의 센스증폭기에 입력되는 신호가 소신호일 때 전류미러회로의 동작이 불안정하여 올바른 출력 데이타를 알 수 없어 테스트 신뢰도에 문제가 있다.
그리고, 전류미러회로 동작에 기초하여 동작되기 때문에 전류 미러되는 전류량이 다른것에 이해 노말동작모드와 멀티비트 테스트동작모드일 때의 동작속도가 다르게 된다.
본 발명의 목적은 보다 개선된 반도체 기억장치의 멀티비트 테스트회로를 제공하는 것으로, 노말동작모드와 멀티비트 테스트동작모드일 때의 패스를 동일하게 하고 테스트할 비트수의 확장을 용이하게 하며 또한 노말동작모드와 멀티비트 테스트동작모드일 때의 센싱속도를 동일하게 한 반도체 기억장치의 멀티비트 테스트회로를 제공하는 것이다.
본 발명의 목적에 따른 반도체 기억장치의 멀티비트 테스트회로는 반도체 기억장치의 메모리셀에 연결된 센스 증폭기와, 이의 비트라인의 신호와 컬럼선택신호를 입력으로 하여 선택된 셀의 데이타를 출력신호(S),(/S)로 출력하는 다이렉트 센스 증폭기(Direct Sense Amplifier; DSA)로 구성된 제1센싱부와, 상기 제1센싱부의 서로다른 출력신호(S),(/S)에 대해 서로다른 출력과 로우의 출력신호(S),(/S)에 대해 하이 임피던스출력을 생성하는 제2센싱부로 구성된다.
본 발명의 반도체 기억장치 멀티비트 테스트회로의 다른 예는 반도체 메모리 셀에 연결한 제1센스증폭기와, 센스증폭기의 출력 셀 데이타를 데이타 버스라인에 출력신호(S),(/S)를 전송하는 다이렉트 센스 증폭기(DSA)와, DSA출력을 증폭하는 제2의 센스증폭기로 구성되는 것을 특징으로 한다.
다음에 본 발명에 대하여 첨부한 도면을 사용하여 설명한다.
제 2도(가)(나)는 반도체 기억장치 멀티비트 테스트회로를 도시한 것으로, 도면에서 보듯이 이 회로는 2개의 제1 센싱부(30)와 제2 센싱부(40)를 포함하며, 제1 센싱부의 센스 증폭기(30A)(30B)의 비트라인의 신호를 입력하는 다이렉트 센스 증폭기(Direct Sense Amplifier; DSA)(30C)의 동작에 의해 제1 센싱부는 출력신호(S),(/S)를 출력하고 이 신호는 제2 센싱부에 인가되어 노말동작과 고신뢰성의 테스트동작을 행하게 한다.
제 1 센싱부(30)는 제 2 도 (가)에서 보인 바와 같이 센스 증폭기(30A),(30B)와, 이 센스 증폭기의 비트라인의 신호를 입력으로 하는 DSA회로(30C)로 구성된다. DSA회로는 센스증폭기(30A),(30B)의 출력 셀 데이타를 데이타 버스라인에 출력신호(S),(/S)를 전달하는 다이렉트 센스 증폭기이며, 실제적으로 센스 증폭기의 제2센싱부는 제1센싱부의 출력을 증폭하는 기능을 갖는다.
제 1 센싱부(30)의 센스증폭기(30A,30B)는 선택되는 비트라인의 전위를 센싱하여 증폭하는 통상의 센스증폭기와 같다. DSA회로(30C)는 센스증폭기(30A),(30B) 에서 출력되는 셀 데이타를 데이타 버스라인에 출력신호(S),(/S)로 전달하는 다이렉트 센스 증폭기이며, DSA회로(30C)는 NMOS트랜지스터 MN1 과 MN4 게이트에 센스증폭기의 비트라인이 각각 연결되고, 칼럼셀렉트신호 YD0-YDn 중하나의 신호인 YD0신호가 NMOS트랜지스터(MN1)과(MN4) 각각에 직렬연결된 NMOS트랜지스터(MN2)과 (MN3)의 게이트에 같이 연결되어 비트라인의 신호를 데이타전송라인상에 S,/S신호로서 출력하도록 구성되어 있다. 따라서 S,/S중 어느하는 로우레벨의 신호이다. 이와 같이 DSA회로의 출력은 제2 센스 증폭기에 인가된다.
제2 센스증폭기(40)는 제2도(나)에 도시한 바와 같이 S신호에 대하여 PMOS트랜지스터(MP3),(MP4)로 구성된 전류미러회로(40A)와, 이 전류미러회로(40A)에 연결되고 제1센싱부(30)의 출력(S)를 받고 서로 병렬로 연결된 NMOS트랜지스터(NM5), (MN6)와, 상기 전류미러회로(40A)에 연결되고 그 연결노드에서 출력신호(OUT)를 출력하고 제1센싱부의 출력(/S)을 게이트에서 받는 MOS트랜지스터(MN7) 및 기준신호(Vref)를 그게이트에서 받는 또다른 MOS트랜지스터(MN8)로 구성되고, /S신호에 대하여 상기 구성과 대응되는 동일한 구성을 갖도록 회로를 구성하고 있다 즉, /S신호에 대해선 PMOS트랜지스터(MP5),(MP6)로 구성된 전류미러회로(40B)와, 이 진류미러회로(40B)에 연결되고 제1센싱부(30)의 출력(/S)을 받고 서로 병렬로 연결된 MOS트랜지스터(MN11), (MN12)와, 상기 전류미러회로에 연결되고 그 연결노드에서 출력신호(/OUT)를 출력하고 제1센싱부의 출력(S)을 게이트에서 받는 MOS트랜지스터(MN10) 및 기준신호(Vref)를 그 게이트에서 받는 또다른 MOS트랜지스터(MN9)로 구성된다.
다음에 본 발명의 회로동작에 있어서, 노말동작모드에 대하여 설명한다.
노말동작모드에서는 메모리 셀 컬럼셀렉터로부터 YD0 내지 YDn중 어느 하나만이 선택된다.
YD0가 선택되었을때 셀데이타는 제 1센스증폭기(30A)를 거쳐 이의 출력인 비라인의 신호가 DSA회로(30C)를 구성하는 NMOS트랜지스터(MN1)과 (MN4)의 게이트에 인가되고, 선택된 YD0신호는 NMOS트랜지스터(MN1)과 (MN4) 각각에 직렬연결된 NMOS트랜지스터(MN2)과 (MN3)의 게이트에 공히 입력되어 스위칭 온되므로 비트라인의 신호는 데이타전송라인상에 S, /S신호로서 출력하게 한다. 따라서 S, /S중 어느하는 로우레벨의 신호이다. 이와 같이 DSA회로의 출력은 제2 센스 증폭기에 인가된다.
제 2 센스증폭기(40)의 기준신호(Vref)는 항상 하이레벨의 신호로 입력되고 있고, 제 2 센스 증폭기에 입력되는 S신호가 하이레벨이고 /S신호가 로우레벨이라고 하면, 병렬연결된 NMOS트랜지스터 MN5,MN6 의 게이트에 입력되는 신호레벨이 하이레벨이므로 상기 트랜지스터가 온되어 전류가 흐르고 이들 전류의 합은 전류미러회로를 구성하고 있는 PMOS트랜지스터 MP3 을 통하여 MP4로 미러되어 동일한 전류가 흐르게 된다. 이때 로우레벨의 /S신호에 의해서게이트이 입력이 로우레벨인 NMOS 트랜지스터 MN7이 오프되고 이와 병렬관계에 있고 게이트 입력이 기준전압인 NMOS트랜지스터(MN8)의 전류의 합이 출력노드(OUT)로 흐른다. 다시 말하면, 병렬연결된 NMOS트랜지스터(MN5),(MN6)에서 흐르는 전류와 병렬 연결된 MN7와 MN8에서 흐르는 전류의 차가 출력(OUT)에 출력되어 하이레벨의 출력데이타를 나타낸다.
다음에, /S 신호가 로우레벨이므로 병렬연결된 NMOS트랜지스터(MN11),(MN12)에서 흐르는 전류와, 병렬 연결된 NMOS트랜지스터(MN10),(MN9)에서 흐르는 전류의 차가 출력(/OUT)에 로우레벨로 나타난다. 즉 게이트 입력신호가 로우레벨인 병렬연결된 NMOS트랜지스터(MN11),(MN12)에서 흐르느 전류는 PMOS트랜지스터(MP6)를 통해 미러전류로서 PMOS트랜지스터(MP5)로 동일 전류가 흐르게 된다. 이때 병렬 연결된 게이트 입력이 기준전압인 트랜지스터(MN9)와 게이트 입력이 S신호의 하이레벨인 트랜지스터(MN10)의 전류의 합이 출력(/OUT)에 흐르게 된다. 즉, 병렬 연결된 NMOS트랜지스터(MN11),(MN12)의 전류의 합과 병렬 연결된 트랜지스터(MN9),(MN10)의 전류의 합의 차가 출력(/OUT)에 출력되어 출력(/OUT)의 전위레벨은 로우가 되는 것이다.
다음에 본 발명의 회로의 테스트모드 동작에 대하여 상세히 설명한다.
기억조사의 셀을 테스트할 때는 모든 셀의 하이를 기억시켰다가 다시 읽어서 하이가 독출되면 정상인 것으로 판단한다. 또는 하이 대신 로우를 기억시켰다가 읽어서 로우가 되는가를 확인하여도 된다.
테스트 모드에서는 예를들면 YD0 내지 YDn중 적어도 2개 이상의 컬럼이 동시에 선택된다. 그러면 데이타 버스 라인의 출력(S)과 (/S)중 하나만 로우가 되면 셀은 이상이 없는 것이고, 상기 두개의 출력 모두가 로우인 것으로 나타나면 셀이 오동작하는 것을 나타낸다. 이렇게 되는 이유는 정상적으로 셀이 동작되면 모든 셀을 하이로 기억시킨 경우에 센스앰프에서 읽을 비트라인이 하이로 될 때 레프런스 비트라인은 로우로 되기 때문에 어느 하나의 셀이 오동작을 하면 하이로 되어야 할 비트라인이 로우로 되어 미리 소정의 전압으로 프리차지되어 있던 두개의 출력라인 S 와 /S 가 동시에 로우가 되기 때문이다.
이러한 정보는 제2 센싱부에 테스트결과를 나타내는 출력데이타를 받아 충분히 증폭하여 Dout 으로 전달하여 테스트된 결과를 나타낸다.
검색된 셀이 정상일 때의 동작은 데이타 버스 라인의 출력(S)과 (/S)중 하나만 로우가 되므로 노말 독취 동작 과정과 동일하게 동작된다.
그러나 검색된 셀 중에서 오동작을 일으키는 것이 있을 경우에는 제1센싱부의 출력 S와 /S가 모두 로우로 되는 때이므로 이때의 회로동작과정을 살펴보면 다음과 같다.
제 2 센스증폭기에서 병렬연결된 NMOS트랜지스터(MN5),(MN6)의 게이트에는 현재 각각 로우레벨의 신호 S가 인가되고 있고, 병렬연결된 NMOS트랜지스터(MN11),(MN12)의 게이트 역시 각각 로우 레벨의 신호 /S가 인가되고 있다.
NMOS트랜지스터(MN8)의 게이트에 인가되는 신호는 기준신호이므로, 병렬연결된 NMOS트랜지스터(MN5),(MN6)의 전류의 합이 PMOS트랜지스터(MP3)을 통해 MP4로 미러된 동일 전류치와 병렬연결된 NMOS트랜지스터(MN7),(MN8)의 전류의 합과의 차가 제2센스 증폭기의 출력(OUT)으로 나타나므로 그 레벨은 로우가 된다.
마찬가지 동작으로, 병렬연결된 NMOS트랜지스터(MN11),(MN12)의 전류의 합이 PMOS트랜지스터(MP6)을 통해 MP5로 미러된 동일 전류치와 병렬연결된 NMOS트랜지스터(MN8),(MN10)의 전류의 합과의 차가 출력(/OUT)으로 나타나므로 역시 로우레벨로 나타난다.
따라서 제2센스 증폭기의 출력(OUT),(/OUT) 모두가 로우레벨이 되므로 Dout은 고임피던스가 되어 테스트된 셀들이 페일(fail)임을 알려준다.
위에서 두개의 셀을 동시에 테스하는 경우를 예로 들어서 설명하였지만 두개 이상의 셀을 동시에 테스트 할 수 있는데, 즉 정상적으로 셀이 동작되면 모든 셀을 하이로 기억시킨 경우에 센스앰프에서 읽을 비트라인이 모두 하이로 되고, 레프런스 라인을 모두로우로 되어야 한다. 그러나 만약 에러가 있는 셀이 하나 이상 있으면 하이로 되어야 할 비트라인이 로우로 되어 두개의 출력라인 S 와 /S 가 동시에 로우로 된다. 이러한 오동작 셀이 발견되면 그 셀을 찾기위하여 다시 두개의 셀을 테스트하는 동작을 시키면 된다.
이상 설명한 바와 같이 본 발명에 의하면 노말모드나 멀티비트 테스트모드 동작시 회로동작과정이 동일 패스로 이루어져 속도차이가 없으며 많은 수의 비트를 테스트하는데 적합하다.

Claims (6)

  1. 반도체 기억장치의 메모리 셀에 연결된 센스 증폭기와, 상기 증폭기의 비트라인 신호와 컬럼선택신호를 입력으로 하여 선택된 셀의 데이타를 출력신호(S),(/S)로 출력하는 다이렉트 센스 증폭기(Direct Sense Amplifier; DSA)로 구성된 제1센싱부와, 상기 제1센싱부의 서로다른 출력신호(S),(/S)에 대해 서로다른 출력을 내보내고, 모두 로우의 출력신호(S),(/S)에 대해 하이 임피던스 상태로 출력을 생성하는 제2센싱부로 구성된 것을 특징으로 하는 반도체 기억장치의 멀티비트 테스트회로.
  2. 제1항에 있어서, 상기 DSA 회로는 한쌍의 제 1 MOS트랜지스터의 게이트에 인가되고, 선택된 컬럼신호는 상기 제 1 MOS트랜지스터 각각에 직렬로 연결된 제 2 MOS트랜지스터의 게이트에 공동으로 입력되어, 상기 제2 MOS 트랜지스가 스위칭 온 되어 비트라인의 신호를 데이타전송 라인상에 출력하게 하는 것을 특징으로 하는 반도체 기억장치의 멀티비트 테스트회로.
  3. 제 1항에 있어서, (1) 상기 제2 센싱부는 제1센싱부의 S신호에 대하여, 제1전류미러회로와 제1전류미러회로에 연결되고 제1센싱부의 출력(S)을 받고 서로 병렬로 연결된 제3 MOS 트랜지스터와, 상기 제1 전류미러에 연결되고 제1센싱부의 출력(/S)을 그 게이트에서 받는 제3 MOS트랜지스터 및 기준신호를 게이트에서 받는 제 4 MOS트랜지스터로 구성되고, (2) 제1센싱부의 /S신호에 대하여 상기 (1)항의 구성과 동일한 구성을 갖도록 회로를 구성하여, 상기 (1)항에서의 제1 전류미러와 제3 및 제 4 MOS트랜지스터의 연결노드와 제(2)항에서의 대응하는 연결노드에서 노말 독취 출력과 멀티비트검사출력을 출력시키도록 구성된 것을 특징으로 하는 반도체 기억장치의 멀티비트 테스트회로.
  4. 반도체 메모리 셀에 연결한 제1센스증폭기와, 상기 센스증폭기의 출력 셀 데이타를 데이타 버스라인에 출력신호(S),(/S)를 전송하는 다이렉트 센스 증폭기(DSA)와, DSA출력을 증폭하는 제2의 센스증폭기로 구성되는 것을 특징으로 하는 반도체 기억장치의 멀티비트 테스트회로.
  5. 제 4항에 있어서, 상기 제2 센스 증폭기는 DSA의 S신호에 대하여, 전류미러회로와 이 전류미러회로에 연결되고 제1센싱부의 출력(S)을 받고 서로 병렬로 연결된 MOS트랜지스터와, 상기 전류미러에 연결되고 그 연결노드에서 출력신호를 출력하고, 제1센싱부의 출력(/S)을 게이트에서 받는 MOS트랜지스터 및 기준신호를 받는 또다른 MOS트랜지스터로 구성되고, DSA의 /S신호에 대하여 상기 구성과 동일한 구성으로 서로 쌍을 이루도록 회로를 구성한 것을 특징으로 하는 반도체 기억장치의 멀티비트 테스트회로.
  6. 제 4항에 있어서, 상기 DSA회로는 한쌍의 MOS트랜지스터의 게이트에 인가되고, 선택된 컬럼신호는 한쌍의 MOS트랜지스터의 각각에 직렬연결된 MOS트랜지스터의 게이트에 공히 입력되어 스위칭 온,오프 되어 비트 라인의 신호를 데이타전송 라인상에 S,/S신호로서 출력하게 하는 것을 특징으로 하는 반도체 기억 장치의 멀티비트 테스트회로.
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