JPH0854446A - 半導体記憶装置用マルチビットテスト回路 - Google Patents
半導体記憶装置用マルチビットテスト回路Info
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- JPH0854446A JPH0854446A JP7020499A JP2049995A JPH0854446A JP H0854446 A JPH0854446 A JP H0854446A JP 7020499 A JP7020499 A JP 7020499A JP 2049995 A JP2049995 A JP 2049995A JP H0854446 A JPH0854446 A JP H0854446A
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- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
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- G11C29/30—Accessing single arrays
- G11C29/34—Accessing multiple bits simultaneously
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- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】ノーマルモードとマルチビットテストモードの
信号経路を同一にして両動作時の検知速度を同一にし、
テストするビット数の拡張を容易にした半導体記憶装置
用マルチビットテスト回路を提供する。 【構成】メモリセルに接続された検知増幅器と、検知増
幅器からのメモリセルの一対のビット線信号とカラム選
択信号とを入力として受け、一対のビット線信号に対応
する出力信号を第１の出力線と第２の出力線とに出力す
る直接検知増幅器とから成る第１検知部と、第１の出力
線の出力信号（／Ｓ）と第２の出力線の出力信号（Ｓ）
とを入力として受け、第１の出力線の出力信号と上記第
２の出力線の出力信号とが互いに異なる場合には互いに
異なる２つの出力（ＯＵＴ，／ＯＵＴ）を送り出し、第
１の出力線の出力信号と第２の出力線の出力信号とが共
に低電圧信号の場合には、共に低電圧の２つの出力を送
り出す第２検知部４０とからなる。
信号経路を同一にして両動作時の検知速度を同一にし、
テストするビット数の拡張を容易にした半導体記憶装置
用マルチビットテスト回路を提供する。 【構成】メモリセルに接続された検知増幅器と、検知増
幅器からのメモリセルの一対のビット線信号とカラム選
択信号とを入力として受け、一対のビット線信号に対応
する出力信号を第１の出力線と第２の出力線とに出力す
る直接検知増幅器とから成る第１検知部と、第１の出力
線の出力信号（／Ｓ）と第２の出力線の出力信号（Ｓ）
とを入力として受け、第１の出力線の出力信号と上記第
２の出力線の出力信号とが互いに異なる場合には互いに
異なる２つの出力（ＯＵＴ，／ＯＵＴ）を送り出し、第
１の出力線の出力信号と第２の出力線の出力信号とが共
に低電圧信号の場合には、共に低電圧の２つの出力を送
り出す第２検知部４０とからなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置のマルチ
ビットテスト回路に関し、特にノーマルモードとマルチ
ビットテストモードの信号経路を共通にして、ノーマル
モード動作時とマルチビットテストモード動作時の回路
の動作速度を同一し、テストするメモリセル数を容易に
増加することが可能な、大記憶容量の装置のテストに適
した半導体記憶装置用マルチビットテスト回路に関す
る。
ビットテスト回路に関し、特にノーマルモードとマルチ
ビットテストモードの信号経路を共通にして、ノーマル
モード動作時とマルチビットテストモード動作時の回路
の動作速度を同一し、テストするメモリセル数を容易に
増加することが可能な、大記憶容量の装置のテストに適
した半導体記憶装置用マルチビットテスト回路に関す
る。
【０００２】
【従来の技術】半導体ウェーハ工程によって製作される
半導体記憶装置は、各メモリセルへのデータの書込みま
たは各メモリセルからのデータの読取りに異常がないよ
うに製造する必要がある。比較的小さい記憶容量の半導
体記憶装置においては、このような機能をテストするの
にそれほど多くの時間を要しない。しかし、最近の、例
えば１メガバイト以上の容量の半導体記憶装置において
は、多くのメモリセルのそれぞれを一つ一つテストする
のに多大の時間が必要となる。
半導体記憶装置は、各メモリセルへのデータの書込みま
たは各メモリセルからのデータの読取りに異常がないよ
うに製造する必要がある。比較的小さい記憶容量の半導
体記憶装置においては、このような機能をテストするの
にそれほど多くの時間を要しない。しかし、最近の、例
えば１メガバイト以上の容量の半導体記憶装置において
は、多くのメモリセルのそれぞれを一つ一つテストする
のに多大の時間が必要となる。
【０００３】そこで、このような多数のメモリセルをよ
り効率的、より高速、かつ高信頼性をもってテストする
ために、マルチビットテスト回路が考案されている。こ
のような高速および高信頼性のテスト回路は、記憶装置
の信頼度を向上させるばかりでなく、テスト時間を短縮
させ、かつ、メモリセルサイズを減少させるのに寄与し
てきた。このような従来の半導体記憶装置用マルチビッ
トテスト回路の一例を図３および図４に示す。
り効率的、より高速、かつ高信頼性をもってテストする
ために、マルチビットテスト回路が考案されている。こ
のような高速および高信頼性のテスト回路は、記憶装置
の信頼度を向上させるばかりでなく、テスト時間を短縮
させ、かつ、メモリセルサイズを減少させるのに寄与し
てきた。このような従来の半導体記憶装置用マルチビッ
トテスト回路の一例を図３および図４に示す。
【０００４】図３は、従来の半導体記憶装置用マルチビ
ットテスト回路の第１検知増幅器の部分を示す。図示の
如く、半導体記憶装置は複数のメモリセル１を含んでい
る。各メモリセル１は、１対のビット線と基準線とに接
続されている。回路がノーマルモードで動作している場
合には、１対のビット線と基準線とは、互いに相補（co
mplementary）な値を有する信号Ｓと／Ｓ（ここに、／
はバーを意味する。以下同じ。）とを発生する。図３の
従来の半導体記憶装置用マルチビットテスト回路は、メ
モリセル１からの出力データを検知して増幅する１対の
第１検知増幅器１０Ａと１０Ｂとを含んで構成されてい
る。第１検知増幅器１０Ａと１０Ｂは、第１検知増幅器
１０Ａに関係する複数のカラムＹＤ０・・・ＹＤｉから
１または複数のカラムを選択し、あるいは、第１検知増
幅器１０Ｂに関係する複数のカラムＹＤｊ・・・ＹＤｎ
から１または複数のカラムを選択するカラム選択器（図
示しない）を含んで構成されている。
ットテスト回路の第１検知増幅器の部分を示す。図示の
如く、半導体記憶装置は複数のメモリセル１を含んでい
る。各メモリセル１は、１対のビット線と基準線とに接
続されている。回路がノーマルモードで動作している場
合には、１対のビット線と基準線とは、互いに相補（co
mplementary）な値を有する信号Ｓと／Ｓ（ここに、／
はバーを意味する。以下同じ。）とを発生する。図３の
従来の半導体記憶装置用マルチビットテスト回路は、メ
モリセル１からの出力データを検知して増幅する１対の
第１検知増幅器１０Ａと１０Ｂとを含んで構成されてい
る。第１検知増幅器１０Ａと１０Ｂは、第１検知増幅器
１０Ａに関係する複数のカラムＹＤ０・・・ＹＤｉから
１または複数のカラムを選択し、あるいは、第１検知増
幅器１０Ｂに関係する複数のカラムＹＤｊ・・・ＹＤｎ
から１または複数のカラムを選択するカラム選択器（図
示しない）を含んで構成されている。
【０００５】活性化されると、第１検知増幅器１０Ａは
第１信号経路を通じて、信号出力部ＳＡと／ＳＡとに信
号を出力し、第１検知増幅器１０Ｂは第２信号経路を通
じて、信号出力部ＳＢと／ＳＢとに信号を出力する。こ
れらの信号は、図４に示す電流ミラー回路を有する第２
検知増幅器２０に供給される。
第１信号経路を通じて、信号出力部ＳＡと／ＳＡとに信
号を出力し、第１検知増幅器１０Ｂは第２信号経路を通
じて、信号出力部ＳＢと／ＳＢとに信号を出力する。こ
れらの信号は、図４に示す電流ミラー回路を有する第２
検知増幅器２０に供給される。
【０００６】このマルチビットテスト回路は、ノーマル
モードとテストモードにおいてそれぞれ作動可能であ
る。
モードとテストモードにおいてそれぞれ作動可能であ
る。
【０００７】ノーマルモード動作時には、カラム選択器
はカラムＹＤ０・・・ＹＤｉまたはカラムＹＤｊ・・・
ＹＤｎから１個のカラムのみを選択する。例えば、第１
検知増幅器１０Ａに関係する複数のカラムＹＤ０・・・
ＹＤｉからカラムＹＤ０を選択すると、第１検知増幅器
１０Ａが活性化されて、相補データ信号が信号出力部Ｓ
Ａと／ＳＡとに出力される。ＳＡと／ＳＡとに出力され
る信号は、それぞれ選択されたカラムに関連するビット
線から検知された信号と基準線から検知された信号とに
相当する。第１検知増幅器１０Ｂは、関係するカラムが
選択されていないので活性化されないままであり、信号
出力部ＳＢと／ＳＢとにはＶｃｃに相当する電圧の信号
を出力される。これは、第１検知増幅器１０Ｂが活性化
されない場合には、信号出力部ＳＢと／ＳＢとにそれぞ
れ結合されているＰＭＯＳ（Ｐ型金属酸化膜半導体）ト
ランジスタＰ１２とＰ１３とが活性化されるからであ
る。
はカラムＹＤ０・・・ＹＤｉまたはカラムＹＤｊ・・・
ＹＤｎから１個のカラムのみを選択する。例えば、第１
検知増幅器１０Ａに関係する複数のカラムＹＤ０・・・
ＹＤｉからカラムＹＤ０を選択すると、第１検知増幅器
１０Ａが活性化されて、相補データ信号が信号出力部Ｓ
Ａと／ＳＡとに出力される。ＳＡと／ＳＡとに出力され
る信号は、それぞれ選択されたカラムに関連するビット
線から検知された信号と基準線から検知された信号とに
相当する。第１検知増幅器１０Ｂは、関係するカラムが
選択されていないので活性化されないままであり、信号
出力部ＳＢと／ＳＢとにはＶｃｃに相当する電圧の信号
を出力される。これは、第１検知増幅器１０Ｂが活性化
されない場合には、信号出力部ＳＢと／ＳＢとにそれぞ
れ結合されているＰＭＯＳ（Ｐ型金属酸化膜半導体）ト
ランジスタＰ１２とＰ１３とが活性化されるからであ
る。
【０００８】また、カラム選択器が第１検知増幅器１０
Ｂに関係するカラムＹＤｊ・・・ＹＤｎから一つのカラ
ムを選択すると、第１検知増幅器１０Ａと第１検知増幅
器１０Ｂは上記と互いに反対の動作をする。
Ｂに関係するカラムＹＤｊ・・・ＹＤｎから一つのカラ
ムを選択すると、第１検知増幅器１０Ａと第１検知増幅
器１０Ｂは上記と互いに反対の動作をする。
【０００９】テストモード動作時には、カラム選択器は
同時に１以上のカラム、例えばＹＤ０とＹＤｊとを選択
し、この場合には信号出力部ＳＢと／ＳＢにも相補デー
タ信号が出力される。
同時に１以上のカラム、例えばＹＤ０とＹＤｊとを選択
し、この場合には信号出力部ＳＢと／ＳＢにも相補デー
タ信号が出力される。
【００１０】図４に示すように、第２検知増幅器２０は
変形電流ミラー回路から構成されており、第１検知増幅
器１０Ａ及び１０Ｂの出力を受けて動作する。ノーマル
動作時に、例えばカラム選択器がＹＤ０を選択すると、
ＳＡにはハイ（ｈｉｇｈ）、／ＳＡにはロー（ｌｏ
ｗ）、ＳＢおよび／ＳＢにはハイの電圧が印加される。
すると、第２検知増幅器は、出力線ＯＵＴおよび／ＯＵ
Ｔに相補データを出力する。すなわち、互いに直列接続
されているＮＭＯＳ（Ｎ型金属酸化膜半導体）トランジ
スタＮ１、Ｎ２の各ゲートにハイの電圧が供給され、電
流が流れるようになる。その結果、ＰＭＯＳトランジス
タＰ１とＰ４とＰ７とを通じて電流ミラーが起動され
る。
変形電流ミラー回路から構成されており、第１検知増幅
器１０Ａ及び１０Ｂの出力を受けて動作する。ノーマル
動作時に、例えばカラム選択器がＹＤ０を選択すると、
ＳＡにはハイ（ｈｉｇｈ）、／ＳＡにはロー（ｌｏ
ｗ）、ＳＢおよび／ＳＢにはハイの電圧が印加される。
すると、第２検知増幅器は、出力線ＯＵＴおよび／ＯＵ
Ｔに相補データを出力する。すなわち、互いに直列接続
されているＮＭＯＳ（Ｎ型金属酸化膜半導体）トランジ
スタＮ１、Ｎ２の各ゲートにハイの電圧が供給され、電
流が流れるようになる。その結果、ＰＭＯＳトランジス
タＰ１とＰ４とＰ７とを通じて電流ミラーが起動され
る。
【００１１】また、直列接続されたＮＭＯＳトランジス
タＮ７のゲートにはロー、Ｎ８のゲートにはハイが印加
されるので、これらを通じては電流は流れない。その結
果、出力線ＯＵＴにはハイ、／ＯＵＴにはローが出力さ
れる。出力線ＯＵＴと／ＯＵＴからのこれらの出力は、
出力バッファに供給される。
タＮ７のゲートにはロー、Ｎ８のゲートにはハイが印加
されるので、これらを通じては電流は流れない。その結
果、出力線ＯＵＴにはハイ、／ＯＵＴにはローが出力さ
れる。出力線ＯＵＴと／ＯＵＴからのこれらの出力は、
出力バッファに供給される。
【００１２】同様に、第１検知増幅器１０Ｂに関係する
ＹＤｊが選択され、関係するメモリセルは初期にローに
設定されていると仮定する。すると、ノーマル動作の場
合にはＳＡおよび／ＳＡにはハイ、ＳＢにはロー、／Ｓ
Ｂにはハイレベル電圧が印加される。そこで、直列接続
されたＮＭＯＳトランジスタＮ７、Ｎ８のゲートにはハ
イが供給されて電流が流れるようになる。その結果、Ｐ
ＭＯＳトランジスタＰ９とＰ３とＰ６とを通じて電流ミ
ラーが起動される。また、直列接続されたＮＭＯＳトラ
ンジスタＮ２のゲートにロー、Ｎ１のゲートにはハイが
印加されるので、これらを通じては電流は流れない。そ
の結果、出力線ＯＵＴにはロー、／ＯＵＴにはハイが出
力される。
ＹＤｊが選択され、関係するメモリセルは初期にローに
設定されていると仮定する。すると、ノーマル動作の場
合にはＳＡおよび／ＳＡにはハイ、ＳＢにはロー、／Ｓ
Ｂにはハイレベル電圧が印加される。そこで、直列接続
されたＮＭＯＳトランジスタＮ７、Ｎ８のゲートにはハ
イが供給されて電流が流れるようになる。その結果、Ｐ
ＭＯＳトランジスタＰ９とＰ３とＰ６とを通じて電流ミ
ラーが起動される。また、直列接続されたＮＭＯＳトラ
ンジスタＮ２のゲートにロー、Ｎ１のゲートにはハイが
印加されるので、これらを通じては電流は流れない。そ
の結果、出力線ＯＵＴにはロー、／ＯＵＴにはハイが出
力される。
【００１３】従って、ＳＡ、／ＳＡ及びＳＢ、／ＳＢの
状態は、出力線ＯＵＴ及び／ＯＵＴでチェックすること
が可能である。
状態は、出力線ＯＵＴ及び／ＯＵＴでチェックすること
が可能である。
【００１４】次に、マルチビットテストモードにおいて
は、２つの状態が存在する。
は、２つの状態が存在する。
【００１５】第１の状態では、第１検知増幅器１０Ａと
１０Ｂとは同一のデータを出力する。例えば、２つの同
一のハイレヴェルの信号がＳＡとＳＢとに出力され第２
検知増幅器２０に入力され、２つの同一のローレヴェル
の信号が／ＳＡと／ＳＢとに出力され第２検知増幅器２
０に入力される。この状態においては、第２検知増幅器
２０は、上述のノーマルモード動作時と良く似た動作を
行い、ハイレヴェルまたはローレヴェルの正常データを
出力する。
１０Ｂとは同一のデータを出力する。例えば、２つの同
一のハイレヴェルの信号がＳＡとＳＢとに出力され第２
検知増幅器２０に入力され、２つの同一のローレヴェル
の信号が／ＳＡと／ＳＢとに出力され第２検知増幅器２
０に入力される。この状態においては、第２検知増幅器
２０は、上述のノーマルモード動作時と良く似た動作を
行い、ハイレヴェルまたはローレヴェルの正常データを
出力する。
【００１６】第２の状態では、第１検知増幅器１０Ａと
１０Ｂとは異なったデータを出力する。以下これについ
て詳細に述べる。
１０Ｂとは異なったデータを出力する。以下これについ
て詳細に述べる。
【００１７】先に述べたように、テストモード時には、
カラム選択器は同時に１以上のカラム、例えば、第１検
知増幅器１０Ａに関係するＹＤ０〜ＹＤｉのうちの１つ
のカラムと、第１検知増幅器１０Ｂに関係するＹＤｊ〜
ＹＤｎのうちの１つのカラムとを選択する。ＳＡと／Ｓ
Ａのうちの１つと、ＳＢと／ＳＢのうち１つはロー信号
値を持つことになろう。出力線ＯＵＴと／ＯＵＴの出力
に基づいて、パス（ＰＡＳＳ、合格）とフェイル（ＦＡ
ＩＬ、故障）の２つの内の１つが表示されることにな
る。
カラム選択器は同時に１以上のカラム、例えば、第１検
知増幅器１０Ａに関係するＹＤ０〜ＹＤｉのうちの１つ
のカラムと、第１検知増幅器１０Ｂに関係するＹＤｊ〜
ＹＤｎのうちの１つのカラムとを選択する。ＳＡと／Ｓ
Ａのうちの１つと、ＳＢと／ＳＢのうち１つはロー信号
値を持つことになろう。出力線ＯＵＴと／ＯＵＴの出力
に基づいて、パス（ＰＡＳＳ、合格）とフェイル（ＦＡ
ＩＬ、故障）の２つの内の１つが表示されることにな
る。
【００１８】この場合、第１検知増幅器１０Ａと１０Ｂ
とが同じデータ（同じハイまたは同じロー）を出力した
場合には、パスが表示される。例えば、ＳＡとＳＢとに
同じハイレヴェル信号が出力されて第２検知増幅器２０
に入力され、／ＳＡと／ＳＢとには同じロー信号値が出
力されると仮定する。すると、第２検知増幅器２０はノ
ーマルモード動作時と同様の動作を行い、出力線にハイ
あるいはローのノーマルデータを出力する。
とが同じデータ（同じハイまたは同じロー）を出力した
場合には、パスが表示される。例えば、ＳＡとＳＢとに
同じハイレヴェル信号が出力されて第２検知増幅器２０
に入力され、／ＳＡと／ＳＢとには同じロー信号値が出
力されると仮定する。すると、第２検知増幅器２０はノ
ーマルモード動作時と同様の動作を行い、出力線にハイ
あるいはローのノーマルデータを出力する。
【００１９】一方、第１検知増幅器１０Ａと１０Ｂとが
異なるデータを出力した場合には、フェイルが表示され
る。例えは、ＳＡはハイ、／ＳＡはローで、ＳＢはロ
ー、／ＳＢはハイであると仮定すると、直列接続された
ＮＭＯＳトランジスタＮ１、Ｎ２に電流が流れないよう
になり、ＰＭＯＳトランジスタＰ１とＰ４とＰ７を通じ
て、電流ミラー動作をしないようになる。また、直列接
続されたＮＭＯＳトランジスタＮ７とＮ８とに電流が流
れないようになり、ＰＭＯＳトランジスタＰ９とＰ３と
Ｐ６を通じて電流ミラー動作をしないようになる。
異なるデータを出力した場合には、フェイルが表示され
る。例えは、ＳＡはハイ、／ＳＡはローで、ＳＢはロ
ー、／ＳＢはハイであると仮定すると、直列接続された
ＮＭＯＳトランジスタＮ１、Ｎ２に電流が流れないよう
になり、ＰＭＯＳトランジスタＰ１とＰ４とＰ７を通じ
て、電流ミラー動作をしないようになる。また、直列接
続されたＮＭＯＳトランジスタＮ７とＮ８とに電流が流
れないようになり、ＰＭＯＳトランジスタＰ９とＰ３と
Ｐ６を通じて電流ミラー動作をしないようになる。
【００２０】さらに、入力がそれぞれハイレベルである
ＮＭＯＳトランジスタＮ３とＮ６は、それぞれはＮＭＯ
ＳトランジスタＮ４とＮ５に直列に接続されており、直
列に接続されたＮＭＯＳトランジスタＮ３とＮ４は、直
列に接続されたＮＭＯＳトランジスタＮ５とＮ６に対し
互いに並列に接続されているので、ＮＭＯＳトランジス
タＮ３とＮ６を通じて電流が流れると、トランジスタＰ
５とＰ２とＰ８とを通じて電流ミラー動作をするように
なる。その結果、第２検知増幅器２０の出力線ＯＵＴと
／ＯＵＴは共にハイになり、出力バッファの出力がハイ
インピーダンスとなり、フェイルが指示される。従っ
て、記憶装置内のメモリセルの異常が検出される。
ＮＭＯＳトランジスタＮ３とＮ６は、それぞれはＮＭＯ
ＳトランジスタＮ４とＮ５に直列に接続されており、直
列に接続されたＮＭＯＳトランジスタＮ３とＮ４は、直
列に接続されたＮＭＯＳトランジスタＮ５とＮ６に対し
互いに並列に接続されているので、ＮＭＯＳトランジス
タＮ３とＮ６を通じて電流が流れると、トランジスタＰ
５とＰ２とＰ８とを通じて電流ミラー動作をするように
なる。その結果、第２検知増幅器２０の出力線ＯＵＴと
／ＯＵＴは共にハイになり、出力バッファの出力がハイ
インピーダンスとなり、フェイルが指示される。従っ
て、記憶装置内のメモリセルの異常が検出される。
【００２１】
【発明が解決しようとする課題】しかしながら、上記従
来の半導体記憶装置用マルチビットテスト回路において
は、テストするメモリセルの数（またはビット数）を拡
張することは困難であり、テストし得るビット数には限
界があるという問題がある。また、第２検知増幅器に入
力される信号が微弱である場合には、電流ミラー回路の
動作が不安定になり、出力データが不正確となりテスト
の信頼度を損なうという問題がある。更に、マルチビッ
トテスト回路の信頼度は電流ミラー回路の動作に依存し
ており、電流ミラーを通じて流れる電流量は電流ミラー
が起動された場合に変わり得るので、ノーマルモード動
作時の回路の動作速度は、マルチビットテストモード動
作時の動作速度と異なる可能性があるという問題があ
る。
来の半導体記憶装置用マルチビットテスト回路において
は、テストするメモリセルの数（またはビット数）を拡
張することは困難であり、テストし得るビット数には限
界があるという問題がある。また、第２検知増幅器に入
力される信号が微弱である場合には、電流ミラー回路の
動作が不安定になり、出力データが不正確となりテスト
の信頼度を損なうという問題がある。更に、マルチビッ
トテスト回路の信頼度は電流ミラー回路の動作に依存し
ており、電流ミラーを通じて流れる電流量は電流ミラー
が起動された場合に変わり得るので、ノーマルモード動
作時の回路の動作速度は、マルチビットテストモード動
作時の動作速度と異なる可能性があるという問題があ
る。
【００２２】本発明の目的は、上記従来技術における問
題点を解決するために、ノーマルモード動作時とマルチ
ビットテストモード動作時の信号経路を同一にしてテス
トするビット数の拡張を容易にし、またノーマルモード
動作時とマルチビットテストモード動作時の検知速度を
同一にした、より改善された半導体記憶装置用マルチビ
ットテスト回路を提供することにある。
題点を解決するために、ノーマルモード動作時とマルチ
ビットテストモード動作時の信号経路を同一にしてテス
トするビット数の拡張を容易にし、またノーマルモード
動作時とマルチビットテストモード動作時の検知速度を
同一にした、より改善された半導体記憶装置用マルチビ
ットテスト回路を提供することにある。
【００２３】
【課題を解決するための手段】上記目的を達するため
に、本願発明の半導体記憶装置用マルチビットテスト回
路は、第１検知部と第２検知部とを含んで成り、上記第
１検知部は、１または複数のメモリセルに接続された検
知増幅器と、上記検知増幅器からの上記メモリセルの一
対のビット線信号とカラム選択信号とを入力として受
け、選択された上記メモリセルの上記一対のビット線信
号に対応するそれぞれの出力信号を第１の出力線と第２
の出力線とにそれぞれ出力する直接検知増幅器とから成
り、上記第２検知部は、上記第１の出力線の出力信号と
上記第２の出力線の出力信号とを入力として受け、上記
第１の出力線の出力信号と上記第２の出力線の出力信号
とが互いに異なる場合には互いに異なる２つの出力を送
り出し、上記第１の出力線の出力信号と上記第２の出力
線の出力信号とが共に低電圧信号の場合には、共に低電
圧の２つの出力を送り出すようになされている回路から
成る、ことを特徴とする。
に、本願発明の半導体記憶装置用マルチビットテスト回
路は、第１検知部と第２検知部とを含んで成り、上記第
１検知部は、１または複数のメモリセルに接続された検
知増幅器と、上記検知増幅器からの上記メモリセルの一
対のビット線信号とカラム選択信号とを入力として受
け、選択された上記メモリセルの上記一対のビット線信
号に対応するそれぞれの出力信号を第１の出力線と第２
の出力線とにそれぞれ出力する直接検知増幅器とから成
り、上記第２検知部は、上記第１の出力線の出力信号と
上記第２の出力線の出力信号とを入力として受け、上記
第１の出力線の出力信号と上記第２の出力線の出力信号
とが互いに異なる場合には互いに異なる２つの出力を送
り出し、上記第１の出力線の出力信号と上記第２の出力
線の出力信号とが共に低電圧信号の場合には、共に低電
圧の２つの出力を送り出すようになされている回路から
成る、ことを特徴とする。
【００２４】この場合、上記直接検知増幅器は、１対の
第１ＭＯＳトランジスタと、上記１対の第１ＭＯＳトラ
ンジスタのそれぞれと直列に接続された１対の第２ＭＯ
Ｓトランジスタとから成り、上記１対の第１ＭＯＳトラ
ンジスタのそれぞれのゲートには上記一対のビット線信
号のそれぞれが印加され、上記１対の第２ＭＯＳトラン
ジスタの双方のゲートには選択されたカラム選択信号が
印加されることにより上記第２ＭＯＳトランジスタがス
イッチングオンされることによって、上記一対のビット
線信号に対応するそれぞれの出力信号を上記第１の出力
線と上記第２の出力線とにそれぞれ出力することを特徴
とする。
第１ＭＯＳトランジスタと、上記１対の第１ＭＯＳトラ
ンジスタのそれぞれと直列に接続された１対の第２ＭＯ
Ｓトランジスタとから成り、上記１対の第１ＭＯＳトラ
ンジスタのそれぞれのゲートには上記一対のビット線信
号のそれぞれが印加され、上記１対の第２ＭＯＳトラン
ジスタの双方のゲートには選択されたカラム選択信号が
印加されることにより上記第２ＭＯＳトランジスタがス
イッチングオンされることによって、上記一対のビット
線信号に対応するそれぞれの出力信号を上記第１の出力
線と上記第２の出力線とにそれぞれ出力することを特徴
とする。
【００２５】またこの場合、上記第２検知部は、第１の
部分と第２の部分とから成り、上記第１の部分は、第１
電流ミラー回路と、上記第１電流ミラー回路の１端に接
続され上記第２の出力線の出力信号がそれぞれそのゲー
トに印加される互いに並列に接続された一対の第３ＭＯ
Ｓトランジスタと、上記第１電流ミラー回路の他端に接
続され上記第１の出力線の出力信号がそのゲートに印加
される第４ＭＯＳトランジスタと、上記第４ＭＯＳトラ
ンジスタと並列に接続され基準電圧がそのゲートに印加
される第５ＭＯＳトランジスタとから成り、上記第２の
部分は、第２電流ミラー回路と、上記第２電流ミラー回
路の１端に接続され上記第１の出力線の出力信号がそれ
ぞれそのゲートに印加される互いに並列に接続された一
対の第６ＭＯＳトランジスタと、上記第２電流ミラー回
路の他端に接続され上記第２の出力線の出力信号がその
ゲートに印加される第７ＭＯＳトランジスタと、上記第
７ＭＯＳトランジスタと並列に接続され基準電圧がその
ゲートに印加される第８ＭＯＳトランジスタとから成
り、上記第１の部分の上記第１電流ミラー回路と上記第
４ＭＯＳトランジスタと上記第５ＭＯＳトランジスタと
の接続部位と、上記第２の部分の上記第２電流ミラー回
路と上記第７ＭＯＳトランジスタと上記第８ＭＯＳトラ
ンジスタとの接続部位とから、一対のノーマル読取り出
力のそれぞれまたは一対のマルチビットテスト出力のそ
れぞれをそれぞれ出力させるように構成することを特徴
とする。
部分と第２の部分とから成り、上記第１の部分は、第１
電流ミラー回路と、上記第１電流ミラー回路の１端に接
続され上記第２の出力線の出力信号がそれぞれそのゲー
トに印加される互いに並列に接続された一対の第３ＭＯ
Ｓトランジスタと、上記第１電流ミラー回路の他端に接
続され上記第１の出力線の出力信号がそのゲートに印加
される第４ＭＯＳトランジスタと、上記第４ＭＯＳトラ
ンジスタと並列に接続され基準電圧がそのゲートに印加
される第５ＭＯＳトランジスタとから成り、上記第２の
部分は、第２電流ミラー回路と、上記第２電流ミラー回
路の１端に接続され上記第１の出力線の出力信号がそれ
ぞれそのゲートに印加される互いに並列に接続された一
対の第６ＭＯＳトランジスタと、上記第２電流ミラー回
路の他端に接続され上記第２の出力線の出力信号がその
ゲートに印加される第７ＭＯＳトランジスタと、上記第
７ＭＯＳトランジスタと並列に接続され基準電圧がその
ゲートに印加される第８ＭＯＳトランジスタとから成
り、上記第１の部分の上記第１電流ミラー回路と上記第
４ＭＯＳトランジスタと上記第５ＭＯＳトランジスタと
の接続部位と、上記第２の部分の上記第２電流ミラー回
路と上記第７ＭＯＳトランジスタと上記第８ＭＯＳトラ
ンジスタとの接続部位とから、一対のノーマル読取り出
力のそれぞれまたは一対のマルチビットテスト出力のそ
れぞれをそれぞれ出力させるように構成することを特徴
とする。
【００２６】また上記目的を達するために、本願発明の
半導体記憶装置用マルチビットテスト回路は、１または
複数の半導体メモリセルに接続した検知増幅器と、上記
検知増幅器の出力であるメモリセルの一対のデータのそ
れぞれをデータバス線の第１の出力線と第２の出力線と
にそれぞれ伝送する直接検知増幅器とから成る第１検知
部と、上記直接検知増幅器の出力を増幅する第２検知部
とを含んで構成することを特徴とする。
半導体記憶装置用マルチビットテスト回路は、１または
複数の半導体メモリセルに接続した検知増幅器と、上記
検知増幅器の出力であるメモリセルの一対のデータのそ
れぞれをデータバス線の第１の出力線と第２の出力線と
にそれぞれ伝送する直接検知増幅器とから成る第１検知
部と、上記直接検知増幅器の出力を増幅する第２検知部
とを含んで構成することを特徴とする。
【００２７】この場合、上記第２検知部は、第１の部分
と第２の部分とから成り、上記第１の部分は、第１電流
ミラー回路と、上記第１電流ミラー回路の１端に接続さ
れ上記第２の出力線の出力をゲートから受ける互いに並
列に接続された一対の第３ＭＯＳトランジスタと、上記
第１電流ミラー回路の他端に接続され上記第１の出力線
の出力をゲートから受け上記第１電流ミラー回路との接
続部位から出力信号を出力する第４ＭＯＳトランジスタ
と、上記第４ＭＯＳトランジスタと並列に接続され基準
電圧をゲートから受ける第５ＭＯＳトランジスタとから
成り、上記第２の部分は、第２電流ミラー回路と、上記
第２電流ミラー回路の１端に接続され上記第１の出力線
の出力をゲートから受ける互いに並列に接続された一対
の第６ＭＯＳトランジスタと、上記第２電流ミラー回路
の他端に接続され上記第２の出力線の出力をゲートから
受け上記第２電流ミラー回路との接続部位から出力信号
を出力する第７ＭＯＳトランジスタと、上記第７ＭＯＳ
トランジスタと並列に接続され基準電圧をゲートから受
ける第８ＭＯＳトランジスタとから成り、上記第１の部
分と上記第２の部分とは互いに対称な回路構成とするこ
とを特徴とする。
と第２の部分とから成り、上記第１の部分は、第１電流
ミラー回路と、上記第１電流ミラー回路の１端に接続さ
れ上記第２の出力線の出力をゲートから受ける互いに並
列に接続された一対の第３ＭＯＳトランジスタと、上記
第１電流ミラー回路の他端に接続され上記第１の出力線
の出力をゲートから受け上記第１電流ミラー回路との接
続部位から出力信号を出力する第４ＭＯＳトランジスタ
と、上記第４ＭＯＳトランジスタと並列に接続され基準
電圧をゲートから受ける第５ＭＯＳトランジスタとから
成り、上記第２の部分は、第２電流ミラー回路と、上記
第２電流ミラー回路の１端に接続され上記第１の出力線
の出力をゲートから受ける互いに並列に接続された一対
の第６ＭＯＳトランジスタと、上記第２電流ミラー回路
の他端に接続され上記第２の出力線の出力をゲートから
受け上記第２電流ミラー回路との接続部位から出力信号
を出力する第７ＭＯＳトランジスタと、上記第７ＭＯＳ
トランジスタと並列に接続され基準電圧をゲートから受
ける第８ＭＯＳトランジスタとから成り、上記第１の部
分と上記第２の部分とは互いに対称な回路構成とするこ
とを特徴とする。
【００２８】またこの場合、上記直接検知増幅器は１対
の第１ＭＯＳトランジスタと、上記１対の第１ＭＯＳト
ランジスタのそれぞれと直列に接続された１対の第２Ｍ
ＯＳトランジスタとから成り、上記１対の第１ＭＯＳト
ランジスタのそれぞれのゲートには上記一対のビット線
信号のそれぞれが印加され、上記１対の第２ＭＯＳトラ
ンジスタの双方のゲートには選択されたカラム選択信号
が印加されることにより上記第２ＭＯＳトランジスタが
スイッチングオンまたはオフされることによって、上記
一対のビット線信号に対応する互いに相補な出力信号を
上記第１の出力線と上記第２の出力線とにそれぞれ出力
することを特徴とする。
の第１ＭＯＳトランジスタと、上記１対の第１ＭＯＳト
ランジスタのそれぞれと直列に接続された１対の第２Ｍ
ＯＳトランジスタとから成り、上記１対の第１ＭＯＳト
ランジスタのそれぞれのゲートには上記一対のビット線
信号のそれぞれが印加され、上記１対の第２ＭＯＳトラ
ンジスタの双方のゲートには選択されたカラム選択信号
が印加されることにより上記第２ＭＯＳトランジスタが
スイッチングオンまたはオフされることによって、上記
一対のビット線信号に対応する互いに相補な出力信号を
上記第１の出力線と上記第２の出力線とにそれぞれ出力
することを特徴とする。
【００２９】
【作用】ノーマルモードとマルチビットテストモードに
共通の信号経路を有しているので、ノーマルモード動作
時とマルチビットテストモード動作時の回路の動作速度
を実質的に同一にすることが可能であり、更に、テスト
するメモリセル数を容易に増加することが可能である。
共通の信号経路を有しているので、ノーマルモード動作
時とマルチビットテストモード動作時の回路の動作速度
を実質的に同一にすることが可能であり、更に、テスト
するメモリセル数を容易に増加することが可能である。
【００３０】
【実施例】以下、本発明の一実施例を添付図面に基づい
て説明する。
て説明する。
【００３１】本発明の半導体記憶装置用マルチビットテ
スト回路は、第１検知部３０と第２検知部４０とを含ん
で構成されており、それらの回路をそれぞれ図１及び図
２に示す。
スト回路は、第１検知部３０と第２検知部４０とを含ん
で構成されており、それらの回路をそれぞれ図１及び図
２に示す。
【００３２】第１検知部３０は、第１検知増幅器３０Ａ
及び３０Ｂと複数の直接検知増幅器３０Ｃとを含んで構
成されている。
及び３０Ｂと複数の直接検知増幅器３０Ｃとを含んで構
成されている。
【００３３】各直接検知増幅器３０Ｃは、第１検知増幅
器３０Ａまたは３０Ｂが選択したカラムに関する１対の
ビット線と基準線（以下１対のビット線と呼ぶ）から検
知されたビット線信号とこれに相補（complementary）
な基準線信号とを受け、互いに相補な出力信号Ｓと／Ｓ
とを、第１の出力線と第２の出力線とを有する共通の信
号経路（データバスライン）上に出力する。該出力信号
Ｓと／Ｓは、第２検知部４０（図２参照）に供給され、
ノーマル動作またはマルチビットテスト動作が実行され
る。
器３０Ａまたは３０Ｂが選択したカラムに関する１対の
ビット線と基準線（以下１対のビット線と呼ぶ）から検
知されたビット線信号とこれに相補（complementary）
な基準線信号とを受け、互いに相補な出力信号Ｓと／Ｓ
とを、第１の出力線と第２の出力線とを有する共通の信
号経路（データバスライン）上に出力する。該出力信号
Ｓと／Ｓは、第２検知部４０（図２参照）に供給され、
ノーマル動作またはマルチビットテスト動作が実行され
る。
【００３４】直接検知増幅器３０Ｃは、出力信号Ｓと／
Ｓとをそれぞれ共通信号経路の第１の出力線または第２
の出力線に接続する回路である。
Ｓとをそれぞれ共通信号経路の第１の出力線または第２
の出力線に接続する回路である。
【００３５】第２検知部４０は、第２検知増幅器から成
り、第１検知部３０からのこれらの出力信号を増幅す
る。
り、第１検知部３０からのこれらの出力信号を増幅す
る。
【００３６】第１検知部３０の検知増幅器３０Ａ、３０
Ｂは通常の検知増幅器と同様に動作する。すなわち、選
択されたビット線と基準線の電位を検知、増幅し、メモ
リセルデータとして出力する。直接検知増幅器３０Ｃ
は、検知増幅器３０Ａ、３０Ｂから出力されたメモリセ
ルデータを、出力信号Ｓおよび／Ｓとしてそれぞれ第１
の出力線と第２の出力線とに出力する。
Ｂは通常の検知増幅器と同様に動作する。すなわち、選
択されたビット線と基準線の電位を検知、増幅し、メモ
リセルデータとして出力する。直接検知増幅器３０Ｃ
は、検知増幅器３０Ａ、３０Ｂから出力されたメモリセ
ルデータを、出力信号Ｓおよび／Ｓとしてそれぞれ第１
の出力線と第２の出力線とに出力する。
【００３７】各直接検知増幅器３０Ｃは、第１ＭＯＳト
ランジスタであるＮＭＯＳトランジスタＭＮ１とＭＮ４
とを含んで構成されており、１対のビット線はそれぞれ
ＭＮ１とＭＮ４のゲートに接続されている。更に、各直
接検知増幅器３０Ｃは、第２ＭＯＳトランジスタである
ＮＭＯＳトランジスタＭＮ２とＭＮ３とを含んで構成さ
れており、ＭＮ２とＭＮ３は、それぞれＭＮ１とＭＮ４
に直列に接続されている。また、ＭＮ２とＭＮ３は、そ
れぞれ共通信号経路の第１の出力線または第２の出力線
と結合されている。このように構成することにより、後
述のように、出力信号Ｓと／Ｓの１つはローレベルの信
号となる。直接検知増幅器の出力Ｓおよび／Ｓは第２検
知部４０に印加される。
ランジスタであるＮＭＯＳトランジスタＭＮ１とＭＮ４
とを含んで構成されており、１対のビット線はそれぞれ
ＭＮ１とＭＮ４のゲートに接続されている。更に、各直
接検知増幅器３０Ｃは、第２ＭＯＳトランジスタである
ＮＭＯＳトランジスタＭＮ２とＭＮ３とを含んで構成さ
れており、ＭＮ２とＭＮ３は、それぞれＭＮ１とＭＮ４
に直列に接続されている。また、ＭＮ２とＭＮ３は、そ
れぞれ共通信号経路の第１の出力線または第２の出力線
と結合されている。このように構成することにより、後
述のように、出力信号Ｓと／Ｓの１つはローレベルの信
号となる。直接検知増幅器の出力Ｓおよび／Ｓは第２検
知部４０に印加される。
【００３８】第２検知部４０は、図２に示すように、Ｐ
ＭＯＳトランジスタＭＰ３とＭＰ４とから成る第１電流
ミラー回路４０Ａと、この第１電流ミラー回路４０Ａの
１端に接続され、第１検知部３０の出力Ｓをそのゲート
に受ける互いに並列に接続された第３ＭＯＳトランジス
タであるＮＭＯＳトランジスタＭＮ５とＭＮ６と、上記
第１電流ミラー回路４０Ａの他端に接続され、出力信号
ＯＵＴを出力し、第１検知部の出力／Ｓをそのゲートに
受けるように第１検知部と結合された第４ＭＯＳトラン
ジスタであるＮＭＯＳトランジスタＭＮ７と、ＮＭＯＳ
トランジスタＭＮ７と並列に接続され、基準電圧Ｖｒｅ
ｆをそのゲートに受ける第５ＭＯＳトランジスタである
ＮＭＯＳトランジスタＭＮ８とを含んで構成されてい
る。
ＭＯＳトランジスタＭＰ３とＭＰ４とから成る第１電流
ミラー回路４０Ａと、この第１電流ミラー回路４０Ａの
１端に接続され、第１検知部３０の出力Ｓをそのゲート
に受ける互いに並列に接続された第３ＭＯＳトランジス
タであるＮＭＯＳトランジスタＭＮ５とＭＮ６と、上記
第１電流ミラー回路４０Ａの他端に接続され、出力信号
ＯＵＴを出力し、第１検知部の出力／Ｓをそのゲートに
受けるように第１検知部と結合された第４ＭＯＳトラン
ジスタであるＮＭＯＳトランジスタＭＮ７と、ＮＭＯＳ
トランジスタＭＮ７と並列に接続され、基準電圧Ｖｒｅ
ｆをそのゲートに受ける第５ＭＯＳトランジスタである
ＮＭＯＳトランジスタＭＮ８とを含んで構成されてい
る。
【００３９】更に、第２検知部４０は、ＰＭＯＳトラン
ジスタＭＰ５とＭＰ６から成る第２電流ミラー回路４０
Ｂと、この第２電流ミラー回路４０Ｂの１端に接続さ
れ、第１検知部３０の出力／Ｓをそのゲートに受ける互
いに並列に接続された第６ＭＯＳトランジスタであるＮ
ＭＯＳトランジスタＭＮ１１及びＭＮ１２と、上記第２
電流ミラー回路４０Ｂの他端に接続され、出力信号／Ｏ
ＵＴを出力し、第１検知部の出力Ｓをそのゲートに受け
るように第１検知部と結合された第７ＭＯＳトランジス
タであるＮＭＯＳトランジスタＭＮ１０と、ＮＭＯＳト
ランジスタＭＮ１０と並列に接続され、基準電圧Ｖｒｅ
ｆをそのゲートに受ける第８ＭＯＳトランジスタである
ＮＭＯＳトランジスタＭＮ９とを含んで構成されてい
る。
ジスタＭＰ５とＭＰ６から成る第２電流ミラー回路４０
Ｂと、この第２電流ミラー回路４０Ｂの１端に接続さ
れ、第１検知部３０の出力／Ｓをそのゲートに受ける互
いに並列に接続された第６ＭＯＳトランジスタであるＮ
ＭＯＳトランジスタＭＮ１１及びＭＮ１２と、上記第２
電流ミラー回路４０Ｂの他端に接続され、出力信号／Ｏ
ＵＴを出力し、第１検知部の出力Ｓをそのゲートに受け
るように第１検知部と結合された第７ＭＯＳトランジス
タであるＮＭＯＳトランジスタＭＮ１０と、ＮＭＯＳト
ランジスタＭＮ１０と並列に接続され、基準電圧Ｖｒｅ
ｆをそのゲートに受ける第８ＭＯＳトランジスタである
ＮＭＯＳトランジスタＭＮ９とを含んで構成されてい
る。
【００４０】さて、以上説明した本発明の実施例の回路
のノーマルモード動作について説明する。
のノーマルモード動作について説明する。
【００４１】ノーマルモード動作時には、カラム選択器
は記憶装置のカラムＹＤ０〜ＹＤｎから１個のみのカラ
ムを選択する。例えば、ＹＤ０が選択された場合には、
そのメモリセルデータは互いに相補な１対のビット線信
号として、第１検知増幅器３０Ａを経て、直接検知増幅
器３０Ｃを構成するＮＭＯＳトランジスタＭＮ１とＭＮ
４のゲートにそれぞれ印加される。選択されたカラム選
択信号ＹＤ０は、ＮＭＯＳトランジスタＭＮ１とＭＮ４
とにそれぞれに直列接続されたＮＭＯＳトランジスタＭ
Ｎ２とＭＮ３のゲートに共に入力され、ＭＮ２とＭＮ３
とを起動（スイッチングオン）するので、上記ビット線
信号は第１の出力線と第２の出力線上にそれぞれ互いに
相補な信号Ｓ、／Ｓとして出力される。従って、Ｓ、／
Ｓのうち、いずれか１つはローレベルの信号である。こ
れらの直接検知増幅器３０Ｃの出力信号は、第２検知部
４０（図２）に印加される。
は記憶装置のカラムＹＤ０〜ＹＤｎから１個のみのカラ
ムを選択する。例えば、ＹＤ０が選択された場合には、
そのメモリセルデータは互いに相補な１対のビット線信
号として、第１検知増幅器３０Ａを経て、直接検知増幅
器３０Ｃを構成するＮＭＯＳトランジスタＭＮ１とＭＮ
４のゲートにそれぞれ印加される。選択されたカラム選
択信号ＹＤ０は、ＮＭＯＳトランジスタＭＮ１とＭＮ４
とにそれぞれに直列接続されたＮＭＯＳトランジスタＭ
Ｎ２とＭＮ３のゲートに共に入力され、ＭＮ２とＭＮ３
とを起動（スイッチングオン）するので、上記ビット線
信号は第１の出力線と第２の出力線上にそれぞれ互いに
相補な信号Ｓ、／Ｓとして出力される。従って、Ｓ、／
Ｓのうち、いずれか１つはローレベルの信号である。こ
れらの直接検知増幅器３０Ｃの出力信号は、第２検知部
４０（図２）に印加される。
【００４２】第２検知部４０の基準電圧Ｖｒｅｆは常時
ハイレベルに保たれている。第２検知部４０に入力され
る信号Ｓがハイレベル（従って信号／Ｓはローレベル）
の場合には、互いに並列に接続されたＮＭＯＳトランジ
スタＭＮ５とＭＮ６のゲートに入力される信号レベルは
ハイレベルであるので、上記トランジスタが起動（スイ
ッチングオン）されて電流が流れるようになる。これら
電流の和は電流ミラー回路を構成しているＰＭＯＳトラ
ンジスタＭＰ３を通じてＭＰ４にミラーされるので、Ｍ
Ｐ４を通して同一の電流が流れるようになる。
ハイレベルに保たれている。第２検知部４０に入力され
る信号Ｓがハイレベル（従って信号／Ｓはローレベル）
の場合には、互いに並列に接続されたＮＭＯＳトランジ
スタＭＮ５とＭＮ６のゲートに入力される信号レベルは
ハイレベルであるので、上記トランジスタが起動（スイ
ッチングオン）されて電流が流れるようになる。これら
電流の和は電流ミラー回路を構成しているＰＭＯＳトラ
ンジスタＭＰ３を通じてＭＰ４にミラーされるので、Ｍ
Ｐ４を通して同一の電流が流れるようになる。
【００４３】このとき、ローレベルにある信号／Ｓがゲ
ートに印加されているＮＭＯＳトランジスタＭＮ７は非
活性（スイッチオフ）になっている。また、ＮＭＯＳト
ランジスタＭＮ７の電流と、これと並列に接続されてお
りゲートに基準電圧Ｖｒｅｆが印加されているＮＭＯＳ
トランジスタＭＮ８の電流の和が出力ＯＵＴに流れる。
従って、並列接続されたＮＭＯＳトランジスタＭＮ５と
ＭＮ６の電流の和と、並列接続されたＮＭＯＳトランジ
スタＭＮ７とＭＮ８の電流の和との差が出力ＯＵＴに出
力されて、出力線にハイレベルの出力信号を出力する。
ートに印加されているＮＭＯＳトランジスタＭＮ７は非
活性（スイッチオフ）になっている。また、ＮＭＯＳト
ランジスタＭＮ７の電流と、これと並列に接続されてお
りゲートに基準電圧Ｖｒｅｆが印加されているＮＭＯＳ
トランジスタＭＮ８の電流の和が出力ＯＵＴに流れる。
従って、並列接続されたＮＭＯＳトランジスタＭＮ５と
ＭＮ６の電流の和と、並列接続されたＮＭＯＳトランジ
スタＭＮ７とＭＮ８の電流の和との差が出力ＯＵＴに出
力されて、出力線にハイレベルの出力信号を出力する。
【００４４】同様に、信号Ｓがハイレベルにある場合に
は信号／Ｓはローレベルであるので、並列接続されたＮ
ＭＯＳトランジスタＭＮ１１とＭＮ１２の電流の和と、
並列接続されたＮＭＯＳトランジスタＭＮ１０とＭＮ９
の電流の和との差が出力／ＯＵＴに出力されて、出力線
にローレベルの出力信号を出力する。すなわち、ゲート
にローレベル信号が印加されている並列接続されたＮＭ
ＯＳトランジスタＭＮ１１とＭＮ１２とを流れる電流
は、電流ミラー回路を構成しているＰＭＯＳトランジス
タＭＰ６を通じてＭＰ５にミラーされるので、ＭＰ５を
通して同一の電流が流れるようになる。
は信号／Ｓはローレベルであるので、並列接続されたＮ
ＭＯＳトランジスタＭＮ１１とＭＮ１２の電流の和と、
並列接続されたＮＭＯＳトランジスタＭＮ１０とＭＮ９
の電流の和との差が出力／ＯＵＴに出力されて、出力線
にローレベルの出力信号を出力する。すなわち、ゲート
にローレベル信号が印加されている並列接続されたＮＭ
ＯＳトランジスタＭＮ１１とＭＮ１２とを流れる電流
は、電流ミラー回路を構成しているＰＭＯＳトランジス
タＭＰ６を通じてＭＰ５にミラーされるので、ＭＰ５を
通して同一の電流が流れるようになる。
【００４５】このとき、ゲートに基準電圧Ｖｒｅｆが印
加されているＮＭＯＳトランジスタＭＮ９の電流と、こ
れと並列に接続されておりハイレベルにある信号Ｓがゲ
ートに印加されているトランジスタＭＮ１０の電流との
和が出力／ＯＵＴに流れる。すなわち、並列接続された
ＮＭＯＳトランジスタＭＮ１１とＭＮ１２の電流の和
と、並列接続されたＮＭＯＳトランジスタＭＮ９とＭＮ
１０の電流の和との差が出力／ＯＵＴに出力されて、出
力線にローレベルの出力信号を出力する。
加されているＮＭＯＳトランジスタＭＮ９の電流と、こ
れと並列に接続されておりハイレベルにある信号Ｓがゲ
ートに印加されているトランジスタＭＮ１０の電流との
和が出力／ＯＵＴに流れる。すなわち、並列接続された
ＮＭＯＳトランジスタＭＮ１１とＭＮ１２の電流の和
と、並列接続されたＮＭＯＳトランジスタＭＮ９とＭＮ
１０の電流の和との差が出力／ＯＵＴに出力されて、出
力線にローレベルの出力信号を出力する。
【００４６】次ぎに、本発明の実施例の回路のマルチビ
ットテストモード動作について説明する。
ットテストモード動作について説明する。
【００４７】マルチビットテストモード時には、最初
に、記憶装置の全てのメモリセルの信号をハイレベルに
セットする。従って、テスト中のメモリセルからハイの
信号が検出された場合には、そのメモリセルは正常であ
ると判断される。あるいは、最初に、記憶装置の全ての
メモリセルの信号をローレベルにセットしてもよい。こ
の場合は、ローの信号が検出された場合には、そのメモ
リセルは正常であると判断される。
に、記憶装置の全てのメモリセルの信号をハイレベルに
セットする。従って、テスト中のメモリセルからハイの
信号が検出された場合には、そのメモリセルは正常であ
ると判断される。あるいは、最初に、記憶装置の全ての
メモリセルの信号をローレベルにセットしてもよい。こ
の場合は、ローの信号が検出された場合には、そのメモ
リセルは正常であると判断される。
【００４８】マルチビットテストモードにおいては、Ｙ
Ｄ０〜ＹＤｎから少なくとも２つのカラムが同時に選択
される。データバス線の出力信号Ｓと／Ｓの１つだけが
ローである場合には、メモリセルは正常であると判断さ
れる。データバス線の出力信号Ｓと／Ｓとの両者がロー
である場合には、メモリセルは異常であると判断され
る。説明上、マルチビットテストモード時に、メモリセ
ルの信号を最初にハイレベルにセットしたと仮定する。
従って、各メモリセルが正常なら、検知増幅器はビット
線からはハイレベルの信号を、基準線からはローレベル
の信号を検知するため、出力信号Ｓと／Ｓの１つだけが
ローとなる。
Ｄ０〜ＹＤｎから少なくとも２つのカラムが同時に選択
される。データバス線の出力信号Ｓと／Ｓの１つだけが
ローである場合には、メモリセルは正常であると判断さ
れる。データバス線の出力信号Ｓと／Ｓとの両者がロー
である場合には、メモリセルは異常であると判断され
る。説明上、マルチビットテストモード時に、メモリセ
ルの信号を最初にハイレベルにセットしたと仮定する。
従って、各メモリセルが正常なら、検知増幅器はビット
線からはハイレベルの信号を、基準線からはローレベル
の信号を検知するため、出力信号Ｓと／Ｓの１つだけが
ローとなる。
【００４９】他方、いずれか１つのメモリセルが誤動作
すると、ハイを指示すべき当該ビット線がローを指示
し、予め所定の電圧にチャージされていた２つの出力線
の出力信号Ｓと／Ｓとが同時にローとなる。
すると、ハイを指示すべき当該ビット線がローを指示
し、予め所定の電圧にチャージされていた２つの出力線
の出力信号Ｓと／Ｓとが同時にローとなる。
【００５０】テスト中のメモリセルが正常である時に
は、出力信号Ｓと／Ｓの１つだけがローとなり、以後の
回路動作はノーマルモード（ノーマル読み取り）動作時
と同じである。
は、出力信号Ｓと／Ｓの１つだけがローとなり、以後の
回路動作はノーマルモード（ノーマル読み取り）動作時
と同じである。
【００５１】しかしながら、テスト中のメモリセルのど
れかが誤動作を起こすと第１検知部の出力Ｓと／Ｓすべ
てがローとなる。第２検知部４０は、これらの出力信号
Ｓと／Ｓとを受け、これらの出力信号は増幅され、出力
バッファに伝達され、パス（ＰＡＳＳ、合格）またはフ
ェイル（ＦＡＩＬ、故障）を指示する。
れかが誤動作を起こすと第１検知部の出力Ｓと／Ｓすべ
てがローとなる。第２検知部４０は、これらの出力信号
Ｓと／Ｓとを受け、これらの出力信号は増幅され、出力
バッファに伝達され、パス（ＰＡＳＳ、合格）またはフ
ェイル（ＦＡＩＬ、故障）を指示する。
【００５２】具体的には、テスト中のメモリセルが誤動
作すると、第２検知増幅器４０Ａの互いに並列接続され
たＮＭＯＳトランジスタＭＮ５、ＭＮ６のゲートにそれ
ぞれローレベルの信号Ｓが印加され、一方、第２検知増
幅器４０Ｂの互いに並列接続されたＮＭＯＳトランジス
タＭＮ１１、ＭＮ１２のゲートにもそれぞれローレベル
の信号／Ｓが印加される。ＮＭＯＳトランジスタＭＮ８
のゲートには基準信号Ｖｒｅｆが印加されている。従っ
て、並列接続されたＮＭＯＳトランジスタＭＮ５の電流
とＭＮ６の電流との和と、並列接続されたＮＭＯＳトラ
ンジスタＭＮ７の電流とＭＮ８の電流との和との差が、
第２検知増幅器の出力ＯＵＴに現れる。
作すると、第２検知増幅器４０Ａの互いに並列接続され
たＮＭＯＳトランジスタＭＮ５、ＭＮ６のゲートにそれ
ぞれローレベルの信号Ｓが印加され、一方、第２検知増
幅器４０Ｂの互いに並列接続されたＮＭＯＳトランジス
タＭＮ１１、ＭＮ１２のゲートにもそれぞれローレベル
の信号／Ｓが印加される。ＮＭＯＳトランジスタＭＮ８
のゲートには基準信号Ｖｒｅｆが印加されている。従っ
て、並列接続されたＮＭＯＳトランジスタＭＮ５の電流
とＭＮ６の電流との和と、並列接続されたＮＭＯＳトラ
ンジスタＭＮ７の電流とＭＮ８の電流との和との差が、
第２検知増幅器の出力ＯＵＴに現れる。
【００５３】同様に、並列接続されたＮＭＯＳトランジ
スタＭＮ１１の電流とＭＮ１２の電流との和と、並列接
続されたＮＭＯＳトランジスタＭＮ９の電流とＭＮ１０
の電流との和との差が、第２検知増幅器の出力／ＯＵＴ
に現れる。
スタＭＮ１１の電流とＭＮ１２の電流との和と、並列接
続されたＮＭＯＳトランジスタＭＮ９の電流とＭＮ１０
の電流との和との差が、第２検知増幅器の出力／ＯＵＴ
に現れる。
【００５４】このように、第２検知器４０の出力信号Ｓ
と／Ｓとの両方がローとなり、第２検知増幅器の出力Ｏ
ＵＴ、／ＯＵＴすべてがローレベルになるので、出力バ
ッファに高インピーダンスがもたらされ、テスト中のメ
モリセルに関してフェイル（ＦＡＩＬ、故障）が指示さ
れる。
と／Ｓとの両方がローとなり、第２検知増幅器の出力Ｏ
ＵＴ、／ＯＵＴすべてがローレベルになるので、出力バ
ッファに高インピーダンスがもたらされ、テスト中のメ
モリセルに関してフェイル（ＦＡＩＬ、故障）が指示さ
れる。
【００５５】上記説明においては、２つのメモリセルを
同時にテストする場合の例について述べたが、実際には
２つ以上のメモリセルを同時にテストすることが可能で
ある。すなわち、全てのメモリセルが正常である場合
に、全てのメモリセルを最初に“ハイ”と記憶させて第
１検知増幅器で検知した場合、各メモリセルに関するビ
ット線は出力信号Ｓとしてハイの信号を示し、基準線は
出力信号／Ｓとしてローの信号を示すことになる。しか
しながら、１または１以上のメモリセルが故障している
場合には、ハイを指示すべきビット線がローとなり、そ
の結果、出力線Ｓと／Ｓとが同時にローとなる。このよ
うな異常なメモリセルが検出された場合には、再度これ
らのメモリセルをテストして不具合なメモリセルを特定
する。
同時にテストする場合の例について述べたが、実際には
２つ以上のメモリセルを同時にテストすることが可能で
ある。すなわち、全てのメモリセルが正常である場合
に、全てのメモリセルを最初に“ハイ”と記憶させて第
１検知増幅器で検知した場合、各メモリセルに関するビ
ット線は出力信号Ｓとしてハイの信号を示し、基準線は
出力信号／Ｓとしてローの信号を示すことになる。しか
しながら、１または１以上のメモリセルが故障している
場合には、ハイを指示すべきビット線がローとなり、そ
の結果、出力線Ｓと／Ｓとが同時にローとなる。このよ
うな異常なメモリセルが検出された場合には、再度これ
らのメモリセルをテストして不具合なメモリセルを特定
する。
【００５６】当業者にとっては、本願発明の趣旨または
範囲から逸脱することなく、本願発明の回路または方法
に種々の改造または変更を加えることが可能であること
は明らかであり、本願発明の請求項または同等の記載事
項の範囲にある限りにおいて、本発明の改造または変更
は本願発明に包含されるものである。
範囲から逸脱することなく、本願発明の回路または方法
に種々の改造または変更を加えることが可能であること
は明らかであり、本願発明の請求項または同等の記載事
項の範囲にある限りにおいて、本発明の改造または変更
は本願発明に包含されるものである。
【００５７】
【発明の効果】上記本願発明の半導体記憶装置用マルチ
ビットテスト回路は、ノーマルモードとマルチビットテ
ストモードに共通の信号経路を有しているので、ノーマ
ルモード動作時とマルチビットテストモード動作時の回
路の動作速度を実質的に同一にすることが可能であり、
更に、テストするメモリセル数を容易に増加することが
でき、大記憶容量の装置のテストに適している。
ビットテスト回路は、ノーマルモードとマルチビットテ
ストモードに共通の信号経路を有しているので、ノーマ
ルモード動作時とマルチビットテストモード動作時の回
路の動作速度を実質的に同一にすることが可能であり、
更に、テストするメモリセル数を容易に増加することが
でき、大記憶容量の装置のテストに適している。
【図１】本発明の半導体記憶装置用マルチビットテスト
回路の第１検知部の回路図である。
回路の第１検知部の回路図である。
【図２】本発明の半導体記憶装置用マルチビットテスト
回路の第２検知部の回路図である。
回路の第２検知部の回路図である。
【図３】従来の半導体記憶装置用マルチビットテスト回
路の第１検知増幅器の回路図である。
路の第１検知増幅器の回路図である。
【図４】従来の半導体記憶装置用マルチビットテスト回
路の第２検知増幅器の回路図である。
路の第２検知増幅器の回路図である。
１…メモリセル １０Ａ、１０Ｂ…第１検知増幅器、 ２０…第２検知増幅器、 ＹＤ０・・・ＹＤｎ…カラム、 Ｎ１〜９…ＮＭＯＳトランジスタ、 Ｐ１〜１３…ＰＭＯＳトランジスタ、 ３０…第１検知部、 ３０Ａ、３０Ｂ…第１検知増幅器、 ３０Ｃ…直接検知増幅器、 ４０…第２検知部、 ４０Ａ…第１電流ミラー回路、４０Ｂ…第２電流ミラー
回路、 ＭＮ１〜１３…ＮＭＯＳトランジスタ、 ＭＰ３〜６…ＰＭＯＳトランジスタ
回路、 ＭＮ１〜１３…ＮＭＯＳトランジスタ、 ＭＰ３〜６…ＰＭＯＳトランジスタ
Claims (6)
- 【請求項１】第１検知部と第２検知部とを含んで成り、 上記第１検知部は、１または複数のメモリセルに接続さ
れた検知増幅器と、上記検知増幅器からの上記メモリセ
ルの一対のビット線信号とカラム選択信号とを入力とし
て受け、選択された上記メモリセルの上記一対のビット
線信号に対応するそれぞれの出力信号を第１の出力線と
第２の出力線とにそれぞれ出力する直接検知増幅器とか
ら成り、 上記第２検知部は、上記第１の出力線の出力信号と上記
第２の出力線の出力信号とを入力として受け、上記第１
の出力線の出力信号と上記第２の出力線の出力信号とが
互いに異なる場合には互いに異なる２つの出力を送り出
し、上記第１の出力線の出力信号と上記第２の出力線の
出力信号とが共に低電圧信号の場合には、共に低電圧の
２つの出力を送り出すようになされている回路から成
る、 ことを特徴とする半導体記憶装置用マルチビットテスト
回路。 - 【請求項２】上記直接検知増幅器は、１対の第１ＭＯＳ
トランジスタと、上記１対の第１ＭＯＳトランジスタの
それぞれと直列に接続された１対の第２ＭＯＳトランジ
スタとから成り、上記１対の第１ＭＯＳトランジスタの
それぞれのゲートには上記一対のビット線信号のそれぞ
れが印加され、上記１対の第２ＭＯＳトランジスタの双
方のゲートには選択されたカラム選択信号が印加される
ことにより上記第２ＭＯＳトランジスタがスイッチング
オンされることによって、上記一対のビット線信号に対
応するそれぞれの出力信号を上記第１の出力線と上記第
２の出力線とにそれぞれ出力することを特徴とする請求
項１に記載の半導体記憶装置用マルチビットテスト回
路。 - 【請求項３】上記第２検知部は、第１の部分と第２の部
分とから成り、 上記第１の部分は、第１電流ミラー回路と、上記第１電
流ミラー回路の１端に接続され上記第２の出力線の出力
信号がそれぞれそのゲートに印加される互いに並列に接
続された一対の第３ＭＯＳトランジスタと、上記第１電
流ミラー回路の他端に接続され上記第１の出力線の出力
信号がそのゲートに印加される第４ＭＯＳトランジスタ
と、上記第４ＭＯＳトランジスタと並列に接続され基準
電圧がそのゲートに印加される第５ＭＯＳトランジスタ
とから成り、 上記第２の部分は、第２電流ミラー回路と、上記第２電
流ミラー回路の１端に接続され上記第１の出力線の出力
信号がそれぞれそのゲートに印加される互いに並列に接
続された一対の第６ＭＯＳトランジスタと、上記第２電
流ミラー回路の他端に接続され上記第２の出力線の出力
信号がそのゲートに印加される第７ＭＯＳトランジスタ
と、上記第７ＭＯＳトランジスタと並列に接続され基準
電圧がそのゲートに印加される第８ＭＯＳトランジスタ
とから成り、 上記第１の部分の上記第１電流ミラー回路と上記第４Ｍ
ＯＳトランジスタと上記第５ＭＯＳトランジスタとの接
続部位と、上記第２の部分の上記第２電流ミラー回路と
上記第７ＭＯＳトランジスタと上記第８ＭＯＳトランジ
スタとの接続部位とから、一対のノーマル読取り出力の
それぞれまたは一対のマルチビットテスト出力のそれぞ
れをそれぞれ出力させるように構成することを特徴とす
る請求項１に記載の半導体記憶装置用マルチビットテス
ト回路。 - 【請求項４】１または複数の半導体メモリセルに接続し
た検知増幅器と、上記検知増幅器の出力であるメモリセ
ルの一対のデータのそれぞれをデータバス線の第１の出
力線と第２の出力線とにそれぞれ伝送する直接検知増幅
器とから成る第１検知部と、上記直接検知増幅器の出力
を増幅する第２検知部とを含んで構成することを特徴と
する半導体記憶装置用マルチビットテスト回路。 - 【請求項５】上記第２検知部は、第１の部分と第２の部
分とから成り、 上記第１の部分は、第１電流ミラー回路と、上記第１電
流ミラー回路の１端に接続され上記第２の出力線の出力
をゲートから受ける互いに並列に接続された一対の第３
ＭＯＳトランジスタと、上記第１電流ミラー回路の他端
に接続され上記第１の出力線の出力をゲートから受け上
記第１電流ミラー回路との接続部位から出力信号を出力
する第４ＭＯＳトランジスタと、上記第４ＭＯＳトラン
ジスタと並列に接続され基準電圧をゲートから受ける第
５ＭＯＳトランジスタとから成り、 上記第２の部分は、第２電流ミラー回路と、上記第２電
流ミラー回路の１端に接続され上記第１の出力線の出力
をゲートから受ける互いに並列に接続された一対の第６
ＭＯＳトランジスタと、上記第２電流ミラー回路の他端
に接続され上記第２の出力線の出力をゲートから受け上
記第２電流ミラー回路との接続部位から出力信号を出力
する第７ＭＯＳトランジスタと、上記第７ＭＯＳトラン
ジスタと並列に接続され基準電圧をゲートから受ける第
８ＭＯＳトランジスタとから成り、 上記第１の部分と上記第２の部分とは互いに対称な回路
構成とすることを特徴とする請求項４に記載の半導体記
憶装置用マルチビットテスト回路。 - 【請求項６】上記直接検知増幅器は１対の第１ＭＯＳト
ランジスタと、上記１対の第１ＭＯＳトランジスタのそ
れぞれと直列に接続された１対の第２ＭＯＳトランジス
タとから成り、上記１対の第１ＭＯＳトランジスタのそ
れぞれのゲートには上記一対のビット線信号のそれぞれ
が印加され、上記１対の第２ＭＯＳトランジスタの双方
のゲートには選択されたカラム選択信号が印加されるこ
とにより上記第２ＭＯＳトランジスタがスイッチングオ
ンまたはオフされることによって、上記一対のビット線
信号に対応する互いに相補な出力信号を上記第１の出力
線と上記第２の出力線とにそれぞれ出力することを特徴
とする請求項４に記載の半導体記憶装置用マルチビット
テスト回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1994-5938 | 1994-03-24 | ||
| KR1019940005938A KR0137846B1 (ko) | 1994-03-24 | 1994-03-24 | 반도체 기억장치의 멀티비트 테스트회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0854446A true JPH0854446A (ja) | 1996-02-27 |
| JP2829924B2 JP2829924B2 (ja) | 1998-12-02 |
Family
ID=19379511
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7020499A Expired - Fee Related JP2829924B2 (ja) | 1994-03-24 | 1995-02-08 | 半導体記憶装置用マルチビットテスト回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5568434A (ja) |
| JP (1) | JP2829924B2 (ja) |
| KR (1) | KR0137846B1 (ja) |
| DE (1) | DE19501537B4 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6704229B2 (en) | 2001-08-28 | 2004-03-09 | Renesas Technology Corp. | Semiconductor test circuit for testing a semiconductor memory device having a write mask function |
| KR100521313B1 (ko) * | 1997-09-11 | 2006-01-12 | 삼성전자주식회사 | 반도체메모리장치의불량셀테스트방법 |
| US8045408B2 (en) | 2008-02-14 | 2011-10-25 | Hynix Semiconductor Inc. | Semiconductor integrated circuit with multi test |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5508971A (en) * | 1994-10-17 | 1996-04-16 | Sandisk Corporation | Programmable power generation circuit for flash EEPROM memory systems |
| US5745419A (en) * | 1996-07-30 | 1998-04-28 | Hewlett-Packard Co. | Method and apparatus for measuring the offset voltages of SRAM sense amplifiers |
| US5831919A (en) * | 1996-11-25 | 1998-11-03 | Texas Instruments Incorporated | Apparatus and method for a direct-sense sense-amplifier with decoded read and write Y-select |
| US5790467A (en) * | 1996-11-25 | 1998-08-04 | Texas Instruments Incorporated | Apparatus and method for a direct-sense sense amplifier with a single read/write control line |
| US5764581A (en) * | 1997-03-04 | 1998-06-09 | Advanced Micro Devices Inc. | Dynamic ram with two-transistor cell |
| US5926422A (en) * | 1997-10-02 | 1999-07-20 | Texas Instruments Incorporated | Integrated circuit memory device having current-mode data compression test mode |
| KR100269319B1 (ko) * | 1997-12-29 | 2000-10-16 | 윤종용 | 동시칼럼선택라인활성화회로를구비하는반도체메모리장치및칼럼선택라인제어방법 |
| KR100513797B1 (ko) * | 1998-12-30 | 2006-05-11 | 주식회사 하이닉스반도체 | 정상동작과 동일한 데이터 패스를 가지는 반도체 소자의 압축테스트 회로 |
| US6650561B2 (en) | 2002-01-30 | 2003-11-18 | International Business Machines Corporation | High reliability content-addressable memory using shadow content-addressable memory |
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| US11386945B2 (en) | 2020-10-02 | 2022-07-12 | Sandisk Technologies Llc | Signal amplification in MRAM during reading, including a pair of complementary transistors connected to an array line |
| US11328759B2 (en) * | 2020-10-02 | 2022-05-10 | Sandisk Technologies Llc | Signal preserve in MRAM during reading |
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| JPH05109296A (ja) * | 1991-10-14 | 1993-04-30 | Mitsubishi Electric Corp | 半導体記憶装置 |
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|---|---|---|---|---|
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| JP2518401B2 (ja) * | 1989-06-14 | 1996-07-24 | 三菱電機株式会社 | 半導体記憶装置 |
| US5184327A (en) * | 1989-06-14 | 1993-02-02 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having on-chip test circuit and method for testing the same |
| KR930008417B1 (ko) * | 1990-06-18 | 1993-08-31 | 삼성전자 주식회사 | 반도체 메모리 장치의 다중 비트 병렬 테스트방법 |
-
1994
- 1994-03-24 KR KR1019940005938A patent/KR0137846B1/ko not_active IP Right Cessation
-
1995
- 1995-01-19 DE DE19501537.1A patent/DE19501537B4/de not_active Expired - Fee Related
- 1995-01-25 US US08/377,729 patent/US5568434A/en not_active Expired - Lifetime
- 1995-02-08 JP JP7020499A patent/JP2829924B2/ja not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| JP2829924B2 (ja) | 1998-12-02 |
| DE19501537B4 (de) | 2014-03-27 |
| US5568434A (en) | 1996-10-22 |
| KR0137846B1 (ko) | 1998-06-15 |
| DE19501537A1 (de) | 1995-09-28 |
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