KR100513797B1 - 정상동작과 동일한 데이터 패스를 가지는 반도체 소자의 압축테스트 회로 - Google Patents

정상동작과 동일한 데이터 패스를 가지는 반도체 소자의 압축테스트 회로 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 테스트회로에 관한 것으로, 특히 테스트 시간을 줄일 수 있는 압축 테스트 회로에 관한 것으로서, 이를 위해 본 발명에 따른 테스트 회로는, 제1 데이터 버스 라인, 제2 데이터 버스라인 및 상기 제1 및 제2 데이터 버스 라인을 프리차지 시키는 프리차지 제어신호 발생수단을 구비한 메모리 소자의 테스트 회로에 있어서, 테스트 모드 제어신호 및 상기 제1 데이터 버스 라인 상의 데이터에 각각 응답하여 소정의 전압레벨을 가지는 제1 노드; 상기 테스트 모드 제어신호 및 상기 제2 데이터 버스 라인 상의 데이터에 각각 응답하여 소정의 전압레벨을 가지는 제2 노드; 및 상기 테스트 모드 제어신호 및 상기 프리차지 제어신호에 응답하여 상기 제1 및 제2 노드를 프리차지 시키는 프리차지 수단을 포함한다.

Description

정상동작과 동일한 데이터 패스를 가지는 반도체 소자의 압축 테스트 회로
본 발명은 반도체 메모리 소자의 테스트회로에 관한 것으로, 특히 테스트 시간을 줄일 수 있는 압축 테스트 회로에 관한 것이다.
종래의 DRAM 소자는 테스트 시간을 줄이기 위하여 정상적인 데이터 패스를 사용하지 않고 별도로 준비된 특정한 데이터 패스를 사용하여 테스트 모드를 수행하여 왔다. 즉, 정상적인 데이터 패스를 통해 각 셀에 저장된 값을 테스트하기 위하여 많은 시간과 노력이 필요하기 때문에, 이러한 정상적인 데이터 패스를 사용하지 않고 별도의 준비된 데이터 패스를 사용하여 왔다.
따라서, DRAM의 동작 전압이나 동작 환경 등에 대한 반응 정도가 서로 달라 테스트 모드 그 자체의 오동작이 유발되어 테스트의 정확도를 떨어뜨리게 되고, 특히 이러한 테스트 회로의 오동작은 DRAM의 불량을 유발하는 문제점이 있었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 반도체 메모리 소자의 정상적인 데이터 패스를 사용하여 한 번에 다수 비트를 테스트 할 수 있는 테스트 회로를 제공하는데 그 목적이 있다.
본 발명의 또 다른 목적은 한 번에 여러 비트를 동시에 테스트함으로써 전체 테스트 시간을 줄일 수 있고, 테스트의 정확도를 증진시킬 수 있는 반도체 소자의 테스트 회로를 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은, 제1 데이터 버스 라인, 제2 데이터 버스라인 및 상기 제1 및 제2 데이터 버스 라인을 프리차지 시키는 프리차지 제어신호 발생수단을 구비한 메모리 소자의 테스트 회로에 있어서, 테스트 모드 제어신호 및 상기 제1 데이터 버스 라인 상의 데이터에 각각 응답하여 소정의 전압레벨을 가지는 제1 노드; 상기 테스트 모드 제어신호 및 상기 제2 데이터 버스 라인 상의 데이터에 각각 응답하여 소정의 전압레벨을 가지는 제2 노드; 및 상기 테스트 모드 제어신호 및 상기 프리차지 제어신호에 응답하여 상기 제1 및 제2 노드를 프리차지 시키는 프리차지 수단을 포함하여 이루어지는 것을 특징으로 한다.
본 발명에 따른 상기 테스트 회로는, 상기 제1 데이터 버스 라인 상의 데이터에 각각 응답하여 상기 제1 노드와 선택적으로 연결되는 다수의 제1 트랜지스터; 테스트 모드 제어 신호에 응답하여 전압을 상기 다수의 제1 트랜지스터에 전달하여 상기 제1 노드의 전압레벨을 결정하는 제 1 전압제공 수단; 상기 제2 데이터 버스 라인 상의 데이터에 각각 응답하여 상기 제2 노드와 선택적으로 연결되며, 상기 다수의 제1 트랜지스터와 동일한 수로 이루어진 다수의 제2 트랜지스터; 및 테스트 모드 제어 신호에 응답하여 전압을 상기 다수의 제2 트랜지스터에 전달하여 상기 제2 노드의 전압레벨을 결정하는 제 1 전압제공 수단을 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
먼저, 도1은 반도체 소자의 글로벌 데이터 버스라인을 도시하고 있다. 통상적으로, 각 셀에 저장된 데이터는 센스 증폭에서 증폭되어 이 글로벌 데이터 버스라인을 통해 출력되게 된다. 따라서, 본 발명에서 언급한 정상적인 데이터 패스를 통한 테스트는 도1에 도시된 글로벌 버스 라인 그 자체를 테스트 모드에서 사용하는 것이라 볼 수 있다.
먼저, 도1을 참조하여, 본 발명에 따른 테스트 회로를 설명하기에 앞서, 반도체 메모리 소자에서 사용되고 있는 데이터 버스라인을 살펴본다. 제1 데이터 버스라인(gio) 및 제2 데이터 버스라인(giob)은 각각 프리차지부(13)에 형성되어 있는 PMOS 트랜지스터(P10 및 P11)에 의해 각각 프리차지 되고, 이 글로벌 버스라인(gio 및 giob) 상의 데이터는 제어신호(ctrl)에 의해 제어되는 스위칭부(15)를 통해 출력단(mxout 및 mxoutb)으로 각각 출력되도록 형성되어 있다.
상기 스위칭부(15)는 제1 데이터 버스라인(gio)에 형성된 PMOS 트랜지스터(P12) 및 NMOS 트랜지스터(N12)를 온/오프 시키도록 형성되어 있는데 상기 NMOS 트랜지스터(N12)는 인버터(I47)에 의해 반전된 제어신호(ctrl)에 의해 온/오프 되도록 형성되어 있다. 마찬가지로, 제2 데이터 버스라인(giob)에 형성된 PMOS 트랜지스터(P13) 및 NMOS 트랜지스터(N13)는 제어신호(ctrl)에 의해 온/오프 되도록 형성되어 있는데, 상기 NMOS 트랜지스터(N13)는 인버터(I47)에 의해 반전된 제어신호(ctrl)에 의해 온/오프 되도록 형성되어 있다.
또한, 상기 제1 데이터 버스라인(gio) 및 제2 데이터 버스라인(giob)에 각각 연결되어 있는 프리차지 PMOS 트랜지스터(P10 및 P11)는 데이터 전송이 이루어진 후, 다음 데이터 전송을 위해 각 라인을 프리차지 하도록 형성되어 있다. 즉, 2입력 NAND 게이트(10)의 각 입력단은 상기 제1 데이터 버스라인(gio) 및 제2 데이터 버스라인(giob)에 연결되고, 이 NAND 게이트(10)의 출력은 3개의 직렬연결된 인버터(I44 내지 I46)에 의해 지연되어 상기 프리차지 PMOS 트랜지스터(P10 및 P11)를 온 시키는 프리차지 신호(giopcg)를 형성하게 된다.
예를 들어, 상기 제1 데이터 버스라인(gio)에 로우 데이터가 실리고, 상기 제2 데이터 버스라인(giob)에 하이 데이터가 실린 상태에서, 상기 제어신호(ctrl)가 스위칭부(15)의 각 트랜지스터(P12,P13,N12 및 N13)를 턴온 시키면, 버스라인 상의 데이터가 출력단으로 출력된다. 이렇게 하여 데이터 전송이 끝난후, 지연된 상기 프리차지 신호(giopcg)가 생성되어 프리차지 PMOS 트랜지스터(P10 및 P11)를 턴온 시켜 다음 데이터를 받을 준비를 하게 된다.
본 발명의 중요한 개념은 이러한 데이터 버스라인의 출력 그 자체를 테스트 회로에서 사용한다는 것이다. 도2는 본 발명에 따른 테스트 회로를 도시한 것으로, 압축 데이터 테스트 회로를 도시한 것이다, 즉, 4개의 셀을 동시에 테스트하기 위하여 제1 데이터 버스라인(gio) 및 제2 데이터 버스라인(giob)은 각각 전압전달부(35 및 36)에 형성된 4개의 PMOS 트랜지스터(P1～P4 및 P5～P8)의 게이트와 연결되어 있다.
테스트 모드 신호(stm_dqc)가 하이로 입력되어 테스트 모드에 진입하게 되면, 인버터(I50)는 상기 테스트 모드 신호(stm_dqc)를 반전시켜 PMOS 트랜지스터로 이루어진 전압발생용 PMOS 트랜지스터(31 및 32)를 인에이블시켜 전압전달부(35 및 36)에 소정의 전압을 제공하게 된다. 이때, 노드(N1 및 N2)에 각각 연결된 NMOS 트랜지스터(33 및 34)는 반전된 테스트 모드 신호(/stm_dqc)에 의해 오프 상태로 있게 된다.
예를 들어, 테스트 모드에서, 4개의 셀에 동일한 데이터가 쓰여져 제1 데이터 버스라인(gio)을 통해 하이레벨이 상기 PMOS 트랜지스터(P1 내지 P4)의 게이트에 인가되고, 제2 데이터 버스라인(giob)을 통해 로우레벨이 상기 PMOS 트랜지스터(P5 내지 P8)의 게이트에 인가되면, PMOS 트랜지스터(31 및 32)는 온, PMOS 트랜지스터(P1 내지 P4)는 오프, PMOS 트랜지스터(P5 내지 P8)는 온 되어 노드(N1)는 로우레벨을, 노드(N2)는 하이레벨을 각각 래치회로(37 및 38)에 저장하게 된다.
한편, 상기 래치회로(37)의 출력은 NMOS 트랜지스터 및 PMOS 트랜지스터로 구성된 제1스위치(39)에 의해 제1출력단(mxout)으로 출력되는데, 상기 PMOS 트랜지스터는 인버터(I51)를 통해 반전된 테스트 모드 신호(/stm_dqc)에 의해 제어를 받도록 구성되어 있다. 마찬가지로, 상기 래치회로(38)의 출력은 NMOS 트랜지스터 및 PMOS 트랜지스터로 구성된 제2스위치(40)에 의해 제2출력단(mxoutb)으로 출력되는데, 상기 PMOS 트랜지스터는 인버터(I51)를 통해 반전된 테스트 모드 신호(/stm_dqc)에 의해 제어를 받도록 구성되어 있다.
한편, 4개의 셀 중 어느 하나에 비정상적인 데이터가 쓰여졌다면, 상기 PMOS 트랜지스터(P1 내지 P4) 중 어느 하나가 온되어 노드(N1)가 하이레벨을 가지게 되고, 결국 두 노드(N1 및 N2)는 동일한 전압레벨을 가지게 되어 그 오류를 검출할 수 있게 된다.
이와 같이, 4비트 테스트가 끝난 후, 상기 두 노드(N1 및 N2)는 다음의 다른 4개 셀의 데이터를 테스트하기 위하여 프리차지 되어야 한다(본 발명에서는 접지전위로 프리차지함). 본 발명에서는 도1에서 설명된 프리차지 신호(giopcg)를 사용하여 테스트 모드의 두 노드(N1 및 N2)를 프리차지 한다. 즉, 정상적인 데이터 패스에서 사용되고 있는 프리차지 신호를 사용하여 테스트 모드의 프리차지 제어신호로 사용하고 있다.
이를 구체적으로 살펴보면, 테스트 후 소정의 시간이 지나면, 도1의 프리차지 신호(giopcg)가 로우레벨로 NAND게이트(30)로 입력되게 된다. 그러면, 하이레벨의 테스트 모드 신호(stm_dqc)와 로우레벨의 프리차지 신호(giopcg)를 입력받은 상기 NAND게이트(30)는 하이레벨을 출력하게 되고, 이 하이레벨의 전압은 상기 두 노드(N1 및 N2)와 접지 사이에 각각 형성되어 있는 NMOS 트랜지스터(N37 및 N38)를 온 시켜 두 노드(N1 및 N2)의 전압을 접지전위로 프리차지 시킨다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 정상적인 데이터 패스에서 사용되는 데이터 버스 라인의 프리차지 신호를 테스트 모드의 프리차지신호로 사용함으로써, 테스트가 요구되는 다양한 메모리 환경에 용이하게 적을 할 수 있는 효과가 있다. 또한, 테스트 모드 자체에서 발생될 수 있는 오동작을 미연에 방지 할 수 있음으로 테스트의 신뢰도를 향상시킬 수 있는 효과가 있다.
도1은 본 발명에 따른 반도체 소자의 글로벌 데이터 버스라인을 도시한 도면.
도2는 본 발명에 따른 압축 테스트 회로도.
* 도면의 주요 부분에 대한 부호의 설명
30: NAND 게이트 36,36: 전압전달부
P1 내지 P8: PMOS 트랜지스터 37,38: 래치회로
39,40: 스위치 N37,N38: NMOS 트랜지스터

Claims (4)

  1. 서로 상보적인 데이터신호가 실리는 복수의 제1데이터버스라인 및 제2데이터버스라인과, 상기 복수의 제1 및 제2 데이터버스라인을 프리차지 시키는 프리차지 제어신호 발생수단을 구비한 메모리 소자의 테스트 회로에 있어서,
    제1노드(N1) 및 제2노드(N2);
    테스트모드제어신호에 응답하여 테스트모드에서 공급전압을 전달하는 공급전압제공수단(31, 32);
    상기 공급전압제공수단의 출력노드와 상기 제1노드 사이에 소스-드레인경로가 접속되며 상기 제1데이터버스라인 상의 데이터신호를 게이트로 입력받는 복수의 제1트랜지스터(P1, P2, P3, P4);
    상기 공급전압제공수단의 출력노드와 상기 제2노드 사이에 소스-드레인경로가 접속되며 상기 제2데이터버스라인 상의 데이터신호를 게이트로 입력받는 복수의 제2트랜지스터(P5, P6, P7, P8);
    상기 테스트모드제어신호 및 상기 프리차지제어신호에 응답하여 상기 제1및 제2노드를 프리차지 시키는 프리차지수단;
    을 포함하여 이루어지는 것을 특징으로 하는 메모리소자의 테스트 회로.
  2. 제1항에 있어서,
    상기 프리차지 수단은,
    상기 제1노드 및 제2노드에 각각 연결된 제 1 및 제2 전압강하 수단;
    상기 테스트모드제어신호 및 상기 프리차지제어신호가 입력되었을 때 상기 제 1 및 제2 전압강하 수단을 인에이블 시키는 로직 연산 수단을 포함하여 이루어지는 것을 특징으로 하는 메모리소자의 테스트 회로..
  3. 제1항에 있어서,
    상기 제1 및 제2 노드의 출력을 각각 래치하는 제1 및 제2 래치회로; 및
    상기 테스트모드제어신호에 응답하여 상기 제1 및 제2 래치회로의 출력을 출력단에 제공하는 제1 및 제2 스위칭수단을 포함하여 이루어지는 것을 특징으로 하는 메모리소자의 테스트 회로.
  4. 제1항에 있어서,
    상기 제1 및 제2 트랜지스터의 수는 동시에 테스트되는 셀의 개수와 동일한 수로 이루어지는 것을 특징으로 하는 메모리소자의 테스트 회로.
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