KR100529394B1 - 테스트 구현을 위한 반도체메모리장치의 데이터 압축 회로 - Google Patents

테스트 구현을 위한 반도체메모리장치의 데이터 압축 회로 Download PDF

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    • B65D41/3409—Threaded or like caps or cap-like covers provided with tamper elements formed in, or attached to, the closure skirt with ratchet-and-pawl mechanism between the container and the closure skirt or the tamper element the tamper element being integrally connected to the closure by means of bridges

Abstract

본 발명은 동일한 입력에 대한 압축 테스트를 통하여 빠른 시간 내에 전체 메모리 셀 어레이를 측정할 수 있는 데이터 압축 회로를 제공하기 위한 것으로서, 이를 위한 본 발명은 테스트모드의 쓰기 동작에서 동일한 데이터를 저장하고 읽기 동작에서 다수의 글로벌입출력라인을 통해 출력된 셀 데이터 압축 테스트 구현을 위한 반도체메모리장치의 데이터 압축 회로에 있어서, 다수의 정글로벌입출력라인과 다수의 부글로벌입출력라인을 통해 전달된 셀의 데이터를 각각 비교하여 그 결과를 제1출력노드 및 제2출력노드를 통해 출력하는 비교부; 상기 정글로벌입출력라인 또는 상기 부글로벌입출력라인이 프리차지되는 신호에 응답하여 상기 제1출력노드 및 상기 제2 출력노드를 초기화하는 리셋신호를 생성하는 리셋신호생성부; 및 상기 제1출력노드 신호와 상기 제2출력노드 신호를 비교하여 데이터의 패스를 나타내는 제1비교출력신호와 데이터의 패일을 나타내는 제2비교출력신호를 생성하는 비교출력부를 포함하여 이루어진다.

Description

테스트 구현을 위한 반도체메모리장치의 데이터 압축 회로{Data compression circuit for testing semiconductor memory device}
본 발명은 반도체메모리장치에 관한 것으로서, 특히 저장된 다수의 데이터의 압축을 통해 테스트 동작을 수행하여 메모리의 동작을 검증하는 반도체메모리장치의 데이터 압축 회로에 관한 것이다.
공정기술의 발전과 더불어 반도체 메모리장치가 고집적화 되면서 칩의 신뢰성을 보증하기 위해서 제조 후 고가의 테스트 장비로 장시간에 걸쳐 테스트를 하게 된다. 이와 같은 메모리 장치의 테스트를 위하여 설계 단계에서 미리 칩 내부에 셀프테스트(self test)회로를 내장하여 테스트에 소요되는 시간과 비용을 줄이기 위해 노력하고 있다. 이러한 셀프테스트의 일종인 DQ 압축(compress) 테스트는 복수의 메모리 셀에 동일한 데이터를 저장한 후 이들 데이터를 다시 동시에 출력한 다음, 동시에 출력된 데이터들을 압축시켜 그 결과로서 메모리의 에러 유무를 테스트하는 방법이다.
도1은 DQ 압축 테스트 구현을 위한 통상적인 메모리장치의 데이터 저장 및 출력 경로 블록 다이아그램이다.
도1에 도시된 바와 같이, 데이터를 입출력하는 데이터입출력패드(110)와, 상기 데이터입출력패드(110)에서 인가된 입력데이터 data_in을 내부입력데이터신호 din으로 변환하는 데이터입력버퍼(120)와, 상기 내부입력데이터신호 din을 멀티플렉싱(multiplex)하여 복수의 데이터입력신호 din<0:3>을 출력하는 멀티플렉서(130)와, 상기 복수의 데이터입력신호 din<0:3>을 구동하여 글로벌입출력라인으로 전달하는 드라이버(140)와, 상기 글로벌입출력라인에 실린 데이터를 증폭하여 메모리 셀로 인가하거나 셀의 데이터를 글로벌입출력라인으로 구동하는 입출력센스앰프(150)와, 상기 다수의 글로벌입출력라인 gio<0:3>, /gio<0:3>을 통해 메모리 셀로부터 전달된 다수의 데이터를 각각 압축하여 그 결과를 비교한 비교출력신호 mxout과 /mxout을 출력하는 데이압축부(160)와, 상기 데이터압축부(160)에서 생성된 상기 비교출력신호 mxout과 /mxout을 임시로 저장하는 파이프레지스터(170)와, 상기 파이프레지스터를 거친 상기 비교출력신호 mxout과 /mxout을 출력하는 데이터출력버퍼(180)로 구성된다.
상기와 같은 구성을 갖는 통상적인 DQ 압축 테스트 방법에 대해서 살펴본다.
상기 데이터입출력패드(110)를 통해 입력된 TTL(Transistor Transistor Logic) 레벨의 입력데이터 data_in은 메모리 내부 회로에서 사용되는 CMOS(Complementary Metal Oxide Semiconductor) 신호로 변환하는 상기 입력버퍼(120)에 의해 내부입력신호 din으로 변환된다. 상기 입력버퍼(120)에 의해서 생성된 내부입력신호 din은 멀티플렉서(130)로 인가되어 다수의 메모리 셀에 데이터를 저장하기 위하여 다수의 내부입력신호 din<0:3>으로 출력된다. 상기 다수의 내부입력신호 din<0:3>은 드라이버(140)에 의해 증폭되어 상기 다수의 글로벌입출력라인 gio<0:3>, /gio<0:3>으로 인가되고, 입출력센스앰프(150)에 의하여 증폭되어 선택된 메모리 셀에 저장된다.
상기와 같이 저장된 메모리 셀의 데이터가 테스트 모드의 읽기 과정에서 상기 다수의 글로벌입출력라인 gio<0:3>과 /gio<0:3>을 통해 상기 데이터압축부(160)로 입력되고 상기 데이터압축부(160)에서 상기 다수의 정글로벌입출력라인 gio<0:3>과 상기 다수의 부글로벌입출력라인 /gio<0:3>에 실린 데이터를 각각 압축한 후에 이를 비교한 상기 비교출력신호 mxout과 /mxout이 파이프레지스터(170)에 잠시 저장되었다가 데이터출력버퍼(180)를 거쳐 데이터입출력패드(110)로 출력된다.
이와 같이 DQ 압축 테스트 구현을 위해서는 앞서 설명한 바와 같이 데이터압축부(160)를 구비하고 있는데, 종래의 데이터압축회로는 저장한 데이터가 출력되면 칩이 정상적으로 동작하는 것이고, 출력이 하이임피던스(high impedance) 상태일 경우에는 칩이 오동작을 하는 것으로 판단하는 것으로서, 하이임피던스 상태를 판별할 수 없는 메모리 테스터에는 사용할 수가 없게 된다. 즉 "하이" 및 "로우" 신호로 에러 유무를 판단하는 범용의 테스터에는 적용할 수 없다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로써, 테스트 모드에서 메모리의 동작의 판단 기준을 하이임피던스출력을 배제한 로직 "하이"와 로직 "로우"로서 칩의 패스(pass)와 패일(fail)을 판단함으로써, 범용의 테스터 장비를 적용할 수 있는 반도체메모리장치의 데이터 압축 회로를 제공하는 데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은 테스트모드의 쓰기 동작에서 동일한 데이터를 저장하고 읽기 동작에서 다수의 글로벌입출력라인을 통해 출력된 셀 데이터 압축 테스트 구현을 위한 반도체메모리장치의 데이터 압축 회로에 있어서, 다수의 정글로벌입출력라인과 다수의 부글로벌입출력라인을 통해 전달된 셀의 데이터를 각각 비교하여 그 결과를 제1출력노드 및 제2출력노드를 통해 출력하는 비교부; 상기 정글로벌입출력라인 또는 상기 부글로벌입출력라인이 프리차지되는 신호에 응답하여 상기 제1출력노드 및 상기 제2 출력노드를 초기화하는 리셋신호를 생성하는 리셋신호생성부; 및 상기 제1출력노드 신호와 상기 제2출력노드 신호를 비교하여 데이터의 패스를 나타내는 제1비교출력신호와 데이터의 패일을 나타내는 제2비교출력신호를 생성하는 비교출력부를 포함하여 이루어진다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도2는 본 발명의 일실시예에 따른 데이터압축부(160)의 상세 회로도로서, 다수의 정글로벌입출력라인 gio<0:3>과 다수의 부글로벌입출력라인 /gio<0:3>을 통해 전달된 셀의 데이터를 각각 비교하여 그 결과를 제1출력노드 N21 및 제2출력노드 N23을 통해 출력하는 비교부(230)와, 상기 다수의 정글로벌입출력라인 gio<0:3> 또는 상기 부글로벌입출력라인 /gio<0:3>이 프리차지되는 신호에 응답하여 상기 제1출력노드 N21 및 상기 제2 출력노드 N23을 초기화하는 리셋신호 reset을 생성하는 리셋신호생성부(210)와, 상기 제1출력노드 N21 및 상기 제2출력노드 N23 신호에 응답하여 데이터의 패스를 나타내는 제1비교출력신호 mxout과 데이터의 패일을 나타내는 제2비교출력신호 /mxout을 생성하는 비교출력부(250)로 구성된다.
상기 비교부(230)는, 상기 다수의 정글로벌입출력라인 gio<0:3>을 통해 전달된 셀의 데이터를 비교하여 그 결과를 상기 제1출력노드 N21을 통해 출력하는 정글로벌입출력라인 비교부(230a)와, 상기 다수의 부글로벌입출력라인 /gio<0:3>을 통해 전달된 셀의 데이터를 비교하여 그 결과를 상기 제2출력노드 N23을 통해 출력하는 부글로벌입출력라인 비교부(230b)로 구성된다.
구체적으로 상기 정글로벌입출력라인 비교부(230a)는 각 게이트에 대응되는 상기 다수의 정글로벌입출력라인 gio<0:3>을 입력받고, 전원전압과 상기 제1출력노드 N21이 소스-드레인을 통해 병렬로 연결되어 상기 다수의 정글로벌입출력라인 신호를 상기 제1출력노드 N21로 압축하는 다수의 PMOS트랜지스터 PM21, PM22, PM23, 및 PM24와, 게이트로 상기 리셋신호 rest을 입력받고, 접지전압과 상기 제1출력노드 N21이 소스-드레인을 통해 연결되는 NMOS트랜지스터 NM20과, 상기 제1출력노드 N21의 데이터를 보존하기 위하여 두 개의 인버터 INV22 및 INV23으로 이루어진 제1래치부(233a)로 구성된다.
이와 유사하게, 상기 부글로벌입출력라인 비교부(230b)는 각 게이트에 대응되는 상기 다수의 부글로벌입출력라인 /gio<0:3>을 입력받고, 전원전압과 상기 제2출력노드 N23이 소스-드레인을 통해 병렬로 연결되어 상기 다수의 부글로벌입출력라인 신호를 상기 제2출력노드 N23으로 압축하는 다수의 PMOS트랜지스터 PM26, PM27, PM28, 및 PM29와, 게이트로 상기 리셋신호 rest을 입력받고, 접지전압과 상기 제2출력노드 N23이 소스-드레인을 통해 연결되는 NMOS트랜지스터 NM21과, 상기 제2출력노드 N23의 데이터를 보존하기 위하여 두 개의 인버터 INV24 및 INV25로 이루어진 제2래치부(233b)로 구성된다.
상기 리셋신호생성부(210)는 상기 제1글로벌입출력라인 gio<0>, /gio<0> 및 상기 제2글로벌입출력라인 gio<1>, /gio<1>을 입력으로 하는 4-입력 NAND게이트 ND21과, 상기 제3글로벌입출력라인 gio<2>, /gio<2> 및 상기 제4글로벌입출력라인 gio<3>, /gio<3>을 입력으로 하는 4-입력 NAND게이트 ND22와, 상기 NAND게이트 ND21 및 ND22의 출력신호를 입력으로 하는 NOR게이트 NOR21과, 상기 NOR게이트 NOR21의 출력신호와 상기 NOR게이트 NOR21의 출력신호를 지연(211) 및 반전한 신호를 입력으로 하는 NAND게이트 ND23과, 상기 NAND게이트 ND23의 출력신호를 반전하여 상기 리셋신호 reset을 생성하는 인버터 INV21을 포함하여 이루어진다.
상기 비교출력부(250)는, 상기 제1출력노드 N21과 상기 제2출력노드 N23을 입력으로 하는 NAND게이트 ND25와, 상기 NAND게이트 ND25의 출력신호를 버퍼링하여 상기 제1비교출력신호 mxout을 생성하는 인버터 INV26 및 INV27과, 상기 제1출력노드 N21과 상기 제2출력노드 N23을 입력으로 하는 NOR게이트 NOR25와, 상기 NAND게이트 ND25의 출력을 반전하여 상기 제2비교출력신호 /mxout을 생성하는 인버터 INV29와, 상기 NOR게이트 NOR25의 출력신호에 응답하여 상기 NAND게이트 ND25의 출력신호를 상기 인버터 INV29에 전달하는 패스게이트 P25와, 게이트단으로 상기 NOR게이트의 출력신호를 인가받아 소스-드레인 경로를 통해 상기 제3인버터에 풀다운신호를 공급하는 NMOS트랜지스터 NM25로 이루어진다.
도3은 본 발명의 다른 실시예에 따른 비교부(230)의 상세 회로도로서, 게이트로 테스트모드에서 "로우"로 액티브되는 테스트 인에이블신호 test_en을 인가받아 전원전압과 병렬로 연결된 다수의 PMOS트랜지스터들 사이에서 소스-드레인을 통해 전원전압을 공급하는 PMOS트랜지스터 PM30 및 PM35와, 게이트로 상기 테스트 인에이블신호 test_en을 인가받아 소스-드레인 경로를 통해 상기 제1출력노드 N21 및 N23을 접지전압 레벨로 초기화시키는 NMOS트랜지스터 NM22 및 NM23을 포함하여 이루어지는 것을 제외하곤 상기 도2의 비교부(230)과 동일하게 구성되어 있다.
도4는 상기 도2의 비교출력부(250)의 다른 실시예에 따른 상세 회로도로서, 상기 노드 N21과 N23을 입력으로하는 NAND게이트 ND55와, 상기 NAND게이트 ND55의 출력신호를 버퍼링하여 상기 제1비교출력신호 mxout을 출력하는 인버터 INV56, INV57과, 상기 노드 N21과 N23을 입력으로하는 NOR게이트 NOR55와, 상기 NAND게이트 ND55의 출력신호를 반전하는 인버터 INV59와, 상기 NOR게이트 NOR55의 출력신호가 로직 "로우"일 경우 턴-온되는 패스게이트 P55와, 상기 NOR게이트 NOR55의 출력신호가 로직 "하이"일 경우 턴-온되어 소스-드레인 경로를 통해 상기 제2비교출력신호 /mxout에 전원전압을 공급하는 PMOS트랜지스터 PM55로 구성된다.
도5의 테스트 시 다수의 글로벌입출력라인의 압축 및 비교 동작의 타이밍도를 참조하여 상기와 같이 구성된 본 발명의 동작에 대해서 살펴본다.
메모리를 테스트하기 위하여 쓰기 동작에서 입력된 데이터를 멀티플렉싱하여 다수의 메모리 셀에 동일한 데이터를 저장한 후에, 읽기 동작에서 상기 다수의 메모리 셀에서 데이터를 출력하여 상기 다수의 글로벌입출력라인 gio<0:3>과 /gio<0:3>으로 상기 데이터가 인가되고 데이터출력버퍼(180)를 통해 출력되기 이전 단계에서 칩의 에러 유무를 판단하기 위해서 상기 다수의 글로벌입출력라인들 간의 데이터를 압축 및 비교하여 동일하면 패스(pass)되어 출력으로 로직 "하이"를 출력하고, 동일하지 않을 경우 패일(fail)되어 출력으로 로직 "로우"를 출력하는 것이다.
먼저, 제1비교동작에서 상기 정글로벌입출력라인 비교부(230a)로 입력된 다수의 정글로벌입출력라인 gio<0:3>이 모두 "로우"의 펄스(pulse)로 병렬로 연결된 상기 다수의 PMOS트랜지스터 PM21, PM22, PM23, 및 PM24의 게이트단으로 입력되어 상기 노드 N21은 로직 "하이"로 되고, 상기 부글로벌입출력라인 비교부(230b)로 입력된 다수의 부글로벌입출력라인 /gio<0:3>신호는 모두 "하이"를 유지하므로 상기 다수의 PMOS트랜지스터 PM26, PM27, PM28, 및 PM29가 모두 디스에이블 되어 노드 N23은 제2래치부(233)에 의해 로직 "로우"를 유지한다.
상기 노드 N21은 로직 "하이"로 노드 N23은 로직 "로우"로 비교출력부(250)로 인가되어, 상기 NAND게이트 ND25와 인버터 INV26, INV27을 거치면서 부정 논리곱을 하여 제1비교출력신호 mxout을 로직 "하이"로 출력하고, 상기 NOR게이트 NOR25의 출력신호는 로직 "하이"로 된다. 상기 NOR게이트의 출력신호는 로직 "하이"로 패스게이트 P25를 턴-온시켜 상기 NAND게이트 ND25의 출력신호 로직 "하이"를 인버터 INV29로 전달하고 상기 인버터 INV29에의하여 반전되어 제2비교출력신호 /mxout을 로직 "로우"로 출력한다.
결국, 상기 제1비교출력신호는 "하이"로, 상기 제2비교출력신호는 "로우"로 출력되어 칩이 정상적으로 동작하는 것으로 판단된다.
다음으로 상기 리셋신호 생성부(210)에서 상기 다수의 정글로벌입출력라인 gio<0:3>이 제1비교동작을 마치고 프리차지되는 라이징에지(rising edge)에서 상기 NAND게이트 ND21, ND22의 출력신호가 로직 "하이"로 되고, 이는 상기 NOR게이트 NOR21에 인가되어 로직 "하이"를 출력한다.
상기 NOR게이트 NOR21의 출력신호가 NAND게이트 ND23의 일측단으로 인가되고, 지연(211)과 반전을 거친 신호가 타측단으로 인가되어 부정논리곱과 반전을 하여 상기 지연(211)과정 만큼의 지연시간을 밴드위스로 갖는 로직 "하이"의 펄스가 상기 리셋신호 reset으로 출력된다.
상술한 바와 같이 비교출력신호 mxout과, /mxout의 펄스를 출력한 이후에 상기 노드 N21과 N23은 제1 및 제2 래치부(233a, 233b)에 의해 종전의 데이터를 래치하다가, 상기 리셋신호 reset이 상기 압축부(230)의 풀다운 NMOS트랜지스터 NM20, NM21의 게이트단으로 인가되어 소스-드레인 경로를 통해 노드 N21과 N23을 로직 "로우"로 프리차지시킨다.
제2비교동작은 상기 다수의 부글로벌입출력라인 /gio<0:3>이 로직 "로우"로 상기 부글로벌입출력라인 비교부(230b)로 인가되어 상기 노드 N23을 로직 "하이"로 풀업시키고, 상기 다수의 정글로벌입출력라인 gio<0:3>은 로직 "하이"로 상기 정글로벌입출력라인 비교부(230a)로 인가되어 상기 노드 N21은 로직 "로우"를 유지한다. 결국 상기 제1비교동작과 노드 N21, N23 신호가 서로 상반되어 상기 비교출력부(250)로 인가되는 것을 제외하곤 동일한 동작을 통해 상기 제1비교출력신호 mxout은 로직 "하이"로 상기 제2비교출력신호 /mxout은 로직 "로우"로 출력하여 패스된다.
제3비교동작은 상기 제2글로벌입출력라인 gio<1>, /gio<1>에 잘못된 데이터가 실려있는 점에 주목하여야 한다. 상기 제1, 제3, 및 제4 정글로벌입출력라인 신호에 의하여 상기 PMOS트랜지스터 PM21, PM23, 및 PM24가 턴-온되어 출력노드 N21을 로직 "하이"로 풀업시키고, 상기 제2 부글로벌입출력라인 /gio<1>에 의하여 상기 PMOS트랜지스터 PM27이 턴-온되어 출력노드 N23을 로직 "하이"로 풀업시킨다.
상기 노드 N21과 N23이 로직 "하이"로 상기 비교출력부(250)로 인가되어, 상기 NAND게이트 ND25의 출력신호는 로직 "로우"로 되어 버퍼링을 거쳐 상기 제1비교출력신호 mxout은 로직 "로우"로 된다. 상기 NOR게이트 NOR25의 출력신호도 로직 "로우"로 되어 패스게이트 P25가 턴-온되어 상기 NAND게이트 ND25의 출력신호 로직 "로우"를 인버터 INV29로 반전하여 상기 제2비교출력신호 /mxout을 로직 "하이"로 출력된다.
따라서, 상기와 같이 잘못된 데이터가 글로벌입출력라인에 실릴 경우에 상기 제1비교출력신호 mxout을 로직 "로우"로, 상기 제2비교출력신호 /mxout을 로직 "하이"로 출력하여 불량을 검출한다.
도3은 상기 비교부(230)의 다른 실시예에 따른 상세 회로도로서, 상기 테스트인에이블신호 test_en이 로직 "하이"일 때는 상기 노드 N21 및 N23을 로직 "로우"로 프리차지하고, 상기 테스트인에이블신호 test_en이 로직 "로우"일 때는 상기 다수의 정 또는 부글로벌입출력라인과 연결된 다수의 PMOS트랜지스터에 전원전압을 공급하여 압축동작을 수행한다.
도4는 상기 비교출력부(250)의 다른 실시예에 따른 상세 회로도로서, 상기 제1비교동작의 경우에 상기 노드 N21은 로직 "하이"로 노드 N23은 로직 "로우"로 상기 비교출력부(450)로 인가되어, 상기 NAND게이트 ND45와 인버터 INV46, INV47을 거치면서 부정 논리곱을 하여 상기 제1비교출력신호 mxout을 로직 "하이"로 출력하고, 상기 NOR게이트 NOR45의 출력신호는 로직 "하이"로 된다. 상기 NAND게이트 ND45의 출력신호를 인버터 IN49에 의하여 반전한 신호는 상기 NOR게이트의 출력신호가 로직 "하이"로 패스게이트 P45를 턴-온시켜 상기 제2비교출력신호 /mxout이 로직 "로우"로 출력되어 패스되는 것으로서 도2의 비교출력부(250)와 동일한 동작을 수행한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상기와 같이 이루어지는 본 발명은, 범용의 테스터 장비를 적용할 수 있는 반도체메모리장치의 데이터 압축 회로를 사용하여 빠른 시간 내에 전체 메모리 셀 어레이를 테스트할 수 있는 내장형 반도체메모리 테스트 장치를 제공함으로서, 고집적화된 메모리칩의 테스트 비용과 시간을 줄일 수 있다.
도1은 DQ 압축 테스트 구현을 위한 통상적인 메모리장치의 입력 및 출력 경로 블록 다이아그램.
도2는 본 발명의 일실시예에 따른 데이터압축부의 상세 회로도.
도3은 도2의 비교부의 다른 실시예에 따른 상세 회로도.
도4는 도2의 비교출력부의 다른 실시예에 따른 상세 회로도.
도5은 도2의 동작 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명
160 : 데이터압축부 210 : 리셋신호생성부
230 : 비교부 250 : 비교출력부

Claims (9)

  1. 테스트모드의 쓰기 동작에서 동일한 데이터를 저장하고 읽기 동작에서 다수의 글로벌입출력라인을 통해 출력된 셀 데이터 압축 테스트 구현을 위한 반도체메모리장치의 데이터 압축 회로에 있어서,
    다수의 정글로벌입출력라인과 다수의 부글로벌입출력라인을 통해 전달된 셀의 데이터를 각각 비교하여 그 결과를 제1출력노드 및 제2출력노드를 통해 출력하는 비교부;
    상기 정글로벌입출력라인 또는 상기 부글로벌입출력라인이 프리차지되는 신호에 응답하여 상기 제1출력노드 및 상기 제2 출력노드를 초기화하는 리셋신호를 생성하는 리셋신호생성부; 및
    상기 제1출력노드 신호와 상기 제2출력노드 신호를 비교하여 데이터의 패스를 나타내는 제1비교출력신호와 데이터의 패일을 나타내는 제2비교출력신호를 생성하는 비교출력부
    를 포함하여 이루어지는 반도체메모리장치의 데이터 압축 회로.
  2. 제1항에 있어서,
    상기 비교부는,
    상기 다수의 정글로벌입출력라인을 통해 전달된 셀의 데이터를 비교하여 그 결과를 상기 제1출력노드를 통해 출력하는 정글로벌입출력라인 비교부: 및
    상기 다수의 부글로벌입출력라인을 통해 전달된 셀의 데이터를 비교하여 그 결과를 상기 제2출력노드를 통해 출력하는 부글로벌입출력라인 비교부
    를 포함하여 이루어지는 것을 특징으로 하는 반도체메모리장치의 데이터 압축 회로.
  3. 제2항에 있어서,
    상기 정글로벌입출력라인 비교부는,
    각 게이트에 대응되는 상기 다수의 정글로벌입출력라인을 입력받고, 전원전압과 상기 제1출력노드가 소스-드레인을 통해 병렬로 연결되어 상기 다수의 정글로벌입출력라인 신호를 비교하여 상기 제1출력노드로 인가하는 다수의 PMOS트랜지스터;
    게이트로 상기 리셋신호를 입력받고, 접지전압과 상기 제1출력노드가 소스-드레인을 통해 연결되는 NMOS트랜지스터; 및
    상기 제1출력노드의 데이터를 보존하기 위하여 두 개의 인버터로 이루어진 래치수단
    을 포함하여 이루어지는 것을 특징으로 하는 반도체메모리장치의 데이터 압축 회로.
  4. 제3항에 있어서,
    상기 정글로벌입출력라인 비교부는,
    상기 다수의 PMOS트랜지스터와 전원전압단 사이에서 게이트로 제어신호를 인가받아 소스-드레인 경로를 통해 상기 다수의 PMOS트랜지스터에 전원전압을 공급하는 PMOS트랜지스터; 및
    상기 제1출력노드와 상기 접지전원단 사이에서 게이트로 상기 제어신호를 인가받아 소스-드레인 경로를 통해 상기 제1출력노드를 접지전원으로 초기화시키는 NMOS트랜지스터
    를 포함하여 이루어지는 것을 특징으로 하는 반도체메모리장치의 데이터 압축 회로.
  5. 제2항에 있어서,
    상기 부글로벌입출력라인 비교부는,
    각 게이트에 대응되는 상기 다수의 부글로벌입출력라인을 입력받고, 전원전압과 상기 제2출력노드가 소스-드레인을 통해 병렬로 연결되어 상기 다수의 부글로벌입출력라인 신호를 비교하여 상기 제2출력노드로 인가하는 다수의 PMOS트랜지스터;
    게이트로 상기 리셋신호를 입력받고, 접지전압과 상기 제2출력노드가 소스-드레인을 통해 연결되는 NMOS트랜지스터; 및
    상기 제2출력노드의 데이터를 보존하기 위하여 두 개의 인버터로 이루어진 래치수단
    을 포함하여 이루어지는 것을 특징으로 하는 반도체메모리장치의 데이터 압축 회로.
  6. 제5항에 있어서,
    상기 부글로벌입출력라인 비교부는,
    상기 다수의 PMOS트랜지스터와 전원전압단 사이에서 게이트로 제어신호를 인가받아 소스-드레인 경로를 통해 상기 다수의 PMOS트랜지스터에 전원전압을 공급하는 PMOS트랜지스터; 및
    상기 제2출력노드와 상기 접지전원단 사이에서 게이트로 상기 제어신호를 인가받아 소스-드레인 경로를 통해 상기 제2출력노드를 접지전원으로 초기화시키는 NMOS트랜지스터
    를 포함하여 이루어지는 것을 특징으로 하는 반도체메모리장치의 데이터 압축 회로.
  7. 제1항에 있어서,
    상기 리셋신호생성부는,
    상기 제1글로벌입출력라인 및 상기 제2 글로벌입출력라인을 입력으로 하는 제1NAND게이트;
    상기 제3글로벌입출력라인 및 상기 제4 글로벌입출력라인을 입력으로 하는 제2NAND게이트;
    상기 제1NAND게이트와 상기 제2NAND게이트의 출력신호를 입력으로 하는 NOR게이트;
    상기 NOR게이트의 출력신호와 상기 NOR게이트의 출력신호를 지연 및 반전한 신호를 입력으로 하는 제3NAND게이트; 및
    상기 제3NAND게이트의 출력신호를 반전하여 상기 리셋신호를 출력하는 인버터
    를 포함하여 이루어지는 것을 특징으로 하는 반도체메모리장치의 데이터 압축 회로.
  8. 제1항에 있어서,
    상기 비교출력부는,
    상기 제1출력노드와 상기 제2출력노드를 입력으로 하는 NAND게이트;
    상기 NAND게이트의 출력신호를 버퍼링하여 상기 제1비교출력신호를 생성하는 제1인버터와 제2인버터;
    상기 제1출력노드와 상기 제2출력노드를 입력으로 하는 NOR게이트;
    상기 NAND게이트의 출력을 반전하여 상기 제2비교출력신호를 생성하는 제3인버터;
    상기 NOR게이트의 출력신호에 응답하여 상기 NAND게이트의 출력신호가 상기 제3인버터에 전달되는 것을 제어하는 패스게이트; 및
    게이트단으로 상기 NOR게이트의 출력신호를 인가받아 소스-드레인 경로를 통해 상기 제3인버터에 풀다운신호를 공급하는 NMOS트랜지스터
    를 포함하여 이루어지는 것을 특징으로 하는 반도체메모리장치의 데이터 압축 회로.
  9. 제3항에 있어서,
    상기 비교출력부는,
    상기 제1출력노드와 상기 제2출력노드를 입력으로 하는 NAND게이트;
    상기 NAND게이트의 출력신호를 버퍼링하여 상기 제1비교출력신호를 출력하는 제1인버터와 제2인버터;
    상기 제1출력노드와 상기 제2출력노드를 입력으로 하는 NOR게이트;
    상기 NAND게이트의 출력을 반전하는 제3인버터;
    상기 NOR게이트의 출력신호에 응답하여 상기 제3인버터의 출력신호가 상기 제2비교출력신호로 전달되는 것을 제어하는 패스게이트;
    상기 NOR게이트의 출력신호를 반전하는 제4인버터; 및
    게이트단으로 상기 제4인버터의 출력신호를 인가받아 소스-드레인 경로를 통해 상기 제2비교출력신호로 풀업신호를 인가하는 PMOS트랜지스터
    를 포함하여 이루어지는 것을 특징으로 하는 반도체메모리장치의 데이터 압축 회로.
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