KR19980067322A - 자기 진단 테스트회로를 가진 반도체 장치 및 자기진단방법 - Google Patents

Abstract

본 발명은 자기진단 테스트회로를 가진 반도체 장치에 관한 것으로서, 특히 메모리회로와, 메모리 테스트 알고리즘의 수행에 의해 메모리회로에 테스트 데이터를 기입하고 기대치를 발생하는 비스트 제어회로와, 메모리회로로부터 독출된 데이터와 비스트제어회로에서 생성된 기대치를 비교하여 에러신호를 발생하는 비교회로와, 비스트제어회로의 제어상태데이터를 입력하고 압축하여 메모리회로와 비스트제어회로의 불량을 구분하기 위한 자기진단신호를 발생하는 멀티입력사인레지스터를 구비한 것을 특징으로 한다.

Description

자기 진단 테스트회로를 가진 반도체 장치 및 자기진단방법

본 발명은 자기진단 테스트회로를 가진 반도체 장치에 관한 것으로서, 특히 메모리회로와 테스트회로의 불량을 확인할 수 있는 자기진단 테스트회롤를 가진 반도체장치에 관한 것이다.

BIST(Built-In Self-Test)는 테스트 패턴을 생성하여 CUT( Circuit Under Test)에 가하고 이의 출력값을 기대값과 비교하여 에러의 유무를 판정하는 일련의 테스트 과정을 담당하는 회로를 칩내에 내장하여 수행하는 테스트 방법이다. 비스트를 사용하므로써 비스트회로를 위한 면적의 오버헤드가 있는 반면에 테스트핀수 및 테스트메모리의 사용을 최소화할 수 있다. 비스트에 필요한 테스트핀은 3개로 시작을 알리는 입력핀과 끝과 에러의 유무를 출력하는 핀이 일반적으로 사용된다. 비스트 기법은 CUT의 포트수가 많아 이들을 테스트핀으로 할당하기 어렵거나 메모리와 같이 테스트 패턴이 규칙적이고 이의 개수가 많을 경우에 효율적이다.

비스트를 사용할 경우 기존의 메모리 비스트회로는 비스트 스타트, 돈, 에러의 3개의 테스트핀을 사용하고 있으며, 메모리에 규현된 알고리즘에 따라 리드/라이트를 수행한다. 메모리에서 읽은 데이터는 비교기에 입력되어 비스트 콘트롤러에서 생성된 기대출력과 비교되어 메모리 에러신호를 생성한다. 비스트 콘트롤러 내에 존재하는 실패를 검출하기 위하여 MISR(Multi-Input Signature-Resgister)에 콘트롤러의 주요시그날을 압축하여 모든 비스트 동작이 끝날 때, MISR의 최종값을 시뮬레이션을 통해 결정된 기대된 시그네이쳐와 비교하여 콘트롤러 에러신호를 생성한다. 최종 에러는 콘트롤러 에러와 메모리 에러를 논리합하여 생성한다.

이러한 종래의 방식의 문제점은 다음과 같다.

1.에러가 발생했을 때, 비스트회로의 실패인지 메모리의 실패에 의한 것인지 알 수 없어 칩의 불량 분석이 어렵다.

2.기대 시그네이쳐가 회로로 구성되기 때문에 이의 결정을 위하여 전체 시물레이션을 수행해야하므로 비스트의 설계기간이 길다.

3.시그네이쳐의 비교기의 비교 시그널에 SAO를 검출할 수 없다.

4.에러 시스널이 SAO인 경우 메모리 테스트가 이루어지지 않는다.

5.DONE, ERROR 신호의 토글링이 적으므로 테스트 환경설정이 어렵다.

본 발명은 embedded메모리를 테스트하기 위한 비스트 회로의 구현에 있어서, 상술한 종래의 문제점을 해결하기 위하여 에러가 발생했을 때, 실패의 위치를 판단할 수 있어 불량분석을 용이하게 하고 시그네이쳐의 회로적인 구현을 제거하여 비스트 설계기간을 단축하고 비교신호와 에러신호의 sao 실패를 검출가능하게 하고 비스트 출력의 토글링을 추가하여 테스트 환경설정을 용이하게 하는 데 있다.

상기 목적을 달성하기 위하여 본 발명의 장치는 메모리회로와, 메모리 테스트 알고리즘의 수행에 의해 메모리회로에 테스트 데이터를 기입하고 기대치를 발생하는 비스트 제어회로와, 메모리로부터 독출된 데이터와 비스트제어회로에서 생성된 기대치를 비교하여 에러신호를 발생하는 비교회로와, 비스트제어회로의 제어상태데이터를 입력하고 압축하여 메모리회로와 비스트회로의 불량을 구분하기 위한 자기진단신호를 발생하는 멀티입력사인레지스터를 구비한 것을 특징으로 한다.

또한, 본 발명의 방법은 비스트회로와 메모리회로를 동일 칩상에 구비한 반도체장치의 비스트회로의 자기진단방법에 있어서, 비스트 온신호에 응답하여 비스트 제어회로의 비스트 동작을 실행하는 단계와, 비스트동작시 생성되는 비스트 제어회로의 출려을 멀티입력사인레지스터에 저장하는 단계와, 멀티입력사인레지스터의 비스트 동작시간의 시작데이터와 종료데이터를 시물레이션치와 비교하여 비스트 회로의 불량을 검출하는 단계를 구비하는 것을 특징으로 한다.

도 1은 본 발명에 의한 자기진단 테스트회로를 가진 반도체 장치의 구성을 나타낸 도면.

도 2는 도 1의 각 포트의 신호파형을 나타낸 도면.

도 3은 도 1의 멀티입력사인레지스터의 구성을 나타낸 도면.

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.

도 1은 본 발명에 의한 비스트회로를 가진 반도체 장치를 나타낸다. 도 1의 비스트회로는 콘트롤러(100), 비교기(200), 그리고 멀티입력사인레지스터(이하, MISR라 칭함)(300)로 구성된다. 400은 메모리회로이다. 콘트롤러(100)는 init, final, read, write, increment_counter 등의 상태를 상태레지스터(110)에 저장하며, 메모리 테스트 알고리즘에 따른 루프 콘트롤 변수를 저장한 레지스터를 콘트롤한다. 조합회로(120)는 상태레지스터(110)와 카운터(130)의 값을 입력으로 메모리회로(400)의 억세스를 위한 ADD, WEB, CSN, OEB, DI, MISR 리셋신호, 비교기(200)의 제어신호 compare 와, 기대된 데이터 출력을 생성한다. MISR(300)은 14비트를 입력으로 2E-14의 마스킹 확률을 갖고 비스트 제어회로(100)의 중요 신호를 압축한다. 이 때, MISR(300)의 LSB를 진단(DISG )포트로 출력한다. MISR(300) 에서는 STATE, DI, Expected DOUT 그리고, compare 를 포함한다.

일반적으로 순차회로의 테스트의 복잡도는 레지스터들의 의존성을 표현한 s-graph에 존재하는 루프의 길이가 증가함에 따라 지수함수적으로 증가한다. 그러나, 콘트롤러에 카운터를 증가하기 위한 스테이트 증가 카운터를 할당하면, 길이가 2인 루프가 카운터의 수 만큼 존재하고, 모든 루프는 상태 레지스터를 포함하고 있다. 따라서, 상태만을 MISR에 압축하여도 콘트롤러의 fault coverage를 90%이상 확보할 수 있다.

메모리의 테스트는 데이터를 쓰고 이를 읽어 기대치와 비교함으로써, 이루어진다. 메모리에 불량이 존재하지 않을 경우에 콘트롤러에 불량이 존재하여 DI가 달라지면 다음에 데이터를 읽어 기대치와 비교할 에러가 1이되고 반대로 기대치에 불량이 존재해도 정상적인 RAM에 대해 에러가 1이 된다. 이는 에러 신호를 보고 불량이 콘트롤러에 있는지 메모리에 있는지를 알 수 없는 원인이 된다. 이의 해결을 위하여 MISR에 DI와 기대치를 압축하여 이와 같은 경우에 진단신호가 정상의 경우와 다른 값이 출력되어 콘트롤러의 에러를 확인할 수 있다. 불량의 위치가 메모리인지 콘트롤러인지의 정보는 메모리와 로직의 공정개선 및 설계개선에 유용한 데이터가 된다. 다음 표1은 이를 정리한 것이다.

[표 1]

ERROR DIAG	미스매치	매치
0	콘트롤러에러/램에러불명	콘트롤러/램 에러없음
1	콘트롤러에러/램에러불명	콘트롤러 에러없음/램에러

도 2는 비스트를 위한 테스트 핀의 파형도를 나타낸다. 비스트온신호가 로우일 때, 상태는 초기가 되고 다음 클럭에 모든 카운터는 0으로 되고 MISR은 LSB는 1로 나머지 13비트는 0으로 초기화된다. 이 때, 에러신호를 로우에서 하이로 토글링한다. 비스트동작이 진행되는 동안에 진단신호는 MISR의 값에 따라 랜덤한 값을 가진다. 실제 테스트를 수행할 때에는 비스트의 동작시간을 정확히 알 수 있으므로 시작할 때, 16클럭과 끝날 때 16클럭의 값을 시뮬레이션치와 비교하여 비스트회로내의 불량을 검출한다. 이는 테스트가 비스트 동작 전시간에 걸친 진단을 비교할 필요가 없어 테스트 메모리의 사용이 최소화된다.

도 3은 MISR의 구성을 나타낸다. MISR(300)은 복수의 플립플롭(310)과 복수의 배타적 논리합게이트(320)들로 구성된다. MISR은 비스트의 입력을 매클럭마다 받아들여 내부의 플립플롭의 값에 압축하는 기능을 한다. Cn은 0 또는 1의 값을 갖고 MISR의 압축특성을 결정한다. 회로에서 Cn이 일 경우 연결, 0일 경우 연결되지 않는다. MISR은 비트 사이즈에 따라 다양한 Cn을 가질 수 있다.

진단 포트를 가진 3비트MISR의 경우를 가정하면 다음 표2와 같다.

[표 2]

시간	시퀀스 R0	상태	DIAG	시퀀스 R1	상태	DIAG
0	110	1	1	110	1	1
1	10	11	1	10	11	1
2	11	110	0	10	110	0
3	100	0	0	100	1	1
4	111	100	0	111	1	1

도 3에서 3비트를 압축하는 MISR에 콘트롤러가 정상적인 동작을 입력, 시퀀스 R0가 들어올 때의 MISR내 플립플롭의 상태변화와 그에 따른 진단(DIAG)신호를 나타낸다. 즉, 정상동작을 할 때에는 DIAG가 1-1-0-0-0의 출력을 갖는다. 반면, 콘트롤러에 불량이 존재하여 세 번째 클럭의 LSB가 0이 아니라 1을 갖게 될 경우 DIAG는 랜덤하게 변하므로, 임의의 시점에 MISR 크기 3 보다 큰 클럭 수만큼을 비교하면 에러의 유무를 검출할 수 있다. 이에 근거하여 14비트를 쓰는 본 발명의 경우 16클럭 동안의 DAIG를 검사하도록 하였다.

상술한 바와 같이 본 발명에서는 에러가 발생했을 때, 실패의 위치를 판단할 수 있어 불량분석을 용이하게 하고 시그네이쳐의 회로적인 구현을 제거하여 비스트 설계기간을 단축하고 비교신호와 에러신호의 sao 실패를 검출가능하게 하고 비스트 출력의 토글링을 추가하여 테스트 환경설정을 용이하게 할 수 있다.

Claims (2)

1. 메모리회로; 메모리 테스트 알고리즘의 수행에 의해 상기 메모리회로에 테스트 데이터를 기입하고 기대치를 발생하는 비스트 제어회로;

   상기 메모리로부터 독출된 데이터와 상기 비스트제어회로에서 생성된 기대치를 비교하여 에러신호를 발생하는 비교회로; 및

   상기 비스트제어회로의 제어상태데이터를 입력하고 압축하여 상기 메모리회로와 비스트회로의 불량을 구분하기 위한 자기진단신호를 발생하는 멀티입력사인레지스터를 구비한 것을 특징으로 하는 자기진단 테스트회로를 가진 반도체 장치.
2. 비스트회로와 메모리회로를 동일 칩상에 구비한 반도체장치의 비스트회로의 자기진단방법에 있어서,

   비스트 온신호에 응답하여 비스트 제어회로의 비스트 동작을 실행하는 단계;

   비스트동작시 생성되는 상기 비스트 제어회로의 출려을 멀티입력사인레지스터에 저장하는 단계;

   상기 멀티입력사인레지스터의 비스트 동작시간의 시작데이터와 종료데이터를 시물레이션치와 비교하여 비스트 회로의 불량을 검출하는 단계를 구비하는 것을 특징으로 하는 자기진단방법.