KR0174340B1 - 매립 논리 회로 검사 시스템 및 그 검사 방법과 집적 회로 칩 - Google Patents

매립 논리 회로 검사 시스템 및 그 검사 방법과 집적 회로 칩 Download PDF

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KR0174340B1
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윌리엄 티. 엘리스
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Abstract

칩상의 메모리 어레이의 출력에서 매립 논리 회로의 내장 자체 검사가 제시된다. 검사는 검사 패턴의 적어도 일부분을 메모리 어레이에 기록하고 그 다음 메모리 어레이로부터 그 부분을 매립 논리 회로에 판독해 냄으로써 논리 회로에 제공되는 검사 패턴을 칩상에서 발생함으로써 달성된다. 세가지 특정 실시예가 제시되며, 이들 실시예 각각은 발생된 검사 패턴의 일부분을 포함하는 결정론적 루핑 검사 패턴을 채용한다. 루핑 검사 패턴은 메모리 어레이를 통하여 매립 논리 회로에 기록되거나 또는, 메모리 어레이 주변에서 논리 회로에 직접 기록될 수도 있다.

Description

매립 논리 회로 검사 시스템 및 그 검사 방법과 집적 회로 칩
제1도는 본 발명에 따른 칩상의 메모리 어레이(on-chip memory array)/비교기 논리 검사 회로의 한 실시예에 대한 블록 선도.
제2도는 제1도의 비교기 논리를 위한 비교기의 한 실시예에 대한 개략도.
제3a도 내지 제3c도는 제1도의 메모리 어레이/비교기 논리 검사 회로에서 메모리 어레이의 출력에서의 매립 논리(embedded logic)를 검사하기 위한 검사 처리의 한 실시예에 대한 플로우챠트.
제4도는 본 발명에 따른 칩상의 메모리 어레이/비교기 논리 검사 회로의 또다른 실시예에 대한 블록 선도.
제5a도 내지 5c도는 제4도의 메모리 어레이/비교기 논리 검사 회로에서 메모리 어레이의 출력에서의 매립 논리를 검사하기 위한 검사 처리의 한 실시예에 대한 플로우챠트.
제6도는 본 발명에 따른 칩상의 메모리 어레이/비교기 논리 검사 회로의 또다른 실시예에 대한 블록 선도.
제7a도 및 제7b도는 제6도의 메모리 어레이/비교기 논리 검사 회로에서의 메모리 어레이의 출력에서 매립 논리를 검사하기 위한 처리의 한 실시예에 대한 플로우챠트.
* 도면의 주요부분에 대한 부호의 설명
10, 10', 10 : 메모리 논리 회로 12 : 메모리 어레이
14 : 비교기 논리 16 : 주사 불가능 래치
18 : 내장 자체 검사(BIST) 20, 22, 24, 30, 102 : 멀티플렉서
26, 34 : 출력 래치 28, 36, 104 : 압축/비교 회로
32, 172 : 비교 시프트 레지스터 100, 170 : 입력 시프트 레지스터
본 발명은 일반적으로 집적 회로의 검사에 관한 것이며, 특히, 메모리 어레이와 논리 회로를 접속하는 기능 데이타 선로(functional data path)내에서 경계 주사 래치(boundary scan latch)를 채용하지 않는, 메모리 어레이의 출력에 접속된 매립 논리 회로의 내장형 자체 검사에 관한 것이다.
집적 회로 기술이 진보함에 따라, 점점 더 많은 회로 장치와 결과적으로, 더 많은 회로 기능이 단일 칩상에 배치되었다. 이러한 발전은 그와 같은 칩의 검사에 관하여 문제점에 시달리게 되었다. 예를 들면, 극대용량의 메모리 어레이 칩의 검사는 비교적 간단한 반면, 매립 메모리 어레이 및 논리를 포함하여 여러 다른 종류의 기능을 합체한 칩은 매립 구조의 적절한 검사 능력을 희망하는 회로 설계자/검사기에게는 문제점에 빠지게 할 수도 있다. 예를 들면, 그러한 매립 메모리 어레이는 표준 단일 칩을 점유하는 메모리 어레이보다 회로 검사기에 소용되는 훨씬 더 적은 입력/출력(IO)핀을 갖는다. 매립 메모리 어레이의 검사와 관련된 문제점은 매립 논리 기능으로까지 확대된다.
상기 문제점에 대한 일반적인 해법은 칩 그 자체에 검사 회로를 매립하는 것이다. 그와 같은 구조는 내장 자체 검사(Built-In Self-Test)(BIST)또는 어레이 자체 검사(AST)로 종종 지칭된다. 이후부터, 그와 같은 배열은 BIST 회로로 통칭된다. 이러한 회로는 예를 들면, 집적 회로용 내장 자체 검사라는 명칭의 미국 특허 제 5,173,906호와 같은 기술에서 공지되어 있다.
또한, 엑세스 요구를 완화하기 위하여, 장치 제조자들은 성분의 기능 모드에서 정상 작동을 위해 필요한 회로뿐만 아니라 소위 주사 회로를 포함하는 성분을 설계해 왔다. 주사 편의는 그와 같은 칩 성분으로 하여금 일반적인 작동으로부터 검사용으로 사용된 주사 모드로 스위치 할 수 있게 한다. 이러한 편의는 물리적 억세스가 달리 어렵거나 불가능한 집적 회로 내에서의 노드에서 검사기로 하여금 신호의 스냅샷(snapshot)을 취할 수 있게 한다.
주사 조직의 한가지 형태는, 주사 회로가 관련된 노드가 정상 성분 작동시에 사용되는 입력 및 출력 포트이며; 따라서, 노드가 검사될 회로의 경계상에 있음을 감지하기 때문에 경계 주사로 알려져 있다. 그와 같은 성분이 정상 동작에서 주사 모드로 스위치 되었을 때, 경계 주사 래치는 로드되어 직렬 판독될 뿐만 아니라 데이타를 병렬로 송수신 하게 할 수도 있다. 경계 주사 편의를 이용함으로써, 성분의 입력 및 출력 포트로의 직접적인 물리적 억세스에 의해 모든 주사 성분 터미널에서 신호를 효과적으로 인가 및 감지할 수 있다. 경계 주사 작동에 대한 표준 접근 방법에 관한 세부 설명은 경계 주사 성분용의 한 세트의 승인된 변수 및 정의를 제시하는 IEEE 표준 1149.1에서 설명된다.
현존하는 회로 검사 방법론은 메모리 블록간, 메모리와 논리간 및 다중 논리 블록간의 경계 주사 래치를 종종 채용해 왔다. 블록간의 분리는 사이클 경계에서 주로 이루어져서, 주사 체인으로부터 효과적인 단일 사이클 검사가 일어날 수 있게 허용하며, 이것은 대부분의 경우에 있을 수 있는 방법이다. 그러나, 어떤 설계에서, 논리와 메모리의 분리는 칩상에서의 성능 저하 및 증가된 면적 소모로 인하여 고가화 되게 된다. 더 나아가, 상기 메모리 셀과 비교기의 XNOR 게이트가 물리적으로 결합되는 내용 어드레스 지정 가능(Content Addressable) 메모리(CAM)의 경우, 메모리와 논리간의 경계 래치의 도입이 불가능하다.
메모리 어레이의 출력에 매립된 비교기 논리는 점점 더 일반화되어 간다. 더 빠른 사이클 시간과 단위 사이클 당의 증가된 작동은 경계 주사 래치 배치가 최소화 될 것을 요구한다. 예를 들면, 메모리 어레이의 출력과 광역 비교기 논리 회로의 한 입력간의 경계 래치는 단 몇 나노초의 사이클 시산에 적응하는 동안 성취될 수는 없다. 메모리 어레이/비교기 논리 인터페이스에서의 경계 주사 래치의 주가는 래치를 통한 데이타 전이로 인하여 논리용 추가 사이클이 평가될 것을 요구하며, 따라서, 장치의 성능에 중대하게 영향을 미치게 된다. 더 나아가, 예를 들면, 288 비트 폭 넓이의 광폭 비교기 논리의 경우, 대응하는 수효의 경계 주사 래치를 추가하면 반도체 장치의 충분한 영역을 이용하게 될 것이다. 추가로, 검사 시간은 그와 같은 회로의 경우 매우 많이 걸릴 것이다. 검사 시간을 최소화하기 위하여, 비교기 논리는 분산된 논리 섹션으로 나누어 졌다. 불행하게도, 이것은 추가의 경계 주사 래치를 포함하는 비교기 설계를 필요로 할 수도 있으며, 따라서, 성능을 더 저하시키게 된다.
따라서, 양호하기로는 최소 수효의 사이클로 후속 논리 회로의 100% 검사 신뢰도를 달성하면서 메모리 어레이와 후속 논리 회로간의 주사 가능 경계 래치를 채용하지 않는 검사 구조 및 대응 검사 방법을 위한 반도체 기술이 필요하다.
간략히 요약하면, 본 발명은 그 제1양상에서, 메모리 어레이에 접속된 매립 논리 회로를 검사하기 위한 시스템을 포함한다. 상기 시스템은 논리 회로를 검사하기 위한 검사 패턴을 발생하기 위한 내장 자체 검사(BIST) 수단과, 검사 패턴의 적어도 일부분을 메모리 어레이에 기록하고 메모리 어레이로부터 검사 패턴 부분을 판독하며 이것을 검사용 논리 회로에 보냄으로써 상기 검사 패턴의 적어도 일부분을 논리 회로에 제공하기 위한 수단을 포함한다. 이 기본 시스템에 대한 많은 향상점이 제시되고 있다.
또다른 양상에서, 본 발명은 메모리 어레이, 논리 회로 및 논리 회로 검사용의 칩상의 내장 자체 검사(BIST) 수단을 구비한 집적회로를 포함한다. 메모리 어레이는 데이타를 기억하고, 입력 포트 및 출력 포트를 구비한다. 논리 회로는 메모리 어레이의 출력 포트에 전기적으로 결합되어, 메모리 어레이로부터 판독된 기억된 데이타가 출력 포트를 통하여 논리 회로로 전송된다. 논리 회로를 검사하기 위한 칩상의 BIST 수단은 논리 회로를 검사하기 위한 검사 패턴을 발생하기 위한 수단과, 검사 패턴을 논리 회로에 제공하기 위한 수단을 포함한다. 검사 패턴을 논리 회로에 제공하기 위한 수단은 적어도 검사 패턴의 일부분을 메모리 어레이에 기록하고 논리 회로를 판독하기 위하여 그 부분을 메모리 어레이로부터 출력 포트를 통하여 논리 회로로 판독해 내기 위한 수단을 포함한다.
본 발명의 또다른 양상에 있어서, 본 발명은 메모리 어레이에 결합된 매립 논리 회로를 검사하기 위한 방법을 포함한다. 논리 회로는 CAM 설계에서처럼 메모리 어레이의 기억 셀에 직접 결합되거나 또는, 메모리 어레이의 출력 부분에 결합된다. 상기 방법은 논리 회로를 검사하기 위한 검사 패턴을 발생하기 위하여 내장 자체 검사(BIST)를 채용하는 단계; 검사 패턴의 적어도 일부분을 메모리 어레이에 기록하는 단계; 및 메모리 어레이에서의 상기 검사 패턴의 일부분을 그 검사용 논리 회로에 인가하는 단계를 포함한다.
다시 말하면, 본 발명은 메모리 어레이와 논리 회로 사이의 기능 데이타 선로내의 경계 주사 래치를 채용하기 않고서 메모리 어레이의 출력에 매립된 논리 회로의 칩상의 내장 자체 검사를 포함한다. 인터페이스에서 경계 주사 래치 또는멀티플렉서에 대한 필요성을 제거함으로써, 기능 및 검사 성능이 모두 향상되고, 검사 시간이 감소되며, 검사 회로에 의해 소모되는 실리콘 칩 영역이 최소화된다. 어드레스 메모리 어레이의 출력에서의 비교기 논리의 100% 고정 결합 커버리지 (stuck-fault coverage)는 최소 수효의 검사 사이클을 가지고서, 본 명세서에 제시된 실시예에서 얻어진다. 논의된 설계는 관찰 가능한 출력으로서 단지 하나의 실패/경로 비트를 제공한다. 검사기 상에서의 이러한 실패 비트를 모니터 함으로써, 실패가 사이클 계수에 의해 정확히 가려지게 된다. 상기 설계는 예를 들면, 파워 온 상태에서, 웨이퍼 레벨 도는 시스템 레벨에서 하드웨어를 자체 검사하기 위해 사용될 수 있다.
본 발명의 이러한 목적과 다른 목적, 장점 및 특징은 첨부 도면과 관련하여 고려할 때 본 발명의 특정의 양호한 실시예에 대한 다음의 상세한 설명으로부터 좀더 쉽게 이해될 것이다.
본 명세서에 기술된 기본 개념에 대한 여러 가지 실행이 가능하다. 예를 들면, 세가지 특정 실행이 제시된다. 각각의 이러한 실행의 중요성은 논리 회로의 검사 능력을 저하시키지 않고서 매립 메모리 어레이와 그 출력에 결합된 논리 회로 사이의 기능 데이타 선로 인터페이스로부터 주사 가능 래치를 제거하는 것이다. 본 명세서에서 논의된 특정 메모리 어레이는 오늘날의 마이크로프로세서 칩상에 존재하는 공지의 TAG 메모리 또는, 디렉토리(directory) 메모리를 포함하는 것으로 간주된다. 더 나아가, 이러한 메모리 어레이의 출력에서의 논리 회로는 설계 특성상 매우 드문 패턴 저항성이며 따라서, 결정론적인 검사에 영향을 받기 쉬운 비교기 논리를 포함하는 것으로 추정된다. 그러나, 상기 기술에서의 기술자는 본 명세서에 제시된 개념이 어떠한 검사 패턴 즉, 결정론적, 무작위, 또는 의사 무작위 검사 패턴을 이용하여 어떤 메모리 어레이의 출력에서 어떤 논리 회로의 검사에도 동등하게 적용할 수 있음을 감지해야 한다.
여러 도면을 통하여 사용된 동일한 도면 부호가 동일 또는, 유사 성분을 나타내는 첨부 도면을 참조하면, 제1도는 본 발명에 따라 논리 회로 검사를 실행하기 위한 메모리/논리 검사 회로(10)를 도시한 것이다. 회로(10)는 기능 데이타, 기능 어드레스, 및 비교 데이타가 마이크로프로세서 칩상의 다른 곳에서 수신된 작동 모드 신호를 포함하는 마이크로프로세서 칩의 일부를 포함하는 것으로 간주된다. 회로(10)는 메모리 어레이(12)와, 본 실시예에서 주사 불가능(non-scannable) 래치(16)를 통하여 메모리 어레이(12)의 출력 포트에 결합된 비교기 논리(14)를 포함한다. 예를 들면, 래치(16)는 경계 주사 래치와는 구조적으로 및 기능적으로 구별될 수 있도록 본 기술에서 공지되어 있는 단순한 극성 보유 래치를 포함할 수 있다. 중대하게도, 주사 불가능 래치(16)는 데이타 내부에서 또는, 데이타 외부에서 주사를 위해 제공될 수 있는 검사 데이타 입력을 갖지 않는다.
본 발명에 따르면, 비교기 논리(14)의 검사는 메모리 어레이(12)를 기능적으로 채용함으로써, 부분적으로 성취된다. 내장 자체 검사(BIST)(18)는 최소 수효의 사이클로 소수의 세트의 검사 패턴을 갖는 논리의 고정 결함 검사를 완료하기 위하여 허용하는 효과적인 방식으로, 검사 비교기 논리(14)에 필요한 선규정된 결정론적인 패턴을 공급한다. BIST(18)로부터 메모리 어레이(12)로 입력되는 검사 데이타 입력은 병렬 접속된 다중 멀티플렉서를 포함 할 수도 있는 멀티플렉서 회로(20)를 통과한다. 멀티플렉서(20)는 각각 작동 모드 및 검사 모드용의 기능 데이타와 검사 데이타 입력 사이에 적절히 스위치 하도록 예를 들면, BIST(18)에 의해 발생된 SELECT 신호에 의해 제어될 수 있다. 비록 도시되지는 않았으나, BIST(18)는 종래의 판독/기록 제어 라인을 통하여 메모리 어레이(12)에 결합될 수도 있다.
메모리 어레이(12)는 다수의 워드 라인과 비트 라인을 포함하는데, 각각의 워드 라인 또는, 행은 다중 메모리 위치 M 으로 분리되며, 여기서, M ≥ 2이고, 각각 N 비트 폭이며, N ≥ 1이다. 본 명세서에서 더 설명되듯이, 각각의 메모리 위치 M은 다수의 비트를 포함하는 것으로 추정되며, 그중 한 비트는 무효 데이타 비트를 포함할 수도 있고, 이것은 비교기 논리(14)의 대응 부분으로부터의 출력을 디스에이블 시킨다. 예를 들면, N비트는 37 비트를 포함할 수 있으며, 그중 한 비트는 무효 데이타 비트이고, M위치는 메모리 어레이(12)의 단일 행 내에 8 메모리 섹션 또는, 위치를 포함하여, 메모리의 각각의 행은 8 × 37 비트로 이루어지게 되다. BIST(18)는 BIST(18)로부터 검사 어드레스를 또는, 마이크로프로세서 칩상의 다른 장소로부터 기능 어드레스를 입력으로서 수신하는 어드레스 멀티플렉서(22)통하여 어레이(12)의 어드레스를 지정한다. 선택(SELECT) 신호는 기능모드와 검사 모드 사이에서 멀티플렉서(22)를 또다시 스위치한다.
주사 불가능 래치(16)를 제공함과 더불어, 메모리 어레이(12)로부터의 출력은 출력 멀티플렉서(24)에도 공급되며, 이 멀티플렉서는 메모리 어레이(12) 그 자체의 종래 방식의 검사를 위해 부분적으로 기능한다. 출력 MUX(24)는 예를 들면, BIST(18)로부터 수신된 제어 신호에 의해 결정된 바와 같이, 검사 분석을 위해 어레이(12)내에서 특정 메모리 섹션 M을 선택한다. 선택된 메모리 위치 M의 선택된 N 메모리 비트로부터의 데이타는 출력 래치(26)를 통하여 압축/비교 회로(28)에 전송되는데, 상기 압축/비교 회로는 메모리 어레이(12)로부터 수신된 데이타를, 어레이를 통하여 데이타를 공급하는데 필요한 사이클의 수만큼 지연되는 메모리에 입력된 검사 데이타를 단순히 포함할 수도 있는 기대 데이타와 비교한다. 압축/비교 회로(28)는 메모리 어레이 실패를 검출하기 위하여 감시될 수 있는 실시간 통과/실패 신호이다.
본 명세서에서 제시된 메모리 어레이(12)의 검사는 어레이 내장 자체 검사(ABIST)로서 본 기술 분야에서 공지되어 있다. ABIST 메모리 검사에 대해 더 논의 하기 위하여, 집적 회로용 내장 자체 검사라는 명칭의 공통으로 양도된 미국 특허 제 5,173,906호를 참조할 수 있다. 메모리 어레이(12)가 검사를 통과하는 것으로 추정하면, 메모리 어레이는 메모리 어레이(12)와 비교기 논리(14)의 인터페이스에서 경계 주사 래치를 채용하지 않고서도 비교기 논리(14)에 검사 패턴을 제시하도록 본 발명에 따라서 기능적으로 채용될 수 있다.
예를 들면, 비교기 논리(14)는 각각 메모리 어레이(12) 내에서의 각각의 메모리 위치 M으로부터 입력 N 비트를 포트 A에서 수신하도록 접속된 M 2-입력 비교기를 포함한다. 제2도는 비교기 논리(14)내에서 M회 반복될 것으로 추정되는 비교기(40)의 한 실시예를 도시한 것이다. 각각의 비교기(40)는 포트 A에서 메모리 어레이(12)로부터의 데이타를 수신하고 포트 B에서 비교 멀티플렉서(30)(제1도)를 통하여 수신된 비교 데이타 CMPDATA를 수신하도록 병렬 접속된 N-1 2-입력 배타적 NOR(XNOR)게이트를 포함한다. XNOR 게이트로부터의 출력은 비교기(40) 출력을 제공하는 AND 게이트(42)에 공급된다. 또한, 메모리 어레이(12)(제1도)의 대응 메모리 위치 M으로부터의 무효 데이타 비트는 인버터(44)를 통과한 후, AND 게이트(42)에 공급된다.
2-입력 XNOR 게이트의 완전 고정 결함 검사를 달성하기 위한 패턴은 00, 01, 10, 11 이다. AND 게이트는 입력이 0 상태로 고정되지 않도록 보장하기 위하여 모두 1 인 패턴을 필요로 한다. 1에서 고정 검사도 또한 필요하며, 이것은 모두 1을 입력에 인가한 다음, 입력을 가로질러 하나의 0을 지나가게 함으로써 달성될 수 있다. 이와 같은 패턴 요구 사항이 주어진 상태에서, 다음의 패턴 세트는 비교기 N-1 비트 폭을 검사하도록 고안되었다. 모두 1인 필드는 먼저, 모든 XNOR 게이트가 조화하도록 허용되고 그 다음, 모든 1을 AND 게이트의 입력에 공급하도록 인가되어, 하나의 1을 비교기의 출력에 전달하게 된다. 제2패턴은 XNOR 게이트가 비교하도록 허용하는 모두 0 인 한 필드로 구성된다. 이들 두 패턴은 XNOR 게이트에 대해서는 00 및 11인 경우를, AND 게이트에 대해서는 모두 1인 경우를 커버한다.
패턴의 다음 세트는 XNOR 입력 상에서 01인 경우를 포함한다. 이러한 패턴 세트를 통하여, XNOR 게이트의 출력은 AND 게이트 입력 상에서 진행하는 0 패턴을 발생한다. 이 패턴 세트는 모두 0으로 시작하여, 비교기의 두 입력 즉, 포트 A 나 포트 B 중 한 포트를 가로질러 하나의 1을 진행시킴으로써 얻어질 수 있다. 선택되지 않은 포트는 메모리 어레이를 통하여 모두 0 또는, 모두 1 인 신호 패턴을 수신한다.제1도의 실시예에서, 진행 패턴은 포트 B 즉, 비교 데이타 멀티플렉서(30)를 통하여 수신된 비교기 논리(14)에 입력되는 비교 입력 상에서만 발생한다. 제1도는 도시된 바와 같이, MUX(30)는 기능적 비교 데이타뿐만 아니라, 비교 시프트 레지스터(32)로부터의 검사 패턴 신호도 수신한다. 비교 시프트 레지스터(32)는 BIST(18)로부터 비교 멀티플렉서(30)를 통하여 비교기 논리(14)의 포트 B 입력에 N-1 비트의 검사 데이타를 제공한다. (또다시, 메모리 어레이(12)로부터의 각각의 N 비트 메모리 신호 중 한 비트는 제2도에 도시된 바와 같이, XNOR 게이트에 공급하지 않는 무효 데이타 비트를 포함한다.) 진행 패턴은 포트 B상에서 하나의 '1'을 갖는 한 게이트를 제외하고, 모든 XNOR 게이트로 하여금 조화하도록 만든다. 이것은 비교기(40)의 최종 출력으로 하여금 0 값 즉, 오비교(miscompare)값을 나타내게 한다. 비교기 논리(14)를 포함하는 다중 비교기로부터의 출력은 압축/비교 회로(36)에 전송하기 위하여 M 출력 래치(34)(제1도)에 병렬로 공급되며, 상기 압축/비교 회로는 적절한 비교기로부터 출력을 선택하고 이것을 BIST(18)로부터 수신된 대응 기대 데이타 신호와 비교한 후 단일 통과/실패 신호를 출력한다.
하나의 최종 패턴 세트는 검사를 완료하는데 필요하며, 즉, 비교기(40)의 XNOR 게이트의 다른 포트(포트 A)가 0으로 쇼트(short)되지 않도록 보장하기 위해 필요하다. 이러한 검사는 위의 검사 패턴의 경우에서처럼, XNOR 게이트로 향하는 모든 입력상에 1을 배치하고, 포트 B 입력을 가로질러 0을 진행시킴으로써 달성될 수 있다.
비교 시프트 레지스터(32)로부터 수신된 검사 데이타가 논리(14)(제1도)의 각각의 비교기(40)(제2도)의 포트 B에 인가되는 것으로 가정하면, 위에서 설명된 패턴 순차는 논리(14)내에서 모든 M 비교기를 동시에 검사할 수 있도록 채용될 수 있다. 비교기의 병렬 검사는 요구된 패턴 세트에서 M 배 감축을 제공한다. 제3a도 내지 제3c도는 본 발명에 따른 논리 회로 검사의 한 실시예를 더욱 상세히 나타낸 것이다. 이러한 검사 플로우는 제1도 및 제2도의 메모리/논리 회로의 예를 위해 기재된다.
논리 회로 검사를 시작하기 전에, 메모리 어레이(12)는 종래의 어레이 내장 자체 검사에 의해 검사된다(50)(제3a도). 일단 메모리 어레이가 검사를 통과하면, 무효 데이타 비트는 모두 1로 초기화되는 대응 행 (0) 무효 데이타 비트를 제외하고, 행(0)으로 되도록 임의로 선택된 워드 라인을 모두 0으로 초기화함으로써 검사된다(52). 또다시, 단언컨대, 무효 데이타 비트는 대응 비교기 논리 출력을 디스에이블(disable) 시켜야 한다. 모든 0은 비교 시프트 레지스터로부터 비교기 논리에 인가되며(54), 각각의 비교기로부터의 비교기 논리 출력이 하나의 0을 포함한다는 확인을 얻게 된다(56). 무효 데이타 비트가 활성화되지 못하면, 대응 비교기 출력으로부터의 출력은 비교 (또는, 1) 신호를 포함할 것이다. 여러 비교기의 출력은 각각의 출력이 검사를 통과하고, 따라서, 대응 무효 데이타 비트가 양호함을 보장하기 위하여 각각 단일 0 기대 데이타 신호와 비교된다.
다음으로, 메모리 어레이의 행 (0)에서의 모든 비트는 0으로 기록된다(58). 또다시, 무효 데이타 비트에 0을 기록하는 것은 무효 데이타 비트를 선택하지 않고, 비교기 논리가 작동하도록 허용한다. 메모리 어레이 행 (0)으로부터의 0은 비교 시프트 레지스터로부터의 모든 0과 비교된다(60). 모든 비교기 출력은 1로 되어야 한다. 이것은 압축/비교 블록(제1도)에서 확인되며, 여기서, 여러 비교기로부터의 출력은 또다시 1인 기대 데이타와 비교된다(62).
비교 논리 내의 비교기의 수 M이 8을 포함하는 것으로 추정되면, 상태 장치(BIST)로 하여금 메모리 어레이의 행(0) 내에서 8 메모리 위치를 통하여 배열하도록 하기 위하여 8 사이클이 요구된다. 무효 데이타 비트상의 값 0은 행 (0)상의 데이타를 제9 사이클에서의 비교 시프트 레지스터의 데이타와 비교하도록 허용하여, 결국, 모든 M 비교기를 동시에 검사하게 된다.
제10사이클에서, BIST로부터의 하나의 1은 래치(0)에서 비교 시프트 레지스터로 삽입되며(64), 비교기 논리 출력에서 오비교(miscompare)에 대한 확인을 얻게 되다(66). 삽입된 1은 비교 시프트 레지스터를 포함하는 N-1 래치 각각을 통하여 진행한다(68). 삽입된 1의 각각의 시프트의 경우, 비교기 논리 출력에서의 오비교의 확인이 얻어진다(70). 삽입된 1의 시프트는 N-2 사이클을 필요로 한다. 제1도에서 피드백 라인에 의해 도시된 바와 같이, 비교 시프트 레지스터의 단부에서 래치로부터의 0은 삽입된 1이 비교 시프트 레지스터를 통하여 전파됨에 따라 래치 (0)로 피드백 된다. 비교 시프트 레지스터를 통한 삽입된 1의 이와 같은 진행은 삽입된 1이 레지스터의 단부 래치에 있을 때까지 일어난다(72). 이와 같은 점에서, 비교 시프트 레지스터를 포함하는 데이지 체인(daisy-chained)래치로부터의 출력 신호는 BIST 상태 장치에 다음 상태로의 천이를 통고한다. 희망한다면, 예를 들면, 파이프라인 구조에서 채용된 단계의 수로 인하여, 피드백 신호는 체인에서의 단부 래치 이외의 래치로부터 비롯될 수 있다.
일단, 삽입된 1이 포트 B 입력의 모든 비트를 횡단하면, 다음 검사 패턴은 BIST에 의해 발생된다(74). 이러한 새로운 패턴은 모두 0으로 기록되는 행 (0) 무효 데이타 비트를 제외하고 메모리 어레이에서 행 (0)을 모두 1로 기록하는 것을 포함하며(76), 동시에 비교 시프트 레지스터로부터 비교기 논리의 포트 B 입력에 모든 1을 동시에 인가한다(78)(이것은 병렬 로딩되는 것으로 추정된다.). 모든 1이 M 비교기의 포트 A 및 포트 B 입력 모두에 기록되므로, 각각의 비교기의 출력은 압축/비교 회로에 의해 변형된 비교 (또는, 1)가 되어야 한다(80). 다음, 0이 래치(0)에서 비교 시프트 레지스터로 삽입되고(82), 비교기 논리 출력에서 오비교에 대한 확인이 얻어진다(84). 위의 검사 패턴의 경우에서처럼, 삽입된 0은 비교 시프트 레지스터 내로 시프트 되며(86), 각각의 시프트로, (N-1) 번째 래치로부터의 0 래치(0) 주위로 피드백 된다. 각각의 위치에서, M 비교기 출력에서 오비교의 확인이 얻어진다(8). 일단 삽입된 0이 비교 시프트 레지스터에서 (N-1)번째 래치에 이르면(90), 본 발명이 이러한 실시예에 따라 비교기 논리의 검사가 완료된다(92).
채용된 특정 검사 패턴은 메모리 어레이의 출력에서 논리 회로에 의존할 것이다. 본 명세서에서 논의된 광역 비교기 논리의 경우, 최소 수효의 사이클에서 결정론적인 패턴 검사를 하는 것이 매우 양호하다. 표 1은 비교기 논리가 하나의 무효 데이타 비트를 포함하여, 8 비교기 37 비트 폭을 포함하는 것으로 추정하여 적용된 검사 패턴을 요약한 것이다.
제4도 내지 7b도에 기술된 회로 및 처리 실시예는 제1도 내지 3c도에 나타난 회로 및 처리 실시예에 대한 변형을 포함한다. 특히, 삽입된 1 또는 0의 루핑(looping)은 제4도 내지 5c도의 실시예에서처럼 메모리 어레이를 통하여, 또는, 제6도 내지 7b도의 실시예에서처럼 메모리 어레이와 비교기 논리로 입력되는 비교 데이타 입력을 통하여 달성될 수 있다.
제4도에 기술된 메모리/논리 검사 회로(10')는 제1도의 회로(10)와 동일하다. 제1변형으로서, 제1도의 비교 시프트 레지스터(32)에 의해 수행되는 검사 패턴 루핑 기능은 검사 데이타를 MUX(20)를 통해 메모리 어레이(12)에 출력하고, 궁극적으로, 비교기 논리(14)내의 각각의 비교기(40)(제2도)의 포트 A 입력에 출력하는 입력 시프트 레지스터(100)에 의해 본 실시예에 의해 수행된다. 논의를 위하여, 비교기 논리(14)는 M 출력 래치(34)의 대응 래치에 각각 단일 비트 출력을 제공하는 M N-비트 폭 비교기를 포함하는 것으로 또다시 추정한다.
제1도 내지 3c도의 실시예와 대비하여, 모든 1 및 모든 0 검사 패턴은 BIST(18)로부터 멀티플렉서(30)를 통하여 곧바로 제4도의 실시예에서의 비교기 논리(14)의 포트 B에 공급된다. 또다시, 멀티플렉서(20,22,30)는 MUX를 기능 모드와 검사 모드 사이에서 스위치 하는 BIST(18)에 의해 발생되는 선택(SELECT) 신호에 의해 제어된다. 모든 비교기를 병렬로 검사하는 대신, 제4도의 구조는 비교기 논리의 직렬 검사를 보증하다. 비교기 논리(14)내에 8 비교기가 있도록 M이 8인 것으로 간주하며, 제1도의 회로(10)와 비교된 검사 회로(10')에 요구되는 사이클의 수의 거의 8 배의 사이클이 있을 것이다. 그러나, 그 장점은 회로(10')의 구현은 실패의 발생시 진단을 용이하게 한다는 점이다.
작동상으로는, 회로(10')의 검사는 제1도의 회로의 검사와 유사하다. 특히, 모든 0과 모든 1을 검사한 후, BIST(18)는 입력 시프트 레지스터(100)내의 형성된 1의 필드에 하나의 0을 또는, 0의 필드에 하나의 1을 삽입한다. 이와 같이 삽입된 검사 데이타는 입력 시프트 레지스터를 통하여 루프되며, 여기서 제 (N-1) 번째 래치에서의 데이타는 각각 삽입된 데이타를 시프트시키면서 제1 래치 주변으로 피드백 된다. 레지스터(100)로부터의 출력 신호는 일단 삽입된 검사 데이타가 입력 시프트 레지스터의 제 (N-1) 번째 래치에 이르면 BIST(18)에 통고한다. 이 실시예에서, 어레이에서의 각각의 메모리 위치 M에 대한 무효 데이타 비트는 BIST로부터 입력 멀티플렉서를 통하여 어레이로 분리 공급됨을 주목하자.
더 나아가, 제1도의 주사 불가능 래치(16)는 메모리 어레이(12)의 출력 포트가 예를 들면, 비교기 논리(14)를 포함하는 여러 비교기의 포트 A로 직접 접속됨을 주목하자. 이러한 설계의 경우, 비교기는 데이타가 어레이에 기록되는 것과 동일한 사이클로 메모리 어레이(12)로부터의 데이타를 비교한다. 또한, M출력 래치(34)로부터의 출력은 BIST(18)로부터 M 선택 중 한 선택으로 명명된 제어 신호를 수신하는 멀티플렉서(102)로 공급됨을 주목하자. 따라서, 단일 비교기의 출력은 BIST(18)로부터 수신된 단일 비트 기대 데이타와의 비교를 위하여 MUX(102)를 통하여 압축/비교 회로(104)에 공급된다. 압축/비교 회로(104)로부터의 출력은 기술된 바와 같이, 비교기 논리(14)내에서 특정 비교기를 쉽게 추적할 수 있는 통과/실패 신호를 포함한다. 메모리/논리 회로(10')의 검사는 제5a도 내지 5c도의 플로우챠트를 참조하여 잘 이해될 수 있다.
또다시, 논리 회로 검사를 시작하기 전에, 메모리 어레이(12)는 종래의 어레이 내장 자체 검사를 이용하여 검사된다(110). 어떤 메모리 실패라도 커버되지 않는 경우는 없는 것으로 가정하면, 행 (0)으로 임의로 선택된 메모리의 한 행은 1로 기록되는 무효 데이타 비트를 제외하고는 모두 0으로 기록된다(112). 본 출원에서 논의된 예에서, 메모리의 각각의 행은 다중 메모리 위치 M을 포함하는 것으로 추정되며, 여기서, M ≥ 2인 정수이고, 각각의 메모리 위치 M은 N 데이타 비트를 포함하되, 데이타 비트 중 한 비트는 무효 데이타 비트를 포함하고, 여기서, N ≥ 2이다. 제1메모리 위치 M (0)은 처리를 위하여 행 (0)에서 선택된다(114). 메모리 위치 M (0)의 N비트는 비교기 논리(14)를 포함하는 M 비교기 중 대응 비교기에 기록된다. 이 비교기로 입력되는 포트 B 입력은 BIST(18)로부터 비교 멀티플렉서를 통하여 N-1 0 비트를 수신한다(116). 무효 데이타 비트가 하나의 1을 포함하므로, 오비교는 논리 출력에서 확인되어야 한다(118).
다음 검사 패턴은 무효 데이타 비트가 더 이상 주장되지 않도록 행 (0)에서의 메모리 위치 M을 0으로 기록하는 것이다(120). BIST(18)로부터의 비교 멀티플렉서를 통하여 비교기 논리의 포트 B에 또다시 0이 인가된다(122). 모든 0이 포트 A 및 포트 B 입력 모두에 입력되고, 무효 데이타 비트가 주장되지 않으므로, 1인 비교 신호는 비교기 논리의 비교기 M (0)로부터 출력되어야 한다(124).
다음 검사 패턴은 래치 (0)에서 입력 시프트 레지스터에 1을 삽입하고 위치 M(0)에서 메모리 어레이에 입력 시프트 레지스터의 내용을 기록함으로써 설정될 수 있다(126). 대응 비교기 M (0)의 입력에서 설정된 검사 패턴에 근거하여, 오비교 신호 0은 비교기 논리의 출력에서 확인되어야 한다(128). 검사 패턴 루핑은 삽입된 1을 입력 시프트 레지스터 내에서 다음 래치로 시프트하고 이 새로운 검사 패턴을 메모리 위치 M (0)에 기록하며 따라서, 각각의 비교기의 포트 A 입력에 기록함으로써 달성된다(130). 또다시, 오비교 신호(0)은 비교기의 출력에서 확인되어야 한다(132). 이러한 처리는 삽입된 1이 입력 시프트 레지스터의 (N-1) 번째 래치에 도달할 때까지 반복된다(134). 일단, 거기에서는 BIST는 모든 메모리 위치 M (0)이 실행되었는가의 여부를 판단한다(136). 이 지점에서, 단지 메모리 위치 M (0)만이 실행되었으므로, BIST는 다음 메모리 위치로 가도록 지시되는데 즉, M = M + 1로 세트된다(138). 처리는 이 새로운 메모리 위치 M에 대응하는 비교기의 포트 A 및 B에 걸쳐서 모두 0을 포함하는 제1검사 패턴을 적용하도록 루프 백(loop back)된다.
모든 메모리 위치 및 대응 비교기가 실행되었으며, 메모리 어레이의 행 (0)에서 메모리 위치 M (0)이 또다시 선택되어(140), 0에서 주장되지 않은 채로 남아 있는 각각의 무효 데이타 비트를 제외하고는 BIST(18)로부터 모두 1 패턴을 수신하게 된다(142).
제5c도에서 계속되는 바와 같이, 비교기 논리는 BIST 상태 장치로부터 모두 1인 패턴을 포트 B에서 수신한다(144). 모든 1이 포트 A 및 포트 B에 나타나므로, 비교 신호 1은 비교기 논리 출력에서 확인되어야 한다(146).
다음으로, 0이 래치 (0)에서 입력 시프트 레지스터에 삽입되고, 레지스터의 내용은 메모리 위치 M에 기록된다(148). 대응 비교기의 포트 A 및 포트 B 입력이 더 이상 비교하지 않으므로, 오비교 신호 0은 비교기의 출력에서 확인되어야 한다(150). 그 다음, 삽입된 0은 입력 시프트 레지스터에서 인접 래치로 시프트 되며, 그 내용은 메모리 위치 M에 기록되고(152), 오비교 신호 0은 비교기의 출력에서 확인된다(154). 이러한 처리는 삽입된 0이 입력 시프트 레지스터에서 (N-1) 번째 래치로 순환할 때까지 반복된다(156).
그 다음으로, 처리는 모든 메모리 위치와, 따라서, 모든 비교기가 실행되었는가를 질의하며(158), 만약 아니오라면 BIST는 다음 메모리 위치 M을 얻는데, 즉, M = M + 1을 세트한다(160). 일단, 모든 메모리 위치가 그와 같이 실행되었으며, 비교기의 검사는 완료된다(162).
제6도는 본 발명에 따라서 구성된 메모리/논리 검사 회로(10)의 또다른 실시예를 도시한 것이다. 이 실시예에서, 루핑 검사 패턴은 레지스터(172)의 단부 래치에서 입력 시프트 레지스터(170)의 제1래치로 피드백 되는 상태로, 입력 시프트 레지스터(170)와 비교 시프트 레지스터(172) 모두에서 발생한다. 이와 함께, 시프트 레지스터(170, 172)는 시프트 레지스터 체인을 포함한다. 입력 시프트 레지스터(170)는 다중 메모리 위치 M으로 섹션화 되는 것으로 추정되는 메모리 어레이(12)에 N-1데이타 비트를 제공하며, 다중 메모리 위치 각각은 N-1 데이타 비트와 하나의 무효 데이타 비트를 구비한다. 검사 기간동안, 무효 데이타 비트 엔트리는 BIST(18)로부터 멀티플렉서(20)를 통하여 어레이(12)에 직접 제공된다. 회로(10)의 평형은 제4도와 관련하여 기술되고 설명된 회로(10')와 실제로 동일하다. 제4도의 설계의 경우와 같이, 주사 불가능 래치는 메모리 어레이(12)와 비교기 논리(14) 사이의 인터페이스로서 제6도의 실시예에서 생략된다. 따라서, 메모리가 기록되고, 비교가 동일 사이클 내에서 발생한다. 실제 실행에 있어서, 비교가 다음 사이클에서 발생하면, 삽입된 1 또는, 0이 레지스터(170)로부터 레지스터(172)로 시프트되기 저전에 앞의 패턴이 메모리를 통해 순환하도록 허용하기 위하여 더미(dummy) 래치 단계가 레지스터(170,172) 사이에 필요하다.
본 발명의 이 실시예에 따라서, 논리 회로(14)의 검사는 기본적으로 단지 세가지 서로 다른 패턴이 검사 데이타 레지스터(170,172)를 통해 인가될 필요가 있다는 점으로 단순화된다. 특히, 모든 1 입력, 모든 0 입력, 및 모든 1 필드 내의 0 또는, 모든 0 필드 내의 1의 루핑 패턴은 논리 회로의 100% 고정 결함 검사를 얻기에 충분하다. 제6도의 메모리/논리 검사 회로(10)를 채용하는 한 검사 실시예는 제7도 및 제7b도에 제시된다.
논리 회로를 검사하기 전에, 메모리 어레이는 BIST 상태 장치(200)를 채용하여 종래 방식으로 검사된다. 메모리 어레이가 통과하는 것으로 추정하면, 논리 회로 검사는 무효 데이타 비트를 포함하여 메모리의 행 (0)을 모두 1로 초기화한 상태에서 시작한다(202). 이것은 특정 메모리 위치 M (0)이 메모리 어레이의 행 (0)내에서 선택되는 것으로 추정하면, 입력 시프트 레지스터(170)를 모두 1로 로딩하고, 그 내용을 MUX(20)를 통하여 메모리 어레이에 전달함으로써 달성될 수 있다(204). 모든 1은 비교 시프트 레지스터로부터 비교 논리로 직접 인가된다(206). 또다시, 비교 시프트 레지스터(172)(제6도)는 BIST(18)에 의해 1로 병렬 로딩 될 수 있는 것으로 추정된다. 더 나아가, 비교기 논리(14)는 각각 제2도의 논리 회로를 포함하는 것으로 추정되는 M 비교기의 어레이를 포함한다. 무효 데이타 비트가 메모리 위치 M (0)을 포함하는 각각의 위치 M에서 주장되므로, 오비교 신호 0은 비교기 출력에서 확인되어야 한다(208). 이와 달리 실패 신호는 압축/비교 회로(104)(제6도)로부터 출력된다.
다음, 행(0)에서의 메모리 위치 M (0)는 비교기 논리가 기능하도록, 0으로 기록되는 대응 무효 데이타 비트를 제외하면, 모두 1로 기록된다(210). 비교기의 데이타 포트 A 입력에 모두 1을 인가하는 것과 상응하게, 모두 1인 패턴이 시프트 레지스터 체인의 비교 시프트 레지스터 부분으로부터 포트 B에서 비교기 논리에 인가된다(212). 무효 데이타 비트가 주장되지 않으므로, 비교 신호 1은 비교기 출력에서 확인되어야 한다(214).
다음 검사 패턴은 행 (0)에서 메모리 위치 M (0)을 무효 데이타 비트를 포함하여 모두 (0)으로 기록할 것을 요구하며(216), 비교 시프트 레지스터로부터 비교 논리의 포트 B에 모두 0인 패턴을 인가할 것을 요구한다(218). 모든 0이 포트 A 및 포트 B모두에 인가된 상태에서, 비교 신호 1은 비교 논리의 출력에서 확인되어야 한다(220).
오비교 검사는 래치 (0)에서 입력 시프트 레지스터에 1을 삽입하고 시프트 레지스터의 내용을 메모리 위치 M에 기록함으로써 초기화된다(222). 모든 0은 비교 시프트 레지스터를 통하여 비교기 논리의 포트 B에 인가되는 것으로 추정된다. 이러한 입력으로, 오비교 신호 0은 비교기로부터 출력되어야 한다(224). 삽입된 1은 입력 시프트 레지스터와 비교 시프트 레지스터로 이루어진 시프트 레지스터 체인에서 다음 래치로 시프트된다(226). 삽입된 1을 각각 시프트한 상태에서, 입력 시프트 레지스터 데이타는 메모리 위치 M에 기록된다. 또한, 삽입된 1 검사 데이타를 각각 시프트 한 상태에서, 오비교 신호 0은 비교기의 출력에서 확인되어야 한다(228). 루핑은 1이 비교 시프트 레지스터의 단부에 있을 때까지 결합된 시프트 레지스터 체인 내에서 계속된다(230). 일단 삽입된 검사 데이타가 전체 시프트 레지스터 체인을 통하여 루핑되면, 처리는 메모리 어레이(12)에서 모든 메모리 위치 M이 실행되었는가의 여부를 질의한다(232). 만약 아니오라면, BIST 상태 장치는 M = M + 1을 세팅함으로써 다음 메모리 위치를 실행하도록 명령된다(234). 일단, 모든 메모리 위치가 실행되었으면, 비교기 논리의 검사는 완료된다(236).
본 명세서에서 제시된 개념의 다른 실행은 이 기술 분야의 기술자에게는 명백할 것이다. 예를 들면, 전형적인 내용 어드레스 지정 가능(addressable) 메모리(CAM) 셀의 논리 검사도 또한 가능하다. CAM 실행에 있어서, 워드 라인은 동일 워드 라인 또는 행 상에서 공통 매치(match) 라인에 접속된 CAM 셀의 시리즈에 데이타를 기록하도록 활성화된다. 다음 사이클에서, 워드 라인은 메모리 셀에서의 데이타를 방해하지 않도록 불활성화 되며, 비교 데이타는 기록된 데이타와 동일한 입력에서 받아들여진다. 이 비트 라인 상의 데이타는 메모리 셀에서의 데이타와 비교되며, 매치 또느 미스매치(mismatch)신호가 발생한다. 이러한 실행에서, 비교기는 TAG 메모리의 출력에 접속된, 위에서 논의된 비교기와 논리적으로 유사하다. 주요 차이점은 XNOR 회로가 물리적으로 메모리 어레이 그 자체의 일부이라는 점이다. 비교 데이타는 메모리 셀에 기록된 데이타와 동일한 비트 라인 상의 공급될 수 있거나 또는, 기록 기능과 동일한 사이클에서 비교 기능이 일어나도록 허용하는 분리 라인이 있을 수 있다.
다시 말하면, 본 발명은 메모리 어레이와 논리 회로 사이에서 기능 데이타 선로 내에 경계 주사 래치를 채용하지 않고서, 메모리 어레이의 출력에서 매립된 논리 회로의 칩상의 내장 자체 검사를 포함한다. 인터페이스에서 경계 주사 래치 또는 멀티플렉서에 대한 필요성을 제거함으로써, 기능 성능 및 검사 성능 모두가 향상되고, 검사 시간이 감소되며, 검사 회로에 의해 소모되는 실리콘 칩 면적이 최소화된다. 어드레스 메모리 어레이의 출력에서 비교기 논리의 100% 고정 결합 커버리지는 최소 수의 검사 사이클로, 본 명세서에서 제시된 실시예에서 얻어 진다. 제시된 설계는 관찰 가능한 출력으로서 단지 하나의 실패/통과 비트만을 필요로 한다. 검사기에서 이러한 실패 비트를 감시함으로써, 실패가 사이클 계수에 의해 정확하게 가리켜 지도록 허용한다. 이 설계는 예를 들면, 파워 온 기간동안 웨이퍼 레벨 또는, 시스템 레벨에서 하드웨어의 자체 검사시에 사용될 수 있다.
본 발명이 본 발명의 어떤 양호한 실시예에 따라서 본 명세서에 상세히 설명되었으나, 본 기술 분야의 기술자에 의해 많은 수정과 변형이 일어날 수도 있다. 따라서, 첨부된 특허 청구의 범위에 의해 본 발명의 진정한 정신 및 범위 내에 속하는 모든 그와 같은 수정과 변형을 커버하도록 의도된다.

Claims (22)

  1. 메모리 어레이에 결합된 매립 논리 회로(embedded logic circuitry)를 검사하기 위한 시스템에 있어서, 상기 논리 회로를 검사하기 위하여 검사 패턴을 발생하기 위한 내장 자체 검사(Built-In Self-Test)(BIST); 및 상기 논리 회로를 검사하기 위하여, 상기 검사 패턴의 적어도 일부분을 상기 메모리 어레이에 기록하고, 그 다음 상기 메모리 어레이로부터의 상기 검사 패턴의 상기부분을 상기 논리 회로에 인가하기 위한 수단을 포함하는 , 상기 검사 패턴을 상기 논리 회로에 제공하기 위한 수단을 포함하는 것을 특징으로 하는 매립 논리 회로 검사 시스템.
  2. 제1항에 있어서, 상기 검사 패턴을 상기 논리 회로에 제공하기 위한 상기 수단은 상기 BIST에 의해 지시된 바와 같이 상기 검사 패턴의 상기 부분을 상기 메모리 어레이에 기록하기 위하여 상기 메모리 어레이와 상기 BIST에 접속된 멀티플렉서 회로를 포함하는 것을 특징으로 하는 매립 논리 회로 검사 시스템.
  3. 제2항에 있어서, 상기 논리 회로는 포트 A 입력 및 포트 B 입력을 구비한 2 입력 논리 회로를 포함하되, 상기 포트 A 입력은 메모리 어레이의 출력 부분에 전기적으로 결합되고, 상기 포트 B 입력은 상기 BIST에 전기적으로 결합되며; 상기 메모리 어레이에 기록된 상기 검사 패턴의 상기 부분은 상기 검사 패턴의 제1부분를 포함하며; 상기 검사 패턴을 상기 논리 회로에 제공하기 위한 상기 수단은 상기 메모리 어레이를 채용하지 않고서 상기 검사 패턴의 제2부분을 상기 논리 회로의 상기 포트 B 입력에 인가하기 위한 수단을 더 포함하는 것을 특징으로 하는 매립 논리 회로 검사 시스템.
  4. 제3항에 있어서, 상기 검사 패턴의 상기 제1부분은 0 비트의 필드에서의 1 비트 시프팅 또는, 1 비트의 필드에서의 0 비트 시프팅으로 이루어진 루핑 검사 패턴(looping test pattern)을 포함하며, 상기 검사 패턴의 상기 제1부분을 상기 메모리 어레이에 제공하기 위한 상기 수단은 상기 메모리 어레이와 상기 BIST 사이에 전기적으로 결합된 입력 시프트 레지스터를 포함하되, 상기 입력 시프트 레지스터는 상기 0 비트의 필드에서 상기 1 비트의 시프팅 또는, 상기 1 비트의 필드에서 상기 0 비트의 시프팅으로, 입력 시프트 레지스터의 내용이 자동적으로 루프하도록, 입력 시프트 레지스터에서의 단부 래치로부터 입력 시프트 레지스터에서의 제1 래치로의 피드백 선로와 다중 래치를 구비하는 것을 특징으로 하는 매립 논리 회로 검사 시스템.
  5. 제3항에 있어서, 상기 검사 패턴의 상기 제2 부분은 0 비트의 필드에서 1 비트 시프팅과, 1 비트의 필드에서 0 비트 시프팅으로 이루어진 루핑 검사 패턴을 포함하며; 상기 검사 패턴의 상기 제2부분을 상기 논리 회로에 제공하기 위한 상기 수단은 상기 0 비트의 필드에서의 상기 1 비트의 시프팅 또는, 상기 1 비트의 필드에서의 상기 0 비트의 시프팅이 결국, 비교 시프트 레지스터에서의 단부 래치로부터의 데이타로하여금 상기 비교 시프트 레지스터에서의 상기 제1 래치로 자동 피드백 되게 함으로써, 상기 루핑 검사 패턴을 규정하게 되도록, 비교 시프트 레지스터에서의 단부 래치로부터 비교 시프트 레지스터에서의 제 1 래치로의 피드백 선로와 다중 래치를 구비하는 비교 시프트 레지스터를 포함하는 것을 특징으로 하는 매립 논리 회로 검사 시스템.
  6. 제3항에 있어서, 상기 검사 패턴의 상기 제1부분과 상기 검사 패턴의 상기 제2부분은 함께 루핑 검사 패턴을 포함하며; 상기 검사 패턴의 상기 제1부분을 상기 메모리 어레이에 제공하기 위한 수단은 입력 시프트 레지스터를 포함하고, 상기 검사 패턴의 상기 제2부분을 상기 논리 회로에 제공하기 위한 상기 수단은 비교 시프트 레지스터를 포함하되, 상기 입력 시프트 레지스터는 다중 래치를 구비하고 상기 비교 시프트 레지스터는 다중 래치를 구비하며, 상기 입력 시프트 레지스터에서의 한 단부 래치는 상기 비교 시프트 레지스터에서의 제1래치에 데이타를 출력하도록 전기적으로 결합되고 상기 비교 시프트 레지스터에서의 한 단부 래치는 상기 입력 시프트 레지스터에서의 제1래치에 데이타를 출력하도록 다시 전기적으로 결합되며; 상기 입력 시프트 레지스터와 상기 비교 시프트 레지스터에서 0 비트 필드에서의 하나의 1 비트 또는, 1 비트 필드에서의 하나의 0 비트의 도입 및 시프팅은 상기 루핑 검사 패턴을 규정하고, 상기 루핑 검사 패턴은 상기 논리 회로의 상기 포트 A입력과 상기 포트 B 입력에 서로 다른 검사 패턴을 제공하는 것을 특징으로 하는 매립 논리 회로 검사 시스템.
  7. 제3항에 있어서, 상기 논리 회로는 비교 논리 회로를 포함하고, 상기 검사 패턴은 결정론적 검사 패턴을 포함하는 것을 특징으로 하는 매립 논리 회로 검사 시스템.
  8. 제3항에 있어서, 상기 논리 회로에 상기 검사 패턴을 인가하는 것에 근거하여 통과/실패 신호를 제공하기 위한 회로 수단을 더 포함하되, 상기 통과/실패 신호가 단일 비트 통과/실패 신호인 것을 특징으로 하는 매립 논리 회로 검사 시스템.
  9. 제8항에 있어서, 상기 통과/실패 신호를 제공하기 위한 상기 회로 수단은 상기 논리 회로의 출력과 상기 BIST로부터의 기대 데이타 신호를 수신하도록 결합된 압축/비교 회로를 포함하며, 상기 압축/비교 회로는 상기 단일 비트 통과/실패 신호를 발생하도록 상기 논리 회로의 상기 출력과 상기 BIST로부터의 상기 기대 데이타를 비교하기 위한 수단을 포함하는 것을 특징으로 하는 매립 논리 회로 검사 시스템.
  10. 집적 회로 칩에 있어서, 집적 회로 칩은, 입력 포트 및 출력 포트를 구비하며 데이타를 기억하기 위한 메모리 어레이; 상기 메모리 어레이로부터 판독된 기억된 데이타가 상기 출력 포트를 통하여 상기 논리 회로로 전달되도록, 상기 메모리 어레이의 출력 포트에 전기적으로 결합된 논리 회로; 및 상기 논리 회로를 검사하기 위한 칩상의 내장 자체 검사(BIST) 수단을 포함하며, 상기 칩상의 내장 자체 검사 수단은, 상기 논리 회로를 검사하기 위하여 검사 패턴을 발생하기 위한 수단; 및 상기 논리 회로를 검사하기 위하여 상기 검사 패턴의 적어도 일부분을 상기 메모리 어레이에 기록하고 그 다음 상기 메모리 어레이로부터 상기 검사 패턴의 상기 부분을 상기 출력 포트를 통하여 상기 논리 회로에 판독해 내기 위한 수단을 포함하는, 상기 논리 회로에 상기 검사 패턴을 제공하기 위한 수단을 포함하는 것을 특징으로 하는 집적 회로 칩.
  11. 제10항에 있어서, 상기 논리 회로는 포트 A 입력 및 포트 B 입력을 포함하되, 상기 포트 A 입력은 상기 메모리 어레이의 상기 출력 포트에 전기적으로 결합되며; 상기 메모리 어레이에 기록되고 상기 메모리 어레이로부터 판독된 상기 검사 패턴의 상기 부분은 상기 검사 패턴의 제1부분을 포함하고, 상기 칩상의 BIST 수단은 상기 검사 패턴의 상기 제2부분을 상기 메모리 어레이를 통하여 통과시키지 않고서 상기 검사 패턴의 제2부분을 상기 논리 회로의 상기 포트 B 입력에 제공하기 위한 수단을 더 포함하는 것을 특징으로 하는 집적 회로 칩.
  12. 제11항에 있어서, 상기 포트 A 입력 및 상기 포트 B 입력은 각각 N-1 비트 폭이고, N ≥ 2 인 정수이며; 상기 검사 패턴의 상기 제2부분은 N-2 0 비트의 필드에서 1 비트의 시프팅 또는, N-2 1 비트의 필드에서 0 비트의 시프팅으로 이루어진 루핑 검사 패턴을 포함하며; 상기 검사 패턴의 상기 제1부분은 N-1 1 비트 또는 N-1 0 비트를 포함하는 것을 특징으로 하는 집적 회로 칩.
  13. 제11항에 있어서, 상기 포트 A 입력 및 상기 포트 B 입력은 각각 N-1 비트 폭이고, N ≥ 2인 정수이며; 상기 검사 패턴의 상기 제1부분은 0 비트의 필드에서의 1 비트의 시프팅 또는, 1 비트의 필드에서의 0 비트의 시프팅으로 이루어진 루핑 검사 패턴을 포함하며, 상기 검사 패턴의 상기 제2부분은 모두 0 비트이거나 또는, 모두 1 비트를 포함하는 것을 특징으로 하는 집적 회로 칩.
  14. 제11항에 있어서, 상기 검사 패턴의 상기 제2부분을 상기 논리 회로에 제공하기 위한 상기 수단은 상기 검사 패턴을 발생하기 위한 상기 수단과 상기 논리 회로 사이에 전기적으로 결합된 비교 시프트 레지스터를 포함하되, 상기 비교 시프트 레지스터는 상기 검사 패턴의 상기 제2부분을 상기 논리 회로의 상기 포트 B 입력에 전달하기 위한 수단을 포함하는 것을 특징으로 하는 집적 회로 칩.
  15. 제11항에 있어서, 상기 제1 검사 패턴의 상기 제1부분을 상기 메모리에 기록하기 위한 상기 수단은 상기 검사 패턴을 발생하기 위한 상기 수단과 상기 메모리 어레이의 상기 입력 포트 사이에 전기적으로 결합된 입력 시프트 레지스터를 포함하되, 상기 입력 시프트 레지스터는 상기 입력 시프트 레지스터에서의 단부 래치와 상기 입력 시프트 레지스터에서의 제1래치 사이에 피드백 수단을 포함하며, 상기 검사 패턴의 상기 제1부분은 0 비트의 필드에서의 1 비트의 시프팅 또는, 1 비트의 필드에서의 0 비트의 시프팅으로 이루어진 루핑 검사 패턴을 포함하는 것을 특징으로 하는 집적 회로 칩.
  16. 제11항에 있어서, 상기 검사 패턴의 상기 제1부분은 N 비트를 포함하고, N ≥ 2인 정수이며; 상기 N비트 중 한 비트는 주장될 때 상기 논리 회로의 작동을 디스에이블 시키는 무효 데이타 비트를 포함하는 것을 특징으로 하는 집적 회로 칩.
  17. 제10항에 있어서, 상기 집적 회로 칩은 마이크로프로세서 칩을 포함하며, 상기 메모리 어레이는 디렉토리 어레이를 포함하고, 상기 논리 회로는 비교기 논리 회로를 포함하는 것을 특징으로 하는 집적 회로 칩.
  18. 반도체 장치 칩상의 메모리 어레이에 결합된 매립 논리 회로의 검사 방법에 있어서, (a) 상기 논리 회로를 검사하기 위하여 검사 패턴을 발생하도록 내장 자체 검사(BIST)를 채용하는 단계; (b) 상기 검사 패턴의 적어도 일부분을 상기 메모리 어레이에 기록하는 단계; 및 (c) 상기 논리 회로를 검사하기 위하여 상기 메모리 어레이에서의 상기 검사 패턴의 상기 부분을 상기 논리 회로에 인가하는 단계를 포함하는 것을 특징으로 하는 매립 논리 회로 검사 방법.
  19. 제18항에 있어서, 상기 기록 단계 (b)는 상기 검사 패턴의 제1부분을 상기 메모리 어레이에 기록하는 단계를 포함하며; 상기 방법은 상기 검사 패턴의 상기 제2부분을 상기 메모리 어레이에 기록하지 않고서 상기 검사 패턴의 상기 제2부분을 상기 논리 회로에 제공하는 단계를 더 포함하는 것을 특징으로 하는 매립 논리 회로 검사 방법.
  20. 제19항에 있어서, 상기 검사 패턴의 상기 제1부분은 모두 1비트 또는 모두 0 비트를 포함하며; 상기 검사 패턴의 상기 제2부분은 0 비트의 필드에서의 1 비트의 시프팅 또는, 1 비트의 필드에서의 0 비트의 시프팅으로 이루어진 루핑 검사 패턴을 포함하는 것을 특징으로 하는 매립 논리 회로 검사 방법.
  21. 제19항에 있어서, 상기 검사 패턴의 상기 제1부분은 0 비트의 필드에서의 1비트의 시프팅 또는, 1 비트의 필드에서의 0 비트의 시프팅으로 이루어진 루핑 검사 패턴을 포함하며; 상기 검사 패턴의 상기 제2부분은 모두 0 비트 또는 모두 1 비트를 포함하는 것을 특징으로 하는 매립 논리 회로 검사 방법.
  22. 제18항에 있어서, 상기 매립 논리 회로와 상기 메모리 어레이는 마이크로 칩상에 있어며; 상기 방법은 상기 마이크로프로세서 칩의 활성화시에 상기 단계 (a)-(c)를 자동 실행하는 단계를 더 포함하는 것을 특징으로 하는 매립 논리 회로 검사 방법.
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