JP3322303B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
- G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
- G11C29/38—Response verification devices
- G11C29/40—Response verification devices using compression techniques
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/107—Serial-parallel conversion of data or prefetch
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、メモリセル部の動作テストを行う回路を備
えた半導体記憶装置に関する。
関し、特に、メモリセル部の動作テストを行う回路を備
えた半導体記憶装置に関する。
【０００２】
【従来の技術】図８は従来の半導体記憶装置を示す。こ
こに示す半導体記憶装置は、データの書き込みおよび読
み出しに用いられるメモリセル(memory cell) 部と、こ
のメモリセル部の動作テストを行うための回路を備えて
いる。その構成は、外部入力データバスの信号（シリア
ル信号）、参照電圧ＶｒｅｆおよびクロックＣＬＫを入
力信号とする入力作動アンプ２０１、この入力作動アン
プ２０１より出力されるシリアル（serial）信号をパラ
レル（parallel）信号に変換するシリアル／パラレル変
換回路２０２、このシリアル／パラレル変換回路２０２
の出力とメモリセル部からの信号を比較する比較回路２
０３、メモリセル部からの信号をパラレル信号からシリ
アル信号に変換するパラレル／シリアル変換回路２０
４、このパラレル／シリアル変換回路２０４の出力信号
を出力データとして外部へ出力する出力回路２０５より
成る。
こに示す半導体記憶装置は、データの書き込みおよび読
み出しに用いられるメモリセル(memory cell) 部と、こ
のメモリセル部の動作テストを行うための回路を備えて
いる。その構成は、外部入力データバスの信号（シリア
ル信号）、参照電圧ＶｒｅｆおよびクロックＣＬＫを入
力信号とする入力作動アンプ２０１、この入力作動アン
プ２０１より出力されるシリアル（serial）信号をパラ
レル（parallel）信号に変換するシリアル／パラレル変
換回路２０２、このシリアル／パラレル変換回路２０２
の出力とメモリセル部からの信号を比較する比較回路２
０３、メモリセル部からの信号をパラレル信号からシリ
アル信号に変換するパラレル／シリアル変換回路２０
４、このパラレル／シリアル変換回路２０４の出力信号
を出力データとして外部へ出力する出力回路２０５より
成る。
【０００３】次に、図８の構成の半導体記憶装置の動作
について説明する。外部入力データバスからのシリアル
信号は、クロックＣＬＫに同期させて入力作動アンプ２
０１に取り込まれる。入力作動アンプ２０１の出力信号
はシリアル・パラレル変換回路２０２に入力され、パラ
レル信号に変換される。パラレル信号に変換されたデー
タＷＴ０〜ＷＴ７は、メモリセル部にライト(write) 動
作の制御が入ると、メモリセル部に書き込まれる。
について説明する。外部入力データバスからのシリアル
信号は、クロックＣＬＫに同期させて入力作動アンプ２
０１に取り込まれる。入力作動アンプ２０１の出力信号
はシリアル・パラレル変換回路２０２に入力され、パラ
レル信号に変換される。パラレル信号に変換されたデー
タＷＴ０〜ＷＴ７は、メモリセル部にライト(write) 動
作の制御が入ると、メモリセル部に書き込まれる。
【０００４】また、制御信号の状態でリード（read）動
作の制御が入ると、メモリセル部からのデータＲＴ０〜
ＲＴ７が比較回路２０３に入力される。メモリセル部に
書き込んだデータを読み出し、このデータＲＴ０〜ＲＴ
７と書き込み前のデータＷＴ０〜ＷＴ７とを比較回路２
０３で比較すれば、メモリセル部のテストを行うことが
できる。ＲＴ０〜ＲＴ７とＷＴ０〜ＷＴ７が一致すれ
ば、メモリセル部の異常なしを判定することができる。
作の制御が入ると、メモリセル部からのデータＲＴ０〜
ＲＴ７が比較回路２０３に入力される。メモリセル部に
書き込んだデータを読み出し、このデータＲＴ０〜ＲＴ
７と書き込み前のデータＷＴ０〜ＷＴ７とを比較回路２
０３で比較すれば、メモリセル部のテストを行うことが
できる。ＲＴ０〜ＲＴ７とＷＴ０〜ＷＴ７が一致すれ
ば、メモリセル部の異常なしを判定することができる。
【０００５】非テスト動作時（通常動作）においては、
メモリセル部から読み出されたデータＲＴ０〜ＲＴ７
が、パラレル・シリアル変換回路２０４でロード信号
（ＬＯＡＤ）に同期させて取り込まれる。パラレル・シ
リアル変換回路２０４は、取り込んだデータＲＴ０〜Ｒ
Ｔ７をシリアル信号に変換した後、このシリアル信号を
クロックＣＬＫＲに同期させて出力回路２０５へ出力す
る。出力回路２０５は、入力されたデータを外部データ
バスへ出力する。
メモリセル部から読み出されたデータＲＴ０〜ＲＴ７
が、パラレル・シリアル変換回路２０４でロード信号
（ＬＯＡＤ）に同期させて取り込まれる。パラレル・シ
リアル変換回路２０４は、取り込んだデータＲＴ０〜Ｒ
Ｔ７をシリアル信号に変換した後、このシリアル信号を
クロックＣＬＫＲに同期させて出力回路２０５へ出力す
る。出力回路２０５は、入力されたデータを外部データ
バスへ出力する。
【０００６】
【発明が解決しようとする課題】しかし、従来の半導体
記憶装置によると、１つのパターンのテストに対しての
み有効であり、複数のパターン（ライトデータパター
ン、リードデータチェックパターン等）によるテストを
必要とする場合、ライトデータやリードチェックデータ
をセットし直さなければならず、テスト時間が長くな
る。
記憶装置によると、１つのパターンのテストに対しての
み有効であり、複数のパターン（ライトデータパター
ン、リードデータチェックパターン等）によるテストを
必要とする場合、ライトデータやリードチェックデータ
をセットし直さなければならず、テスト時間が長くな
る。
【０００７】したがって、本発明の目的は、メモリセル
部のテストを短時間に行えるようにした半導体記憶装置
を提供することにある。
部のテストを短時間に行えるようにした半導体記憶装置
を提供することにある。
【０００８】
【課題を解決するための手段】本発明は、上記の目的を
達成するため、第１の特徴として、パラレルデータの書
き込みおよび読み出しが可能なメモリセル部と、前記メ
モリセル部の書き込み系を経由して入力されたパラレル
データ、または前記メモリセル部の前記書き込み系およ
び読み出し系を経由して入力されたパラレルデータの内
のいずれか１つを制御信号に応じて比較用データとして
選択して前記メモリセルに書き込み、前記比較用データ
と前記メモリセル部から前記読み出し系を経由せずに読
み出したパラレルなリードデータとを比較し、前記比較
用データと前記リードデータの一致の有無に関する情報
を出力する比較手段と、を備えることを特徴とする半導
体記憶装置を提供する。このように、半導体装置のメモ
リセル部のテストのための比較用データをメモリセル部
の書き込み系だけでなく、読み出し系からも入力できる
ようにしたので、同時に複数の比較用データを用意でき
る。
達成するため、第１の特徴として、パラレルデータの書
き込みおよび読み出しが可能なメモリセル部と、前記メ
モリセル部の書き込み系を経由して入力されたパラレル
データ、または前記メモリセル部の前記書き込み系およ
び読み出し系を経由して入力されたパラレルデータの内
のいずれか１つを制御信号に応じて比較用データとして
選択して前記メモリセルに書き込み、前記比較用データ
と前記メモリセル部から前記読み出し系を経由せずに読
み出したパラレルなリードデータとを比較し、前記比較
用データと前記リードデータの一致の有無に関する情報
を出力する比較手段と、を備えることを特徴とする半導
体記憶装置を提供する。このように、半導体装置のメモ
リセル部のテストのための比較用データをメモリセル部
の書き込み系だけでなく、読み出し系からも入力できる
ようにしたので、同時に複数の比較用データを用意でき
る。
【０００９】この構成によれば、メモリセル部のテスト
を行うに際し、複数種の比較用のパラレルデータ（ライ
ト・リードチェックデータ）が比較手段において作成さ
れ、選択した比較用データとメモリセル部から読み出し
たパラレルデータとの比較が行われる。複数の比較用デ
ータを用意できるため、比較用データをセットする回数
が少なくなり、或いはチェックデータのセットのし直し
が不要になり、半導体記憶装置のテストが短時間で終え
るようになる。
を行うに際し、複数種の比較用のパラレルデータ（ライ
ト・リードチェックデータ）が比較手段において作成さ
れ、選択した比較用データとメモリセル部から読み出し
たパラレルデータとの比較が行われる。複数の比較用デ
ータを用意できるため、比較用データをセットする回数
が少なくなり、或いはチェックデータのセットのし直し
が不要になり、半導体記憶装置のテストが短時間で終え
るようになる。
【００１０】本発明は、上記の目的を達成するため、第
２の特徴として、パラレルデータの書き込みおよび読み
出しが可能なメモリセル部と、前記メモリセル部に書き
込み前のパラレルデータまたは前記メモリセル部から読
み出したパラレルデータのいずれかを選択して出力する
データセレクト回路と、前記データセレクト回路からの
パラレルデータを第１のパラレルデータとして出力する
とともに、前記データセレクト回路から出力されるパラ
レルデータをシリアル変換してシリアル出力データを生
成するパラレル／シリアル変換回路と、前記パラレル／
シリアル変換回路からの前記シリアル出力データを外部
へ出力する出力回路と、前記パラレル／シリアル変換回
路からの第１のパラレルデータまたは前記メモリセル部
に書き込み前の第２のパラレルデータを比較用データと
して選択し、前記比較用データと前記メモリセル部から
読み出した前記データを比較し、その全データの一致あ
るいは不一致の判定信号を出力し、かつ、選択した前記
比較用データを前記メモリセル部の書き込み用データに
する比較回路と、を備えることを特徴とする半導体記憶
装置を提供する。
２の特徴として、パラレルデータの書き込みおよび読み
出しが可能なメモリセル部と、前記メモリセル部に書き
込み前のパラレルデータまたは前記メモリセル部から読
み出したパラレルデータのいずれかを選択して出力する
データセレクト回路と、前記データセレクト回路からの
パラレルデータを第１のパラレルデータとして出力する
とともに、前記データセレクト回路から出力されるパラ
レルデータをシリアル変換してシリアル出力データを生
成するパラレル／シリアル変換回路と、前記パラレル／
シリアル変換回路からの前記シリアル出力データを外部
へ出力する出力回路と、前記パラレル／シリアル変換回
路からの第１のパラレルデータまたは前記メモリセル部
に書き込み前の第２のパラレルデータを比較用データと
して選択し、前記比較用データと前記メモリセル部から
読み出した前記データを比較し、その全データの一致あ
るいは不一致の判定信号を出力し、かつ、選択した前記
比較用データを前記メモリセル部の書き込み用データに
する比較回路と、を備えることを特徴とする半導体記憶
装置を提供する。
【００１１】この構成によれば、データセレクト回路に
よって第１の比較用データが生成され、メモリセル部に
書き込み前のパラレルデータによって第２の比較用デー
タが生成される。複数の比較用データは複数のライトチ
ェックデータおよび複数のリードチェックデータに対応
している。したがって、比較用データをセットする回数
が少なくなり、或いはチェックデータのセットのし直し
が不要になり、半導体記憶装置のテストに要する時間を
短縮することができる。
よって第１の比較用データが生成され、メモリセル部に
書き込み前のパラレルデータによって第２の比較用デー
タが生成される。複数の比較用データは複数のライトチ
ェックデータおよび複数のリードチェックデータに対応
している。したがって、比較用データをセットする回数
が少なくなり、或いはチェックデータのセットのし直し
が不要になり、半導体記憶装置のテストに要する時間を
短縮することができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面をもとに説明する。図１は本発明による半導体記
憶装置を示す。本発明の半導体記憶装置は、外部入力デ
ータバスからの信号、参照電圧Ｖｒｅ ｆおよびクロック
ＣＬＫを入力信号とする入力作動アンプ１０１、この入
力作動アンプ１０１からのシリアル信号をパラレル信号
（データＷＴ０〜ＷＴ７）に変換するシリアル／パラレ
ル変換回路１０２、メモリセル部からのデータＲＴ０〜
ＲＴ７をパラレル信号からシリアル信号に変換するパラ
レル／シリアル変換回路１０４、このパラレル／シリア
ル変換回路１０４の出力信号を所定のレベルで出力する
出力回路１０５、シリアル／パラレル変換回路１０２の
出力とメモリセル部からの信号を比較する比較回路１０
６、メモリセル部からのデータＲＴ０〜ＲＴ７またはシ
リアル／パラレル変換回路１０２からのデータＷＴ０〜
ＷＴ７の一方を選択して出力するリードデータ／比較デ
ータセレクト回路１０７を備えて構成されている。
て図面をもとに説明する。図１は本発明による半導体記
憶装置を示す。本発明の半導体記憶装置は、外部入力デ
ータバスからの信号、参照電圧Ｖｒｅ ｆおよびクロック
ＣＬＫを入力信号とする入力作動アンプ１０１、この入
力作動アンプ１０１からのシリアル信号をパラレル信号
（データＷＴ０〜ＷＴ７）に変換するシリアル／パラレ
ル変換回路１０２、メモリセル部からのデータＲＴ０〜
ＲＴ７をパラレル信号からシリアル信号に変換するパラ
レル／シリアル変換回路１０４、このパラレル／シリア
ル変換回路１０４の出力信号を所定のレベルで出力する
出力回路１０５、シリアル／パラレル変換回路１０２の
出力とメモリセル部からの信号を比較する比較回路１０
６、メモリセル部からのデータＲＴ０〜ＲＴ７またはシ
リアル／パラレル変換回路１０２からのデータＷＴ０〜
ＷＴ７の一方を選択して出力するリードデータ／比較デ
ータセレクト回路１０７を備えて構成されている。
【００１３】図２はシリアル／パラレル変換回路１０２
の詳細を示す。シリアル／パラレル変換回路１０２は、
１６個のフリップフロップ（Ｆ／Ｆ）１０２−１〜１０
２− １６を用いて構成されたシフトレジスタである。こ
れらの内、Ｆ／Ｆ１０２−１ 〜１０２−９までが直列接
続され、Ｆ／Ｆ１０２−１〜１０２８のそれぞれにはＣ
ＬＫが印加され、Ｆ／Ｆ１０２−１の入力端子には入力
データ（外部入力データバスからのシリアル信号）が印
加されている。Ｆ／Ｆ１０２−９〜１０２−１ ６のそれ
ぞれには、ＣＬＫが印加されている。
の詳細を示す。シリアル／パラレル変換回路１０２は、
１６個のフリップフロップ（Ｆ／Ｆ）１０２−１〜１０
２− １６を用いて構成されたシフトレジスタである。こ
れらの内、Ｆ／Ｆ１０２−１ 〜１０２−９までが直列接
続され、Ｆ／Ｆ１０２−１〜１０２８のそれぞれにはＣ
ＬＫが印加され、Ｆ／Ｆ１０２−１の入力端子には入力
データ（外部入力データバスからのシリアル信号）が印
加されている。Ｆ／Ｆ１０２−９〜１０２−１ ６のそれ
ぞれには、ＣＬＫが印加されている。
【００１４】Ｆ／Ｆ１０２−９にはＦ／Ｆ１０２−１の
出力が印加され、Ｆ／Ｆ１０２−１ ０にはＦ／Ｆ１０２
−２の出力が印加され、Ｆ／Ｆ１０２−１１にはＦ／Ｆ
１０２−３の出力が印加され、Ｆ／Ｆ１０２−１２には
Ｆ／Ｆ１０２−４の出力が印加され、Ｆ／Ｆ１０２
−１３にはＦ／Ｆ１０２−５の出力が印加され、Ｆ／Ｆ
１０２−１４にはＦ／Ｆ１０２−６の出力が印加され、
Ｆ／Ｆ１０２−１５にはＦ／Ｆ１０２−７の出力が印加
され、Ｆ／Ｆ１０２−１６にはＦ／Ｆ１０２−８の出力
が印加されている。この構成により、クロックＣＬＫあ
るいはＣＬＫＳが入力されるのに同期して、シリアルの
入力データは８信号のパラレルデータ（ＷＴ０〜ＷＴ
７）に変換される。
出力が印加され、Ｆ／Ｆ１０２−１ ０にはＦ／Ｆ１０２
−２の出力が印加され、Ｆ／Ｆ１０２−１１にはＦ／Ｆ
１０２−３の出力が印加され、Ｆ／Ｆ１０２−１２には
Ｆ／Ｆ１０２−４の出力が印加され、Ｆ／Ｆ１０２
−１３にはＦ／Ｆ１０２−５の出力が印加され、Ｆ／Ｆ
１０２−１４にはＦ／Ｆ１０２−６の出力が印加され、
Ｆ／Ｆ１０２−１５にはＦ／Ｆ１０２−７の出力が印加
され、Ｆ／Ｆ１０２−１６にはＦ／Ｆ１０２−８の出力
が印加されている。この構成により、クロックＣＬＫあ
るいはＣＬＫＳが入力されるのに同期して、シリアルの
入力データは８信号のパラレルデータ（ＷＴ０〜ＷＴ
７）に変換される。
【００１５】図３はパラレル／シリアル変換回路１０４
の詳細を示す。このパラレル／シリアル変換回路１０４
は、８個のＦ／Ｆ１０４−１〜１０４−８、８個のトラ
ンジスタスイッチ１０４−９〜１０４−１６、およびイ
ンバータ１０４−１７を備えて構成されている。Ｆ／Ｆ
１０４−１〜１０４−８は直列接続され、Ｆ／Ｆ１０４
−８から出力データが出力される。半導体スイッチ１０
４−９〜１０４−１６ のそれぞれは同一構成であり、１
個のｎＭＯＳＦＥＴと１個のｐＭＯＳＦＥＴを用いて構
成されている。ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのドレ
インおよびソースは共通接続され、ｎＭＯＳＦＥＴのゲ
ートにはＬＯＡＤ信号が印加され、ｐＭＯＳＦＥＴのゲ
ートにはＬＯＡＤ信号をインバータ１０４−１７で反転
した信号が印加される。ｎＭＯＳＦＥＴのゲートにＬＯ
ＡＤ信号が印加され、ｐＭＯＳＦＥＴのゲートにＬＯＡ
Ｄバー信号が印加されたときに半導体スイッチ１０４
−９ 〜１０４−１６が導通し、ドレインに印加されてい
る読み出しデータＲＤ７〜ＲＤ０が対応するＦ／Ｆへ伝
送される。Ｆ／Ｆ１０４−１〜１０４−８と半導体スイ
ッチ１０４−９〜１０４−１６の入出力関係は第１表の
ようになる。なお、シリアルデータはＦ／Ｆ１０４−１
〜１０４−８で生成され、Ｆ／Ｆ１０４−８からシリア
ルな出力データが出力される。
の詳細を示す。このパラレル／シリアル変換回路１０４
は、８個のＦ／Ｆ１０４−１〜１０４−８、８個のトラ
ンジスタスイッチ１０４−９〜１０４−１６、およびイ
ンバータ１０４−１７を備えて構成されている。Ｆ／Ｆ
１０４−１〜１０４−８は直列接続され、Ｆ／Ｆ１０４
−８から出力データが出力される。半導体スイッチ１０
４−９〜１０４−１６ のそれぞれは同一構成であり、１
個のｎＭＯＳＦＥＴと１個のｐＭＯＳＦＥＴを用いて構
成されている。ｎＭＯＳＦＥＴとｐＭＯＳＦＥＴのドレ
インおよびソースは共通接続され、ｎＭＯＳＦＥＴのゲ
ートにはＬＯＡＤ信号が印加され、ｐＭＯＳＦＥＴのゲ
ートにはＬＯＡＤ信号をインバータ１０４−１７で反転
した信号が印加される。ｎＭＯＳＦＥＴのゲートにＬＯ
ＡＤ信号が印加され、ｐＭＯＳＦＥＴのゲートにＬＯＡ
Ｄバー信号が印加されたときに半導体スイッチ１０４
−９ 〜１０４−１６が導通し、ドレインに印加されてい
る読み出しデータＲＤ７〜ＲＤ０が対応するＦ／Ｆへ伝
送される。Ｆ／Ｆ１０４−１〜１０４−８と半導体スイ
ッチ１０４−９〜１０４−１６の入出力関係は第１表の
ようになる。なお、シリアルデータはＦ／Ｆ１０４−１
〜１０４−８で生成され、Ｆ／Ｆ１０４−８からシリア
ルな出力データが出力される。
【００１６】
【表１】
【００１７】図４はリードデータ／比較データセレクト
回路１０７の詳細を示す。このリードデータ／比較デー
タセレクト回路１０７は、同一構成の８個のマルチプレ
クサ（ＭＵＸ）１０７−１〜１０７−８を用いて構成さ
れている。ＭＵＸ１０７−１ 〜１０７−８のＡ入力端子
とＢ入力端子には、Ｆ／Ｆ１０２−１〜１０２−１６ か
らのデータＷＴ０〜ＷＴ７と、メモリセルからのデータ
ＲＴ０〜ＲＴ７が印加されている。そして、ＭＵＸ１０
７−１〜１０７−８のｓｅｌＡ端子に印加されたＴＥＳ
ＴＲＥＡＤ信号（テストの実行を指示する信号）の状態
に応じてデータＷＴまたはＲＴの一方がセレクトされ、
データＲＤ０〜ＲＤ７としてＭＵＸ１０７−１〜１０７
−８から出力される。
回路１０７の詳細を示す。このリードデータ／比較デー
タセレクト回路１０７は、同一構成の８個のマルチプレ
クサ（ＭＵＸ）１０７−１〜１０７−８を用いて構成さ
れている。ＭＵＸ１０７−１ 〜１０７−８のＡ入力端子
とＢ入力端子には、Ｆ／Ｆ１０２−１〜１０２−１６ か
らのデータＷＴ０〜ＷＴ７と、メモリセルからのデータ
ＲＴ０〜ＲＴ７が印加されている。そして、ＭＵＸ１０
７−１〜１０７−８のｓｅｌＡ端子に印加されたＴＥＳ
ＴＲＥＡＤ信号（テストの実行を指示する信号）の状態
に応じてデータＷＴまたはＲＴの一方がセレクトされ、
データＲＤ０〜ＲＤ７としてＭＵＸ１０７−１〜１０７
−８から出力される。
【００１８】図５は比較回路１０６の詳細を示す。この
比較回路１０６は、８個のマルチプレクサ（ＭＵＸ）１
０６−１〜１０６−８、８個のエクスクルーシブＮＯＲ
（Ｅｘ−ＮＯＲ）回路１０６−９〜１０６−１６、ＮＡ
ＮＤ回路１０６−１７，１０６−１８、ＮＯＲ回路１０
６−１９を備えて構成されている。ＭＵＸ１０６−１ 〜
１０６−８には、パラレル／シリアル変換回路１０４か
らのデータＣＲ０〜ＣＲ７と、シリアル／パラレル変換
回路１０２からのデータＣＷ０〜ＣＷ７が入力されてい
る。このＣＲとＣＷが２通りのデータパターン（ライト
・リードチェックデータ）となる。また、ＭＵＸ１０６
−１〜１０６−８のｓｅｌＡ端子には、書き込みと読み
出しを指示するためのＳＥＬＲＷ信号が印加されてい
る。更に、Ｅｘ−ＮＯＲ回路１０６−９〜１０６−１６
の入力端子には、メモリセル部からのデータＲＴ０〜Ｒ
Ｔ７、およびＭＵＸ１０６−１〜１０６−８の出力信号
ＷＤ０〜ＷＤ７が入力されている。
比較回路１０６は、８個のマルチプレクサ（ＭＵＸ）１
０６−１〜１０６−８、８個のエクスクルーシブＮＯＲ
（Ｅｘ−ＮＯＲ）回路１０６−９〜１０６−１６、ＮＡ
ＮＤ回路１０６−１７，１０６−１８、ＮＯＲ回路１０
６−１９を備えて構成されている。ＭＵＸ１０６−１ 〜
１０６−８には、パラレル／シリアル変換回路１０４か
らのデータＣＲ０〜ＣＲ７と、シリアル／パラレル変換
回路１０２からのデータＣＷ０〜ＣＷ７が入力されてい
る。このＣＲとＣＷが２通りのデータパターン（ライト
・リードチェックデータ）となる。また、ＭＵＸ１０６
−１〜１０６−８のｓｅｌＡ端子には、書き込みと読み
出しを指示するためのＳＥＬＲＷ信号が印加されてい
る。更に、Ｅｘ−ＮＯＲ回路１０６−９〜１０６−１６
の入力端子には、メモリセル部からのデータＲＴ０〜Ｒ
Ｔ７、およびＭＵＸ１０６−１〜１０６−８の出力信号
ＷＤ０〜ＷＤ７が入力されている。
【００１９】ＭＵＸ１０６−１〜１０６−８の出力端子
にはＥｘ−ＮＯＲ回路１０６−９〜１０６−１６の一方
の入力端子が接続され、Ｅｘ−ＮＯＲ回路１０６−９〜
１０６−１２の４つの出力はＮＡＮＤ回路１０６−１７
に入力されている。同様に、Ｅｘ−ＮＯＲ回路１０６
−１３〜１０６−１６の４つの出力はＮＡＮＤ回路１０
６−１８に入力されている。そして、ＮＡＮＤ回路１０
６−１７，１０６−１８ の出力端子にはＮＯＲ回路１０
６−１９の入力端子が接続され、このＮＯＲ回路１０６
−１９の出力端子から比較結果が出力される。
にはＥｘ−ＮＯＲ回路１０６−９〜１０６−１６の一方
の入力端子が接続され、Ｅｘ−ＮＯＲ回路１０６−９〜
１０６−１２の４つの出力はＮＡＮＤ回路１０６−１７
に入力されている。同様に、Ｅｘ−ＮＯＲ回路１０６
−１３〜１０６−１６の４つの出力はＮＡＮＤ回路１０
６−１８に入力されている。そして、ＮＡＮＤ回路１０
６−１７，１０６−１８ の出力端子にはＮＯＲ回路１０
６−１９の入力端子が接続され、このＮＯＲ回路１０６
−１９の出力端子から比較結果が出力される。
【００２０】図５の比較回路１０６においては、制御信
号によりライト動作が判定された場合、ＳＥＬＲＷ信号
が“Ｈ”レベルであれば、データＣＷ０〜ＣＷ７がデー
タＷＤ０〜ＷＤ７として取り出されてメモリセル部に書
き込みされ、ＳＥＬＲＷ信号が“Ｌ”レベルであればデ
ータＣＲ０〜ＣＲ７がデータＷＤ０〜ＷＤ７として取り
出されてメモリセル部に書き込まれる。また、制御信号
によりリード動作が判定された場合、メモリセル部より
読み出されたデータＲＴ０〜ＲＴ７と、ＭＵＸ１０６
−１〜１０６−８により選択された比較データとがＥｘ
−ＮＯＲ回路１０６−９〜１０６−１６で比較される。
比較された結果は、４入力のＮＡＮＤ回路１０
６−１７，１０６−１８およびＮＯＲ回路１０６−１９
により判定される。ＭＵＸ１０６−１〜１０６−８によ
り選択された比較データ（ＷＤ０〜ＷＤ７）とデータＲ
Ｔ０〜ＲＴ７が全て一致していた場合、ＮＯＲ回路１０
６−１９からは“Ｈ”レベルが出力され、１つでも異な
るデータがあった場合に“Ｌ”レベルが出力される。
号によりライト動作が判定された場合、ＳＥＬＲＷ信号
が“Ｈ”レベルであれば、データＣＷ０〜ＣＷ７がデー
タＷＤ０〜ＷＤ７として取り出されてメモリセル部に書
き込みされ、ＳＥＬＲＷ信号が“Ｌ”レベルであればデ
ータＣＲ０〜ＣＲ７がデータＷＤ０〜ＷＤ７として取り
出されてメモリセル部に書き込まれる。また、制御信号
によりリード動作が判定された場合、メモリセル部より
読み出されたデータＲＴ０〜ＲＴ７と、ＭＵＸ１０６
−１〜１０６−８により選択された比較データとがＥｘ
−ＮＯＲ回路１０６−９〜１０６−１６で比較される。
比較された結果は、４入力のＮＡＮＤ回路１０
６−１７，１０６−１８およびＮＯＲ回路１０６−１９
により判定される。ＭＵＸ１０６−１〜１０６−８によ
り選択された比較データ（ＷＤ０〜ＷＤ７）とデータＲ
Ｔ０〜ＲＴ７が全て一致していた場合、ＮＯＲ回路１０
６−１９からは“Ｈ”レベルが出力され、１つでも異な
るデータがあった場合に“Ｌ”レベルが出力される。
【００２１】次に、本発明による半導体記憶装置の動作
について説明する。図６は図１の半導体記憶装置の動作
を示す。外部入力データバスからのデータは入力作動ア
ンプ１０１を介して取り込まれ、シリアル・パラレル変
換回路１０２にＣＬＫに同期して入力され、８つのデー
タＷＴ０〜ＷＴ７にパラレル変換される。このデータＷ
Ｔ０〜ＷＴ７は、リードデータ／比較データセレクト回
路１０７及び比較回路１０６（比較回路１０６内部では
データＣＷ０〜ＣＷ７）に入力される。
について説明する。図６は図１の半導体記憶装置の動作
を示す。外部入力データバスからのデータは入力作動ア
ンプ１０１を介して取り込まれ、シリアル・パラレル変
換回路１０２にＣＬＫに同期して入力され、８つのデー
タＷＴ０〜ＷＴ７にパラレル変換される。このデータＷ
Ｔ０〜ＷＴ７は、リードデータ／比較データセレクト回
路１０７及び比較回路１０６（比較回路１０６内部では
データＣＷ０〜ＣＷ７）に入力される。
【００２２】リード動作時にメモリセル部から読み出さ
れたデータＲＴ０〜ＲＴ７は、リードデータ／比較デー
タセレクト回路１０７に入力され、ここでセレクトされ
たデータＲＤ０〜ＲＤ７がパラレル・シリアル変換回路
１０４にＬＯＡＤ信号の印加に応じて取り込まれる。デ
ータＲＤ０〜ＲＤ７は、テスト動作でない通常の動作時
においては、クロックＣＬＫＲに同期して出力回路１０
５へ出力され、出力データとして外部に出力される。一
方、パラレル・シリアル変換回路１０４に取り込まれた
データＲＤ０〜ＲＤ７は、比較回路１０６へデータＣＲ
０〜ＣＲ７となって入力される。比較回路１０６には、
比較データを選択するＳＥＬＲＷ信号、ＳＥＬＲＷＮ信
号が入力されている。ＳＥＬＲＷ信号とＳＥＬＲＷＮ信
号により選択されたデータはＷＤ０〜ＷＤ７としてメモ
リセル部へ出力され、ライトデータとして書き込まれ
る。
れたデータＲＴ０〜ＲＴ７は、リードデータ／比較デー
タセレクト回路１０７に入力され、ここでセレクトされ
たデータＲＤ０〜ＲＤ７がパラレル・シリアル変換回路
１０４にＬＯＡＤ信号の印加に応じて取り込まれる。デ
ータＲＤ０〜ＲＤ７は、テスト動作でない通常の動作時
においては、クロックＣＬＫＲに同期して出力回路１０
５へ出力され、出力データとして外部に出力される。一
方、パラレル・シリアル変換回路１０４に取り込まれた
データＲＤ０〜ＲＤ７は、比較回路１０６へデータＣＲ
０〜ＣＲ７となって入力される。比較回路１０６には、
比較データを選択するＳＥＬＲＷ信号、ＳＥＬＲＷＮ信
号が入力されている。ＳＥＬＲＷ信号とＳＥＬＲＷＮ信
号により選択されたデータはＷＤ０〜ＷＤ７としてメモ
リセル部へ出力され、ライトデータとして書き込まれ
る。
【００２３】まず、通常動作（テストでない場合）につ
いて説明する。制御信号によりライト動作であることが
判定されると、ＳＥＬＲＷ信号は“Ｈ”レベルとなり、
比較回路１０６に入力されたデータＷＴ０〜ＷＴ７は、
比較回路１０６の内部バスにおいてＣＷ０〜ＣＷ７とな
り、図５のＭＵＸ１０６−１〜１０６−８を介してデー
タＷＤ０〜ＷＤ７となり、メモリセル部に書き込まれ
る。次に、制御信号によりリード動作が判定されると、
メモリセル部より読み出されたデータＲＴ０〜ＲＴ７
は、リードデータ／比較データセレクト回路１０７に入
力される。このとき、テスト動作ではないため、ＴＥＳ
ＴＲＥＡＤ信号は“Ｌ”レベルである。したがって、リ
ードデータ／比較データセレクト回路１０７内のＭＵＸ
１０７−１〜１０７−８でデータＲＴ０〜ＲＴ７はその
ままデータＲＤ０〜ＲＤ７となる。このデータＲＤ０〜
ＲＤ７は、パラレル・シリアル変換回路１０４にＬＯＡ
Ｄ信号に同期して取り込まれる。取り込まれたパラレル
データはパラレル／シリアル変換回路１０４でシリアル
信号に変換され、クロックＣＬＫＲに同期して出力回路
１０５へ出力される。
いて説明する。制御信号によりライト動作であることが
判定されると、ＳＥＬＲＷ信号は“Ｈ”レベルとなり、
比較回路１０６に入力されたデータＷＴ０〜ＷＴ７は、
比較回路１０６の内部バスにおいてＣＷ０〜ＣＷ７とな
り、図５のＭＵＸ１０６−１〜１０６−８を介してデー
タＷＤ０〜ＷＤ７となり、メモリセル部に書き込まれ
る。次に、制御信号によりリード動作が判定されると、
メモリセル部より読み出されたデータＲＴ０〜ＲＴ７
は、リードデータ／比較データセレクト回路１０７に入
力される。このとき、テスト動作ではないため、ＴＥＳ
ＴＲＥＡＤ信号は“Ｌ”レベルである。したがって、リ
ードデータ／比較データセレクト回路１０７内のＭＵＸ
１０７−１〜１０７−８でデータＲＴ０〜ＲＴ７はその
ままデータＲＤ０〜ＲＤ７となる。このデータＲＤ０〜
ＲＤ７は、パラレル・シリアル変換回路１０４にＬＯＡ
Ｄ信号に同期して取り込まれる。取り込まれたパラレル
データはパラレル／シリアル変換回路１０４でシリアル
信号に変換され、クロックＣＬＫＲに同期して出力回路
１０５へ出力される。
【００２４】次に、テスト時の動作について説明する。
制御信号によりライト・リードデータチェックデータの
セットが判定された場合、外部入力データバスよりシリ
アルに入力されたデータは入力作動アンプ１０１により
取り込まれた後、シリアル・パラレル変換回路１０２に
よりパラレルに変換されたデータＷＴ０〜ＷＴ７とな
る。このデータＷＴ０〜ＷＴ７は、比較回路１０６及び
リードデータ／比較データセレクト回路１０７に入力さ
れる。この段階で１つのライト・リードデータチェック
データ（ＣＷ０〜ＣＷ７）のセットが完了したことにな
る。この状態において、リードデータ／比較データセレ
クト回路１０７に入力されているＴＥＳＴＲＥＡＤ信号
が“Ｈ”レベルとなると、データＷＴ０〜ＷＴ７がパラ
レル・シリアル変換回路１０４に入力され、ＬＯＡＤ信
号及びＣＬＫＲの１サイクルの動作により、データＷＴ
０〜ＷＴ７がパラレル・シリアル変換回路１０４のＦ／
Ｆ１０４−１〜１０４−８にラッチされた状態となる。
このラッチされたデータが２つ目のライト・リードデー
タチェックデータ（ＣＲ０〜ＣＲ７）となる。
制御信号によりライト・リードデータチェックデータの
セットが判定された場合、外部入力データバスよりシリ
アルに入力されたデータは入力作動アンプ１０１により
取り込まれた後、シリアル・パラレル変換回路１０２に
よりパラレルに変換されたデータＷＴ０〜ＷＴ７とな
る。このデータＷＴ０〜ＷＴ７は、比較回路１０６及び
リードデータ／比較データセレクト回路１０７に入力さ
れる。この段階で１つのライト・リードデータチェック
データ（ＣＷ０〜ＣＷ７）のセットが完了したことにな
る。この状態において、リードデータ／比較データセレ
クト回路１０７に入力されているＴＥＳＴＲＥＡＤ信号
が“Ｈ”レベルとなると、データＷＴ０〜ＷＴ７がパラ
レル・シリアル変換回路１０４に入力され、ＬＯＡＤ信
号及びＣＬＫＲの１サイクルの動作により、データＷＴ
０〜ＷＴ７がパラレル・シリアル変換回路１０４のＦ／
Ｆ１０４−１〜１０４−８にラッチされた状態となる。
このラッチされたデータが２つ目のライト・リードデー
タチェックデータ（ＣＲ０〜ＣＲ７）となる。
【００２５】制御信号によりライト動作と判定された場
合、比較回路１０６のＳＥＬＲＷ信号が“Ｈ”レベルで
あれば、データＣＷ０〜ＣＷ７はメモリセル部に書き込
まれ、ＳＥＬＲＷ信号が“Ｌ”レベルであれば、データ
ＣＲ０〜ＣＲ７はメモリセル部に書き込まれる。また、
制御信号によりリード動作が判定された場合、メモリセ
ル部より読み出されたデータＲＴ０〜ＲＴ７は比較回路
１０６に入力される。図５に示すように、ＳＥＬＲＷ信
号が“Ｈ”レベルの状態では、Ｅｘ−ＮＯＲ回路１０６
−９〜１０６−１６により、データＲＴ０〜ＲＴ７とＭ
ＵＸ１０６−１ 〜１０６−８により選択された比較デー
タＷＤ０〜ＷＤ７とが比較される。この比較結果は、４
入力のＮＡＮＤ回路１０６−１７，１０６−１８および
ＮＯＲ回路１０６−１９により判定される。比較データ
ＷＤ０〜ＷＤ７とリードデータＲＴ０〜ＲＴ７が全て一
致していれば、ＮＯＲ回路１０６−１９から“Ｈ”レベ
ルが出力され、１つでも異なるデータがあれば“Ｌ”レ
ベルが比較結果として出力される。
合、比較回路１０６のＳＥＬＲＷ信号が“Ｈ”レベルで
あれば、データＣＷ０〜ＣＷ７はメモリセル部に書き込
まれ、ＳＥＬＲＷ信号が“Ｌ”レベルであれば、データ
ＣＲ０〜ＣＲ７はメモリセル部に書き込まれる。また、
制御信号によりリード動作が判定された場合、メモリセ
ル部より読み出されたデータＲＴ０〜ＲＴ７は比較回路
１０６に入力される。図５に示すように、ＳＥＬＲＷ信
号が“Ｈ”レベルの状態では、Ｅｘ−ＮＯＲ回路１０６
−９〜１０６−１６により、データＲＴ０〜ＲＴ７とＭ
ＵＸ１０６−１ 〜１０６−８により選択された比較デー
タＷＤ０〜ＷＤ７とが比較される。この比較結果は、４
入力のＮＡＮＤ回路１０６−１７，１０６−１８および
ＮＯＲ回路１０６−１９により判定される。比較データ
ＷＤ０〜ＷＤ７とリードデータＲＴ０〜ＲＴ７が全て一
致していれば、ＮＯＲ回路１０６−１９から“Ｈ”レベ
ルが出力され、１つでも異なるデータがあれば“Ｌ”レ
ベルが比較結果として出力される。
【００２６】次に、本発明の半導体記憶装置の他の実施
の形態について説明する。図７は本発明の半導体記憶装
置の他の実施の形態に用いられる比較回路を示す。比較
回路以外の構成は図１に示した通りである。この比較回
路は、比較データが反転データを含めて４通りある。こ
の比較回路は、ＮＯＲ回路３０１，３０２，３０３、イ
ンバータ３０４，３０５、ＭＵＸ３０６，３０７，３０
８，３０９，３１０，３１１，３１２，３１３、インバ
ータ３１４，３１５、Ｅｘ−ＮＯＲ回路３１６、インバ
ータ３１７，３１８、Ｅｘ−ＮＯＲ回路３１９、インバ
ータ３２０，３２１、Ｅｘ−ＮＯＲ回路３２２、インバ
ータ３２３，３２４、Ｅｘ−ＮＯＲ回路３２５、ＮＡＮ
Ｄ回路３２６、インバータ３２７，３２８、Ｅｘ−ＮＯ
Ｒ回路３２９、インバータ３３０，３３１、Ｅｘ−ＮＯ
Ｒ回路３３２、インバータ３３３，３３４、Ｅｘ−ＮＯ
Ｒ回路３３５、インバータ３３６，３３７、Ｅｘ−ＮＯ
Ｒ回路３３８、ＮＡＮＤ回路３３９、ＮＯＲ回路３４０
を備えて構成されている。ＭＵＸ３０６〜３１３は、４
データから１データをセレクトするマルチプレクサであ
る。
の形態について説明する。図７は本発明の半導体記憶装
置の他の実施の形態に用いられる比較回路を示す。比較
回路以外の構成は図１に示した通りである。この比較回
路は、比較データが反転データを含めて４通りある。こ
の比較回路は、ＮＯＲ回路３０１，３０２，３０３、イ
ンバータ３０４，３０５、ＭＵＸ３０６，３０７，３０
８，３０９，３１０，３１１，３１２，３１３、インバ
ータ３１４，３１５、Ｅｘ−ＮＯＲ回路３１６、インバ
ータ３１７，３１８、Ｅｘ−ＮＯＲ回路３１９、インバ
ータ３２０，３２１、Ｅｘ−ＮＯＲ回路３２２、インバ
ータ３２３，３２４、Ｅｘ−ＮＯＲ回路３２５、ＮＡＮ
Ｄ回路３２６、インバータ３２７，３２８、Ｅｘ−ＮＯ
Ｒ回路３２９、インバータ３３０，３３１、Ｅｘ−ＮＯ
Ｒ回路３３２、インバータ３３３，３３４、Ｅｘ−ＮＯ
Ｒ回路３３５、インバータ３３６，３３７、Ｅｘ−ＮＯ
Ｒ回路３３８、ＮＡＮＤ回路３３９、ＮＯＲ回路３４０
を備えて構成されている。ＭＵＸ３０６〜３１３は、４
データから１データをセレクトするマルチプレクサであ
る。
【００２７】ＮＯＲ回路３０１にはＳＥＬＲＷＮ信号と
ＳＥＬＲＷバー信号（インバータ３０５で生成）とが入
力され、ＮＯＲ回路３０２にはＳＥＬＲＷＮバー信号
（インバータ３０４で生成）とＳＥＬＲＷバー信号とが
入力され、ＮＯＲ回路３０３にはＳＥＬＲＷＮ信号とＳ
ＥＬＲＷバー信号が入力され、ＮＯＲ回路３０４にはＳ
ＥＬＲＷ信号とＳＥＬＲＷＮバー信号が入力されてい
る。ＮＯＲ回路３０１〜３０４の出力信号は、ＭＵＸ３
０６〜３１３のセレクト端子ｓｅｌＡ，ｓｅｌＢ，ｓｅ
ｌＣ，ｓｅｌＤに入力される。
ＳＥＬＲＷバー信号（インバータ３０５で生成）とが入
力され、ＮＯＲ回路３０２にはＳＥＬＲＷＮバー信号
（インバータ３０４で生成）とＳＥＬＲＷバー信号とが
入力され、ＮＯＲ回路３０３にはＳＥＬＲＷＮ信号とＳ
ＥＬＲＷバー信号が入力され、ＮＯＲ回路３０４にはＳ
ＥＬＲＷ信号とＳＥＬＲＷＮバー信号が入力されてい
る。ＮＯＲ回路３０１〜３０４の出力信号は、ＭＵＸ３
０６〜３１３のセレクト端子ｓｅｌＡ，ｓｅｌＢ，ｓｅ
ｌＣ，ｓｅｌＤに入力される。
【００２８】ＭＵＸ３０６のＡ端子にはＣＷ０が入力さ
れ、Ｂ端子にはＣＷ０をインバータ３１４で反転したＣ
Ｗ０バーが入力されている。Ｃ端子にはＣＲ０が入力さ
れ、Ｄ端子にはＣＲ０をインバータ３１５で反転したＣ
Ｒ０バーが入力されている。ＭＵＸ３０６のデータＷＤ
０が出力される出力端子にはＥｘ−ＮＯＲ回路３１６の
第１の入力端子が接続され、第２の入力端子にはＲＴ０
が入力される。ＭＵＸ３０７のＡ端子にはＣＷ１が入力
され、Ｂ端子にはＣＷ１をインバータ３１７で反転した
ＣＷ１バーが入力されている。ＭＵＸ３０７のデータＷ
Ｄ１が出力される出力端子にはＥｘ−ＮＯＲ回路３１９
の第１の入力端子が接続され、第２の入力端子にはＲＴ
１が入力される。ＭＵＸ３０８のＡ端子にはＣＷ２が入
力され、Ｂ端子にはＣＷ２をインバータ３２０で反転し
たＣＷ２バーが入力されている。Ｃ端子にはＣＲ２が入
力され、Ｄ端子にはＣＲ２をインバータ３２１で反転し
たＣＲ２バーが入力されている。ＭＵＸ３０８のデータ
ＷＤ２が出力される出力端子にはＥｘ−ＮＯＲ回路３２
２の第１の入力端子が接続され、第２の入力端子にはＲ
Ｔ２が入力される。ＭＵＸ３０９のＡ端子にはＣＷ３が
入力され、Ｂ端子にはＣＷ３をインバータ３２３で反転
したＣＷ３バーが入力されている。ＭＵＸ３０９のデー
タＷＤ３が出力される出力端子にはＥｘ−ＮＯＲ回路３
２５の第１の入力端子が接続され、第２の入力端子には
ＲＴ３が入力される。
れ、Ｂ端子にはＣＷ０をインバータ３１４で反転したＣ
Ｗ０バーが入力されている。Ｃ端子にはＣＲ０が入力さ
れ、Ｄ端子にはＣＲ０をインバータ３１５で反転したＣ
Ｒ０バーが入力されている。ＭＵＸ３０６のデータＷＤ
０が出力される出力端子にはＥｘ−ＮＯＲ回路３１６の
第１の入力端子が接続され、第２の入力端子にはＲＴ０
が入力される。ＭＵＸ３０７のＡ端子にはＣＷ１が入力
され、Ｂ端子にはＣＷ１をインバータ３１７で反転した
ＣＷ１バーが入力されている。ＭＵＸ３０７のデータＷ
Ｄ１が出力される出力端子にはＥｘ−ＮＯＲ回路３１９
の第１の入力端子が接続され、第２の入力端子にはＲＴ
１が入力される。ＭＵＸ３０８のＡ端子にはＣＷ２が入
力され、Ｂ端子にはＣＷ２をインバータ３２０で反転し
たＣＷ２バーが入力されている。Ｃ端子にはＣＲ２が入
力され、Ｄ端子にはＣＲ２をインバータ３２１で反転し
たＣＲ２バーが入力されている。ＭＵＸ３０８のデータ
ＷＤ２が出力される出力端子にはＥｘ−ＮＯＲ回路３２
２の第１の入力端子が接続され、第２の入力端子にはＲ
Ｔ２が入力される。ＭＵＸ３０９のＡ端子にはＣＷ３が
入力され、Ｂ端子にはＣＷ３をインバータ３２３で反転
したＣＷ３バーが入力されている。ＭＵＸ３０９のデー
タＷＤ３が出力される出力端子にはＥｘ−ＮＯＲ回路３
２５の第１の入力端子が接続され、第２の入力端子には
ＲＴ３が入力される。
【００２９】ＭＵＸ３１０のＡ端子にはＣＷ４が入力さ
れ、Ｂ端子にはＣＷ４をインバータ３２７で反転したＣ
Ｗ４バーが入力されている。Ｃ端子にはＣＲ４が入力さ
れ、Ｄ端子にはＣＲ４をインバータ３２８で反転したＣ
Ｒ４バーが入力されている。ＭＵＸ３１０のデータＷＤ
４が出力される出力端子にはＥｘ−ＮＯＲ回路３２９の
第１の入力端子が接続され、第２の入力端子にはＲＴ４
が入力される。ＭＵＸ３１１のＡ端子にはＣＷ５が入力
され、Ｂ端子にはＣＷ５をインバータ３３０で反転した
ＣＷ５バーが入力されている。Ｃ端子にはＣＲ５が入力
され、Ｄ端子にはＣＲ５をインバータ３３１で反転した
ＣＲ５バーが入力されている。ＭＵＸ３１１のデータＷ
Ｄ５が出力される出力端子にはＥｘ−ＮＯＲ回路３３２
の第１の入力端子が接続され、第２の入力端子にはＲＴ
５が入力される。
れ、Ｂ端子にはＣＷ４をインバータ３２７で反転したＣ
Ｗ４バーが入力されている。Ｃ端子にはＣＲ４が入力さ
れ、Ｄ端子にはＣＲ４をインバータ３２８で反転したＣ
Ｒ４バーが入力されている。ＭＵＸ３１０のデータＷＤ
４が出力される出力端子にはＥｘ−ＮＯＲ回路３２９の
第１の入力端子が接続され、第２の入力端子にはＲＴ４
が入力される。ＭＵＸ３１１のＡ端子にはＣＷ５が入力
され、Ｂ端子にはＣＷ５をインバータ３３０で反転した
ＣＷ５バーが入力されている。Ｃ端子にはＣＲ５が入力
され、Ｄ端子にはＣＲ５をインバータ３３１で反転した
ＣＲ５バーが入力されている。ＭＵＸ３１１のデータＷ
Ｄ５が出力される出力端子にはＥｘ−ＮＯＲ回路３３２
の第１の入力端子が接続され、第２の入力端子にはＲＴ
５が入力される。
【００３０】ＭＵＸ３１２のＡ端子にはＣＷ６が入力さ
れ、Ｂ端子にはＣＷ６をインバータ３３３で反転したＣ
Ｗ６バーが入力されている。Ｃ端子にはＣＲ６が入力さ
れ、Ｄ端子にはＣＲ６をインバータ３３４で反転したＣ
Ｒ６バーが入力されている。ＭＵＸ３１２のデータＷＤ
６が出力される出力端子にはＥｘ−ＮＯＲ回路３３５の
第１の入力端子が接続され、第２の入力端子にはＲＴ６
が入力される。ＭＵＸ３１３のＡ端子にはＣＷ７が入力
され、Ｂ端子にはＣＷ７をインバータ３３６で反転した
ＣＷ７バーが入力されている。Ｃ端子にはＣＲ７が入力
され、Ｄ端子にはＣＲ７をインバータ３３７で反転した
ＣＲ７バーが入力されている。ＭＵＸ３１３のデータＷ
Ｄ７が出力される出力端子にはＥｘ−ＮＯＲ回路３３８
の第１の入力端子が接続され、第２の入力端子にはＲＴ
７が入力される。
れ、Ｂ端子にはＣＷ６をインバータ３３３で反転したＣ
Ｗ６バーが入力されている。Ｃ端子にはＣＲ６が入力さ
れ、Ｄ端子にはＣＲ６をインバータ３３４で反転したＣ
Ｒ６バーが入力されている。ＭＵＸ３１２のデータＷＤ
６が出力される出力端子にはＥｘ−ＮＯＲ回路３３５の
第１の入力端子が接続され、第２の入力端子にはＲＴ６
が入力される。ＭＵＸ３１３のＡ端子にはＣＷ７が入力
され、Ｂ端子にはＣＷ７をインバータ３３６で反転した
ＣＷ７バーが入力されている。Ｃ端子にはＣＲ７が入力
され、Ｄ端子にはＣＲ７をインバータ３３７で反転した
ＣＲ７バーが入力されている。ＭＵＸ３１３のデータＷ
Ｄ７が出力される出力端子にはＥｘ−ＮＯＲ回路３３８
の第１の入力端子が接続され、第２の入力端子にはＲＴ
７が入力される。
【００３１】Ｅｘ−ＮＯＲ回路３１６，３１９，３２
２，３２５の各出力端子には、４入力のＮＡＮＤ回路３
２６の入力端子が接続され、Ｅｘ−ＮＯＲ回路３２９，
３３２，３３５，３３８の各出力端子には、４入力のＮ
ＡＮＤ回路３３９の入力端子が接続されている。このＮ
ＡＮＤ回路３３９およびＮＡＮＤ回路３２６の出力端子
には、ＮＯＲ回路３４０が接続され、このＮＯＲ回路３
４０の出力端子から比較結果が出力される。
２，３２５の各出力端子には、４入力のＮＡＮＤ回路３
２６の入力端子が接続され、Ｅｘ−ＮＯＲ回路３２９，
３３２，３３５，３３８の各出力端子には、４入力のＮ
ＡＮＤ回路３３９の入力端子が接続されている。このＮ
ＡＮＤ回路３３９およびＮＡＮＤ回路３２６の出力端子
には、ＮＯＲ回路３４０が接続され、このＮＯＲ回路３
４０の出力端子から比較結果が出力される。
【００３２】第２の実施の形態において、制御信号によ
りライト・リードチェックデータのセットが判定された
場合の動作は、前記第１の実施の形態と同じであるの
で、説明は省略する。制御信号によりライト動作が判定
されたとき、ＳＥＬＲＷ信号およびＳＥＬＲＷＮ信号の
状態により、以下の４つのライト・リードチェックデー
タを得ることができる。
りライト・リードチェックデータのセットが判定された
場合の動作は、前記第１の実施の形態と同じであるの
で、説明は省略する。制御信号によりライト動作が判定
されたとき、ＳＥＬＲＷ信号およびＳＥＬＲＷＮ信号の
状態により、以下の４つのライト・リードチェックデー
タを得ることができる。
【００３３】（１）ＳＥＬＲＷ信号が“Ｈ”レベルで、
ＳＥＬＲＷＮ信号が“Ｌ”レベルのとき、ＭＵＸ３０６
〜３１３はＡ入力端子が選択され、ＣＷ０〜ＣＷ７がＷ
Ｄ０〜ＷＤ７としてＭＵＸ３０６〜３１３から出力され
る。 （２）ＳＥＬＲＷ信号が“Ｈ”レベルで、ＳＥＬＲＷＮ
信号が“Ｈ”レベルのとき、ＭＵＸ３０６〜３１３はＢ
入力端子が選択され、ＣＷ０〜ＣＷ７の反転データがＷ
Ｄ０〜ＷＤ７としてＭＵＸ３０６〜３１３から出力され
る。 （３）ＳＥＬＲＷ信号が“Ｌ”レベルで、ＳＥＬＲＷＮ
信号が“Ｌ”レベルのとき、ＭＵＸ３０６〜３１３はＣ
入力端子が選択され、ＣＲ０〜ＣＲ７がＷＤ０〜ＷＤ７
としてＭＵＸ３０６〜３１３から出力される。 （４）ＳＥＬＲＷ信号が“Ｌ”レベルで、ＳＥＬＲＷＮ
信号が“Ｈ”レベルのとき、ＭＵＸ３０６〜３１３はＤ
入力端子が選択され、ＣＲ０〜ＣＲ７の反転データがＷ
Ｄ０〜ＷＤ７としてＭＵＸ３０６〜３１３から出力され
る。以上の（１）〜（４）におけるデータＷＤ０〜ＷＤ
７は、メモリセル部に書き込まれる。
ＳＥＬＲＷＮ信号が“Ｌ”レベルのとき、ＭＵＸ３０６
〜３１３はＡ入力端子が選択され、ＣＷ０〜ＣＷ７がＷ
Ｄ０〜ＷＤ７としてＭＵＸ３０６〜３１３から出力され
る。 （２）ＳＥＬＲＷ信号が“Ｈ”レベルで、ＳＥＬＲＷＮ
信号が“Ｈ”レベルのとき、ＭＵＸ３０６〜３１３はＢ
入力端子が選択され、ＣＷ０〜ＣＷ７の反転データがＷ
Ｄ０〜ＷＤ７としてＭＵＸ３０６〜３１３から出力され
る。 （３）ＳＥＬＲＷ信号が“Ｌ”レベルで、ＳＥＬＲＷＮ
信号が“Ｌ”レベルのとき、ＭＵＸ３０６〜３１３はＣ
入力端子が選択され、ＣＲ０〜ＣＲ７がＷＤ０〜ＷＤ７
としてＭＵＸ３０６〜３１３から出力される。 （４）ＳＥＬＲＷ信号が“Ｌ”レベルで、ＳＥＬＲＷＮ
信号が“Ｈ”レベルのとき、ＭＵＸ３０６〜３１３はＤ
入力端子が選択され、ＣＲ０〜ＣＲ７の反転データがＷ
Ｄ０〜ＷＤ７としてＭＵＸ３０６〜３１３から出力され
る。以上の（１）〜（４）におけるデータＷＤ０〜ＷＤ
７は、メモリセル部に書き込まれる。
【００３４】次に、上記第２の実施の形態において、制
御信号によりリード動作が判定された場合について説明
する。図７に示すように、ＭＵＸ３０６〜３１３により
選択された比較データ（上記した（１）〜（４）の４種
類のＷＤ０〜ＷＤ７）と、メモリセル部から読み出され
たデータＲＴ０〜ＲＴ７とが、Ｅｘ−ＮＯＲ回路３１
６，３１９，３２２，３２５，３２９，３３２，３３
５，３３８により比較される。ＷＤ０〜ＷＤ７とＲＴ０
〜ＲＴ７の全てが一致したことをＮＡＮＤ回路３２６お
よび３３９が判定すると、ＮＯＲ回路３４０からは
“Ｈ”レベルが“比較結果”として出力され、１つでも
異なるデータが存在した場合、“Ｌ”レベルが出力され
る。
御信号によりリード動作が判定された場合について説明
する。図７に示すように、ＭＵＸ３０６〜３１３により
選択された比較データ（上記した（１）〜（４）の４種
類のＷＤ０〜ＷＤ７）と、メモリセル部から読み出され
たデータＲＴ０〜ＲＴ７とが、Ｅｘ−ＮＯＲ回路３１
６，３１９，３２２，３２５，３２９，３３２，３３
５，３３８により比較される。ＷＤ０〜ＷＤ７とＲＴ０
〜ＲＴ７の全てが一致したことをＮＡＮＤ回路３２６お
よび３３９が判定すると、ＮＯＲ回路３４０からは
“Ｈ”レベルが“比較結果”として出力され、１つでも
異なるデータが存在した場合、“Ｌ”レベルが出力され
る。
【００３５】
【発明の効果】以上より明らかな如く、本発明の半導体
記憶装置によれば、複数の比較用データにより複数種の
チェックデータが用意され、比較用データをセットする
回数を少なくできる結果、半導体記憶装置のテスト時間
を短縮することができる。
記憶装置によれば、複数の比較用データにより複数種の
チェックデータが用意され、比較用データをセットする
回数を少なくできる結果、半導体記憶装置のテスト時間
を短縮することができる。
【図１】本発明による半導体記憶装置を示す回路図であ
る。
る。
【図２】図１のシリアル／パラレル変換回路の詳細を示
す回路図である。
す回路図である。
【図３】図１のパラレル／シリアル変換回路の詳細を示
す回路図である。
す回路図である。
【図４】図１のリードデータ／比較データセレクト回路
の詳細を示す回路図である。
の詳細を示す回路図である。
【図５】図１の比較回路の詳細を示す回路図である。
【図６】図１の半導体記憶装置の動作を示すタイミング
チャートである。
チャートである。
【図７】本発明の半導体記憶装置の他の実施の形態に用
いられる比較回路を示す回路図である。
いられる比較回路を示す回路図である。
【図８】従来の半導体記憶装置を示す回路図である。
１０１ 入力作動アンプ １０２ シリアル／パラレル変換回路 １０２−１〜１０２−１６，１０４−１〜１０４−８
フリップフロップ（Ｆ／Ｆ） １０３，１０６ 比較回路 １０４ パラレル／シリアル変換回路 １０４−９〜１０４−１６ 半導体スイッチ １０４−１７ インバータ １０５ 出力回路 １０６−１〜１０６−８，１０７−１〜１０７−８ マ
ルチプレクサ（ＭＵＸ） １０６−９〜１０６−１６ Ｅｘ−ＮＯＲ回路 １０６−１７，１０６−１８，３２６，３３９ ＮＡＮ
Ｄ回路 １０６−１９ ＮＯＲ回路 １０７ リードデータ／比較データセレクト回路 ３０１，３０２，３０３，３４０ ＮＯＲ回路 ３０４，３０５，３１４，３１５，３１７，３１８，３
２０ インバータ ３０６〜３１３ ＭＵＸ ３１６，３２２，３２５，３２９ Ｅｘ−ＮＯＲ回路 ３２１，３２３，３２４，３２７，３２８ インバータ ３３０，３３１，３３３，３３４，３３６，３３７ イ
ンバータ ３３２，３３５，３３８ Ｅｘ−ＮＯＲ回路 ＣＲ０〜ＣＲ７，ＣＷ０〜ＣＷ７ データ ＲＤ０〜ＲＤ７，ＲＴ０〜ＲＴ７，ＷＴ０〜ＷＴ７ デ
ータ
フリップフロップ（Ｆ／Ｆ） １０３，１０６ 比較回路 １０４ パラレル／シリアル変換回路 １０４−９〜１０４−１６ 半導体スイッチ １０４−１７ インバータ １０５ 出力回路 １０６−１〜１０６−８，１０７−１〜１０７−８ マ
ルチプレクサ（ＭＵＸ） １０６−９〜１０６−１６ Ｅｘ−ＮＯＲ回路 １０６−１７，１０６−１８，３２６，３３９ ＮＡＮ
Ｄ回路 １０６−１９ ＮＯＲ回路 １０７ リードデータ／比較データセレクト回路 ３０１，３０２，３０３，３４０ ＮＯＲ回路 ３０４，３０５，３１４，３１５，３１７，３１８，３
２０ インバータ ３０６〜３１３ ＭＵＸ ３１６，３２２，３２５，３２９ Ｅｘ−ＮＯＲ回路 ３２１，３２３，３２４，３２７，３２８ インバータ ３３０，３３１，３３３，３３４，３３６，３３７ イ
ンバータ ３３２，３３５，３３８ Ｅｘ−ＮＯＲ回路 ＣＲ０〜ＣＲ７，ＣＷ０〜ＣＷ７ データ ＲＤ０〜ＲＤ７，ＲＴ０〜ＲＴ７，ＷＴ０〜ＷＴ７ デ
ータ
Claims (5)
- 【請求項１】 パラレルデータの書き込みおよび読み出
しが可能なメモリセル部と、前記メモリセル部の書き込み系を経由して入力されたパ
ラレルデータ、または前記メモリセル部の前記書き込み
系および読み出し系を経由して入力された パラレルデー
タの内のいずれか１つを制御信号に応じて比較用データ
として選択して前記メモリセルに書き込み、前記比較用
データと前記メモリセル部から前記読み出し系を経由せ
ずに読み出したパラレルなリードデータとを比較し、前
記比較用データと前記リードデータの一致の有無に関す
る情報を出力する比較手段と、 を備えることを特徴とする半導体記憶装置。 - 【請求項２】 前記比較手段は、前記書き込み系に設け
られたシリアル／パラレル変換回路から入力されたパラ
レルデータ、または前記読み出し系に設けられたパラレ
ル／シリアル変換回路から入力されたパラレルデータか
ら前記比較用データを選択することを特徴とする請求項
１記載の半導体記憶装置。 - 【請求項３】前記比較手段は、前記書き込み系に設けら
れたシリアル／パラレル変換回路から入力された第１の
パラレルデータ、前記第１のパラレルデータを反転させ
た第２のパラレルデータ、前記読み出し系に設けられた
パラレル／シリアル変換回路から入力された第３のパラ
レルデータ、または前記第３のパラレルデータを反転さ
せた第４のパラレルデータから前記比較用データを選択
することを特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 パラレルデータの書き込みおよび読み出
しが可能なメモリセル部と、 前記メモリセル部に書き込み前のパラレルデータまたは
前記メモリセル部から読み出したパラレルデータのいず
れかを選択して出力するデータセレクト回路と、 前記データセレクト回路からのパラレルデータを第１の
パラレルデータとして出力するとともに、前記データセ
レクト回路から出力されるパラレルデータをシリアル変
換してシリアル出力データを生成するパラレル／シリア
ル変換回路と、 前記パラレル／シリアル変換回路からの前記シリアル出
力データを外部へ出力する出力回路と、 前記パラレル／シリアル変換回路からの第１のパラレル
データまたは前記メモリセル部に書き込み前の第２のパ
ラレルデータを比較用データとして選択し、前記比較用
データと前記メモリセル部から読み出した前記データを
比較し、その全データの一致あるいは不一致の判定信号
を出力し、かつ、選択した前記比較用データを前記メモ
リセル部の書き込み用データにする比較回路と、を備え
ることを特徴とする半導体記憶装置。 - 【請求項５】 前記比較回路は、前記データセレクト回
路からの前記パラレルデータを反転させた第３のパラレ
ルデータ、および前記メモリセル部に書き込み前の前記
パラレルデータを反転させた第４のパラレルデータを前
記比較用データに含むことを特徴とする請求項４記載の
半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30663898A JP3322303B2 (ja) | 1998-10-28 | 1998-10-28 | 半導体記憶装置 |
| US09/429,328 US6543017B1 (en) | 1998-10-28 | 1999-10-28 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30663898A JP3322303B2 (ja) | 1998-10-28 | 1998-10-28 | 半導体記憶装置 |
Publications (2)
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|---|---|
| JP2000132998A JP2000132998A (ja) | 2000-05-12 |
| JP3322303B2 true JP3322303B2 (ja) | 2002-09-09 |
Family
ID=17959516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30663898A Expired - Fee Related JP3322303B2 (ja) | 1998-10-28 | 1998-10-28 | 半導体記憶装置 |
Country Status (2)
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| EP2397576A1 (en) * | 2000-12-12 | 2011-12-21 | Konica Corporation | Layer forming method, product comprising the layer, optical film, dielectric-coated electrode and plasma discharge apparatus |
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| CN112133362B (zh) * | 2019-06-25 | 2023-05-16 | 华邦电子股份有限公司 | 存储器存储装置及其存储器测试方法 |
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| DE4028819A1 (de) * | 1990-09-11 | 1992-03-12 | Siemens Ag | Schaltungsanordnung zum testen eines halbleiterspeichers mittels paralleltests mit verschiedenen testbitmustern |
| US5457696A (en) * | 1991-08-08 | 1995-10-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory having internal test circuit |
| JPH0676598A (ja) * | 1992-08-28 | 1994-03-18 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US5412601A (en) * | 1992-08-31 | 1995-05-02 | Nippon Steel Corporation | Non-volatile semiconductor memory device capable of storing multi-value data in each memory cell |
| KR960008824B1 (en) * | 1993-11-17 | 1996-07-05 | Samsung Electronics Co Ltd | Multi bit test circuit and method of semiconductor memory device |
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| US5553082A (en) * | 1995-05-01 | 1996-09-03 | International Business Machines Corporation | Built-in self-test for logic circuitry at memory array output |
| JPH0963298A (ja) | 1995-08-25 | 1997-03-07 | Oki Electric Ind Co Ltd | Ｒａｍのテスト回路 |
| KR100197554B1 (ko) * | 1995-09-30 | 1999-06-15 | 윤종용 | 반도체 메모리장치의 고속테스트 방법 |
| US5910923A (en) * | 1997-10-23 | 1999-06-08 | Texas Instruments Incorporated | Memory access circuits for test time reduction |
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1998
- 1998-10-28 JP JP30663898A patent/JP3322303B2/ja not_active Expired - Fee Related
-
1999
- 1999-10-28 US US09/429,328 patent/US6543017B1/en not_active Expired - Lifetime
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| Publication number | Publication date |
|---|---|
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