JP2014049173A - 半導体記憶装置 - Google Patents

Abstract

【課題】データバスの高速化をより正確に実現する。
【解決手段】半導体記憶装置は、メモリセルアレイ２０を有するメモリコア１１と、パッド部２７に入力されたデータをメモリコア１１に転送する周辺回路１２とを含む。周辺回路１２は、第１の配線抵抗を有する第１のデータバスが配設された第１の領域と、第１の配線抵抗より低い第２の配線抵抗を有する第２のデータバスが配設された第２の領域とを有する。第１の領域は、第１の動作速度でパラレルにデータの転送を行い、第２の領域は、第１の動作速度より速い第２の動作速度でシリアルにデータの転送を行う。
【選択図】 図４

Description

本発明の実施形態は、半導体記憶装置に関する。

電気的に書き換えが可能な不揮発性半導体記憶装置の一種として、ＮＡＮＤ型フラッシュメモリが知られている。ＮＡＮＤ型フラッシュメモリのビット密度向上にあっては、微細化技術が限界に近づいてきたことから、メモリセルの積層化が期待されている。その一つとして、縦型トランジスタを用いてメモリセルを構成した積層型のＮＡＮＤ型フラッシュメモリが提案されている。

積層型のＮＡＮＤ型フラッシュメモリでは、ビット線の容量を削減するために、ビット線に用いる配線の断面積を小さくしている。このため、ビット線の配線抵抗は高くなる。ビット線を介してデータの転送を行う周辺回路において、高抵抗配線をデータバスに使用すると、大きな配線遅延をもたらす。特に、積層型のＮＡＮＤ型フラッシュメモリのような周辺回路のサイズが大きい半導体メモリの場合、高抵抗配線が長くなり、データバスの高速化には不利である。

米国特許第６９６１２６９号明細書

実施形態は、データバスの高速化をより正確に実現することが可能な半導体記憶装置を提供する。

実施形態に係る半導体記憶装置は、メモリセルアレイを有するメモリコアと、パッド部に入力されたデータを前記メモリコアに転送し、前記メモリコアから転送されたデータを前記パッド部に転送する周辺回路とを具備する。前記周辺回路は、第１の配線抵抗を有する第１のデータバスが配設された第１の領域と、前記第１の配線抵抗より低い第２の配線抵抗を有する第２のデータバスが配設された第２の領域とを有する。前記第１の領域は、第１の動作速度でパラレルにデータの転送を行い、前記第２の領域は、前記第１の動作速度より速い第２の動作速度でシリアルにデータの転送を行う。

第１の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。 メモリセルアレイに含まれるブロックの回路図。 メモリセルアレイの断面図。 第１の実施形態に係るＮＡＮＤ型フラッシュメモリのデータバスの構成を説明する図。 シフトレジスタの一例を示す回路図。 ３ステートバッファの一例を示す回路図。 ラッチ回路の一例を示す回路図。 データ入力におけるシフトレジスタのデータフローを説明する図。 ＮＡＮＤ型フラッシュメモリのデータ入力動作を示すタイミング図。 データ出力におけるシフトレジスタのデータフローを説明する図。 ＮＡＮＤ型フラッシュメモリのデータ出力動作を示すタイミング図。 第２の実施形態に係るＮＡＮＤ型フラッシュメモリのデータバスの構成を説明する図。 第３の実施形態に係るＮＡＮＤ型フラッシュメモリのデータバスの構成を説明する図。 周辺回路の配置例を説明する断面図。 シフトレジスタの一例を示す回路図。 データ入力におけるシフトレジスタのデータフローを説明する図。 ＮＡＮＤ型フラッシュメモリのデータ入力動作を示すタイミング図。 データ出力におけるシフトレジスタのデータフローを説明する図。 ＮＡＮＤ型フラッシュメモリのデータ出力動作を示すタイミング図。 比較例に係るＮＡＮＤ型フラッシュメモリのデータバスの構成を説明する図。

以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らない。以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

［第１の実施形態］
以下では、半導体記憶装置として、複数のメモリセルが基板上に積層された三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明する。

［１］ 半導体記憶装置の構成
まず、本実施形態に係る半導体記憶装置（ＮＡＮＤ型フラッシュメモリ）の構成について説明する。

図１は、第１の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図である。ＮＡＮＤ型フラッシュメモリは、データ記憶部としてのコア（メモリコア）１１と、コア１１を制御する周辺回路１２とを備えている。

コア１１は、複数のプレーン１３を備えている。本実施形態では、４個のプレーン１３−０〜１３−３を例に挙げて説明するが、プレーン１３の数は任意に設定可能である。プレーン１３−０は、メモリセルアレイ２０−０、センスアンプ（Ｓ／Ａ）２１Ａ−０及び２１Ｂ−０、及びロウデコーダ２２−０を備えている。プレーン１３−１〜１３−３についても、プレーン１３−０と同様の構成である。なお、以下の説明において、プレーン１３−０〜１３−３を特に区別する必要がない場合は、単にプレーン１３と表記し、プレーン内の回路についても同様である。

メモリセルアレイ２０は、例えば４つのユニットＵＴ０〜ＵＴ３を備えている。各ユニットＵＴは、複数のブロックＢＬＫを備えている。各ブロックＢＬＫは、複数の不揮発性メモリセルを備えており、同一ブロックＢＬＫ内のデータは一括して消去される。

ロウデコーダ２２は、メモリセルアレイ２０のロウ方向を選択する。また、ロウデコーダ２２は、データの書き込み、読み出し、及び消去時に、メモリセルアレイ２０に配設されたワード線、選択ゲート線、及びバックゲート線に各種電圧を供給する。

センスアンプ２１Ａは、ユニットＵＴ０及びＵＴ１に対応して設けられている。センスアンプ２１Ａは、ユニットＵＴ０及びＵＴ１に配設されたビット線の電圧を制御する。そして、センスアンプ２１Ａは、データの読み出し時には、メモリセルから読み出したデータをセンス及び増幅し、データの書き込み時には、書き込みデータをメモリセルに転送する。センスアンプ２１Ｂは、ユニットＵＴ２及びＵＴ３に対応して設けられている。センスアンプ２１Ｂの動作もセンスアンプ２１Ａと同様である。

次に、周辺回路１２の構成について説明する。周辺回路１２は、プレーンドライバ２３−０〜２３−３、電圧生成回路２４、制御回路２５、セレクタ２６、及びパッド部２７を備えている。

プレーンドライバ２３−０〜２３−３はそれぞれ、プレーン１３−０〜１３−３に対応して設けられている。プレーンドライバ２３は、データの書き込み、読み出し、及び消去時に、プレーン１３を制御する。電圧生成回路２４は、ＮＡＮＤ型フラッシュメモリの動作（書き込み動作、読み出し動作、及び消去動作）に必要な各種電圧を生成し、各種電圧をプレーンドライバ２３−０〜２３−３に供給する。

パッド部２７は、複数のパッドを備えており、外部回路（ホスト機器など）との間でデータの受け渡し（受信及び送信）を行い、さらに外部回路から電源を受ける。セレクタ２６は、データ入力時、外部回路からパッド部２７に入力された入力データを、選択されたプレーン用のデータバスに送る。また、セレクタ２６は、データ出力時、選択されたプレーンから送られた出力データをパッド部２７に送る。

制御回路２５は、ＮＡＮＤ型フラッシュメモリ全体の動作を制御する。この制御のために、制御回路２５は、各種制御信号をＮＡＮＤ型フラッシュメモリの各回路に供給する。

［１−１］ メモリセルアレイ２０の構成
次に、メモリセルアレイ２０の構成について説明する。前述したように、メモリセルアレイ２０（具体的には、各ユニットＵＴ）は、複数のブロックＢＬＫを備えている。図２は、１個のブロックＢＬＫの回路図である。

ブロックＢＬＫは、複数のメモリグループＧＰを備えている。本実施形態では、１個のブロックＢＬＫが４個のメモリグループＧＰ０〜ＧＰ３を備える場合を例に挙げて説明するが、メモリグループＧＰの数は任意に設定可能である。各メモリグループＧＰは、ｎ個（ｎは自然数）のＮＡＮＤストリングＮＳを備えている。

各ＮＡＮＤストリングＮＳは、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０〜ＭＴ７）と、２個の選択トランジスタＳＴ１及びＳＴ２と、バックゲートトランジスタＢＴとを備えている。各メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に記憶する。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は任意に設定可能である。バックゲートトランジスタＢＴもメモリセルトランジスタＭＴと同様に、制御ゲートと電荷蓄積層とを含む積層ゲートを備えている。バックゲートトランジスタＢＴは、データを記憶するためのものでは無く、データの書き込み、読み出し、及び消去時にはオン状態とされる。

メモリセルトランジスタＭＴ及びバックゲートトランジスタＢＴは、選択トランジスタＳＴ１及びＳＴ２間に、その電流経路が直列接続されるようにして配置されている。バックゲートトランジスタＢＴは、メモリセルトランジスタＭＴ３とＭＴ４との間に設けられている。この直列接続の一端側のメモリセルトランジスタＭＴ７の電流経路は、選択トランジスタＳＴ１の電流経路の一端に接続され、他端側のメモリセルトランジスタＭＴ０の電流経路は、選択トランジスタＳＴ２の電流経路の一端に接続されている。

メモリグループＧＰ０〜ＧＰ３の各々の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０〜ＳＧＤ３のうち対応する１本に共通接続され、選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳ０〜ＳＧＳ３のうち対応する１本に共通接続されている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通接続され、バックゲートトランジスタＢＴの制御ゲートはバックゲート線ＢＧに共通接続されている。

すなわち、ワード線ＷＬ０〜ＷＬ７と、バックゲート線ＢＧとは、同一ブロックＢＬＫ内の複数のメモリグループＧＰ間で共通に接続されているのに対し、選択ゲート線ＳＧＤ及びＳＧＳは、同一ブロックＢＬＫ内であってもメモリグループＧＰごとに独立している。

メモリセルアレイ２０内でマトリクス状に配置されたＮＡＮＤストリングＮＳのうち、同一行にあるＮＡＮＤストリングＮＳの選択トランジスタＳＴ１の電流経路の他端は、ｎ本（ｎは自然数）のビット線ＢＬ（ＢＬ０〜ＢＬｎ）のいずれかに共通接続される。すなわち、ビット線ＢＬは、複数のブロックＢＬＫ間で、ＮＡＮＤストリングＮＳを共通に接続する。また、選択トランジスタＳＴ２の電流経路の他端は、ソース線ＳＬに共通に接続されている。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で、ＮＡＮＤストリングＮＳを共通に接続する。

前述の通り、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。これに対してデータの読み出し及び書き込みは、いずれかのメモリグループＧＰ内のいずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴにつき、一括して行われる。この単位を「ページ」と呼ぶ。

図３は、メモリセルアレイ２０の断面図である。図３は、メモリセルアレイ２０のカラム方向に沿った断面図を示している。

半導体基板３０上には、絶縁層３１を介して、メモリセルアレイ２０が設けられている。メモリセルアレイ２０に含まれる各ブロックＢＬＫは、複数のＮＡＮＤストリングＮＳを備えている。

ＮＡＮＤストリングＮＳは、Ｕ字状の半導体層３３を備えている。すなわち、半導体層３３は、半導体基板３０の表面に対して垂直方向に延びる一対の柱状部と、一対の柱状部の下端を連結する連結部とを有する。半導体層３３の一端は、ビット線ＢＬに接続され、他端はソース線ＳＬに接続されている。半導体層３３は、ＮＡＮＤストリングＮＳのボディ（チャネル形成部）として機能する。

絶縁層３４は、半導体層３３を取り囲むように形成されている。絶縁層３４は、半導体層３３側から順に、トンネル絶縁膜、電荷蓄積層、ブロック絶縁膜が積層されて構成されている。トンネル絶縁膜及びブロック絶縁膜は、例えば酸化シリコン（ＳｉＯ_２）から構成される。電荷蓄積層は、例えば窒化シリコン（ＳｉＮ）から構成される。

絶縁層３１上には、バックゲートトランジスタＢＴの制御ゲート（バックゲート線ＢＧ）として機能する導電層３２が設けられている。導電層３２上には、絶縁層を介して４層の導電層が形成され、これら４層の導電層は、メモリセルトランジスタＭＴの制御ゲート（ワード線ＷＬ）として機能する。最上層のワード線上には、絶縁層を介して導電層が形成され、この導電層は、選択トランジスタＳＴ１及びＳＴ２のゲート（選択ゲート線ＳＧＤ及びＳＧＳ）として機能する。Ｕ字状の半導体層３３及びこれを取り囲む絶縁層３４は、バックゲート線、ワード線ＷＬ及び選択ゲート線を貫通するように形成されている。

ビット線ＢＬは、メモリセルアレイ２０の微細化に伴い、配線幅が細く、また断面積が小さい。例えば、ビット線ＢＬの配線幅は、最小加工寸法Ｆ（minimum feature size）である。ビット線ＢＬと同じレベルの配線層をＤ１と表記する。配線層Ｄ１に含まれる配線（Ｄ１配線）は、ビット線ＢＬとほぼ同じ断面積を有しており、よって、高抵抗配線である。

ビット線ＢＬの上方には、電源線ＰＬ、及びフィードスルー線ＦＴＬなどが設けられている。電源線ＰＬと同じレベルの配線層をＤ２と表記する。配線層Ｄ２に含まれる配線（Ｄ２配線）は、Ｄ１配線に比べて十分に配線幅が太く、また断面積が大きい。よって、Ｄ２配線は、低抵抗配線である。すなわち、Ｄ２配線の配線抵抗は、Ｄ１配線の配線抵抗より十分低い。

［１−２］ データバスの構成
次に、ＮＡＮＤ型フラッシュメモリのデータバスの構成について説明する。図４は、ＮＡＮＤ型フラッシュメモリのデータバスの構成を説明する図である。図４では、プレーン１３−１及び１３−２に関わるデータバスを抽出して示している。また、図４では、配線層Ｄ１（すなわち高抵抗配線）で形成された配線を細線で示し、配線層Ｄ２（すなわち低抵抗配線）で形成された配線を太線で示している。以下の説明では、プレーン１３−２に関する回路を代表して説明するが、その他のプレーン１３についても同様である。本実施形態では、例えば８ビット単位でデータの転送を行うものとして説明するが、ビット幅については任意に設定可能である。

コア１１には、プレーン１３−２のデータを保持する４つのフリップフロップ（ＦＦ）４０−０〜４０−３が設けられている。フリップフロップ４０−０〜４０−３はそれぞれ、ユニットＵＴ０〜ＵＴ３に対応して設けられている。フリップフロップ４０−０は、センスアンプ２１Ａ−２を介して、メモリセルアレイ２０−２内のユニットＵＴ０との間でデータを転送する。フリップフロップ４０−１は、センスアンプ２１Ａ−２を介して、ユニットＵＴ１との間でデータを転送する。フリップフロップ４０−２は、センスアンプ２１Ｂ−２を介して、ユニットＵＴ２との間でデータを転送する。フリップフロップ４０−３は、センスアンプ２１Ｂ−２を介して、ユニットＵＴ３との間でデータを転送する。フリップフロップ４０−０〜４０−３の各々は、８ビットを一度に保持可能である。

シフトレジスタＳＲ_ＰＢ２＜７：０＞は、フリップフロップ４１−０〜４１−３、及びフリップフロップ４２−０〜４２−３を備えている。フリップフロップ４１−０〜４１−３の各々は、８ビットを一度に保持可能である。同様に、フリップフロップ４２−０〜４２−３の各々は、８ビットを一度に保持可能である。

コア１１内のフリップフロップ４０−０は、８ビット幅のデータバスＩＯＢＵＳ０_ＰＢ２＜７：０＞を介してシフトレジスタＳＲ_ＰＢ２＜７：０＞内のフリップフロップ４１−０に接続されている。フリップフロップ４０−１は、データバスＩＯＢＵＳ１_ＰＢ２＜７：０＞を介してフリップフロップ４１−１に接続されている。フリップフロップ４０−２は、データバスＩＯＢＵＳ２_ＰＢ２＜７：０＞を介してフリップフロップ４１−２に接続されている。フリップフロップ４０−３は、データバスＩＯＢＵＳ３_ＰＢ２＜７：０＞を介してフリップフロップ４１−３に接続されている。

フリップフロップ４１−０〜４１−３はそれぞれ、８ビット幅のデータバスを介してフリップフロップ４２−０〜４２−３に接続されている。フリップフロップ４２−０〜４２−３は、８ビット幅のデータバスを介して直列に接続され、データをシフトするように構成されている。具体的には、フリップフロップ４２−０及び４２−１間は、データバスＹＢＵＳ１_ＰＢ２＜７：０＞で接続されている。フリップフロップ４２−１及び４２−２間は、データバスＹＢＵＳ２_ＰＢ２＜７：０＞で接続されている。フリップフロップ４２−２及び４２−３間は、データバスＹＢＵＳ３_ＰＢ２＜７：０＞で接続されている。フリップフロップ４２−０は、８ビット幅のデータバスＹＩＯ_ＰＢ２＜７：０＞を介してセレクタ２６に接続されている。

図４では、図１に示した周辺回路１２のうち、動作速度が低速な領域を周辺回路１２−１と表記し、動作速度が高速な領域を周辺回路１２−２と表記する。周辺回路１２−１の動作速度は、例えば５０ＭＨｚであり、周辺回路１２−２の動作速度は、例えば２００ＭＨｚである。コア１１の動作速度は、周辺回路１２−１と同じ５０ＭＨｚである。

コア１１内のフリップフロップ４０−０〜４０−３は、周辺回路１２−１との境界付近に設けられ、周辺回路１２−１との間でデータの受け渡しをする。周辺回路１２−１内のフリップフロップ４１−０〜４１−３は、周辺回路１２−２との境界付近に設けられ、周辺回路１２−２との間でデータの受け渡しをする。周辺回路１２−２内のフリップフロップ４２−０〜４２−３は、周辺回路１２−１との境界付近に設けられ、周辺回路１２−１との間でデータの受け渡しをする。このように、エリアの境界には、フリップフロップが配置される。

フリップフロップ４０−０は、データ入力時、データバスＩＯＢＵＳ０_ＰＢ２＜７：０＞のデータを保持し、データ出力時、ユニットＵＴ０から読み出されたデータを保持する。フリップフロップ４０−１〜４０−３についてもフリップフロップ４０−０と同様である。

フリップフロップ４１−０は、データ入力時、フリップフロップ４２−０からのデータを保持し、データ出力時、データバスＩＯＢＵＳ０_ＰＢ２＜７：０＞のデータを保持する。フリップフロップ４１−１〜４１−３についてもフリップフロップ４１−０と同様である。

フリップフロップ４２−０は、データ入力時、データバスＹＩＯ_ＰＢ２＜７：０＞のデータを保持し、データ出力時、フリップフロップ４１−０からのデータを保持する。フリップフロップ４２−１〜４２−３についてもフリップフロップ４２−０と同様である。

フリップフロップ４０−０〜４０−３、及びフリップフロップ４１−０〜４１−３は、周波数５０ＭＨｚのクロックＣＬＫ１で動作する。フリップフロップ４２−０〜４２−３は、周波数２００ＭＨｚのクロックＣＬＫ２で動作する。フリップフロップ４０−０〜４０−３にクロックＣＬＫ１を供給するための配線４３と、フリップフロップ４１−０〜４１−３にクロックＣＬＫ１を供給するための配線４４と、及びフリップフロップ４２−０〜４２−３にクロックＣＬＫ２を供給するための配線４６とはそれぞれ、配線層Ｄ２で構成される。また、配線４３及び４４は、電源線ＰＬに隣接して形成された配線４５によって接続される。配線４５は、電源線ＰＬと同様に、配線層Ｄ２で構成される。なお、配線４３及び４４のうち電源線ＰＬと交差部分は、電源線ＰＬを避けるようにして配線層Ｄ１で構成される。

周辺回路１２−１内のデータバスＩＯＢＵＳは、配線層Ｄ１で構成される。一方、コア１１及び周辺回路１２−２内のデータバスは、配線層Ｄ２で構成される。換言すると、図４において、周辺回路１２のうち図４の縦方向に走るデータバスは、配線層Ｄ１で構成され、横方向に走るデータバスは、配線層Ｄ２で構成される。

［１−３］ シフトレジスタＳＲの構成
図５は、１個のシフトレジスタＳＲの一例を示す回路図である。
データバスＩＯＢＵＳ０＜７：０＞は、ラッチ回路（ＬＡＴ）５０−０と、マルチプレクサ（ＭＵＸ）５１−０の第１の入力と、３ステートバッファ（three-state buffer：ＴＢＵＦ）５２−０の出力に接続されている。マルチプレクサ５１−０の出力は、Ｄ型フリップフロップ（ＤＦＦ）４２−０の入力に接続されている。フリップフロップ４２−０の出力は、データバスＹＢＵＳ０＜７：０＞に接続されている。フリップフロップ４２−０は、クロックＣＬＫ２の立ち上りエッジで、マルチプレクサ５１−０の出力を保持する。

データバスＹＢＵＳ０＜７：０＞は、３ステートバッファ５３の入力と、３ステートバッファ５２−０の入力に接続されている。３ステートバッファ５３の出力は、データバスＹＩＯ＜７：０＞に接続されている。３ステートバッファ５３のゲートには、信号ＤＯＵＴＰが入力されている。３ステートバッファ５３は、信号ＤＯＵＴＰがハイレベルの場合に、データバスＹＢＵＳ０＜７：０＞のデータを出力する。

ラッチ回路５０−０、マルチプレクサ５１−０、及び３ステートバッファ５２−０からなる回路は、図４のフリップフロップ４１−０に対応する。データバスＩＯＢＵＳ１〜ＩＯＢＵＳ３に関わる回路構成は、前述したデータバスＩＯＢＵＳ０に関わる回路構成と同様である。

フリップフロップ４２−１の出力は、データバスＹＢＵＳ１＜７：０＞を介してマルチプレクサ５１−０の第２の入力に接続されている。フリップフロップ４２−２の出力は、データバスＹＢＵＳ２＜７：０＞を介してマルチプレクサ５１−１の第２の入力に接続されている。フリップフロップ４２−３の出力は、データバスＹＢＵＳ３＜７：０＞を介してマルチプレクサ５１−２の第２の入力に接続されている。

データバスＹＩＯ＜７：０＞は、マルチプレクサ５４の第１の入力に接続されている。マルチプレクサ５４の第２の入力は、接地（ＧＮＤ）されている。マルチプレクサ５４のゲートには、信号ＤＩＮＰが入力されている。マルチプレクサ５４は、信号ＤＩＮＰがハイレベルの場合に、データバスＹＩＯ＜７：０＞のデータを出力する。

ＡＮＤゲート５５の第１の入力には、クロックＣＬＫ１が入力され、第２の入力には、信号ＤＩＮＰが入力されている。ＡＮＤゲート５５の出力は、３ステートバッファ５２−０〜５２−３のゲートに接続されている。

ＡＮＤゲート５６の第１の入力には、クロックＣＬＫ１が入力され、第２の入力（反転入力）には、信号ＤＩＮＰが入力されている。ＡＮＤゲート５６の出力は、マルチプレクサ５１−０〜５１−３のゲートに接続されている。

図６は、３ステートバッファＴＢＵＦの一例を示す回路図である。ゲート端子Ｇは、インバータ５７Ａの入力に接続されている。インバータ５７Ａの出力は、インバータ５７Ｂの入力に接続されている。

入力端子ＩＮは、ＮＡＮＤゲート５７Ｄの第１の入力と、ＮＯＲゲート５７Ｅの第１の入力に接続されている。インバータ５７Ｂの出力は、インバータ５７Ｃの入力と、ＮＡＮＤゲート５７Ｄの第２の入力に接続されている。インバータ５７Ｃの出力は、ＮＯＲゲート５７Ｅの第２の入力に接続されている。

ＮＡＮＤゲート５７Ｄの出力は、ＰチャネルＭＯＳＦＥＴ５７Ｆのゲートに接続されている。ＮＯＲゲート５７Ｅの出力は、ＮチャネルＭＯＳＦＥＴ５７Ｇのゲートに接続されている。ＰチャネルＭＯＳＦＥＴ５７Ｆのソースは、電源端子Ｖｄｄに接続されている。ＰチャネルＭＯＳＦＥＴ５７Ｆのドレインは、出力端子ＯＵＴと、ＮチャネルＭＯＳＦＥＴ５７Ｇのドレインとに接続されている。ＮチャネルＭＯＳＦＥＴ５７Ｇのソースは、接地されている。

図７は、ラッチ回路ＬＡＴの一例を示す回路図である。入出力端子ＩＯは、インバータ５８Ａの入力と、インバータ５８Ｂの出力とに接続されている。インバータ５８Ａの出力は、インバータ５８Ｂの入力に接続されている。

［２］ ＮＡＮＤ型フラッシュメモリの動作
次に、上記のように構成されたＮＡＮＤ型フラッシュメモリの動作について説明する。

本実施形態のＮＡＮＤ型フラッシュメモリは、三次元積層型メモリであり、メモリセルアレイ２０は、微細化が可能である。よって、メモリセルアレイ２０の動作速度が低下するのを防ぐために、ビット線ＢＬの容量を低減する必要がある。このため、ビット線ＢＬの配線幅を細くし、また断面積を小さくしている。さらに、三次元積層型ＮＡＮＤ型フラッシュメモリは、積層された複数のワード線ＷＬなどを引き出す領域が必要となるため、周辺回路１２のサイズが大きくなり、特に、図４の縦方向における周辺回路１２の長さが大きくなる。例えば、周辺回路１２（図４では、周辺回路１２−１及び１２−２）の縦方向の長さは、２０００μｍ程度である。

図４に示すように、縦方向に走るデータバスＩＯＢＵＳは、ビット線ＢＬと同じ配線層（高抵抗配線）Ｄ１で形成されているため、データバスにとって望ましくない大きな配線遅延をもたらす。そこで、本実施形態では、周辺回路１２のデータバスをＤ１配線領域（周辺回路１２−１）とＤ２配線領域（周辺回路１２−２）とに分ける。コア１１に近い周辺回路１２−１では、長いＤ１配線が使用されるため、データバスの長さを大きくしつつ、回路の境界にフリップフロップを配置することで、コア１１と同じ５０ＭＨｚの低速でパラレルに動作させる。一方、パッド部２７側の周辺回路１２−２では、ほとんどの領域でＤ２配線が使用され、周辺回路１２−２内のデータバスを２００ＭＨｚの高速でシリアルに動作させる。

［２−１］ データ入力動作
図８は、データ入力におけるシフトレジスタＳＲのデータフローを説明する図である。図８の矢印がデータフローを示している。図９は、ＮＡＮＤ型フラッシュメモリのデータ入力動作を示すタイミング図である。前述したように、クロックＣＬＫ１の周波数は、例えば５０ＭＨｚであり、クロックＣＬＫ２の周波数は、例えば２００ＭＨｚである。

まず、外部回路からパッド部２７に入力データが８ビット単位でシリアルに入力される。セレクタ２６は、データ入力が行われるプレーン（選択プレーンと呼ぶ）に対応するデータバスＹＩＯ＜７：０＞に順次、入力データを送る。

データ入力時には信号ＤＩＮＰがハイレベルになる。フリップフロップ４２−３は、マルチプレクサ５４及び５１−３を介して入力された入力データＤ００を、クロックＣＬＫ２の立ち上がりエッジで保持する。クロックＣＬＫ２の次の立ち上がりエッジでは、フリップフロップ４２−２は、データバスＹＢＵＳ３＜７：０＞及びマルチプレクサ５１−２を介して入力された入力データＤ００を保持し、また、フリップフロップ４２−３は、入力データＤ００に続く入力データＤ１０を保持する。この動作が繰り返されて、フリップフロップ４２−３〜４２−０を入力データＤ００〜Ｄ３０がシフトし、フリップフロップ４２−０〜４２−３はそれぞれ、入力データＤ００〜Ｄ３０を保持する。

続いて、クロックＣＬＫ１の立下りエッジで、フリップフロップ４１−０〜４１−３はそれぞれ、入力データＤ００〜Ｄ３０を保持する。フリップフロップ４１−０〜４１−３に保持された入力データＤ００〜Ｄ３０はそれぞれ、データバスＩＯＢＵＳ０＜７：０＞〜ＩＯＢＵＳ３＜７：０＞を介して、コア１１内のフリップフロップ４０−０〜４０−３に転送される。この時点で、周辺回路１２における入力データＤ００〜Ｄ３０の転送動作が終了する。

その後、選択プレーン１３内では、センスアンプ２１Ａ及び２１Ｂが入力データＤ００〜Ｄ３０をメモリセルアレイ２０に書き込む。入力データＤ００〜Ｄ３０に続く入力データＤ０１〜Ｄ３１についても上記と同様の動作が繰り返される。

このようなデータ入力動作により、周辺回路１２−１と周辺回路１２−２との境界で、データ転送速度を２００ＭＨｚから５０ＭＨｚへ変換することができる。また、データバスに長いＤ１配線が使用される周辺回路１２−１では、５０ＭＨｚの低速でパラレルに動作させることができるので、配線遅延が大きくなった場合でも、正確にデータ転送を行うことができる。

［２−２］ データ出力動作
図１０は、データ出力におけるシフトレジスタＳＲのデータフローを説明する図である。図１０の矢印がデータフローを示している。図１１は、ＮＡＮＤ型フラッシュメモリのデータ出力動作を示すタイミング図である。

まず、データ出力が行われるプレーン（選択プレーンと呼ぶ）では、読み出し動作が実行され、選択プレーン１３から読み出された出力データが、コア１１内のフリップフロップ４０−０〜４０−３に保持される。データ出力時には信号ＤＯＵＴＰがハイレベルになる。

続いて、フリップフロップ４０−０〜４０−３にそれぞれ保持された出力データＤ００〜Ｄ３０は、データバスＩＯＢＵＳ０＜７：０＞〜ＩＯＢＵＳ３＜７：０＞に転送される。フリップフロップ４１−０〜４１−３はそれぞれ、クロックＣＬＫ１の立下りエッジで、出力データＤ００〜Ｄ３０を保持する。

続いて、フリップフロップ４２−０〜４２−３はそれぞれ、クロックＣＬＫ２の立ち上がりエッジで、マルチプレクサ５１−０〜５１−３を介して入力された出力データＤ００〜Ｄ３０を保持する。この時、フリップフロップ４２−０に保持された出力データＤ００は、データバスＹＢＵＳ０＜７：０＞及び３ステートバッファ５３を介して、データバスＹＩＯ＜７：０＞に出力される。

クロックＣＬＫ２の次の立ち上がりエッジでは、フリップフロップ４２−０は、データバスＹＢＵＳ１＜７：０＞及びマルチプレクサ５１−０を介して入力された出力データＤ１０を保持し、また、フリップフロップ４２−１は、出力データＤ１０に続く出力データＤ２０を保持する。この動作が繰り返されて、フリップフロップ４２−０〜４２−３を出力データＤ００〜Ｄ３０がシフトする。これにより、フリップフロップ４２−０からデータバスＹＩＯ＜７：０＞に、シリアルに出力データＤ００〜Ｄ３０が転送される。

ＹＩＯ＜７：０＞に転送された出力データは、セレクタ２６によって選択される。セレクタ２６から出力された出力データは、パッド部２７を介して外部回路に出力される。出力データＤ００〜Ｄ３０に続く出力データＤ０１〜Ｄ３１についても同様の動作が繰り返される。

このようなデータ出力動作により、周辺回路１２−１と周辺回路１２−２との境界で、データ転送速度を５０ＭＨｚから２００ＭＨｚへ変換することができる。また、データバスに長いＤ１配線が使用される周辺回路１２−１では、５０ＭＨｚの低速でパラレルに動作させることができるので、配線遅延が大きくなった場合でも、正確にデータ転送を行うことができる。

［３］ 効果
以上詳述したように第１の実施形態では、コア（メモリコア）１１とパッド部２７との間のデータ転送を行う周辺回路１２を、Ｄ１配線（高抵抗配線）で形成されたデータバスが配設される第１の領域（周辺回路１２−１）と、Ｄ２配線（低抵抗配線）で形成されたデータバスが配設される第２の領域（周辺回路１２−２）とに分ける。そして、周辺回路１２−１のデータバスでは、第１の動作速度（例えば５０ＭＨｚ）でデータの転送を行い、一方、周辺回路１２−２のデータバスでは、第１の動作速度より速い第２の動作速度（例えば２００ＭＨｚ）でデータの転送を行うようにしている。

従って第１の実施形態によれば、周辺回路１２におけるデータバス全体の高速化をより容易にかつより正確に実現できる。また、ＦＩＦＯ（First-In First-Out）方式のデータ転送を高速に実現できる。

また、高抵抗配線が使用された周辺回路１２−１では、コア１１と同じ５０ＭＨｚの動作速度でパラレルにデータ転送を行うため、より正確かつ確実にデータ転送動作を行うことができ、周辺回路１２−２では、２００ＭＨｚの動作速度でシリアルにデータ転送を行うため、高速化を実現できる。また、第１の実施形態の構成によると、周辺回路１２のフロアプランや配線の製造プロセスにより柔軟に対応できる。

また、周辺回路１２−１及び１２−２の境界にシフトレジスタＳＲを配置し、シフトレジスタＳＲに含まれるフリップフロップを用いて動作速度の変換を行っている。これにより、周辺回路１２−１及び１２−２の境界において動作速度の変換を正確に行うことができる。

また、本実施形態の構成によると、高速動作を保証するための数多くのドライバを導入する必要がない。よって、回路構成を複雑にせずかつコストを抑えつつ、正確な高速動作を保証することが可能である。

［第２の実施形態］
第２の実施形態は、第１の実施形態と同じくデータバスを低速領域と高速領域とに分けるが、データ転送のプレーン間のばらつきをなくすために、データバスにツリー構造（tree structure）を採用するようにしている。図１２は、第２の実施形態に係るＮＡＮＤ型フラッシュメモリのデータバスの構成を説明する図である。

以下の説明では、プレーン１３−２に関するシフトレジスタＳＲの構成を代表して説明するが、その他のプレーン１３についても同様である。本実施形態では、例えば８ビット単位でデータの転送を行うものとする。

シフトレジスタＳＲ_ＰＢ２Ａ＜７：０＞は、フリップフロップ４１−０、４１−１、及びフリップフロップ４２−０、４２−１を備えている。フリップフロップ４１−０、４１−１、及びフリップフロップ４２−０、４２−１の各々は、８ビットを一度に保持可能である。

フリップフロップ４１−０は、データバスＩＯＢＵＳ０_ＰＢ２＜７：０＞に接続されている。フリップフロップ４１−１は、データバスＩＯＢＵＳ１_ＰＢ２＜７：０＞に接続されている。フリップフロップ４１−０及び４１−１はそれぞれ、８ビット幅のデータバスを介してフリップフロップ４２−０及び４２−１に接続されている。フリップフロップ４２−０及び４２−１は直列に接続されている。フリップフロップ４２−０及び４２−１は、データをシフトするように構成されている。

シフトレジスタＳＲ_ＰＢ２Ｂ＜７：０＞は、フリップフロップ４１−２、４１−３、及びフリップフロップ４２−２、４２−３を備えている。フリップフロップ４１−２、４１−３、及びフリップフロップ４２−２、４２−３の各々は、８ビットを一度に保持可能である。

フリップフロップ４１−２は、データバスＩＯＢＵＳ２_ＰＢ２＜７：０＞に接続されている。フリップフロップ４１−３は、データバスＩＯＢＵＳ３_ＰＢ２＜７：０＞に接続されている。フリップフロップ４１−２及び４１−３はそれぞれ、８ビット幅のデータバスを介してフリップフロップ４２−２及び４２−３に接続されている。フリップフロップ４２−２及び４２−３は直列に接続されている。フリップフロップ４２−２及び４２−３は、データをシフトするように構成されている。

シフトレジスタＳＲ_ＰＢ２Ａ＜７：０＞及びＳＲ_ＰＢ２Ｂ＜７：０＞は、第１の実施形態の図５で説明したシフトレジスタと同様に構成することができる。

フリップフロップ４２−１及び４２−２はそれぞれ、フリップフロップ６０−２に接続されている。プレーン１３−２用のフリップフロップ６０−２は、データバスＹＩＯ_ＰＢ２＜７：０＞を介してフリップフロップ６１−１に接続されている。また、プレーン１３−３用のフリップフロップ６０−３は、データバスＹＩＯ_ＰＢ３＜７：０＞を介してフリップフロップ６１−１に接続されている。同様に、プレーン１３−０用のフリップフロップ６０−０は、データバスＹＩＯ_ＰＢ０＜７：０＞を介してフリップフロップ６１−０に接続されている。また、プレーン１３−１用のフリップフロップ６０−１は、データバスＹＩＯ_ＰＢ１＜７：０＞を介してフリップフロップ６１−０に接続されている。

フリップフロップ６１−０及び６１−１はそれぞれ、データバスを介してフリップフロップ６２に接続されている。フリップフロップ６２は、フリップフロップ６３及び６４を介してパッド部２７に接続されている。

周辺回路１２−１内のデータバスＩＯＢＵＳは、配線層Ｄ１（すなわち高抵抗配線）で構成される。一方、コア１１及び周辺回路１２−２内のデータバスは、配線層Ｄ２（すなわち低抵抗配線）で構成される。換言すると、図１２において、周辺回路１２のうち図１２の縦方向に走るデータバスは、配線層Ｄ１で構成され、横方向に走るデータバスは、配線層Ｄ２で構成される。図１２では、配線層Ｄ１で形成された配線を細線で示し、配線層Ｄ２で形成された配線を太線で示している。

クロックＣＬＫ１の周波数は、例えば５０ＭＨｚであり、クロックＣＬＫ２の周波数は、例えば１００ＭＨｚである。なお、周辺回路１２−２内の全てのフリップフロップにはクロックＣＬＫ２が供給されるが、図面が煩雑になるのを避けるために、図１２においてクロックＣＬＫ２の配線は省略している。

次に、上記のように構成されたＮＡＮＤ型フラッシュメモリの動作について説明する。データ入力動作では、まず、パッド部２７でＤＤＲ（Double Data Rate）動作を行うことで、データ転送速度を２００ＭＨｚから１００ＭＨｚへ変換する。また、周辺回路１２−２と周辺回路１２−１との境界で、データ転送速度を１００ＭＨｚから５０ＭＨｚへ変換する。データバスに長いＤ１配線が使用される周辺回路１２−１では、５０ＭＨｚの低速で動作させることができるので、配線遅延が大きくなった場合でも、正確にデータ転送を行うことができる。

データ出力動作では、周辺回路１２−１と周辺回路１２−２との境界で、データ転送速度を５０ＭＨｚから１００ＭＨｚへ変換する。また、パッド部２７でＤＤＲ動作を行うことで、データ転送速度を１００ＭＨｚから２００ＭＨｚへ変換する。データバスに長いＤ１配線が使用される周辺回路１２−１では、５０ＭＨｚの低速で動作させることができるので、配線遅延が大きくなった場合でも、正確にデータ転送を行うことができる。

以上詳述したように第２の実施形態によれば、図１２に示す通り、周辺回路１２−２においてパッド部２７から周辺回路１２−１へ向かうデータバスが順次枝分かれするように構成され、すなわち、周辺回路１２−２のデータバスがツリー構造を有している。従って、周辺回路１２内のデータバスに関して、プレーン１３間での配線の長さをほぼ同じにすることができる。これにより、プレーン１３間での転送速度のばらつきを低減することができる。その他の効果は、第１の実施形態と同じである。

［第３の実施形態］
第３の実施形態は、データバスの一部をメモリセルアレイの下に配置する。さらに、メモリセルアレイの下のデータバスを低速で動作させ、パッド部付近のデータバスを高速で動作させることで、データバス全体の高速化を実現するようにしている。

［１］ データバスの構成
図１３は、第３の実施形態に係るＮＡＮＤ型フラッシュメモリのデータバスの構成を説明する図である。図１３は、１個のプレーン１３に対応するデータバスを抽出して示している。その他のプレーンに関するデータバスの構成も、図１３と同じである。本実施形態では、例えば８ビット単位でデータの転送を行うものとして説明するが、ビット幅については任意に設定可能である。

図１３では、コア１１に含まれる回路としてデータラッチＸＤＬを抽出して示している。プレーン１３には、メモリセルアレイ２０から読み出されたデータを一時的に保持し、また、メモリセルアレイ２０に書き込むデータを一時的に保持するデータラッチＸＤＬが設けられている。データラッチＸＤＬは、センスアンプ２１に含まれる。図１３に示した１個のデータラッチＸＤＬは、８ビットを一度に保持可能である。

ユニットＵＴ０に接続された第１のデータラッチＸＤＬは、８ビット幅のデータバスＩＯＢＵＳ０_Ｎ＜７：０＞を介してシフトレジスタＳＲ＜７：０＞内のフリップフロップ４１−０Ｎに接続されている。ユニットＵＴ０に接続された第２のデータラッチＸＤＬは、８ビット幅のデータバスＩＯＢＵＳ０_Ｆ＜７：０＞を介してシフトレジスタＳＲ＜７：０＞内のフリップフロップ４１−０Ｆに接続されている。以下の説明では、ユニットＵＴ０に接続された２つのデータバス（ＩＯＢＵＳ０_Ｎ＜７：０＞及びＩＯＢＵＳ０_Ｆ＜７：０＞）に関する動作について説明するが、実際には、より多くのデータバスがユニットＵＴ０に接続されている。その他のユニットについても同様である。

ユニットＵＴ１に接続された第１のデータラッチＸＤＬは、８ビット幅のデータバスＩＯＢＵＳ１_Ｎ＜７：０＞を介してシフトレジスタＳＲ＜７：０＞内のフリップフロップ４１−１Ｎに接続されている。ユニットＵＴ１に接続された第２のデータラッチＸＤＬは、８ビット幅のデータバスＩＯＢＵＳ１_Ｆ＜７：０＞を介してシフトレジスタＳＲ＜７：０＞内のフリップフロップ４１−１Ｆに接続されている。同様に、ユニットＵＴ２には、データバスＩＯＢＵＳ２_Ｎ＜７：０＞、ＩＯＢＵＳ２_Ｆ＜７：０＞を介してフリップフロップ４１−２Ｎ、４１−２Ｆが接続されている。また、ユニットＵＴ３には、データバスＩＯＢＵＳ３_Ｎ＜７：０＞、ＩＯＢＵＳ３_Ｆ＜７：０＞を介してフリップフロップ４１−３Ｎ、４１−３Ｆが接続されている。

フリップフロップ４１−０Ｎ及び４１−０Ｆはそれぞれ、８ビット幅のデータバスを介してフリップフロップ４２−０に接続されている。フリップフロップ４１−１Ｎ及び４１−１Ｆはそれぞれ、８ビット幅のデータバスを介してフリップフロップ４２−１に接続されている。フリップフロップ４１−２Ｎ及び４１−２Ｆはそれぞれ、８ビット幅のデータバスを介してフリップフロップ４２−２に接続されている。フリップフロップ４１−３Ｎ及び４１−３Ｆはそれぞれ、８ビット幅のデータバスを介してフリップフロップ４２−３に接続されている。

フリップフロップ４２−０〜４２−３は、８ビット幅のデータバスを介して直列に接続され、データをシフトするように構成されている。具体的には、フリップフロップ４２−０及び４２−１間は、データバスＹＢＵＳ１＜７：０＞で接続されている。フリップフロップ４２−１及び４２−２間は、データバスＹＢＵＳ２＜７：０＞で接続されている。フリップフロップ４２−２及び４２−３間は、データバスＹＢＵＳ３＜７：０＞で接続されている。フリップフロップ４２−０は、８ビット幅のデータバスＹＩＯ＜７：０＞を介してパッド部２７に接続されている。

フリップフロップ４１−０Ｎ〜４１−３Ｎはそれぞれ、クロックＣＬＫ１で動作する。フリップフロップ４１−０Ｆ〜４１−３Ｆはそれぞれ、クロックＣＬＫ２で動作する。フリップフロップ４２−０〜４２−３は、クロックＣＬＫ０で動作する。クロックＣＬＫ０の周波数は、例えば２００ＭＨｚである。クロックＣＬＫ１、ＣＬＫ２の周波数は、例えば２５ＭＨｚであり、また、互いの位相が異なっている。すなわち、周辺回路１２−１（データバスＩＯＢＵＳ０〜３と、シフトレジスタＳＲに含まれる一部のデータバス及び一部のフリップフロップとからなる）の動作速度は、例えば２５ＭＨｚであり、周辺回路１２−２（シフトレジスタＳＲに含まれる一部のデータバス及び一部のフリップフロップとからなる）の動作速度は、例えば２００ＭＨｚである。コア１１の動作速度は、周辺回路１２−１と同じ２５ＭＨｚである。

本実施形態では、周辺回路１２−１は、図１４に示すようにメモリセルアレイの下に埋め込まれ、低速（２５ＭＨｚ）かつパラレルで動作させる。一方、周辺回路１２−２は、メモリセルアレイ外のパッド部２７付近に配置し、高速（２００ＭＨｚ）かつシリアルで動作させる。これにより、データバス全体の高速化を図りつつ、データバスにおける消費電力を低減し、さらにＮＡＮＤ型フラッシュメモリの回路面積を削減できる。

［２］ シフトレジスタＳＲの構成
図１５は、シフトレジスタＳＲの一例を示す回路図である。
データバスＩＯＢＵＳ０_Ｎ＜７：０＞は、ラッチ回路（ＬＡＴ）５０−０Ｎと、マルチプレクサ（ＭＵＸ）５１−０の第２の入力と、３ステートバッファ（ＴＢＵＦ）５２−０Ｎの出力に接続されている。マルチプレクサ５１−０の第１の入力は、接地されている。データバスＩＯＢＵＳ０_Ｆ＜７：０＞は、ラッチ回路５０−０Ｆと、マルチプレクサ５１−０の第３の入力と、３ステートバッファ５２−０Ｆの出力に接続されている。マルチプレクサ５１−０の出力は、Ｄ型フリップフロップ（ＤＦＦ）４２−０の入力に接続されている。フリップフロップ４２−０の出力は、データバスＹＢＵＳ０＜７：０＞に接続されている。フリップフロップ４２−０は、クロックＣＬＫ０の立ち上りエッジで、マルチプレクサ５１−０の出力を保持する。データバスＹＢＵＳ０＜７：０＞は、３ステートバッファ５３、５２−０Ｎ、５２−０Ｆの入力に接続されている。

ラッチ回路５０−０Ｎ、マルチプレクサ５１−０、及び３ステートバッファ５２−０Ｎからなる回路は、図１３のフリップフロップ４１−０Ｎに対応する。ラッチ回路５０−０Ｆ、マルチプレクサ５１−０、及び３ステートバッファ５２−０Ｆからなる回路は、図１３のフリップフロップ４１−０Ｆに対応する。データバスＩＯＢＵＳ１〜ＩＯＢＵＳ３に関わる回路構成は、前述したデータバスＩＯＢＵＳ０に関わる回路構成と同様である。

フリップフロップ４２−１の出力は、データバスＹＢＵＳ１＜７：０＞を介してマルチプレクサ５１−０の第４の入力に接続されている。フリップフロップ４２−２の出力は、データバスＹＢＵＳ２＜７：０＞を介してマルチプレクサ５１−１の第４の入力に接続されている。フリップフロップ４２−３の出力は、データバスＹＢＵＳ３＜７：０＞を介してマルチプレクサ５１−２の第４の入力に接続されている。

ＡＮＤゲート５５−１の第１の入力には、クロックＣＬＫ１が入力され、第２の入力には、信号ＤＩＮＰが入力されている。ＡＮＤゲート５５−１の出力は、３ステートバッファ５２−０Ｎ〜５２−３Ｎのゲートに接続されている。ＡＮＤゲート５５−２の第１の入力には、クロックＣＬＫ２が入力され、第２の入力には、信号ＤＩＮＰが入力されている。ＡＮＤゲート５５−２の出力は、３ステートバッファ５２−０Ｆ〜５２−３Ｆのゲートに接続されている。

ＡＮＤゲート５６−１の第１の入力には、クロックＣＬＫ１が入力され、第２の入力（反転入力）には、信号ＤＩＮＰが入力されている。ＡＮＤゲート５６−１の出力は、マルチプレクサ５１−０〜５１−３の第１のゲートに接続されている。ＡＮＤゲート５６−２の第１の入力には、クロックＣＬＫ２が入力され、第２の入力（反転入力）には、信号ＤＩＮＰが入力されている。ＡＮＤゲート５６−２の出力は、マルチプレクサ５１−０〜５１−３の第２のゲートに接続されている。

［３］ ＮＡＮＤ型フラッシュメモリの動作
次に、上記のように構成されたＮＡＮＤ型フラッシュメモリの動作について説明する。
［３−１］ データ入力動作
図１６は、データ入力におけるシフトレジスタＳＲのデータフローを説明する図である。図１６の矢印がデータフローを示している。図１７は、ＮＡＮＤ型フラッシュメモリのデータ入力動作を示すタイミング図である。前述したように、クロックＣＬＫ０の周波数は、例えば２００ＭＨｚであり、クロックＣＬＫ１、ＣＬＫ２の周波数は、例えば２５ＭＨｚであり、また、互いの位相が異なっている。

まず、外部回路からパッド部２７に入力データが８ビット単位でシリアルに入力される。データ入力時には信号ＤＩＮＰがハイレベルになる。フリップフロップ４２−３は、マルチプレクサ５４及び５１−３を介して入力された入力データＤ００を、クロックＣＬＫ０の立ち上がりエッジで保持する。クロックＣＬＫ０の次の立ち上がりエッジでは、フリップフロップ４２−２は、データバスＹＢＵＳ３＜７：０＞及びマルチプレクサ５１−２を介して入力された入力データＤ００を保持し、また、フリップフロップ４２−３は、入力データＤ００に続く入力データＤ１０を保持する。この動作が繰り返されて、フリップフロップ４２−３〜４２−０を入力データＤ００〜Ｄ３０がシフトし、フリップフロップ４２−０〜４２−３はそれぞれ、入力データＤ００〜Ｄ３０を保持する。

続いて、クロックＣＬＫ１の立下りエッジで、フリップフロップ４１−０Ｎ〜４１−３Ｎはそれぞれ、入力データＤ００〜Ｄ３０を保持する。フリップフロップ４１−０Ｎ〜４１−３Ｎに保持された入力データＤ００〜Ｄ３０はそれぞれ、データバスＩＯＢＵＳ０_Ｎ＜７：０＞〜ＩＯＢＵＳ３_Ｎ＜７：０＞を介して、プレーン１３に転送される。

同様に、入力データＤ０１〜Ｄ３１がそれぞれフリップフロップ４２−０〜４２−３に保持された後、クロックＣＬＫ２の立下りエッジで、フリップフロップ４１−０Ｆ〜４１−３Ｆはそれぞれ、入力データＤ０１〜Ｄ３１を保持する。フリップフロップ４１−０Ｆ〜４１−３Ｆに保持された入力データＤ０１〜Ｄ３１はそれぞれ、データバスＩＯＢＵＳ０_Ｆ＜７：０＞〜ＩＯＢＵＳ３_Ｆ＜７：０＞を介して、プレーン１３に転送される。

このようなデータ入力動作により、周辺回路１２−１と周辺回路１２−２との境界で、データ転送速度を２００ＭＨｚから２５ＭＨｚへ変換することができる。また、周辺回路１２−１では、２５ＭＨｚの低速でパラレルに動作させることができるので、配線遅延が大きくなった場合でも、正確にデータ転送を行うことができる。

［３−２］ データ出力動作
図１８は、データ出力におけるシフトレジスタＳＲのデータフローを説明する図である。図１８の矢印がデータフローを示している。図１９は、ＮＡＮＤ型フラッシュメモリのデータ出力動作を示すタイミング図である。

まず、プレーン１３において読み出し動作が実行され、プレーン１３から読み出された出力データＤ００〜Ｄ３０は、データバスＩＯＢＵＳ０_Ｎ＜７：０＞〜ＩＯＢＵＳ３_Ｎ＜７：０＞に転送される。データ出力時には信号ＤＯＵＴＰがハイレベルになる。続いて、フリップフロップ４１−０Ｎ〜４１−３Ｎはそれぞれ、クロックＣＬＫ１の立下りエッジで、出力データＤ００〜Ｄ３０を保持する。

続いて、フリップフロップ４２−０〜４２−３はそれぞれ、クロックＣＬＫ０の立ち上がりエッジで、マルチプレクサ５１−０〜５１−３を介して入力された出力データＤ００〜Ｄ３０を保持する。この時、フリップフロップ４２−０に保持された出力データＤ００は、データバスＹＢＵＳ０＜７：０＞及び３ステートバッファ５３を介して、データバスＹＩＯ＜７：０＞に出力される。

クロックＣＬＫ０の次の立ち上がりエッジでは、フリップフロップ４２−０は、データバスＹＢＵＳ１＜７：０＞及びマルチプレクサ５１−０を介して入力された出力データＤ１０を保持し、また、フリップフロップ４２−１は、出力データＤ１０に続く出力データＤ２０を保持する。この動作が繰り返されて、フリップフロップ４２−０〜４２−３を出力データＤ００〜Ｄ３０がシフトする。これにより、フリップフロップ４２−０からデータバスＹＩＯ＜７：０＞に、シリアルに出力データＤ００〜Ｄ３０が転送される。

同様に、出力データＤ０１〜Ｄ３１がデータバスＩＯＢＵＳ０_Ｆ＜７：０＞〜ＩＯＢＵＳ３_Ｆ＜７：０＞に転送された後、フリップフロップ４１−０Ｆ〜４１−３Ｆはそれぞれ、クロックＣＬＫ２の立下りエッジで、出力データＤ０１〜Ｄ３１を保持する。フリップフロップ４２−０〜４２−３はそれぞれ、クロックＣＬＫ０の立ち上がりエッジで、マルチプレクサ５１−０〜５１−３を介して入力された出力データＤ０１〜Ｄ３１を保持する。その後、フリップフロップ４２−０〜４２−３は、出力データＤ０１〜Ｄ３１をシフトし、フリップフロップ４２−０からデータバスＹＩＯ＜７：０＞に、シリアルに出力データＤ０１〜Ｄ３１が転送される。

このようなデータ出力動作により、周辺回路１２−１と周辺回路１２−２との境界で、データ転送速度を２５ＭＨｚから２００ＭＨｚへ変換することができる。また、周辺回路１２−１では、２５ＭＨｚの低速でパラレルに動作させることができるので、配線遅延が大きくなった場合でも、正確にデータ転送を行うことができる。

［４］ 効果
以上詳述したように第３の実施形態によれば、周辺回路１２におけるデータバス全体の高速化をより容易にかつより正確に実現できる。また、ＦＩＦＯ方式のデータ転送を高速に実現できる。また、周辺回路１２−１では、２５ＭＨｚの動作速度でパラレルにデータ転送を行うため、より正確かつ確実にデータ転送動作を行うことができ、周辺回路１２−２では、２００ＭＨｚの動作速度でシリアルにデータ転送を行うため、高速化を実現できる。

また、周辺回路１２−１をメモリセルアレイの下に埋め込むように配置している。これにより、本実施形態のデータバスを実現した場合でも、ＮＡＮＤ型フラッシュメモリの回路面積を削減することができる。また、周辺回路１２−１におけるデータバスの動作周波数を５０ＭＨｚから２５ＭＨｚに更に半減することで、データ転送時の消費電力を更に削減することができる。

［比較例］
図２０は、比較例に係るＮＡＮＤ型フラッシュメモリのデータバスの構成を説明する図である。図２０において、周辺回路１２内の縦方向に走るデータバスは、配線層Ｄ１（すなわち高抵抗配線）で構成され、横方向に走るデータバスは、配線層Ｄ２（すなわち低抵抗配線）で構成される。図２０では、配線層Ｄ１で形成された配線（Ｄ１配線）を細線で示し、配線層Ｄ２で形成された配線（Ｄ２配線）を太線で示している。

比較例では、Ｄ１配線は、周辺回路１２において縦方向のグローバル配線として使用され、データバスにとって望ましくない大きな配線遅延をもたらすことになる。特に、周辺回路１２の縦方向のサイズが大きい場合、高抵抗のＤ１配線も長くなり、データパスの高速化の実現に非常に不利である。

周辺回路１２のデータバスは、１００ＭＨｚの均一な速度で動作している。しかし、フリップフロップ（ＦＦ）間にかなり長いＤ１配線が使用されているため、非常に大きな配線遅延（ＲＣ遅延）が発生してしまい、高速に動作できなくなる可能性がかなり高い。この場合、高速動作を保証するため数多くのドライバを導入することが必須になる。

一方、本実施形態では、高抵抗のＤ１配線を周辺回路１２−１にまとめて配置し、かつ周辺回路１２−１を５０ＭＨｚの低速で動作させている。これにより、周辺回路１２−１で配線遅延が大きくなった場合でも、正確にデータ転送を行うことが可能となる。さらに、周辺回路１２−２では、低抵抗のＤ２配線を用いて高速に動作させているので、正確なデータ転送動作と動作速度の高速化との両立が可能である。

なお、上記各実施形態では、半導体記憶装置として三次元積層型ＮＡＮＤ型フラッシュメモリを例に挙げて説明したが、これに限定されるものではない。平面型のＮＡＮＤ型フラッシュメモリや、ＮＡＮＤ型フラッシュメモリ以外の様々な半導体記憶装置に上記各実施形態を適用することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１１…コア、１２…周辺回路、１３…プレーン、２０…メモリセルアレイ、２１…センスアンプ、２２…ロウデコーダ、２３…プレーンドライバ、２４…電圧生成回路、２５…制御回路、２６…セレクタ、２７…パッド部、３０…半導体基板、３１…絶縁層、３２…導電層、３３…半導体層、３４…絶縁層、４０〜４２，６０〜６３…フリップフロップ、４３〜４６…配線、５０…ラッチ回路、５１，５４…マルチプレクサ、５２，５３…３ステートバッファ、５５，５６…ＡＮＤゲート、５７Ａ，５７Ｂ，５７Ｃ，５８Ａ，５８Ｂ…インバータ、５７Ｄ…ＮＡＮＤゲート、５７Ｅ…ＮＯＲゲート。

Claims (8)

1. メモリセルアレイを有するメモリコアと、
   パッド部に入力されたデータを前記メモリコアに転送し、前記メモリコアから転送されたデータを前記パッド部に転送する周辺回路と、
   を具備し、
   前記周辺回路は、第１の配線抵抗を有する第１のデータバスが配設された第１の領域と、前記第１の配線抵抗より低い第２の配線抵抗を有する第２のデータバスが配設された第２の領域とを有し、
   前記第１の領域は、第１の動作速度でパラレルにデータの転送を行い、
   前記第２の領域は、前記第１の動作速度より速い第２の動作速度でシリアルにデータの転送を行うことを特徴とする半導体記憶装置。
2. 複数のプレーンを有し、前記複数のプレーンの各々はメモリセルアレイを有する、メモリコアと、
   パッド部に入力されたデータを前記メモリコアに転送し、前記メモリコアから転送されたデータを前記パッド部に転送する周辺回路と、
   を具備し、
   前記周辺回路は、前記複数のプレーンに対応して設けられかつ第１の配線抵抗を有する複数の第１のデータバスが配設された第１の領域と、前記第１の配線抵抗より低い第２の配線抵抗を有する複数の第２のデータバスが配設された第２の領域とを有し、
   前記第１の領域は、第１の動作速度でパラレルにデータの転送を行い、
   前記第２の領域は、前記第１の動作速度より速い第２の動作速度でシリアルにデータの転送を行い、
   前記複数の第２のデータバスは、ツリー構造を有することを特徴とする半導体記憶装置。
3. メモリセルアレイを有するメモリコアと、
   パッド部に入力されたデータを前記メモリコアに転送し、前記メモリコアから転送されたデータを前記パッド部に転送する周辺回路と、
   を具備し、
   前記周辺回路は、第１のデータバスが配設された第１の領域と、第２のデータバスが配設された第２の領域とを有し、
   前記第１の領域は、第１の動作速度でパラレルにデータの転送を行い、前記メモリセルアレイの下に配置され、
   前記第２の領域は、前記第１の動作速度より速い第２の動作速度でシリアルにデータの転送を行うことを特徴とする半導体記憶装置。
4. 前記第１の領域は、同じ周波数かつ異なる位相のクロックを用いて選択的にデータを転送することを特徴とする請求項３に記載の半導体記憶装置。
5. 前記第１の領域と前記第２の領域との境界に配置され、２種類のクロックに基づいて動作速度の変換を行うシフトレジスタをさらに具備することを特徴とする請求項１乃至４のいずれかに記載の半導体記憶装置。
6. 前記シフトレジスタは、前記第１のデータバスに接続された第１のフリップフロップと、前記第２のデータバスに接続された第２のフリップフロップとを含むことを特徴とする請求項５に記載の半導体記憶装置。
7. 前記第１の動作速度は、前記メモリコアの動作速度と同じであることを特徴とする請求項１乃至６のいずれかに記載の半導体記憶装置。
8. 前記第１のデータバスは、前記メモリセルアレイに配設されたデータ線と同じ配線層で構成され、
   前記第２のデータバスは、前記データ線の上方に配置された電源線と同じ配線層で構成されることを特徴とする請求項１又は２に記載の半導体記憶装置。

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