JP2022500856A - 三次元メモリデバイス及びその形成方法 - Google Patents

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Abstract

三次元（３Ｄ）メモリデバイス及び３Ｄメモリデバイスを形成するための方法の実施形態を開示している。一例では、３Ｄメモリデバイスは、基板と、この基板上に配置されている周辺デバイスと、この周辺デバイスの上側に配置されている周辺相互接続層と、この周辺相互接続層の上側に配置され、かつこれに電気的に接続されている第１のソース基板と、第１のソース基板上に配置されている第１のメモリスタックと、第１のメモリスタックを貫通して垂直方向に延在し、かつ第１のソース基板と接触している第１のメモリストリングと、第１のメモリストリング及び周辺デバイスの上側に配置され、かつこれらに電気的に接続されている第１のビット線と、を備える。

Description

本開示の実施形態は、三次元（３Ｄ）メモリデバイス及びその形成方法に関する。
平面メモリセルは、プロセス技術、回路設計、プログラミングアルゴリズム、及び形成プロセスを改良することにより、より小さいサイズに縮小されている。しかしながら、メモリセルのフィーチャサイズが下限に近づくにつれ、平面処理及び形成技術の難易度が高くなり、またコストがかかるようになる。結果として、平面メモリセルのメモリ密度は上限に近づくことになる。
３Ｄメモリ構造により、平面メモリセルの密度制限に対処することができる。この３Ｄメモリ構造は、メモリアレイと、メモリアレイとの間で信号を制御する周辺デバイスと、を含む。
本明細書では、３Ｄメモリデバイス及びその形成方法の実施形態を開示している。
一例では、３Ｄメモリデバイスは、基板と、この基板上に配置されている周辺デバイスと、この周辺デバイスの上側に配置されている周辺相互接続層と、この周辺相互接続層の上側に配置され、かつこれに電気的に接続されている第１のソース基板と、第１のソース基板上に配置されている第１のメモリスタックと、第１のメモリスタックを貫通して垂直方向に延在し、かつ第１のソース基板と接触している第１のメモリストリングと、第１のメモリストリング及び周辺デバイスの上側に配置され、かつこれらに電気的に接続されている第１のビット線と、を備える。
別の例では、３Ｄメモリデバイスは、基板と、この基板上に配置されているマルチプレクサを含む周辺デバイスと、この周辺デバイスの上側に配置されている第１のメモリスタックと、第１のメモリスタックを貫通して垂直方向に延在する第１のメモリストリングと、第１のメモリストリング及びマルチプレクサの上側に配置され、かつこれらに電気的に接続されている第１のビット線と、第１のビット線の上側に配置されている第２のメモリスタックと、第２のメモリスタックを貫通して垂直方向に延在する第２のメモリストリングと、第２のメモリストリング及びマルチプレクサの上側に配置され、かつこれらに電気的に接続されている第２のビット線と、を備える。マルチプレクサは、第１のメモリストリング及び第２のメモリストリングのうちの一方を選択するように構成されている。
さらに別の例では、３Ｄメモリデバイスを形成するための方法が開示されている。周辺デバイスが基板上に形成される。周辺相互接続層が周辺デバイスの上側に形成される。第１のソース基板が周辺相互接続層の上側に形成され、かつこれに電気的に接続される。第１のメモリスタックを貫通して垂直方向に延在する第１のメモリストリングが形成される。第１のメモリストリングは第１のソース基板の上側にあり、かつこれと接触している。第１のビット線が第１のメモリストリング及び周辺デバイスの上側に形成され、かつこれらに電気的に接続される。
本明細書に取り入れられて本明細書の一部を形成している添付の図面は本開示の実施形態を例示しており、本明細書と共に本開示の原理を説明し、当業者による本開示の製造及び使用を有効にする役割をさらに果たしている。
本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイスの断面を示す。 本開示のいくつかの実施形態による、フローティングゲートを有する典型的なＮＡＮＤメモリストリングの断面を示す。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な形成プロセスを示す。 本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な方法のフローチャートである。
本開示の実施形態を、添付の図面を参照しながら説明する。
特定の構成及び配置について述べているが、例示のみを目的としてこれを行っていることを理解すべきである。当業者であれば、本開示の趣旨及び範囲から逸脱することなく、他の構成及び配置が使用できることを認識するであろう。本開示を他の種々の用途にも使用できることは、当業者には明らかであろう。
なお、本明細書において「一（ｏｎｅ）実施形態」、「一（ａｎ）実施形態」、「典型的な一実施形態」、「いくつかの実施形態」などへ言及する場合、記載している実施形態が特定の特徴、構造、又は特性を含み得ることを示しているが、全ての実施形態がその特定の特徴、構造、又は特性を必ずしも含み得るとは限らない。また、そのような語句は必ずしも同じ実施形態を指しているとは限らない。さらに、特定の特徴、構造、又は特性を一実施形態に関連して記載している場合、これらを明示的に記載しているかどうかにかかわらず、そのような特徴、構造、又は特性が他の実施形態との関連においても有効であることは、当業者に知られていると考えられる。
通常、用語法はその文脈での使用状況から少なくとも部分的に理解され得る。たとえば、本明細書で「１つ又は複数の（ｏｎｅ ｏｒ ｍｏｒｅ）」という用語を使用する場合、文脈に少なくとも部分的に依存して、これを使用して任意の特徴、構造、又は特性を単数の意味で表してもよいし、これを使用してこうした特徴、構造又は特性の組み合わせを複数の意味で表してもよい。同様に「１つの（ａ）」、「１つの（ａｎ）」、又は「その（ｔｈｅ）」などの用語を、ここでも文脈に少なくとも部分的に依存して、単数形の用法を表していると理解してもよいし、複数形の用法を表していると理解してもよい。また、「ｂａｓｅｄ ｏｎ（に基づいて／を基に）」という用語は、排他的な一連の要因を表すことを必ずしも意図していないと理解され、その代わりに、ここでも文脈に少なくとも部分的に依存して、必ずしも明示的に記載されていない別の要因が存在できるようにしている可能性がある。
本開示における「上（ｏｎ）」、「上側（ａｂｏｖｅ）」、及び「上方（ｏｖｅｒ）」の意味について、「上（ｏｎ）」が何かの「上に直接ある」ことを意味するだけでなく、それらの間に中間の特徴部又は層を伴って何かの「上にある」という意味を含み、また「上側（ａｂｏｖｅ）」又は「上方（ｏｖｅｒ）」が何かの「上側にある」又は「上方にある」ことを意味するだけでなく、それらの間に中間の特徴部又は層を何ら伴わずに何かの「上側にある」又は「上方にある」（すなわち、何かの上に直接ある）という意味をも含み得るように、最も広義の意味で解釈すべきであることは容易に理解されるべきである。
さらに、「下（ｂｅｎｅａｔｈ）」、「下側（ｂｅｌｏｗ）」、「下部（ｌｏｗｅｒ）」、「上側（ａｂｏｖｅ）」、及び「上部（ｕｐｐｅｒ）」などの空間的な相対語を、図面に示しているある要素又は特徴と他の要素（複数可）又は特徴（複数可）との関係を表す際、説明を簡単にするために本明細書で用いてもよい。これらの空間的な相対語は、図面に示している向きに加えて、使用中又は操作中のデバイスの種々の向きをも包含することが意図されている。本装置を他の方向に向けてもよく（９０度又は他の方位に回転させて）、また本明細書で使用している空間的な相対記述子を、それに応じて同様に解釈してもよい。
本明細書で使用する場合、「基板」という用語は、後続の材料層がその上に付加される材料を指す。この基板自体をパターン化することができる。基板の上部に付加される材料をパターン化することも、パターン化しないままにすることもできる。また基板は、シリコン、ゲルマニウム、ヒ化ガリウム、リン化インジウムなどの多様な半導体材料を含み得る。あるいは、この基板をガラス、プラスチック、又はサファイアウェハなどの非導電性材料から作製することもできる。
本明細書で使用する場合、「層」という用語はある厚さを有する領域を含む材料部分を指す。層は、下にあるか若しくは上にある構造の全体にわたって延在し得、又はその範囲が、下にあるか若しくは上にある構造の範囲よりも狭くなる可能性がある。また層を、その厚さが連続構造の厚さよりも薄い、均一又は不均一な連続構造の領域とすることができる。たとえば、この連続構造の上面と底面との間、又は上面及び底面にある任意の一対の水平面間に層を配置することができる。層は水平方向に、垂直方向に、かつ／又はテーパ面に沿って延在し得る。基板は層であり得、その中に１つ又は複数の層を含み得、かつ／又はその上、その上側、及び／若しくはその下側に１つ又は複数の層を有し得る。１つの層は複数の層を含み得る。たとえば、相互接続層は１つ又は複数の導電体層及びコンタクト層（その中に相互接続線、及び／又はヴィアコンタクトが形成される）と、１つ又は複数の誘電体層と、を含み得る。
本明細書で使用する場合、「名目の／名目上」という用語は、製品又はプロセス設計段階で設定される構成要素又はプロセス工程の特性又はパラメータにおいて、所望値を上回り、かつ／又は下回る範囲の値も含めて所望値又は目標値を指すものである。値に幅があるのは、製造プロセス又は製造公差にわずかな変動が生じることに起因している可能性がある。本明細書で使用する場合、「約」という用語は、当該半導体デバイスと関連している特定のテクノロジーノードに基づいて変動する可能性のある、所与の量の値を示す。特定のテクノロジーノードに基づいて、「約」という用語は、たとえば値の１０〜３０％以内で変動する所与の量の値を示し得る（たとえば、その値の±１０％、±２０％、又は±３０％）。
本明細書で使用する場合、「３Ｄメモリデバイス」という用語は、メモリストリングが基板に対して垂直方向に延在するように、メモリセルトランジスタのストリング（ＮＡＮＤメモリストリングなど、本明細書では「メモリストリング」と呼んでいる）が横向きの基板に対して垂直方向に配置されている半導体デバイスを指す。本明細書で使用する場合、「垂直方向の／垂直方向に」という用語は、基板の外側面に対して名目上垂直であることを意味する。
本開示による様々な実施形態は、他のいくつかの３Ｄメモリデバイスと比較してダイサイズがより小さく、セル密度がより高く、かつ性能が向上している３Ｄメモリデバイス及びこの３Ｄメモリデバイスを形成するための方法を提供する。メモリアレイデバイスを周辺デバイスの上側に垂直方向に積み重ねることにより、結果として得られる３Ｄメモリデバイスのセル密度とアレイ効率とを向上させ、またダイサイズとビットコストとを削減することができる。いくつかの実施形態では、本明細書に開示している３Ｄメモリデバイスは、「複数のメモリスタック」構造を実装することができ、このことは、３Ｄメモリデバイスの継続的なスケーリングを有効にして、セル密度をさらに向上させ、かつビットコストをさらに低下させる。いくつかの実施形態では、導電性基板及び半導体基板を含むソース基板を、同じメモリスタックの「フローティングゲート」型のＮＡＮＤメモリストリングにおける共通ソースとして使用することができ、これによってソース線抵抗を低減している。
図１は、本開示のいくつかの実施形態による、典型的な３Ｄメモリデバイス１００の断面を示す。３Ｄメモリデバイス１００は、モノリシック３Ｄメモリデバイスの一例を表している。「モノリシック」という用語は、３Ｄメモリデバイスの構成要素が単一の基板上に形成されていることを意味する。３Ｄメモリデバイス１００は、シリコン（たとえば、単結晶シリコン）、シリコンゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、ゲルマニウム（Ｇｅ）、シリコン・オン・インシュレータ（ＳＯＩ）、又は他の任意の適切な材料を含み得る基板１０２を備え得る。
３Ｄメモリデバイス１００は、基板１０２上に周辺デバイス１０４を備え得る。周辺デバイス１０４を基板１０２の「上」に形成することができ、ここでは周辺デバイス１０４の全体又は一部は、基板１０２内（たとえば、基板１０２の上面の下）及び／又は基板１０２上に直接形成される。周辺デバイス１０４は、基板１０２上に形成されている複数のトランジスタを含み得る。分離領域（たとえば、シャロー・トレンチ・アイソレーション（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎｓ：ＳＴＩ））及びドープ領域（たとえば、トランジスタのソース領域及びドレイン領域）もまた、基板１０２内に形成することができる。
周辺デバイス１０４は、３Ｄメモリデバイス１００の操作を容易にするために使用される任意の適切なデジタル回路、アナログ回路、及び／又は混合信号周辺回路を含み得る。たとえば、周辺デバイス１０４は、データバッファ（たとえば、ビット線のページバッファ）、デコーダ（たとえば、行デコーダ又は列デコーダ）、センスアンプ、ドライバ（たとえば、ワード線ドライバ）、チャージポンプ、電流又は電圧リファレンス、あるいは回路の任意のアクティブ構成要素又はパッシブ構成要素（たとえば、トランジスタ、ダイオード、抵抗、又はコンデンサ）のうちの１つ又は複数を含み得る。いくつかの実施形態では、周辺デバイス１０４は、相補型金属酸化膜半導体（ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ‐ｏｘｉｄｅ‐ｓｅｍｉｃｏｎｄｕｃｔｏｒ：ＣＭＯＳ）技術を使用して、基板１０２上に形成される。
いくつかの実施形態では、周辺デバイス１０４はマルチプレクサ１０６を含む。マルチプレクサ（「ＭＵＸ」の別称でも知られている）は、いくつかのアナログ入力信号又はデジタル入力信号のうちの１つを選択し、その選択した入力を単線に転送するデバイスである。いくつかの実施形態では、マルチプレクサ１０６は、複数のメモリストリング（又はメモリスタック）のうちの１つを選択し、その選択したメモリストリング（又はメモリスタック）からの入力を、ビット線のページバッファ及び／又はワード線ドライバなどの、データバッファ及び／又はドライバに転送するように構成されている。すなわち、周辺デバイス１０４のデータバッファ及びドライバは、マルチプレクサ１０６を介して複数のメモリストリング（又はメモリスタック）によって共有され得る。マルチプレクサ１０６を使用した周辺デバイス１０４の共有の詳細について、以下に説明する。
３Ｄメモリデバイス１００は、周辺デバイス１０４の上側に相互接続層（本明細書では「周辺相互接続層」１０８と呼んでいる）を備えることにより、周辺デバイス１０４との間で電気信号を転送することができる。周辺相互接続層１０８は、横方向相互接続線１１０及び垂直相互接続アクセス（ヴィア）コンタクト１１２を含む、複数の相互接続体（本明細書では「コンタクト」とも呼んでいる）を含み得る。本明細書で使用する場合、「相互接続体」という用語は、ミドル・エンド・オブ・ライン（ｍｉｄｄｌｅ‐ｅｎｄ‐ｏｆ‐ｌｉｎｅ：ＭＥＯＬ）相互接続体及びバック・エンド・オブ・ライン（ｂａｃｋ‐ｅｎｄ‐ｏｆ‐ｌｉｎｅ：ＢＥＯＬ）相互接続体などの任意の適切な種類の相互接続体を広く含み得る。周辺相互接続層１０８は、相互接続線１１０とヴィアコンタクト１１２とが形成することができる、１つ又は複数の層間誘電体（ｉｎｔｅｒｌａｙｅｒ ｄｉｅｌｅｃｔｒｉｃ：ＩＬＤ）層（「金属間誘電体（ｉｎｔｅｒｍｅｔａｌ ｄｉｅｌｅｃｔｒｉｃ：ＩＭＤ）層」としても知られる）をさらに含み得る。すなわち、周辺相互接続層１０８は、複数のＩＬＤ層内に相互接続線１１０及びヴィアコンタクト１１２を含み得る。周辺相互接続層１０８内の相互接続線１１０とヴィアコンタクト１１２とは、タングステン（Ｗ）、コバルト（Ｃｏ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、シリサイド、又はそれらの任意の組み合わせを含むが、これらに限定されない導電性材料を含み得る。周辺相互接続層１０８のＩＬＤ層は、酸化シリコン、窒化シリコン、酸窒化シリコン、低誘電率（ｌｏｗ‐ｋ）誘電体、又はそれらの任意の組み合わせを含むが、これらに限定されない誘電体材料を含み得る。
３Ｄメモリデバイス１００は、周辺デバイス１０４及び周辺相互接続層１０８の上側に１つ又は複数のメモリアレイデバイスを備え得る。なお、３Ｄメモリデバイス１００内の構成要素の空間的相関関係をさらに示すために、図１にはｘ軸及びｙ軸を追加している。基板１０２は、ｘ方向（横方向）に横方向に延在する２つの外側面（たとえば、上面及び下面）を含む。本明細書で使用する場合、１つの構成要素（たとえば、層又はデバイス）が、半導体デバイス（たとえば、３Ｄメモリデバイス１００）の別の構成要素（たとえば、層又はデバイス）の「上」、「上側」、又は「下側」にあるかどうかは、基板がｙ方向に半導体デバイスの最下平面内に位置決めされたときに、半導体デバイスの基板（たとえば、基板１０２）に対してｙ方向（垂直方向）に判定される。空間的相関関係を説明するための同一の概念が、本開示全体にわたって適用されている。
いくつかの実施形態では、３Ｄメモリデバイス１００は、メモリセルがＮＡＮＤメモリストリングのアレイの形態で設けられる、ＮＡＮＤフラッシュ・メモリ・デバイスである。ＮＡＮＤメモリストリングのアレイはそれぞれ、メモリスタック内に形成され得る。図１に示すように、３Ｄメモリデバイス１００は、周辺デバイス１０４及び周辺相互接続層１０８の上側に垂直方向に積み重ねられている、複数のメモリアレイデバイスを備え得る。メモリアレイデバイスはそれぞれ、ソース基板、このソース基板上にあるメモリスタック、及びそれぞれがメモリスタックを貫通して垂直方向に延在し、かつソース基板と接触しているＮＡＮＤメモリストリングのアレイを含み得る。いくつかの実施形態では、３Ｄメモリデバイス１００が、周辺デバイス１０４及び周辺相互接続層１０８の上側に、単一のメモリアレイデバイスを備えていることが理解される。
図１に示すように、３Ｄメモリデバイス１００は、周辺デバイス１０４及び周辺相互接続層１０８の上側に、第１のメモリアレイデバイスを備え得る。第１のメモリアレイデバイスは、第１のソース基板１１４と、第１のメモリスタック１２０と、第１のＮＡＮＤメモリストリング１２６のアレイと、を含み得る。第１のソース基板１１４は、周辺相互接続層１０８の上側に配置され、かつこれに電気的に接続され得る。いくつかの実施形態では、第１のソース基板１１４は、周辺相互接続層１０８、たとえば周辺相互接続層１０８の上部ＩＬＤ層内の相互接続体と接触している導電性基板１１６を含む。第１のソース基板１１４は、導電性基板１１６上に配置され、かつ第１のＮＡＮＤメモリストリング１２６の下端と接触している半導体基板１１８をさらに含み得る。第１のソース基板１１４は、第１のＮＡＮＤメモリストリング１２６のアレイにおける共通ソースとして機能することができる。いくつかの実施形態では、半導体基板１１８は、アモルファスシリコン、ポリシリコン、又は単結晶シリコンなどのシリコンを含むが、これらに限定されない半導体材料を含む。導電性基板１１６は、半導体基板１１８と周辺相互接続層１０８との間の電気抵抗を低減することができる。いくつかの実施形態では、導電性基板１１６は、金属（たとえば、Ｗ、Ｃｏ、Ｃｕ、及びＡｌ）、金属合金、並びに金属シリサイド（たとえば、タングステンシリサイド、コバルトシリサイド、銅シリサイド、及びアルミニウムシリサイド）を含む導電性材料を備える。一例では、半導体基板１１８はポリシリコンを含み、また導電性基板１１６はタングステンシリサイド（ＷＳｉｘ）を含む。
いくつかの実施形態では、第１のメモリアレイデバイスは、それぞれが半導体層１２２及び誘電体層１２４（本明細書では「半導体層／誘電体層対」と呼んでいる）を含む、複数の対を貫通して垂直方向に延在している第１のＮＡＮＤメモリストリング１２６を含む。積層されている半導体層／誘電体層対を、本明細書では第１のメモリスタック１２０とも呼んでいる。いくつかの実施形態によれば、第１のメモリスタック１２０内で交互配置されている半導体層１２２及び誘電体層１２４は、垂直方向に交互に並んでいる。すなわち、第１のメモリスタック１２０の上部又は下部にあるものを除いて、半導体層１２２にはそれぞれ、両側で２つの誘電体層１２４が隣接し得、また誘電体層１２４にはそれぞれ、両側で２つの半導体層１２２が隣接し得る。半導体層１２２はそれぞれ、同じ厚さを有し得るか、又は異なる厚さを有し得る。同様に、誘電体層１２４はそれぞれ、同じ厚さを有し得るか、又は異なる厚さを有し得る。半導体層１２２は、ポリシリコンなどの半導体材料を含み得る。誘電体層１２４は、酸化シリコンなどの誘電体材料を含み得る。
図２は、本開示のいくつかの実施形態による、フローティングゲート２０８を有する典型的なＮＡＮＤメモリストリング２００の断面を示す。ＮＡＮＤメモリストリング２００は、図１に示す第１のＮＡＮＤメモリストリング１２６の一例である。ＮＡＮＤメモリストリング２００は、誘電体充填層２０１と、半導体チャネル２０２と、トンネル層２０４と、フローティングゲート２０８と、ブロッキング層２１０と、を含み得る。いくつかの実施形態では、誘電体充填層２０１は酸化シリコンを含み、また半導体チャネル２０２は、アモルファスシリコン、ポリシリコン、又は単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、トンネル層２０４は、酸化シリコン、酸窒化シリコン、又はそれらの組み合わせを含む。フローティングゲート２０８は、ポリシリコンなどの半導体材料を含み得る。ブロッキング層２１０は、酸化シリコン、酸窒化シリコン、高誘電率（ｈｉｇｈ‐ｋ）誘電体、又はそれらの任意の組み合わせを含み得る。ＮＡＮＤメモリストリング２００は、円筒形状（たとえば、柱形状）を有し得る。いくつかの実施形態によれば、誘電体充填層２０１、半導体チャネル２０２、トンネル層２０４、フローティングゲート２０８、及びブロッキング層２１０は、中心から柱の外面に向かって半径方向に沿って、この順序で配置されている。
ＮＡＮＤメモリストリング２００は、複数の制御ゲート２０６及びゲート誘電体２１０をさらに含み得る。制御ゲート２０６を、図１に示す、第１のＮＡＮＤメモリストリング１２６に当接している半導体層１２２の一部とすることができる。このため、制御ゲート２０６は、ポリシリコンなどの半導体材料を含み得る。いくつかの実施形態では、制御ゲート２０６は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、又はそれらの任意の組み合わせを含むが、これらに限定されない導電性材料を含み得る。ゲート誘電体２１０を、図１に示す、第１のＮＡＮＤメモリストリング１２６に当接している誘電体層１２４の一部とすることができる。したがって、ゲート誘電体２１０は、酸化シリコン、酸窒化シリコン、ｈｉｇｈ‐ｋ誘電体、又はそれらの任意の組み合わせなどの誘電体材料を含み得る。
図１に戻って参照すると、第１のＮＡＮＤメモリストリング１２６が、「フローティングゲート」型のＮＡＮＤメモリストリング（たとえば、ＮＡＮＤメモリストリング２００）に限定されず、また第１のメモリスタック１２０も、「半導体層／誘電体層対」型のメモリスタックに限定されないことが理解される。いくつかの実施形態では、第１のメモリスタック１２０は、それぞれが導電体層１２２及び誘電体層１２４を含む、複数の対（本明細書では「導電体層／誘電体層対」と呼んでいる）を含む。いくつかの実施形態によれば、第１のメモリスタック１２０内で交互配置されている導電体層１２２及び誘電体層１２４は、垂直方向に交互に並んでいる。すなわち、第１のメモリスタック１２０の上部又は下部にあるものを除いて、導電体層１２２にはそれぞれ、両側で２つの誘電体層１２４が隣接し得、また誘電体層１２４にはそれぞれ、両側で２つの導電体層１２２が隣接し得る。導電体層１２２はそれぞれ、同じ厚さを有し得るか、又は異なる厚さを有し得る。同様に、誘電体層１２４はそれぞれ、同じ厚さを有し得るか、又は異なる厚さを有し得る。導電体層１２２は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、シリサイド、又はそれらの任意の組み合わせを含むが、これらに限定されない導電性材料を含み得る。誘電体層１２４は、酸化シリコン、窒化シリコン、酸窒化シリコン、又はそれらの任意の組み合わせを含むが、これらに限定されない誘電体材料を含み得る。
いくつかの実施形態では、第１のＮＡＮＤメモリストリング１２６はそれぞれ、「電荷トラップ」型のＮＡＮＤメモリストリングであり、これは半導体チャネル及び複合誘電体層（「メモリ膜」としても知られる）を含む。いくつかの実施形態では、半導体チャネルは、アモルファスシリコン、ポリシリコン、又は単結晶シリコンなどのシリコンを含む。いくつかの実施形態では、複合誘電体層は、トンネル層と、蓄積層（「電荷トラップ層」としても知られる）と、ブロッキング層と、を含む。第１のＮＡＮＤメモリストリング１２６はそれぞれ、円筒形状（たとえば、柱形状）を有し得る。いくつかの実施形態によれば、半導体チャネル、トンネル層、蓄積層、及びブロッキング層は、中心から柱の外面に向かって半径方向に沿って、この順序で配置されている。トンネル層は、酸化シリコン、酸窒化シリコン、又はそれらの任意の組み合わせを含み得る。蓄積層は、窒化シリコン、酸窒化シリコン、シリコン、又はそれらの任意の組み合わせを含み得る。ブロッキング層は、酸化シリコン、酸窒化シリコン、高誘電率（ｈｉｇｈ‐ｋ）誘電体、又はそれらの任意の組み合わせを含み得る。一例では、ブロッキング層は、酸化シリコン／酸窒化シリコン／酸化シリコン（ＯＮＯ）の複合層を含み得る。別の例では、ブロッキング層は、酸化アルミニウム（Ａｌ２Ｏ３）層、又は酸化ハフニウム（ＨｆＯ２）層若しくは酸化タンタル（Ｔａ２Ｏ５）層などのｈｉｇｈ‐ｋ誘電体層を含み得る。
いくつかの実施形態では、第１のＮＡＮＤメモリストリング１２６は、複数の制御ゲート（それぞれがワード線の一部である）をさらに含む。第１のメモリスタック１２０内の導電体層又は半導体層１２２はそれぞれ、第１のＮＡＮＤメモリストリング１２６の各メモリセルの制御ゲートとして機能することができる。第１のＮＡＮＤメモリストリング１２６はそれぞれ、その下端にソース選択ゲートを含み得、またその上端にドレイン選択ゲートを含み得る。本明細書で使用する場合、ある構成要素（たとえば、第１のＮＡＮＤメモリストリング１２６）の「上端」は、基板１０２からｙ方向にさらに離隔している端部であり、またその構成要素（たとえば、第１のＮＡＮＤメモリストリング１２６）の「下端」は、基板１０２に対してｙ方向により接近している端部である。図１に示すように、第１のＮＡＮＤメモリストリング１２６のアレイは、それぞれの下端を半導体基板１１８と接触させることによって、共通ソース、すなわち第１のソース基板１１４を共有することができる。
３Ｄメモリデバイス１００は、第１のＮＡＮＤメモリストリング１２６及び周辺デバイス１０４の上側に配置され、かつこれらに電気的に接続されている第１のビット線１３０をさらに備え得る。いくつかの実施形態では、第１のＮＡＮＤメモリストリング１２６の上端におけるドレインは、第１のビット線コンタクト１２８を介して第１のビット線１３０に電気的に接続されている。第１のビット線コンタクト１２８及び第１のビット線１３０は、第１のメモリスタック１２０の上側における１つ又は複数のＩＬＤ層に形成されている、Ｗ、Ｃｏ、Ｃｕ、及びＡｌなどの導電性材料を含み得る。第１のビット線１３０は、周辺相互接続層１０８内の相互接続体を介して、マルチプレクサ１０６などの周辺デバイス１０４に電気的に接続され得る。これにより、第１のＮＡＮＤメモリストリング１２６を、第１のビット線１３０を介したマルチプレクサ１０６の入力の１つとすることができる。
上記のように、いくつかの実施形態では、３Ｄメモリデバイス１００は、第１のメモリアレイデバイスの上側に積み重ねられている第２のメモリアレイデバイスなど、垂直方向に積み重ねられている複数のメモリアレイデバイスを備える。第２のメモリアレイデバイスは、第１のビット線１３０の上側に配置され、かつ周辺相互接続層１０８に電気的に接続されている第２のソース基板１３４と、第２のソース基板１３４上に配置されている第２のメモリスタック１４０と、それぞれが第２のメモリスタック１４０を貫通して垂直方向に延在し、かつ第２のソース基板１３４と接触している第２のＮＡＮＤメモリストリング１４２のアレイと、を含み得る。
第１のメモリアレイデバイスの対応物と同様に、第２のソース基板１３４は、周辺相互接続層１０８に電気的に接続されている（図示せず）導電性基板１３６と、導電性基板１３６上に配置され、かつ第２のＮＡＮＤメモリストリング１４２の下端と接触している半導体基板１３８と、を含み得る。第２のソース基板１３４は、第２のＮＡＮＤメモリストリング１４２のアレイの共通ソースとして機能することができる。いくつかの実施形態では、半導体基板１３８は、アモルファスシリコン、ポリシリコン、又は単結晶シリコンなどのシリコンを含むが、これらに限定されない半導体材料を含む。いくつかの実施形態では、導電性基板１３６は、金属（たとえば、Ｗ、Ｃｏ、Ｃｕ、及びＡｌ）並びに金属シリサイド（たとえば、タングステンシリサイド、コバルトシリサイド、銅シリサイド、及びアルミニウムシリサイド）を含む導電性材料を備える。一例では、半導体基板１３８はポリシリコンを含み、また導電性基板１３６はタングステンシリサイド（ＷＳｉｘ）を含む。
第１のメモリアレイデバイスの対応物と同様に、第２のメモリスタック１４０は、複数の半導体層／誘電体層対又は複数の導電体層／誘電体層対を含み得、また第２のＮＡＮＤメモリストリング１４２を、上記で詳細に説明したような「フローティングゲート」型のＮＡＮＤメモリストリング又は「電荷トラップ」型のＮＡＮＤメモリストリングとすることができる。それでもなお、３Ｄメモリデバイス１００は、第２のＮＡＮＤメモリストリング１４２及び周辺デバイス１０４の上側に配置され、かつこれらに電気的に接続されている第２のビット線１４４をさらに備え得る。いくつかの実施形態では、第２のＮＡＮＤメモリストリング１４２の上端におけるドレインは、第２のビット線１４４に電気的に接続されている。第２のビット線１４４は、周辺相互接続層１０８内の相互接続体を介して、マルチプレクサ１０６などの周辺デバイス１０４に電気的に接続され得る。これにより、第２のＮＡＮＤメモリストリング１４２を、第２のビット線１４４を介したマルチプレクサ１０６の別の入力とすることができる。したがって、マルチプレクサ１０６は、第１のメモリアレイデバイス内の第１のＮＡＮＤメモリストリング（複数可）１２６、又は第２のメモリアレイデバイス内の第２のＮＡＮＤメモリストリング（複数可）１４２のうちの一方を選択するように構成され得る。第１のメモリアレイデバイス内の第１のＮＡＮＤメモリストリング（複数可）１２６及び第２のメモリアレイデバイス内の第２のＮＡＮＤメモリストリング（複数可）１４２は、マルチプレクサ１０６を使用して、周辺デバイス１０４の同じデータバッファ（たとえば、ビット線のページバッファ）及び／又はドライバ（たとえば、ワード線ドライバ）を共有することができる。
図１に示すように、いくつかの実施形態では、３Ｄメモリデバイス１００は、第２のビット線１４４の上側に配置され、かつ周辺相互接続層１０８に電気的に接続されている第３のソース基板１４６と、第３のソース基板１４６上に配置されている第３のメモリスタック１５２と、それぞれが第３のメモリスタック１５２を貫通して垂直方向に延在し、かつ第３のソース基板１４６と接触している第３のＮＡＮＤメモリストリング１５４のアレイと、を含む、第３のメモリアレイデバイスをさらに備える。第３のソース基板１４６は、周辺相互接続層１０８に電気的に接続されている（図示せず）導電性基板１４８と、導電性基板１４８上に配置され、かつ第３のＮＡＮＤメモリストリング１５４の下端と接触している半導体基板１５０と、を含み得る。第３のソース基板１４６、第３のメモリスタック１５２、及び第３のＮＡＮＤメモリストリング１５４は、第１及び第２のメモリアレイデバイスにおけるそれらの対応物と同様であるため、これについては繰り返さない。
３Ｄメモリデバイス１００は、第３のＮＡＮＤメモリストリング１５４及び周辺デバイス１０４の上側に配置され、かつこれらに電気的に接続されている第３のビット線１５６をさらに備え得る。第３のビット線１５６は、周辺相互接続層１０８内の相互接続体を介して、マルチプレクサ１０６などの周辺デバイス１０４に電気的に接続され得る。これにより、第３のＮＡＮＤメモリストリング１５４を、第３のビット線１５６を介したマルチプレクサ１０６のさらに別の入力とすることができる。したがって、マルチプレクサ１０６は、第１のメモリアレイデバイス内の第１のＮＡＮＤメモリストリング（複数可）１２６、第２のメモリアレイデバイス内の第２のＮＡＮＤメモリストリング（複数可）１４２、又は第３のメモリアレイデバイス内の第３のＮＡＮＤメモリストリング（複数可）１５４のうちの１つを選択するように構成され得る。第１のメモリアレイデバイス内の第１のＮＡＮＤメモリストリング（複数可）１２６、第２のメモリアレイデバイス内の第２のＮＡＮＤメモリストリング（複数可）１４２、及び第３のメモリアレイデバイス内の第３のＮＡＮＤメモリストリング（複数可）１５４は、マルチプレクサ１０６を使用して、周辺デバイス１０４の同じデータバッファ（たとえば、ビット線のページバッファ）及び／又はドライバ（たとえば、ワード線ドライバ）を共有することができる。
メモリアレイデバイスの数が図１に示す例によって限定されることはなく、ｎとすることができることが理解され、ここで、ｎは任意の正の整数である。図示していないが、ｎ個のメモリアレイデバイスのそれぞれは、ゲート線スリット（ｇａｔｅ ｌｉｎｅ ｓｌｉｔｓ：ＧＬＳ）などの任意の適切な追加構成要素や、ワード線コンタクトなどの他の局所コンタクトを含み得、その詳細は容易に理解され得るため、これについて本明細書では説明しない。
図３Ａ〜図３Ｆは、本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な形成プロセスを示す。図４は、本開示のいくつかの実施形態による、３Ｄメモリデバイスを形成するための典型的な方法のフローチャートである。図３Ａ〜図３Ｆ及び図４に示す３Ｄメモリデバイスの例には、図１に示す３Ｄメモリデバイス１００が含まれる。図３Ａ〜図３Ｆ及び図４については併せて説明する。方法４００に示す工程は網羅的なものではなく、他の工程も、図示している工程のいずれかの前、後、又は合間に実行され得ることが理解される。さらに、一部の工程は同時に、又は図４に示すものとは異なる順序で実行されてもよい。
図４を参照すると、方法４００は工程４０２から開始され、ここで、周辺デバイスが基板上に形成される。この基板をシリコン基板とすることができる。工程４０２は、複数のメモリストリングのうちの１つを選択するように構成されているマルチプレクサを形成することと、このマルチプレクサを介して複数のメモリストリングによって共有される、データバッファ及びドライバを形成することと、を含み得る。図３Ａに示すように、周辺デバイス３０４がシリコン基板３０２上に形成される。周辺デバイス３０４は、シリコン基板３０２上に形成されている複数のトランジスタを含み得る。これらのトランジスタは、フォトリソグラフィ、乾式エッチング及び／又は湿式エッチング、薄膜蒸着、熱成長、注入、化学機械研磨（ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）、及び他の任意の適切なプロセスを含むが、これらに限定されない複数のプロセスによって形成され得る。いくつかの実施形態では、ドープ領域がイオン注入及び／又は熱拡散によってシリコン基板３０２内に形成され、これらの領域は、たとえばトランジスタのソース領域及び／又はドレイン領域として機能する。いくつかの実施形態では、分離領域（たとえば、ＳＴＩ）もまた、乾式エッチング及び／又は湿式エッチング、並びに薄膜蒸着によってシリコン基板３０２内に形成される。周辺デバイス３０４のトランジスタは、マルチプレクサ３０６、データバッファ（図示せず）、及びドライバ（図示せず）などの様々な種類の回路を形成することができる。
図４に示すように、方法４００は工程４０４に進み、ここで、周辺相互接続層が周辺デバイスの上側に形成される。この周辺相互接続層は、１つ又は複数のＩＬＤ層内に複数の相互接続体を含み得る。図３Ｂに示すように、周辺相互接続層３０８が、シリコン基板３０２上及び周辺デバイス３０４の上側に形成され得る。周辺相互接続層３０８は、複数のＩＬＤ層内のＭＥＯＬ及び／又はＢＥＯＬにおける相互接続線３１０及びヴィアコンタクト３１２を含む、相互接続体を備えることにより、周辺デバイス３０４との電気的接続を行うことができる。
いくつかの実施形態では、周辺相互接続層３０８は、複数のプロセスで形成されている複数のＩＬＤ層、及びその内部にある相互接続体を含む。たとえば、相互接続線３１０及びヴィアコンタクト３１２は、化学蒸着（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）、物理蒸着（ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ：ＰＶＤ）、原子層蒸着（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ：ＡＬＤ）、電解めっき、無電解めっき、又はそれらの任意の組み合わせを含むが、これらに限定されない１つ又は複数の薄膜蒸着プロセスによって蒸着されている導電性材料を含み得る。相互接続線３１０及びヴィアコンタクト３１２を形成する形成プロセスには、フォトリソグラフィ、ＣＭＰ、乾式エッチング及び／若しくは湿式エッチング、又は他の任意の適切なプロセスがさらに含まれ得る。これらのＩＬＤ層は、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むが、これらに限定されない１つ又は複数の薄膜蒸着プロセスによって蒸着されている誘電体材料を含み得る。図３Ｂに示すＩＬＤ層及び相互接続体は、総称して「相互接続層」（たとえば、周辺相互接続層３０８）と呼ばれ得る。
図４に示すように、方法４００は工程４０６に進み、ここで、第１のソース基板が周辺相互接続層の上側に形成され、かつこれに電気的に接続される。工程４０６は、周辺相互接続層と接触する導電性基板を形成することと、この導電性基板上に半導体基板を形成することと、を含み得る。いくつかの実施形態では、この導電性基板は金属シリサイドを含み、また半導体基板はポリシリコンを含む。
図３Ｃに示すように、導電性基板３１６及び半導体基板３１８を含む第１のソース基板３１４が、周辺相互接続層３０８の上面に形成される。導電性基板３１６内の導電性材料には、金属、金属合金、及び金属シリサイドが含まれ得るが、これらに限定されない。いくつかの実施形態では、導電性基板３１６は、Ｃｕ、Ｃｏ、Ａｌ、ニッケル（Ｎｉ）、チタン（Ｔｉ）、Ｗ、又は他の任意の適切な金属などの１つ又は複数の金属を含む。いくつかの実施形態では、導電性基板３１６は１つ又は複数の金属合金を含み、これらの金属合金のそれぞれは、Ｃｕ、Ｃｏ、Ｎｉ、Ｔｉ、Ｗのうちの少なくとも２つによる合金（たとえば、ＴｉＮｉ合金又はＴｉＮｉ合金とＴｉＷ合金との組み合わせ）、又は他の任意の適切な金属合金である。いくつかの実施形態では、導電性基板３１６は、銅シリサイド、コバルトシリサイド、ニッケルシリサイド、チタンシリサイド、タングステンシリサイド、又は他の任意の適切な金属シリサイドなどの１つ又は複数の金属シリサイドを含む。
導電性基板３１６は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき、又はそれらの任意の組み合わせを含むが、これらに限定されない１つ又は複数の薄膜蒸着プロセスによって形成され得る。導電性基板３１６内の導電性材料に応じて、導電性基板３１６の蒸着は複数のプロセスを伴ってもよい。いくつかの実施形態では、金属シリサイド導電膜の蒸着は、シリコン膜を蒸着することと、金属膜を蒸着することと、熱処理（たとえば、アニーリング、焼結、又は他の任意の適切なプロセス）によってシリコン膜及び金属膜をシリサイド化することと、を含む。
図３Ｃに示すように、半導体基板３１８が導電性基板３１６上に形成され得る。半導体基板３１８は、アモルファスシリコン又はポリシリコンなどのシリコンを含むが、これらに限定されない半導体材料を含み得る。半導体基板３１８は、ＣＶＤ、ＰＶＤ、ＡＬＤ、電解めっき、無電解めっき、又はそれらの任意の組み合わせを含むが、これらに限定されない１つ又は複数の薄膜蒸着プロセスによって形成され得る。一例では、第１のソース基板３１４は、まずタングステン膜を蒸着し、次にタングステン膜上にポリシリコン膜を蒸着し、続いて熱処理（たとえば、アニーリング、焼結、又は他の任意の適切なプロセス）により、ポリシリコン膜及びタングステン膜をシリサイド化することによって形成される。これにより、導電性基板３１６がタングステンシリサイドから形成され得、また半導体基板３１８がポリシリコンから形成され得ることになる。
図４に示すように、方法４００は工程４０８に進み、ここで、第１のメモリスタックを貫通して垂直方向に延在する第１のメモリストリングが形成される。第１のメモリストリングは第１のソース基板の上側にあり得、かつこれと接触し得る。いくつかの実施形態では、第１のメモリスタックは、交互配置されているポリシリコン層及び酸化シリコン層を蒸着することによって形成されている。
図３Ｃに示すように、交互配置されているポリシリコン層３２２と酸化シリコン層３２４とが、第１のソース基板３１４の半導体基板３１８上に形成される。交互配置されているポリシリコン層３２２と酸化シリコン層３２４とは、メモリスタック３２０を形成することができる。いくつかの実施形態では、ポリシリコン層３２２はそれぞれ、同じ厚さを有し得るか、又は異なる厚さを有し得る。同様に、酸化シリコン層３２４はそれぞれ、同じ厚さを有し得るか、又は異なる厚さを有し得る。メモリスタック３２０は、ＣＶＤ、ＰＶＤ、ＡＬＤ、又はそれらの任意の組み合わせを含むが、これらに限定されない１つ又は複数の薄膜蒸着プロセスによって形成され得る。
図３Ｄに示すように、第１のソース基板３１４がフォトリソグラフィ及びエッチングによってパターン化され、周辺デバイス３０４の上側にある部分が除去されて、周辺デバイス３０４とメモリアレイデバイス（複数可）とが相互接続されるようにしている。メモリスタック３２０は「トリム／エッチング」プロセスによってさらにパターン化され、側部（複数可）上に横方向に１つ又は複数の階段構造３２５が形成されて、ワード線のファンアウトが行われ得るようにしている。図３Ｄに示すように、開口部（チャネルホール）３２７が、湿式エッチング及び／又は乾式エッチングにより、メモリスタック３２０内で交互配置されているポリシリコン層３２２及び酸化シリコン層３２４を貫通してエッチングされる。いくつかの実施形態では、チャネルホール３２７は、深掘り反応性イオンエッチング（ｄｅｅｐ ｒｅａｃｔｉｖｅ‐ｉｏｎ ｅｔｃｈｉｎｇ：ＤＲＩＥ）を用いてエッチングされている。
図３Ｅに示すように、第１のＮＡＮＤメモリストリング３２６が、チャネルホール３２７に様々な層を蒸着する（図３Ｄに示すように）ことにより、メモリスタック３２０を貫通して形成される。いくつかの実施形態では、第１のＮＡＮＤメモリストリング３２６を形成する形成プロセスは、チャネルホール３２７に当接している酸化シリコン層３２４の部分を湿式エッチングかつ／又は乾式エッチングすることにより、複数の横方向凹部を形成して、フローティングゲート用の空間を残すことを含む。いくつかの実施形態では、第１のＮＡＮＤメモリストリング３２６を形成する形成プロセスは、ＰＶＤ、ＣＶＤ、ＡＬＤ、又はそれらの任意の組み合わせなどの１つ又は複数の薄膜蒸着プロセスを用いて、たとえば酸化シリコン層、ポリシリコン層、酸化シリコン層、ポリシリコン層、そして酸化シリコン層というように続けて蒸着していくことにより、ブロッキング層、フローティングゲート、トンネル層、半導体チャネル、及び誘電体充填層を形成することをさらに含む。
メモリスタック３２０が複数の導電体層／誘電体層対を含み、第１のＮＡＮＤメモリストリング３２６が「電荷トラップ」型のＮＡＮＤメモリストリングであるいくつかの実施形態では、様々な形成プロセスが用いられることが理解される。たとえば、まず交互配置されている犠牲層（たとえば、窒化シリコン層）及び誘電体層（たとえば、酸化シリコン層）を含む誘電体スタックが、第１のソース基板３１４上に蒸着され得る。この「電荷トラップ」型のＮＡＮＤメモリストリングは、まず誘電体スタックを貫通して垂直方向に延在するチャネルホールをエッチングし、続いてメモリ膜（たとえば、トンネル層、蓄積層、及びブロッキング層を含む）及び半導体チャネルをチャネルホール内に続けて蒸着することにより、誘電体スタックを貫通して形成され得る。次に、交互配置されている導電体層（たとえば、タングステン層）及び誘電体層（たとえば、酸化シリコン層）を含むメモリスタックが、「ゲート置換」プロセスを用いて、すなわち誘電体スタック内の犠牲層を、当該誘電体スタックを貫通して垂直方向に延在するスリットを介して導電体層と置き換えることにより、形成され得る。
図４に示すように、方法４００は工程４１０に進み、ここで、第１のビット線が第１のメモリストリング及び周辺デバイスの上側に形成され、かつこれらに電気的に接続される。図３Ｅに示すように、第１のビット線コンタクト３２８が１つ又は複数のＩＬＤ層を通り、かつ第１のＮＡＮＤメモリストリング３２６の上端と接触して形成され、その結果、第１のビット線コンタクト３２８が第１のＮＡＮＤメモリストリング３２６に電気的に接続されるようにしている。次に、第１のビット線３３０が１つ又は複数のＩＬＤ層を通り、かつ周辺相互接続層３０８内の第１のビット線コンタクト３２８及び相互接続体の両方と接触して形成され、その結果、第１のＮＡＮＤメモリストリング３２６が、マルチプレクサ３０６などの周辺デバイス３０４に電気的に接続されるようにしている。
いくつかの実施形態では、第１のビット線コンタクト３２８及び第１のビット線３３０を形成する形成プロセスは、乾式エッチング及び／又は湿式エッチングを用いて開口部（たとえば、ヴィアホール又はトレンチ）を形成し、続いて導電体の充填、接着、及び／又は他の目的のために、当該開口部を導電性材料及び他の材料（たとえば、バリア層、接着層、及び／又はシード層）で充填することを含む。第１のビット線コンタクト３２８及び第１のビット線３３０は、Ｗ、Ｃｏ、Ｃｕ、Ａｌ、ドープシリコン、ドープシリサイド、又はそれらの任意の組み合わせを含むが、これらに限定されない導電性材料を含み得る。第１のビット線コンタクト３２８及び第１のビット線３３０の開口部は、ＡＬＤ、ＣＶＤ、ＰＶＤ、電解めっき、他の任意の適切なプロセス、又はそれらの任意の組み合わせにより、導電性材料及び他の材料で充填され得る。
図４に示すように、方法４００は工程４１２に進み、ここで、第２のソース基板が第１のビット線の上側に形成され、かつ周辺相互接続層に電気的に接続される。図４に示すように、方法４００は工程４１４に進み、ここで、第２のメモリスタックを貫通して垂直方向に延在する第２のメモリストリングが形成される。第２のメモリストリングは第２のソース基板の上側にあり得、かつこれと接触し得る。図４に示すように、方法４００は工程４１６に進み、ここで、第２のビット線が第２のメモリストリング及び周辺デバイスの上側に形成され、かつこれらに電気的に接続される。
図３Ｆに示すように、導電性基板３３６及び半導体基板３３８を含む第２のソース基板３３４が、第１のビット線３３０の上側に形成され、かつ周辺相互接続層３０８に電気的に接続される（図示せず）。第２のメモリスタック３４０を貫通して垂直方向に延在する第２のＮＡＮＤメモリストリング３４２が形成され得る。第２のＮＡＮＤメモリストリング３４２は第２のソース基板３３４の上側にあり得、かつこれと接触し得る。第２のビット線３４４が、第２のＮＡＮＤメモリストリング３４２及び、マルチプレクサ３０６などの周辺デバイス３０４の上側に形成され得、かつこれらと電気的に接続され得る。第２のソース基板３３４、第２のメモリスタック３４０、第２のＮＡＮＤメモリストリング３４２、及び第２のビット線３４４の形成に関する詳細は、第１のメモリアレイデバイスにおけるそれらの対応物と同様であるため、これについては繰り返さない。同様の形成プロセスを用いて、第２のメモリアレイデバイスの上側に垂直方向に積み重ねられる追加のメモリアレイデバイス（複数可）を形成できることが理解される。
本開示の一態様によれば、３Ｄメモリデバイスは、基板と、この基板上に配置されている周辺デバイスと、この周辺デバイスの上側に配置されている周辺相互接続層と、この周辺相互接続層の上側に配置され、かつこれに電気的に接続されている第１のソース基板と、第１のソース基板上に配置されている第１のメモリスタックと、第１のメモリスタックを貫通して垂直方向に延在し、かつ第１のソース基板と接触している第１のメモリストリングと、第１のメモリストリング及び周辺デバイスの上側に配置され、かつこれらに電気的に接続されている第１のビット線と、を備える。
いくつかの実施形態では、第１のソース基板は、周辺相互接続層と接触している導電性基板と、導電性基板上に配置され、かつ第１のメモリストリングの下端と接触している半導体基板と、を含む。導電性基板は金属シリサイドを含み得、また半導体基板はポリシリコンを含み得る。
いくつかの実施形態では、３Ｄメモリデバイスは、第１のビット線の上側に配置され、かつ周辺相互接続層に電気的に接続されている第２のソース基板と、第２のソース基板上に配置されている第２のメモリスタックと、第２のメモリスタックを貫通して垂直方向に延在し、かつ第２のソース基板と接触している第２のメモリストリングと、第２のメモリストリング及び周辺デバイスの上側に配置され、かつこれらに電気的に接続されている第２のビット線と、をさらに備える。
いくつかの実施形態では、周辺デバイスは、第１のメモリストリング及び第２のメモリストリングのうちの一方を選択するように構成されているマルチプレクサを含む。周辺デバイスは、このマルチプレクサを介して第１及び第２のメモリストリングによって共有される、データバッファ及びドライバをさらに含む。
いくつかの実施形態では、第１のメモリスタックは、交互配置されているポリシリコン層及び酸化シリコン層を含む。いくつかの実施形態では、第１のメモリストリングは複数のフローティングゲートを含む。
本開示の別の態様によれば、３Ｄメモリデバイスは、基板と、この基板上に配置されているマルチプレクサを含む周辺デバイスと、この周辺デバイスの上側に配置されている第１のメモリスタックと、第１のメモリスタックを貫通して垂直方向に延在する第１のメモリストリングと、第１のメモリストリング及びマルチプレクサの上側に配置され、かつこれらに電気的に接続されている第１のビット線と、第１のビット線の上側に配置されている第２のメモリスタックと、第２のメモリスタックを貫通して垂直方向に延在する第２のメモリストリングと、第２のメモリストリング及びマルチプレクサの上側に配置され、かつこれらに電気的に接続されている第２のビット線と、を備える。マルチプレクサは、第１のメモリストリング及び第２のメモリストリングのうちの一方を選択するように構成されている。
いくつかの実施形態では、周辺デバイスは、このマルチプレクサを介して第１及び第２のメモリストリングによって共有される、データバッファ及びドライバをさらに含む。
いくつかの実施形態では、３Ｄメモリデバイスは、周辺デバイスの上側に配置されている周辺相互接続層と、この周辺相互接続層と第１のメモリスタックとの間に配置され、かつ周辺相互接続層に電気的に接続されている第１のソース基板と、第１のビット線と第２のメモリスタックとの間に配置され、かつ周辺相互接続層に電気的に接続されている第２のソース基板と、をさらに備える。
いくつかの実施形態では、第１及び第２のソース基板のそれぞれは、周辺相互接続層と接触している導電性基板と、導電性基板上に配置され、かつそれぞれの第１の又は第２のメモリストリングの下端と接触している半導体基板と、を含む。導電性基板は金属シリサイドを含み得、また半導体基板はポリシリコンを含み得る。
いくつかの実施形態では、第１及び第２のメモリスタックのそれぞれは、交互配置されているポリシリコン層及び酸化シリコン層を含む。いくつかの実施形態では、第１及び第２のメモリストリングのそれぞれは、複数のフローティングゲートを含む。
本開示のさらに別の態様によれば、３Ｄメモリデバイスを形成するための方法が開示されている。周辺デバイスが基板上に形成される。周辺相互接続層が周辺デバイスの上側に形成される。第１のソース基板が周辺相互接続層の上側に形成され、かつこれに電気的に接続される。第１のメモリスタックを貫通して垂直方向に延在する第１のメモリストリングが形成される。第１のメモリストリングは第１のソース基板の上側にあり、かつこれと接触している。第１のビット線が第１のメモリストリング及び周辺デバイスの上側に形成され、かつこれらに電気的に接続される。
いくつかの実施形態では、第１のソース基板を形成するために、導電性基板が周辺相互接続層と接触して形成され、また半導体基板が導電性基板上に、第１のメモリストリングの下端と接触して形成されている。導電性基板は金属シリサイドを含み得、また半導体基板はポリシリコンを含み得る。
いくつかの実施形態では、第２のソース基板が第１のビット線の上側に形成され、かつ周辺相互接続層に電気的に接続され、第２のメモリスタックを貫通して垂直方向に延在する第２のメモリストリングが形成され、第２のメモリストリングは第２のソース基板の上側にあり、かつこれと接触しており、また、第２のビット線が第２のメモリストリング及び周辺デバイスの上側に形成され、かつこれらに電気的に接続されている。
いくつかの実施形態では、周辺デバイスを形成するために、第１のメモリストリング及び第２のメモリストリングのうちの一方を選択するように構成されているマルチプレクサが、形成される。いくつかの実施形態では、周辺デバイスを形成するために、このマルチプレクサを介して第１及び第２のメモリストリングによって共有される、データバッファ及びドライバが形成される。
いくつかの実施形態では、第１のメモリスタックは、交互配置されているポリシリコン層及び酸化シリコン層を蒸着することによって形成されている。いくつかの実施形態では、第１のメモリストリングを形成するために、複数のフローティングゲートが形成される。
特定の実施形態に関する前述の説明により、本開示の一般的性質が完全に明らかになるので、当業者であれば、自身が有する範囲内の知識を適用することにより、過度の実験を実施することなく、また本開示の一般的な概念から逸脱することなく、そのような特定の実施形態を容易に修正し、かつ／又は種々の用途にこれらを適合させることができる。したがって、そのような適合及び修正は、本明細書に提示している教示及び指針に基づいて、開示している実施形態の等価物の意味するところ及び範囲内にあることが意図される。本明細書における表現法又は用語法は説明を目的とするものであって、限定するものではなく、そのため本明細書の用語法又は表現法は、その教示及び指針に照らして、当業者により解釈されるべきである、と理解すべきである。
特定の諸機能及びそれらの関係の実装形態を示す機能的構成ブロックを用いて、本開示の実施形態を上記で説明してきた。これらの機能的構成ブロックの境界を、本明細書では説明の便宜を図って任意に定義している。特定の諸機能とその関係とが適切に実行される限り、代替の境界を定義することができる。
「発明の概要」及び「要約書」のセクションには、本発明者（複数可）によって企図される１つ又は複数の典型的な実施形態を記載できるが、その全ては記載できないことから、本開示及び添付の特許請求の範囲を何ら限定することを意図したものではない。
本開示の範囲及び領域を、上記の典型的な実施形態のいずれによっても限定すべきではなく、以下の特許請求の範囲及びそれらの等価物によってのみ定義すべきである。

Claims (23)

  1. 基板と、
    前記基板上に配置されている周辺デバイスと、
    前記周辺デバイスの上側に配置されている周辺相互接続層と、
    前記周辺相互接続層の上側に配置され、かつ前記周辺相互接続層に電気的に接続されている第１のソース基板と、前記第１のソース基板上に配置されている第１のメモリスタックと、
    前記第１のメモリスタックを貫通して垂直方向に延在し、かつ前記第１のソース基板と接触している第１のメモリストリングと、
    前記第１のメモリストリング及び前記周辺デバイスの上側に配置され、かつ前記第１のメモリストリング及び前記周辺デバイスに電気的に接続されている第１のビット線と、を備える、
    三次元（３Ｄ）メモリデバイス。
  2. 前記第１のソース基板は、
    前記周辺相互接続層と接触している導電性基板と、
    前記導電性基板上に配置され、かつ前記第１のメモリストリングの下端と接触している半導体基板と、を含む、請求項１に記載の３Ｄメモリデバイス。
  3. 前記導電性基板は金属シリサイドを含み、また前記半導体基板はポリシリコンを含む、請求項２に記載の３Ｄメモリデバイス。
  4. 前記第１のビット線の上側に配置され、かつ前記周辺相互接続層に電気的に接続されている第２のソース基板と、
    前記第２のソース基板上に配置されている第２のメモリスタックと、
    前記第２のメモリスタックを貫通して垂直方向に延在し、かつ前記第２のソース基板と接触している第２のメモリストリングと、
    前記第２のメモリストリング及び前記周辺デバイスの上側に配置され、かつ前記第２のメモリストリング及び前記周辺デバイスに電気的に接続されている第２のビット線と、をさらに備える、請求項１から３のいずれか一項に記載の３Ｄメモリデバイス。
  5. 前記周辺デバイスは、前記第１のメモリストリング及び前記第２のメモリストリングのうちの一方を選択するように構成されているマルチプレクサを含む、請求項４に記載の３Ｄメモリデバイス。
  6. 前記周辺デバイスは、前記マルチプレクサを介して前記第１及び第２のメモリストリングによって共有される、データバッファ及びドライバをさらに含む、請求項５に記載の３Ｄメモリデバイス。
  7. 前記第１のメモリスタックは、交互配置されているポリシリコン層及び酸化シリコン層を含む、請求項１から６のいずれか一項に記載の３Ｄメモリデバイス。
  8. 前記第１のメモリストリングは複数のフローティングゲートを含む、請求項１から７のいずれか一項に記載の３Ｄメモリデバイス。
  9. 三次元（３Ｄ）メモリデバイスであって、
    基板と、
    前記基板上に配置されているマルチプレクサを含む周辺デバイスと、
    前記周辺デバイスの上側に配置されている第１のメモリスタックと、
    前記第１のメモリスタックを貫通して垂直方向に延在する第１のメモリストリングと、
    前記第１のメモリストリング及び前記マルチプレクサの上側に配置され、かつ前記第１のメモリストリング及び前記マルチプレクサに電気的に接続されている第１のビット線と、
    前記第１のビット線の上側に配置されている第２のメモリスタックと、
    前記第２のメモリスタックを貫通して垂直方向に延在する第２のメモリストリングと、
    前記第２のメモリストリング及び前記マルチプレクサの上側に配置され、かつ前記第２のメモリストリング及び前記マルチプレクサに電気的に接続されている第２のビット線と、を備え、
    前記マルチプレクサは、前記第１のメモリストリング及び前記第２のメモリストリングのうちの一方を選択するように構成されている、
    三次元（３Ｄ）メモリデバイス。
  10. 前記周辺デバイスは、前記マルチプレクサを介して前記第１及び第２のメモリストリングによって共有される、データバッファ及びドライバをさらに含む、請求項９に記載の３Ｄメモリデバイス。
  11. 前記周辺デバイスの上側に配置されている周辺相互接続層と、
    前記周辺相互接続層と前記第１のメモリスタックとの間に配置され、かつ前記周辺相互接続層に電気的に接続されている第１のソース基板と、
    前記第１のビット線と前記第２のメモリスタックとの間に配置され、かつ前記周辺相互接続層に電気的に接続されている第２のソース基板と、をさらに備える、請求項９又は１０に記載の３Ｄメモリデバイス。
  12. 前記第１及び第２のソース基板のそれぞれは、
    前記周辺相互接続層に電気的に接続されている導電性基板と、
    前記導電性基板上に配置され、かつそれぞれの前記第１の又は第２のメモリストリングの下端と接触している半導体基板と、を含む、請求項１１に記載の３Ｄメモリデバイス。
  13. 前記導電性基板は金属シリサイドを含み、また前記半導体基板はポリシリコンを含む、請求項１２に記載の３Ｄメモリデバイス。
  14. 前記第１及び第２のメモリスタックのそれぞれは、交互配置されているポリシリコン層及び酸化シリコン層を含む、請求項９から１３のいずれか一項に記載の３Ｄメモリデバイス。
  15. 前記第１及び第２のメモリストリングのそれぞれは、複数のフローティングゲートを含む、請求項９から１４のいずれか一項に記載の３Ｄメモリデバイス。
  16. 基板上に周辺デバイスを形成することと、
    前記周辺デバイスの上側に周辺相互接続層を形成することと、
    前記周辺相互接続層の上側に、前記周辺相互接続層に電気的に接続して第１のソース基板を形成することと、
    第１のメモリスタックを貫通して垂直方向に延在する第１のメモリストリングを形成することであって、前記第１のメモリストリングは前記第１のソース基板の上側にあり、かつ前記第１のソース基板と接触している、第１のメモリストリングを形成することと、
    前記第１のメモリストリング及び前記周辺デバイスの上側に、前記第１のメモリストリング及び前記周辺デバイスに電気的に接続して第１のビット線を形成することと、を含む、
    三次元（３Ｄ）メモリデバイスを形成するための方法。
  17. 前記第１のソース基板を形成することは、
    前記周辺相互接続層と接触させて導電性基板を形成することと、
    前記導電性基板上に、前記第１のメモリストリングの下端と接触させて半導体基板を形成することと、を含む、請求項１６に記載の方法。
  18. 前記導電性基板は金属シリサイドを含み、また前記半導体基板はポリシリコンを含む、請求項１７に記載の方法。
  19. 前記第１のビット線の上側に、前記周辺相互接続層に電気的に接続して第２のソース基板を形成することと、
    第２のメモリスタックを貫通して垂直方向に延在する第２のメモリストリングを形成することであって、前記第２のメモリストリングは前記第２のソース基板の上側にあり、かつ前記第２のソース基板と接触している、第２のメモリストリングを形成することと、
    前記第２のメモリストリング及び前記周辺デバイスの上側に、前記第２のメモリストリング及び前記周辺デバイスに電気的に接続して第２のビット線を形成することと、をさらに含む、請求項１６から１８のいずれか一項に記載の方法。
  20. 前記周辺デバイスを形成することは、前記第１のメモリストリング及び前記第２のメモリストリングのうちの一方を選択するように構成されているマルチプレクサを形成することを含む、請求項１６から１９のいずれか一項に記載の方法。
  21. 前記周辺デバイスを形成することは、前記マルチプレクサを介して前記第１及び第２のメモリストリングによって共有される、データバッファ及びドライバを形成することをさらに含む、請求項２０に記載の方法。
  22. 交互配置されているポリシリコン層及び酸化シリコン層を蒸着することにより、前記第１のメモリスタックを形成することをさらに含む、請求項１６から２１のいずれか一項に記載の方法。
  23. 前記第１のメモリストリングを形成することは、複数のフローティングゲートを形成することを含む、請求項２２に記載の方法。
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