JP7450672B2 - メモリデバイス、回路構造、及びその製造方法 - Google Patents
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Description
110,310,910:基板
120,320,620,710,821,822,920:周辺回路
130,330,GP,930:ポリシリコン層
140,340,940:バッファ層
150,350,BM,950:金属層
160,360,VAD,960:ビアアレイ
170,370,970:ワード線構造
3100,CW,9100:接触窓
3120,9120:絶縁層
380,TAV,980:送信アレイ貫通ビア
390,WIR,990:導電線構造
400,600,700:メモリデバイス
610,630:ウェル
810:メモリブロック
811-81N:メモリセルアレイ
BD:ベベル距離
BG:ベベル境界
D1:長さ
DP11,DP12,DP1,DP2:放電路
GD:駆動回路
GND:基準接地電圧
IW1-IW3:分離窓
MA:メモリセルアレイ
P+,N+,HDP:高濃度ドープ領域
PGP:周辺ポリシリコン層
T1,T2:トランジスタ
VADP:周辺ビアアレイ
WG:ウェハ境界
WL:ワード線
Claims (17)
- 基板上に配置された周辺回路と、
前記周辺回路上を覆い、前記周辺回路に電気的に結合された金属層と、
前記金属層上に配置されたバッファ層と、
前記バッファ層上に配置され、基準接地電圧を受けるポリシリコン層と、
前記バッファ層内に形成され、前記金属層と前記ポリシリコン層とを電気的に接続するために使用されるビアアレイと、
を備え、
少なくとも1つの第1の放電路が、前記ビアアレイ、前記金属層、および前記周辺回路を介して、前記ポリシリコン層と前記基板との間に形成され、
前記ポリシリコン層にプラズマが照射されるときに、前記ポリシリコン層上の蓄積電荷は、前記少なくとも1つの第1の放電路を介して放電される、回路構造。 - 前記周辺回路が駆動回路であり、前記駆動回路が少なくとも1つのトランジスタを備え、前記ビアアレイが、前記少なくとも1つのトランジスタの少なくとも1つの高濃度ドープ領域に電気的に結合される、請求項1に記載の回路構造。
- 絶縁層に形成され、前記金属層に電気的に接続される送信アレイ貫通ビアと、
前記絶縁層上に形成され、前記送信アレイ貫通ビアに電気的に結合され、かつ接触窓を介して前記ポリシリコン層に電気的に結合される導電線構造と、
をさらに備え、
前記絶縁層が前記ポリシリコン層上を覆い、少なくとも1つの第2の放電路が、前記導電線構造、前記送信アレイ貫通ビア、前記金属層、及び前記周辺回路を介して、前記ポリシリコン層と前記基板との間に形成される、
請求項1に記載の回路構造。 - 前記周辺回路が、
第1の電圧を受ける第1のウェル内に配置された第1のトランジスタと、
第2の電圧を受ける第2のウェル内に配置された第2のトランジスタと、
を備え、
前記第1のトランジスタと前記第2のトランジスタの導電型が異なり、前記第1のウェルと前記第2のウェルの導電型が異なり、前記第1の電圧と前記第2の電圧の電圧極性が異なる、
請求項1に記載の回路構造。 - 前記ポリシリコン層上に形成された複数のワード線が積層態様である、請求項3に記載の回路構造。
- 基板と、
前記基板に形成された、複数のメモリブロックにそれぞれ対応する複数の駆動回路と、
複数のビアアレイと、
前記ビアアレイ及び複数の金属層をそれぞれ介して前記駆動回路に電気的に結合された複数のポリシリコン層と、
前記ポリシリコン層の周囲に形成された周辺ポリシリコン層と、
を備え、
前記周辺ポリシリコン層及び前記ポリシリコン層が基準接地電圧を受け、
前記周辺ポリシリコン層は、複数の分離窓を形成し、前記分離窓の各々は、少なくとも1つのメモリブロックを収容するために使用される、
メモリデバイス。 - 前記周辺ポリシリコン層を複数の周辺金属層に結合するために使用される複数の周辺ビアアレイと、
前記周辺金属層にそれぞれ結合された複数の高濃度ドープ領域と、
をさらに備える、請求項6に記載のメモリデバイス。 - 前記周辺ビアアレイが、前記周辺ポリシリコン層の複数の角部にそれぞれ配置された、請求項7に記載のメモリデバイス。
- 前記ビアアレイが、前記ポリシリコン層の角部にそれぞれ配置された、請求項6に記載のメモリデバイス。
- 前記少なくとも1つのメモリブロックの長さが、ウェハのベベル境界とウェハ境界との間のベベル距離未満である、請求項6に記載のメモリデバイス。
- 基板上に周辺回路を形成するステップと、
前記周辺回路上を覆うための金属層を形成し、前記金属層を前記周辺回路に電気的に結合するステップと、
前記金属層上を覆うためのバッファ層を形成するステップと、
バッファ層を覆うためのポリシリコン層を前記ポリシリコン層が基準接地電圧を受けるように形成するステップと、
前記バッファ層内にビアアレイを、前記ビアアレイが前記金属層及び前記ポリシリコン層に電気的に接続されるように形成するステップと、
前記ビアアレイ、前記金属層、及び前記周辺回路を介して、前記ポリシリコン層と前記基板との間に少なくとも1つの第1の放電路を形成するステップと、
前記ポリシリコン層にプラズマが照射されるときに、前記ポリシリコン層上の蓄積電荷を放電するための前記少なくとも1つの第1の放電路を提供するステップと、
を含む、
回路構造の製造方法。 - 前記周辺回路内の少なくとも1つのトランジスタの少なくとも1つの高濃度ドープ領域に前記ビアアレイを電気的に結合するステップをさらに含む、請求項11に記載の回路構造の製造方法。
- 送信アレイ貫通ビアを絶縁層内に、前記送信アレイ貫通ビアが前記金属層に電気的に接続されるように、形成するステップであって、前記絶縁層が前記ポリシリコン層上を覆う、ステップと、
導電線構造を前記絶縁層上に、前記導電線構造が前記送信アレイ貫通ビアに電気的に結合されるように、形成するステップと、
前記導電線構造を接触窓を介して前記ポリシリコン層に電気的に結合するステップと、
前記導電線構造、前記送信アレイ貫通ビア、前記金属層、及び前記周辺回路を介して、前記ポリシリコン層と前記基板との間に、少なくとも1つの第2の放電路を形成するステップと、
をさらに含む、請求項11に記載の回路構造の製造方法。 - 複数のワード線を前記ポリシリコン層上に積層態様に形成するステップと、
エッチング処理を行うために前記ワード線にプラズマが照射されるときに前記ポリシリコン層上の蓄積電荷を放電するために、前記少なくとも1つの第1の放電路及び前記少なくとも1つの第2の放電路を提供するステップと、
をさらに含む、請求項13に記載の回路構造の製造方法。 - 前記ビアアレイが前記ポリシリコン層の角部に形成される、請求項11に記載の回路構造の製造方法。
- 前記ポリシリコン層がメモリブロックに対応し、前記メモリブロックの長さがウェハのベベル境界とウェハ境界との間のベベル距離未満である、請求項11に記載の回路構造の製造方法。
- 周辺ポリシリコン層を前記ポリシリコン層の周辺に、前記周辺ポリシリコン層が前記基準接地電圧を受けるように形成するステップと、
複数の周辺ビアアレイを、前記周辺ポリシリコン層が複数の周辺金属層を介して複数の高濃度ドープ領域に結合されるように、形成するステップと、
をさらに含む、請求項11に記載の回路構造の製造方法。
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