CN117116917A - 存储器装置、电路结构及其制造方法 - Google Patents

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Abstract

本发明提供一种存储器装置，例如三维与门快闪存储器(3D AND Flash memory)装置或三维或非门快闪存储器(3D NOR Flash memory)、电路结构及其制造方法被提出。电路结构包括周边电路、金属层、缓冲层、多晶硅层以及通孔阵列。周边电路设置在基底上。金属层覆盖在周边电路上，并与周边电路电性耦接。缓冲层设置在金属层上。多晶硅层接收参考接地电压，并设置在缓冲层上。通孔阵列设置在缓冲层中，用以电性连接金属层以及多晶硅层。

Description

存储器装置、电路结构及其制造方法
技术领域
本发明是有关于一种存储器装置、电路结构及其制造方法，且特别是有关于一种有效产生累积电荷的放电路径的存储器装置、电路结构及其制造方法。
背景技术
在三维存储器装置的制造技术中，利用高密度的等离子体来进行蚀刻工艺示常见的手段。这种高密度的等离子体的施加手段，常导致在存储器装置中累积过大能量的电荷，而产生电弧效应的风险。因此，在制造过程中，如何提升累积电荷的放电路径以减低产生电弧效应的风险，是为本领域技术人员的重要课题。
发明内容
本发明提供存储器装置、电路结构以及其制造方法。其中的电路结构提供放电路径，以提供制造过程中进行累积电荷的宣泄动作。
本发明的电路结构包括周边电路、金属层、缓冲层、多晶硅层以及通孔阵列。周边电路设置在基底上。金属层覆盖在周边电路上，并与周边电路电性耦接。缓冲层设置在金属层上。多晶硅层接收参考接地电压，并设置在缓冲层上。通孔阵列设置在缓冲层中，用以电性连接金属层以及多晶硅层。其中多晶硅层通过通孔阵列、金属层以及周边电路来与基底间形成至少一第一放电路径。
本发明的存储器装置包括基底、多个驱动电路、多个通孔阵列、多个多晶硅层以及周边多晶硅层。驱动电路形成在基底上。驱动电路分别对应多个存储区块。多晶硅层分别通过通孔阵列以及金属层以电性耦接至驱动电路。周边多晶硅层形成在多晶硅层的外围，周边多晶硅层以及多晶硅层接收参考接地电压。
本发明的电路结构的制造方法包括：在基底上形成周边电路；形成金属层以覆盖在周边电路上，并使金属层与周边电路电性耦接；形成缓冲层以覆盖在金属层上；形成多晶硅层以覆盖缓冲层，使多晶硅层接收至参考接地电压；在缓冲层中形成通孔阵列，使通孔阵列电性连接该金属层以及多晶硅层；以及，通过通孔阵列、金属层以及周边电路来在多晶硅层以及基底间形成至少一第一放电路径。
基于上述，本发明的电路结构，通过在缓冲层中设置通孔阵列，并通过通孔阵列使多晶硅层可与周边电路电性耦接，并藉此在多晶硅层以及基底产生至少一放电路径。如此一来，在多晶硅层上因工艺动作所产生的累积电荷可以通过上述的放电路径进行宣泄，有效降低电路结构因累积电荷而生损坏的可能性。
附图说明
图1绘示本发明一实施例的电路结构的剖面结构的示意图。
图2绘示本发明实施例的电路结构的制造过程中，累积电荷宣泄动作的另一实施方式的示意图。
图3绘示本发明另一实施例的存储器装置的剖面结构的示意图。
图4绘示本发明一实施例的存储装置的立体结构的示意图。
图5绘示本发明图4实施例的存储装置的俯视图。
图6绘示本发明实施例的存储器装置的等效电路的示意图。
图7绘示本发明实施例的存储器装置的立体架构的示意图。
图8A绘示本发明实施例的存储器装置的一存储器区块的示意图。
图8B绘示存储器区块与晶圆间的尺寸关系示意图。
图9A至图9G绘示本发明实施例的电路结构的制造流程示意图。
附图标记说明
100、300、900：电路结构
110、310、910：基底
120、320、620、710、821、822、920：周边电路
130、330、GP、930：多晶硅层
140、340、940：缓冲层
150、350、BM、950：金属层
160、360、VAD、960：通孔阵列
170、370、970：字线结构
3100、CW、9100：接触窗
3120、9120：绝缘层
380、TAV、980：穿透式阵列贯孔
390、WIR、990：导线结构
400、600、700：存储器装置
610、630：阱区
810：存储器区块
811～81N：存储单元阵列
BD：斜角距离
BG：斜角边界
D1：长度
DP11、DP12、DP1、DP2：放电路径
GD：驱动电路
GND：参考接地电压
IW1～IW3：分隔窗
MA：存储单元阵列
P+、N+、HDP：重掺杂区
PGP：周边多晶硅层
T1、T2：晶体管
VADP：周边通孔阵列
WG：晶圆边界
WL：字线
具体实施方式
请参照图1，图1绘示本发明一实施例的电路结构的剖面结构的示意图。电路结构100包括基底110、周边电路120、多晶硅层130、缓冲层140、金属层150、通孔阵列160以及多条字线WL形成的字线结构170。周边电路120设置在基底110中。其中在本实施例中，周边电路120包括晶体管T1以及T2。晶体管T1可以为一N型晶体管，并具有由N型重掺杂区(N+)所构成的源极以及漏极。晶体管T2则可以为一P型晶体管，并具有由P型重掺杂区(P+)所构成的源极以及漏极。
金属层150覆盖在周边电路120的上方，并可通过多个接触窗与晶体管T1、T2的其中之一重掺杂区电性耦接。缓冲层140则覆盖在金属层150上方，多晶硅层130则覆盖在缓冲层140上方。其中通孔阵列160设置在缓冲层140中，并用以电性耦接多晶硅层130以及金属层150。如此一来，多晶硅层130与基底110间，可通过通孔阵列160、金属层150以及周边电路120中晶体管T1的重掺杂区N+来形成放电路径DP11；多晶硅层130与基底110间，并可通过通孔阵列160、金属层150以及周边电路120中晶体管T2的重掺杂区P+来形成另一放电路径DP12。
值得一提的，在本实施例中，多晶硅层130并接收参考接地电压GND。此外，基底110也可接收参考接地电压GND。
在本实施例中，在电路结构100的制造过程中，当等离子体被施加于多晶硅层130上并在多晶硅层130上产生累积电荷时，多晶硅层130上的累积电荷可通过放电路径DP11以及DP12来进行宣泄。其中，当多晶硅层130上为负电压时(例如不大于0.7伏特)，累积电荷可通过放电路径DP11进行宣泄。当多晶硅层130上为正电压时(例如大于0.7伏特)，累积电荷可通过放电路径DP12进行宣泄。
值得一提的，在本发明其他实施例中，周边电路120可仅具有晶体管T1。晶体管T1的重掺杂区N+也可提供双极性的电荷宣泄动作。其中，当多晶硅层130上为负电压时(例如小于0.7伏特)，累积电荷可通过放电路径DP11进行宣泄；而在当多晶硅层130上为正电压，且大于晶体管T1的重掺杂区N+以及基底110间的结击穿电压时，累积电荷同样可通过放电路径DP11进行宣泄。
附带一提的，字线结构170上的多条字线WL以阶梯状的方式进行排列，并被设置在多晶硅层130上。
以下并请参照图2，图2绘示本发明实施例的电路结构的制造过程中，累积电荷宣泄动作的另一实施方式的示意图。同样针对图1的电路结构100进行说明。其中，当针对的电路结构100上的字线WL进行蚀刻工艺时，通过针对字线结构170的上表面施加等离子体以执行蚀刻动作，并使字线结构170产生多个可裸露缓冲层140的凹槽。在这样的蚀刻动作下，多晶硅层130所累积的电荷同样可以通过放电路径DP11、DP12进行宣泄，可确保电路结构100在制造过程中，不为累积电荷所损坏。
以下请参照图3，图3绘示本发明另一实施例的电路结构的剖面结构的示意图。电路结构300包括基底310、周边电路320、多晶硅层330、缓冲层340、金属层350、通孔阵列360、多条字线形成的字线结构370、穿透式阵列贯孔380、导线结构390以及接触窗3100。
周边电路320形成在基底310中。其中在本实施例中，周边电路320包括晶体管T1以及T2。晶体管T1可以为一N型晶体管，并具有由N型重掺杂区(N+)所构成的源极以及漏极。晶体管T2则可以为一P型晶体管，并具有由P型重掺杂区(P+)所构成的源极以及漏极。金属层350覆盖在周边电路320的上方，并可通过多个接触窗与晶体管T1、T2的其中之一重掺杂区电性耦接。缓冲层340则覆盖在金属层350上方，多晶硅层330则覆盖在缓冲层340上方。其中通孔阵列360形成在缓冲层340中，并用以电性耦接多晶硅层330以及金属层350。如此一来，多晶硅层330与基底310间，可通过通孔阵列360、金属层350以及周边电路320中晶体管T1的重掺杂区N+来形成一放电路径；多晶硅层330与基底310间，并可通过通孔阵列360、金属层350以及周边电路320中晶体管T2的重掺杂区P+来形成另一放电路径。
值得一提的，在本实施例中，电路结构300还包括穿透式阵列贯孔380。穿透式阵列贯孔380形成在绝缘层3120中。穿透式阵列贯孔380贯穿多晶硅层330以及缓冲层340并与金属层350电性连接。此外，在绝缘层3120上方并形成导线结构390，其中导线结构390的一端电性耦接至金属层350，导线结构390的另一端则通过接触窗3100以电性耦接至多晶硅层330。
如此一来，在本实施例中，多晶硅层330可通过导线结构390、穿透式阵列贯孔380、金属层350以及周边电路320来与基底310间形成另一放电路径DP2。其中放电路径DP2可应用在电路结构300的正常操作下，提供多晶硅层330的放电路径。
在本实施例中，穿透式阵列贯孔380、导线结构390以及接触窗3100可通过后段工艺来完成。
由上述说明可以得知，本发明实施例的电路结构300的架构，可形成多个放电路径，并使多晶硅层330上的累积电荷可以有效的被宣泄，维持电路结构300的正常运作。
以下请参照图4以及图5，其中图4绘示本发明一实施例的存储装置的立体结构的示意图，图5绘示本发明图4实施例的存储装置的俯视图。存储装置400可以为三维存储装置，包括基底(未绘示)、多个驱动电路GD、多个通孔阵列VAD、多个多晶硅层GP以及周边多晶硅层PGP。驱动电路GD可以阵列的形式设置在基底中。多个多晶硅层GP分别对应多个驱动电路GD以进行排列。多个多晶硅层GP上分别形成多个通孔阵列VAD。驱动电路GD通过多个金属层BM以及通孔阵列VAD以分别与多个多晶硅层GP电性耦接。
在本实施例中，多个多晶硅层GP可分别对应多个存储器区块。多晶硅层GP并可通过对应的通孔阵列VAD、金属层BM以及作为周边电路的驱动电路GD以与基底间形成至少一放电路径。本实施例的放电路径的形成方式与图1实施例中的放电路径DP11、DP12相同，此处恕不多赘述。
通孔阵列VAD可以形成在多晶硅层GP的角落。
附带一提的，各金属层BM与对应的各驱动电路GD可通过接触窗相互电性耦接。
多晶硅层GP可均接收参考接地电压GND。
在另一方面，周边多晶硅层PGP形成在多晶硅层GP的外围。周边多晶硅层PGP中可形成多个分隔窗IW1～IW3(本实施例为3个)，每一分隔窗IW1～IW3中可设置一个或多个多晶硅层GP。本实施例绘示的存储器装置400可以为或非(NOR)门快闪存储器装置或也可以为与(AND)门快闪存储器装置。
周边多晶硅层PGP的角落可形成周边通孔阵列VADP。各周边通孔阵列VADP可电性耦接至金属层BM，并通过接触窗耦接至基底中的重掺杂区HDP。重掺杂区HDP可以为设置在基底中的驱动电路的一部份。
请参照图6，图6绘示本发明实施例的存储器装置的等效电路的示意图。存储器装置600包括多个存储单元阵列MA以及周边电路620。其中多个存储单元阵列MA耦接的多晶硅层GP可分别通过对应的通孔阵列以电性耦接至做为驱动电路的周边电路620。存储单元阵列MA耦接的多晶硅层GP与周边电路620的耦接路径VADP形成的一放电路径。此外，存储器装置600另包括穿透式阵列贯孔TAV以及导线结构WIR。导线结构WIR的一端通过接触窗电性耦接至多晶硅层GP，导线结构WIR的另一端耦接至穿透式阵列贯孔TAV。穿透式阵列贯孔TAV则电性耦接至周边电路620。如此一来，接触窗、导线结构WIR以及穿透式阵列贯孔TAV可形成在周边电路620的基底以及多晶硅层GP间的另一放电路径。
周边电路620包括晶体管T1以及T2。晶体管T2形成在阱区610中，晶体管T1则可形成在阱区630中。在本实施例中，阱区630形成在阱区610上。此外，晶体管T1、T2可具有不同的导电型态，例如，晶体管T2可以为P型晶体管而晶体管T1可以为N型晶体管。相对应的，阱区610、630也可具有不同的导电型态，例如，阱区610可以为N型阱区，阱区630则可以为P型阱区。另外，在本实施例中，阱区610可接收正极性的电压，阱区630则可接收负极性的电压。
请参照图7，图7绘示本发明实施例的存储器装置的立体架构的示意图。存储器装置700包括多个存储单元阵列MA。存储单元阵列MA耦接至多晶硅层GP，其中多晶硅层GP接收参考接地电压。在本实施例中，多晶硅层GP通过通孔阵列VAD以电性耦接至金属层BM。金属层BM并通过接触窗以电性耦接至周边电路710。通孔阵列VAD以及金属层BM在多晶硅层GP以及周边电路710的基底间提供一第一放电路径DP1。另外，存储器装置700另包括接触窗CW、导线结构WIR以及穿透式阵列贯孔TAV。接触窗CW、导线结构WIR以及穿透式阵列贯孔TAV依序电性耦接在多晶硅层GP以及周边电路710间并提供一第二放电路径DP2。
本实施例的存储器装置700提供双重的放电路径，可有效的宣泄多晶硅层GP上的累积电荷，可有效确保存储器装置700的安全性。
以下请参照图8A以及图8B，其中图8A绘示本发明实施例的存储器装置的一存储器区块的示意图，图8B则绘示存储器区块与晶圆间的尺寸关系示意图。在图8A中，本发明实施例的存储器装置的一存储器区块810可包括多个存储单元阵列811～81N。存储器区块810中的周边电路(例如字线驱动电路)821、822可以被设置在存储器区块810中相同侧边的相对角落上，并可提升电荷放电的效益。
在图8B中，为确保存储器区块810中的放电路径不会被切除，存储器区块810的长度D1小于晶圆的斜角(Bevel)边界BG与晶圆边界WG间的斜角距离BD。
请参照图9A至图9G，图9A至图9G绘示本发明实施例的电路结构的制造流程示意图。在图9A中，电路结构900包括基底910、周边电路920以及金属层950。周边电路920被形成在基底910中。金属层950形成在周边电路920上，并通过多个接触窗电性耦接至周边电路920。接着，在图9B中，缓冲层940被形成金属层950上，并覆盖金属层950。多晶硅层930则被形成在缓冲层940上，并覆盖缓冲层940。
在图9C中，在缓冲层940中形成通孔阵列960。通孔阵列960用以使多晶硅层930与金属层950电性耦接。通过通孔阵列960，多晶硅层930与基底910间，可具有由通孔阵列960、金属层950以及周边电路920所形成的一放电路径。
在图9D中，多个字线所建构的字线结构970可被形成在多晶硅层930上。字线结构970可呈现一阶梯状。在图9E中，等离子体被施加在字线结构970的上表面上以执行蚀刻动作。蚀刻动作可使字线结构970中的局部区域裸露出缓冲层940，并且，由通孔阵列960、金属层950以及周边电路920所形成的一放电路径可持续对等离子体所产生的累积电路执行放电动作。
在图9F中，在多晶硅层930上可形成绝缘层9120，绝缘层9120可覆盖多晶硅层930以及字线结构970。并且，在绝缘层9120中可形成穿透式阵列贯孔980以及接触窗9100。穿透式阵列贯孔980可贯穿多晶硅层930以及缓冲层940并电性耦接至金属层950。接触窗9100则电性耦接至多晶硅层930。在图9G中，则在绝缘层9120形成导线结构990，其中导线结构990电性耦接在接触窗9100以及穿透式阵列贯孔980间。如此一来，接触窗9100、导线结构990、穿透式阵列贯孔980以及金属层950可形成在多晶硅层930以及周边电路920间的另一放电路径。
综上所述，本发明的电路结构通过形成通孔阵列以使接收参考接地电压的多晶硅层可通过通孔阵列以电性耦接至周边电路，并通过周边电路中的重掺杂区以耦接至基底。如此一来，多晶硅层至基底间可形成一放电路径，并可藉此针对多晶硅层上的累积电荷进行宣泄动作。可在制造过程中，有效保护电路结构而不受到等离子体所产生的累积电荷的损坏。

Claims (20)

1.一种电路结构，其特征在于，包括：
一周边电路，设置在一基底上；
一金属层，覆盖在该周边电路上，并与该周边电路电性耦接；
一缓冲层，设置在该金属层上；
一多晶硅层，接收一参考接地电压，并设置在该缓冲层上；以及
一通孔阵列，位于该缓冲层中，用以电性连接该金属层以及该多晶硅层。
2.根据权利要求1所述的电路结构，其特征在于，该周边电路为一驱动电路，该驱动电路包括至少一晶体管，该通孔阵列电性耦接至该至少一晶体管的至少一重掺杂区。
3.根据权利要求1所述的电路结构，其中该多晶硅层通过该通孔阵列、该金属层以及该周边电路来与该基底间形成至少一第一放电路。
4.根据权利要求1所述的电路结构，其特征在于，还包括：
一穿透式阵列贯孔，位于一绝缘层中并与该金属层电性连接；
一导线结构，设置在该绝缘层上，与该穿透式阵列贯孔电性耦接，并通过一接触窗以与该多晶硅层电性耦接，
其中该绝缘层覆盖在该多晶硅层上，该多晶硅层通过该导线结构、该穿透式阵列贯孔、该金属层以及该周边电路来与该基底间形成至少一第二放电路径。
5.根据权利要求1所述的电路结构，其特征在于，该周边电路包括：
一第一晶体管，设置在一第一阱区上，该第一阱区接收一第一电压；以及
一第二晶体管，设置在一第二阱区上，该第二阱区接收一第二电压，
其中该第一晶体管与该第二晶体管的导电型态不相同，该第一阱区与该第二阱区的导电型态不相同，且该第一阱区与该第一晶体管的导电型态不相同，该第一电压与该第二电压的电压极性不相同。
6.根据权利要求4所述的电路结构，其特征在于，还包括：
多条字线，堆叠设置在该多晶硅层上。
7.一种存储器装置，其特征在于，包括：
一基底；
多个驱动电路，形成在该基底上，这些驱动电路分别对应多个存储区块；
多个通孔阵列；
多个多晶硅层，分别通过这些通孔阵列以及多个金属层以电性耦接至这些驱动电路；以及
一周边多晶硅层，设置在这些多晶硅层的外围，该周边多晶硅层以及这些多晶硅层接收一参考接地电压。
8.根据权利要求7所述的存储器装置，其特征在于，还包括：
多个周边通孔阵列，用以使该周边多晶硅层耦接至多个周边金属层；以及
多个重掺杂区，分别耦接至这些周边金属层。
9.根据权利要求8所述的存储器装置，其特征在于，这些周边通孔阵列分别设置在该周边多晶硅层的多个角落。
10.根据权利要求7所述的存储器装置，其中这些通孔阵列分别设置在这些多晶硅层的角落。
11.根据权利要求7所述的存储器装置，其中该周边多晶硅层形成多个分隔窗，各该分隔窗用以容置至少一存储区块。
12.根据权利要求11所述的存储器装置，其中该至少一存储区块的长度小于晶圆的斜角边界与晶圆边界间的斜角距离。
13.一种电路结构的制造方法，其特征在于，包括：
在一基底上形成一周边电路；
形成一金属层以覆盖在该周边电路上，并使该金属层与该周边电路电性耦接；
形成一缓冲层以覆盖在该金属层上；
形成一多晶硅层以覆盖该缓冲层，使该多晶硅层接收至一参考接地电压；
在该缓冲层中形成一通孔阵列，使该通孔阵列电性连接该金属层以及该多晶硅层；以及
通过该通孔阵列、该金属层以及该周边电路来在该多晶硅层以及该基底间形成至少一第一放电路径。
14.根据权利要求13所述电路结构的制造方法，其特征在于，还包括：
使该通孔阵列电性耦接至该周边电路中的至少一晶体管的至少一重掺杂区。
15.根据权利要求13所述的电路结构的制造方法，其特征在于，还包括：
当等离子体将施加于该多晶硅层上时，提供该至少一第一放电路径来宣泄该多晶硅层上的累积电荷。
16.根据权利要求13所述的电路结构的制造方法，其特征在于，还包括：
在一绝缘层中形成一穿透式阵列贯孔，使该穿透式阵列贯孔与该金属层电性连接，其中该绝缘层覆盖在该多晶硅层上；
在该绝缘层上形成一导线结构，使该导线结构与该穿透式阵列贯孔电性耦接；
通过一接触窗以使该导线结构与该多晶硅层电性耦接；
通过该导线结构、该穿透式阵列贯孔、该金属层以及该周边电路以在该多晶硅层与该基底间形成至少一第二放电路径。
17.根据权利要求16所述的电路结构的制造方法，其特征在于，还包括：
以堆叠方式在该多晶硅层上形成多条字线；以及
当等离子体施加于这些字线上以执行蚀刻动作时，提供该至少一第一放电路径以及该至少一第二放电路径以宣泄该多晶硅层上的累积电荷。
18.根据权利要求13所述的电路结构的制造方法，其特征在于，该通孔阵列形成在该多晶硅层的角落。
19.根据权利要求13所述的电路结构的制造方法，其特征在于，该多晶硅层对应一存储区块，该存储区块的长度小于晶圆的斜角边界与晶圆边界间的斜角距离。
20.根据权利要求13所述的电路结构的制造方法，其特征在于，还包括：
在该多晶硅层的外围形成一周边多晶硅层，使该周边多晶硅层接收该参考接地电压；以及
形成多个周边通孔阵列以使该周边多晶硅层通过多个周边金属层以耦接至多个重掺杂区。
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