JP2021040092A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】酸化膜からの金属配線の剥がれを抑制することが可能な半導体装置を提供する。【解決手段】一実施形態によれば、半導体装置は、酸化膜上に設けられた第１金属膜と、第１金属膜上に設けられた第２金属膜と、第２金属膜上に設けられたポリシリコン膜と、を有する配線層と、配線層上に設けられ、第１金属膜と電気的に接続される半導体素子を有する素子層と、を備える。第１金属膜に含まれる第１金属の標準生成ギブズエネルギーが、第２金属膜に含まれる第２金属の標準生成ギブズエネルギーよりも低い。【選択図】図１

Description

本発明の実施形態は、半導体装置およびその製造方法に関する。

半導体装置の一例である３次元積層型半導体メモリでは、メモリセルの面積を縮小するために、一部の金属配線がメモリセル等を有する積層体の下方に形成される場合がある。この金属配線の下地には、例えば酸化膜が用いられる。

特開２００１−３５１８７８号公報

金属配線が酸化膜上に形成されると、配線形成の後に行われる熱工程によって、金属配線と酸化膜との界面で異常酸化が発生する場合がある。この場合、金属配線が酸化膜から剥がれやすくなる。

本発明の実施形態は、酸化膜からの金属配線の剥がれを抑制することが可能な半導体装置およびその製造方法を提供する。

一実施形態に係る半導体装置は、半導体装置は、酸化膜上に設けられた第１金属膜と、第１金属膜上に設けられた第２金属膜と、第２金属膜上に設けられたポリシリコン膜と、を有する配線層と、配線層上に設けられ、第１金属膜と電気的に接続される半導体素子を有する素子層と、を備える。第１金属膜に含まれる第１金属の標準生成ギブズエネルギーが、第２金属膜に含まれる第２金属の標準生成ギブズエネルギーよりも低い。

第１実施形態に係る半導体装置の概略的な構造を示す断面図である。 素子層の一部を拡大した断面図である。 第１金属膜の形成工程を説明するための断面図である。 第２金属膜の形成工程を説明するための断面図である。 配線層の成膜工程を説明するための断面図である。 積層体の形成工程を説明するための断面図である。 ホールの形成工程を説明するための断面図である。 メモリ素子膜の形成工程を説明するための断面図である。 犠牲層の除去工程を説明するための断面図である。 各温度における金属酸化物の標準生成ギブズエネルギーを示すエリンガムダイアグラムである。 第２実施形態に係る半導体装置の要部を拡大した断面図である。

以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。

後述する実施形態は、３次元積層型半導体メモリの埋め込みソース線（ＢＳＬ）に本発明を適用しているが、埋め込みソース線以外の金属配線に適用することもできる。また、３次元積層型半導体メモリ以外の半導体装置の金属配線に適用することもできる。

（第１実施形態）
図１は、第１実施形態に係る半導体装置の概略的な構造を示す断面図である。図１に示す半導体装置１は、半導体基板１０と、回路層２０と、配線層３０と、素子層４０と、を備える。

半導体基板１０は、例えばシリコン基板である。半導体基板１０上には、回路層２０が設けられている。

回路層２０の底部には、複数のトランジスタ２０１が設けられている。各トランジスタ２０１は、ゲート電極２１１と、半導体基板１０の表面に拡散した拡散層２１２、２１３と、を有する。拡散層２１２、２１３の一方はドレイン領域であり、他方はソース領域である。ゲート電極２１１に所定の電圧が印加されると、電流が拡散層２１２と拡散層２１３との間を流れる。

トランジスタ２０１上には、複数のコンタクトプラグ２０２および複数のパッド２０３が層状に交互に配置されている。最下層のコンタクトプラグ２０２は、ゲート電極２１１、拡散層２１２、および拡散層２１３に個別に接続されている。回路層２０では、複数のトランジスタ２０１、および複数のコンタクトプラグ２０２、およびパッド２０３が、素子層４０に形成されたメモリ素子の駆動回路を構成する。

また、回路層２０では、トランジスタのゲート電極２１１、コンタクトプラグ２０２およびパッド２０３は、層間絶縁膜２０４に覆われている。層間絶縁膜２０４は、例えば酸化シリコン（ＳｉＯ_２）膜である。層間絶縁膜２０４上には、配線層３０が設けられている。

配線層３０では、第１金属膜３０１が層間絶縁膜２０４上に設けられている。第１金属膜３０１には、例えば、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、およびハフニウム（Ｈｆ）の少なくとも１つが第１金属として含まれている。第１金属膜３０１上には、第２金属膜３０２が設けられている。第１金属膜３０１は、第２金属膜３０２が層間絶縁膜２０４から剥がれることを防止するために設けられている。

第２金属膜３０２は、例えば、タングステン（Ｗ）およびシリコンを含んでいる。タングステンは、第２金属の例である。第２金属膜３０２は、第１金属膜３０１よりも大きな厚さを有する。第２金属膜３０２は、素子層４０に形成されたメモリ素子に通電するための埋め込みソース線として機能する。第２金属膜３０２の電気抵抗を低くするために、タングステンは、シリコンよりも多く第２金属膜３０２に含まれていることが望ましい。好ましくは、タングステン／シリコンの組成比ｘは、２＜ｘ＜３である。

第２金属膜３０２上には、ポリシリコン膜３０３が設けられている。本実施形態では、ポリシリコン膜３０３との密着性を高めるため、第２金属膜３０２に含まれるタングステンとシリコンの結晶粒は、（００１）に配向されている。換言すると、タングステンとシリコンの結晶粒は、回析ピーク強度が最も高い面方位に配向されている。

ポリシリコン膜３０３は、Ｐ型シリコン膜である。ポリシリコン膜３０３は、第１金属膜３０１よりも大きな厚さを有する。ポリシリコン膜３０３の上面は、絶縁膜３０４によって覆われている。絶縁膜３０４は、例えば酸化シリコン膜である。

絶縁膜３０４上には、アモルファスシリコン膜３０５が設けられている。アモルファスシリコン膜３０５には、不純物は含まれていない。アモルファスシリコン膜３０５の上面は、絶縁膜３０６によって覆われている。絶縁膜３０６も、絶縁膜３０４と同様に酸化シリコン膜である。

絶縁膜３０６上には、ポリシリコン膜３０７が設けられている。ポリシリコン膜３０７は、絶縁膜３０６によって、アモルファスシリコン膜３０５と絶縁されている。ポリシリコン膜３０７には、不純物は含まれていない。ポリシリコン膜３０７の上面は、絶縁膜３０８によって覆われている。絶縁膜３０８も、絶縁膜３０４と同様に酸化シリコン膜である。

絶縁膜３０８上には、ポリシリコン膜３０９が設けられている。ポリシリコン膜３０９は、絶縁膜３０８によって、ポリシリコン膜３０７と絶縁されている。ポリシリコン膜３０９は、Ｐ型シリコン膜である。ポリシリコン膜３０９は、駆動するメモリ素子を選択するための選択ゲート（ＳＧ）線の一つである。ポリシリコン膜３０９上には、素子層４０が設けられている。

図２は、素子層４０の一部を拡大した断面図である。図２に示すように、素子層４０は、電極層４１、絶縁層４２、およびメモリ素子膜５０と、を有する。メモリ素子膜５０は、半導体素子の一例である。

電極層４１および絶縁層４２は、交互に積層されている。電極層４１は、例えばタングステンを含み、メモリ素子のワードラインとして機能する。絶縁層４２は、例えば酸化シリコン膜である。絶縁層４２によって、各電極層４１が絶縁される。

メモリ素子膜５０は、電極層４１および絶縁層４２で構成された積層体を貫通している。メモリ素子膜５０は、図２に示すように、ブロック絶縁膜５１と、電荷蓄積膜５２と、トンネル絶縁膜５３と、チャネル膜５４と、コア絶縁膜５５とを有する。

ブロック絶縁膜５１は、例えば酸化シリコンを含み、電極層４１および絶縁層４２に対向する。電荷蓄積膜５２は、例えば窒化シリコン（ＳｉＮ）を含み、ブロック絶縁膜５１の内周面に対向する。トンネル絶縁膜５３は、例えば酸窒化シリコン（ＳｉＯＮ）を含み、電荷蓄積膜５２の内周面に対向する。チャネル膜５４は、例えばポリシリコンを含み、トンネル絶縁膜５３の内周面に対向する。チャネル膜５４は、上述した第１金属膜３０１と電気的に接続される。コア絶縁膜５５は、例えば酸化シリコンを含み、チャネル膜５４の内周面に対向する。メモリ素子膜５０では、電極層４１およびチャネル膜５４に通電することによって、電荷蓄積膜５２内に電子を蓄積することができる。

以下、本実施形態に係る半導体装置の製造方法について説明する。ここでは、配線層３０および素子層４０の製造工程について説明する。

まず、図３に示すように、回路層２０の層間絶縁膜２０４上に、第１金属膜３０１を形成する。第１金属膜３０１は、例えば、スパッタリング、ＣＶＤ（Chemical Vapor Deposition）、またはＡＬＤ（Atomic Layer Deposition）によって成膜することができる。

次に、図４に示すように、第１金属膜３０１上に第２金属膜３０２を形成する。第２金属膜３０２も、第１金属膜３０１と同様に、スパッタリング、ＣＶＤ、またはＡＬＤによって成膜することができる。続いて、第２金属膜３０２に含まれるシリコンおよびタングステンの結晶粒を（００１）に配向させるために第２金属膜３０２をアニール処理する。

その後、図５に示すように、第２金属膜３０２上に、ポリシリコン膜３０３と、絶縁膜３０４と、アモルファスシリコン膜３０５と、絶縁膜３０６と、ポリシリコン膜３０７と、絶縁膜３０８と、ポリシリコン膜３０９と、が順次に成膜される。これにより、配線層３０が完成する。なお、これらの膜は、通常用いられる成膜方法で形成できるため、説明を省略する。

次に、図６に示すように、配線層３０上で、絶縁層４２および犠牲層４３を交互に積層することによって、積層体４０ａを形成する。犠牲層４３は、例えば窒化シリコン膜である。犠牲層４３は、例えば、高温のチャンバ内に、シリコンを含む材料ガスと、シリコンを還元する還元ガスと、を交互に導入することによって、形成することができる。

次に、図７に示すように、ホール６０が積層体４０ａに形成される。ホール６０は、例えば塩素（Ｃｌ_２）を含むガスを用いたＲＩＥ（Reactive Ion Etching）によって、形成することができる。

次に、図８に示すように、メモリ素子膜５０がホール６０内に形成される。次に、図９に示すように、犠牲層４３が除去される。犠牲層４３は、例えば、リン酸溶液を用いて除去することができる。その後、図１に示すように、電極層４１が犠牲層４３の除去によって生成された空隙に形成される。

上述した本実施形態に係る半導体装置１の製造工程では、図６に示す犠牲層４３を形成するときに、還元ガスに含まれる水素が放出される。このとき、仮に、第１金属膜３０１が形成されることなく、第２金属膜３０２が層間絶縁膜２０４上に直接形成されていると、異常酸化によって、第２金属膜３０２が層間絶縁膜２０４から剥がれやすくなる。

そこで、本実施形態では、第２金属膜３０２と層間絶縁膜２０４との間に第１金属膜３０１を形成している。以下、図１０を参照して第１金属膜３０１に含まれる第１金属について説明する。

図１０は、各温度における金属酸化物の標準生成ギブズエネルギーを示すエリンガムダイアグラムである。本実施形態では、第２金属膜３０２に含まれる第２金属はタングステンである。そのため、第１金属膜３０１に含まれる第１金属の標準生成ギブズエネルギーは、タングステンの標準生成ギブズエネルギーよりも低いことが望ましい。具体的には、第１金属は、チタン、ジルコニウム、およびハフニウムの少なくともいずれかであることが望ましい。

第１金属膜３０１に上記に列挙した金属が含まれていると、第１金属膜３０１の酸化力は、第２金属膜３０２の酸化力よりも強くなる。そのため、第１金属膜３０１は、水素で還元されにくくなるので、層間絶縁膜２０４に対する密着性が向上する。よって、酸化膜からの第２金属膜３０２の剥がれを抑制することが可能となる。

また、従来、水素による還元を防ぐためにポリシリコン膜３０３を必要以上に厚くしていたが、第１金属膜３０１によって、ポリシリコン膜３０３の必要最小限の厚さに抑えることができる。なお、第１金属膜３０１は、第２金属膜３０２やポリシリコン膜３０３よりも薄い。そのため、半導体装置１では、第１金属膜３０１によって膜厚が増加しても、ポリシリコン膜３０３を薄くできる効果の方が大きい。

さらに、本実施形態では、第２金属膜３０２において、タングステンとシリコンの結晶粒は、（００１）に配向されている。そのため、第２金属膜３０２とポリシリコン膜３０３との密着性も向上する。よって、ポリシリコン膜からの第２金属膜３０２の剥がれも抑制することが可能となる。

（第２実施形態）
図１１は、第２実施形態に係る半導体装置の要部を拡大した断面図である。上述した第１実施形態と異なる構成要素には同じ符号を付し、詳細な説明を省略する。

本実施形態に係る半導体装置２では、図１１に示すように、窒化膜３１０が、第１金属膜３０１と第２金属膜３０２との間に形成されている。窒化膜３１０は、第１金属膜３０１に含まれる金属の窒化物を含む。窒化膜３１０は、第１金属膜３０１と同様に、スパッタリング、ＣＶＤ、またはＡＬＤによって形成することができる。

例えば、第１金属膜３０１がジルコニアを含んでいる場合、このジルコニアが、熱工程で第２金属膜３０２に含まれるタングステンやシリコンと金属反応する場合がある。そこで、本実施形態では、第１金属膜３０１と第２金属膜３０２との間に窒化膜３１０を形成することによって、上記金属反応を抑制している。

以上説明した本実施形態によれば、第１金属膜３０１によって、第１実施形態と同様に、第２金属膜３０２が層間絶縁膜２０４およびポリシリコン膜３０３からそれぞれ剥がれることを抑制できる。加えて、窒化膜３１０によって、第１金属膜３０１と第２金属膜３０２との金属反応も抑制することができる。

本発明の実施形態を説明したが、この実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。この実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。この実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１、２：半導体装置、３０：配線層、４０：素子層、３０１：第１金属膜、３０２：第２金属膜、３０３：ポリシリコン膜、３１０：窒化膜

Claims (5)

1. 酸化膜上に設けられた第１金属膜と、前記第１金属膜上に設けられた第２金属膜と、前記第２金属膜上に設けられたポリシリコン膜と、を有する配線層と、
   前記配線層上に設けられ、前記第１金属膜と電気的に接続される半導体素子を有する素子層と、を備え、
   前記第１金属膜に含まれる第１金属の標準生成ギブズエネルギーが、前記第２金属膜に含まれる第２金属の標準生成ギブズエネルギーよりも低い、半導体装置。
2. 前記第１金属がチタン（Ｔｉ）、ジルコニウム（Ｚｒ）、およびハフニウム（Ｈｆ）の少なくとも一つであり、
   前記第２金属がタングステンである、請求項１に記載の半導体装置。
3. 前記第１金属膜と前記第２金属膜との間に、前記第１金属の窒化物を含む窒化膜をさらに備える、請求項１または２に記載の半導体装置。
4. 前記第２金属膜が前記第２金属およびシリコンを含み、前記第２金属膜が（００１）に配向されている、請求項１乃至３のいずれか１項に記載の半導体装置。
5. 酸化膜上に、第１金属を含む第１金属膜と、前記第１金属よりも高い標準生成ギブズエネルーを有する第２金属を含む第２金属膜と、ポリシリコン膜と、を順次に積層した配線層を形成し、
   前記配線層上に、前記第１金属膜と電気的に接続される半導体素子を有する素子層を形成する、半導体装置の製造方法。