CN101038906A - 三维存储器的层间连线结构及其制法 - Google Patents
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Abstract
本发明公开一种三维存储器的层间连线结构及其制法，该结构利用导线布局，由多个存储单元组成的存储单元组群经由导线及插栓的排列连接到各个选择晶体管，其中该导线布局是在各个同一水平面分别布置多个导线，且在上下二层不同水平面的相邻导线间选择性形成插栓，使该插栓可选择性跨接上下二层水平面的相邻导线，由于堆栈于三维存储器各堆栈层的堆栈态布局图案完全相同，各堆栈层的上下导线使用相同的布局，节省光罩的使用及简化了制程，从而降低了成本、简化了多层三维存储器的连线结构。
Description
技术领域
本发明是关于一种半导体制程，特别是关于三维存储器装置的层间连线结构及其制法。
背景技术
由于电子产品及计算机相关产品的普及化，使得半导体存储元件的需求急速增加，因此，近年来在基材上配置及堆栈多层存储单元的存储器的研发是一重要课题。三维存储器即在基材上带有多层存储元件，该存储元件不一定要必须置于基材上，既不一定使所有的存储单元皆均为单一层，它也能够垂直堆栈。然而，该多层存储器的制程存在一定的复杂性及难度。
现今研发技术提出的三维存储器的多为以三维存储器的数组为重心，极少提出该堆栈的三维存储器至基材的连线。如图1所示，它Hitachi公司于2004年提出的三维式存储器(日本专利号JP2004-362753)，该三维式存储器具有多层由存储单元112组成的存储数组的存储数组区，由于该三维式存储器存储数组区的每层存储层图案完全相同，因而可解决传统三维式存储器在存储数组区中的制程困难。然而，在通过选择晶体管111连接到不同堆栈层的上电极或下电极、对位于不同层的存储单元寻址(address)时，由于要与各个选择晶体管连接，每一层上电极或下电极导线需要不同程度的延伸以便与各个晶体管连接，因此在进行三维式堆栈时每一上导线或下导线以及介层窗都要用到不同的光罩，需要更复杂的光罩设计，如光学临近修正(optical proximitycorrection，OPC)或相位移光罩(phase-shift masks)等，以及虚图案(dummy pattern)的放置。此外，以及诸如线端变短(line-end shorting)等的后续制程调整也会增加成本。
因此，在半导体后段制程中，极需一种可降低光罩数量及制程步骤的方法及改进的结构，达到降低成本及简化制程调整的复杂性。
发明内容
为克服上述现有技术的问题，本发明的主要目的在于提供一种三维存储器的层间连线结构及其制法，经由选择晶体管连接至不同堆栈层上下电极的导线可对位于不同层的存储单元寻址(address)，且在与选择晶体管连接时，不使每一层的上导线或下导线需要不同程度的延伸，避免每一层上导线或下导线及介电窗均需要不同的光罩及后续的制程调整。
本发明的另一目的在于提供一种三维存储器的层间连线结构及其制法，使三维存储器进行堆栈时，层与层之间可使用少量的光罩及简化制程调整的复杂性，降低生产成本。
本发明的再一目的在于提供一种规律性层间连线结构的三维存储器的层间连线结构及其制法，在进行堆栈时可选择性地使用相同的布局图案，进而简化了多层的三维存储器的连线结构。
为达上揭及其它的目的，本发明提供一种三维存储器的层间连线结构的制法，该制法包括下列步骤：提供一基材，该基材包括一存储数组区及二个周边连线区，二个周边连线区分为位于该存储数组区第一方向延伸的第一周边连线区及位于该存储数组区第二方向延伸的第二周边连线区；第一高度在该基材的存储数组区上形成下电极导线；第一高度在该基材的第一及第二周边连线区上形成短导线图案；第二高度在该存储数组区形成多个存储单元；第二高度在存储数组区的导线末端及二个周边连线区上形成插栓；第三高度在存储数组区上形成上导线图案；第三高度在第一及第二周边连线区上形成短导线图案；以及第四高度在二个周边连线区上形成插栓。
本发明的制法是定义一存储数组区与二个周边连线区，该周边连线区分为位于存储数组区的第一方向的第一周边连线区以及位于存储数组区的第二方向的第二周边连线区；在第一周边连线区及第二周边连线区分别形成多个选择晶体管、层间介电层及接触窗，其中形成位置与后续制程的第一及第二周边连线区的短导线布局(layout)下的位置一致；在存储数组区堆栈多层存储单元，同一层沿第一方向成直线排列或沿第二方向成直线排列的存储单元是一存储单元组群；在第一周边连线区及第二周边连线区配置导线及插栓，利用插栓跨接所需的两导线，再以相同布局向上堆栈，使选择晶体管连接在位于不同层的三维存储数组的存储单元寻址。
本发明的三维存储器的层间连线结构的制法利用插栓及导线的设计，实现第一周边连线区与第二周边连线区上下层导线布局有规可循，定义其规律性向上堆栈的导线布局为一堆栈态，以此堆栈态方式向上重复堆栈，各该堆栈态的上下导线使用相同的布局图案，其上下导线间再用插栓进行跨接，因而能节省光罩使用的数量以及减少后续制程调整的复杂性。
本发明还提供一种三维存储器的层间连线结构，该层间连线结构包括；一基材，具有一存储数组区及二个周边连线区，该二个周边连线区分为位于该存储数组区的第一方向延伸的第一周边连线区及位于该存储数组区的第二方向延伸的第二周边连线区；多个下导线，形成于该基材存储数组区的第一高度；多个短导线，形成于第一高度的二个周边连线区；多个存储单元，形成于该基材的存储数组区的第二高度；多个插栓，形成于第二高度的存储数组区的导线末端及二个周边连线区；多个上导线，形成于第三高度的存储单元数组区；以及多个插栓，形成于第四高度的二个周边连线区。也就是包括选择晶体管、连接选择晶体管与导线的层间介电层及接触窗、导线与导线连接的插栓、具有多层由多个存储单元组成的存储单元组群的存储数组，其中该存储单元以导线、插栓及接触窗连接到选择晶体管。
本发明的三维存储器的层间连线结构及其制法经由选择晶体管连接到不同堆栈层上下电极的导线，可对位于不同层的存储单元寻址(address)，且在与选择晶体管连接时，每一层的上导线或下导线不需要延伸，避免每一层上导线或下导线及介电窗皆需要不同的光罩及后续的制程调整，同时本发明在三维存储器进行堆栈时，层与层之间使用少量的光罩及简化制程调整的复杂性，因此降低了生产成本，由于在进行堆栈时可选择性地使用相同的布局图案，因此简化了多层三维存储器的连线结构。
附图说明
图1为现有三维存储器连线的示意图；
图2A为本发明的第一周边连线区及存储数组区第一方向的第一高度的示意图；
图2B为本发明的第二周边连线区及存储数组区第二方向的第一高度的示意图；
图3为本发明的第一高度的俯视图；
图4A为本发明的第一周边连线区及存储数组区第一方向的第二高度的示意图；
图4B为本发明的第二周边连线区及存储数组区第二方向的第二高度的示意图；
图5A为本发明的第一周边连线区及存储数组区第一方向的第三高度的示意图；
图5B为本发明的第二周边连线区及存储数组区第二方向的第三高度的示意图；
图6为本发明的第三高度的俯视图；
图7A为本发明的第一周边连线区及存储数组区第一方向的第四高度的示意图；
图7B为本发明的第二周边连线区及存储数组区第二方向的第四高度的示意图；
图8A为本发明的三维存储器结构的第一周边连线区及存储数组区的第一方向的示意图；以及
图8B为本发明的三维存储器结构的第二周边连线区及存储数组区的第二方向的示意图。
具体实施方式
实施例
图2至图8说明本发明的三维存储器的层间连线结构的制法。
为清楚叙述本发明，在提供的半导体芯片的硅基材上先行定义一存储数组区与二个周边连线区，该周边连线区分位于存储数组区第一方向的第一周边连线区以及位于存储数组区第二方向的第二周边连线区，为附图标示方便，以下附图皆以x方向代表第一方向，以y方向代表第二方向。在本实施例中，假定第一方向与第二方向为相互垂直。
如图2A及图2B所示，分别在第一周边连线区及第二周边连线区形成多个选择晶体管201及201’、接触窗202及202’以及层间介电层(图中未显示)，其中形成位置与下述第一高度的第一及第二周边连线区的短导线布局位置一致。图2A所示的x方向即是本发明所述的第一方向，纵轴即为堆栈的高度方向，图2B所示的y轴即为本发明所述的第二方向，纵轴即为堆栈的高度方向。该接触窗202可以是整流(萧基特接触)或奥姆接触，其材料可以是低接触电阻和好的热稳定的适用材料，由于其为现有技术，故在此不予赘述。
接着，在存储数组区形成与第一方向平行排列的多个导线210图案，如图3所示，其中导线与导线之间以一适当位置间隔，在第一周边连线区中且与该存储数组区多个平行排列导线的末端延伸方向处形成多个短导线211图案，且如图3所示该层的第一周边连线区的短导线211图案以二维数组分布，定义位于存储数组区多个平行排列的导线的任一导线延伸位置所形成的短导线图案是一短导线组群，也不是在第一周边连线区的沿第一方向成直线排列的多个短导线是一短导线组群，每一短导线组群均包括与所需堆栈层数目相同的多个短导线。该多个短导线211以接触窗202与选择晶体管201连接，如图2A所示。
如图2B所示，在第二周边连线区中与该平行排列导线垂直的方向(即第二方向)处形成多个短导线图案212，如图3所示该层的第二周边连线区的短导线以二维数组方式排列，定义沿第二方向而成直线排列的多个短导线为一导线组群，每一个短导线组群均包括与所需堆栈层数目相同的多个短导线，且各该导线组群彼此之间均以一适当距离相隔平行排列，其中具有的该多个短导线也以接触窗202’与选择晶体管201’跨接。定义该步骤形成的导线位置的高度为第一高度。
图3则是该第一高度的导线布局图，可使本发明的叙述更为清楚易懂。此外，在本实施例中，如图所示，为简化本发明的说明，假定所需堆栈的层数是三层，该对应堆栈层数的导线210、211及212的导线布局可完全视需要而定，增加或减少并无特定的限制。
再而，如图4A及图4B所示，在存储数组区的第一高度平行排列的导线上形成多个存储单元220，该层中所形成的存储单元以二维数组方式排列于存储数组区，并沿第一方向成直线排列的存储单元是一存储单元组群，以及沿第二方向成直线排列的存储单元是另一存储单元组群。如图4A所示的存储单元220即是沿第一方向成直线排列的一存储单元组群的存储单元，如图4B所示的存储单元220’即是沿第二方向成直线排列的一存储单元组群的存储单元。该存储单元可以磁随机存取存储器(MRAM)、相变化存储器(PCM)、电阻随机存取存储器(RRAM)、可程序金属化单元存储器(PMCm)、可程序化只读存储器(PROM)等适用单元。
之后，在位于存储数组区的该平行排列的导线的末端(即靠近第一周边连线区处)形成介层插栓222a，同时在第一及第二周边连线区的短导线的靠近存储数组区处形成介层插栓222及222’，如图4A及图4B所示，定义该步骤所形成的介层插栓的高度为第二高度。
在此需了解，为不模糊本发明的特点，在附图中没有详述现有的金属连线技术，诸如导线与介层插栓间绝缘层及层间的介电层在附图中均已省略。以现有技术而言，介层插栓可以采用化学气相沉积(CVD)技术得到钨插栓，视其所需可先行沉积一层由钛/钛化氮(Ti/TiN)或钛化钨(TiW)构成的粘着层(Glue layer)，以改善铝的晶粒结构、防止电子迁移现象(Electromigration)发生及提高附着力，并防止尖峰现象的阻障层(Barrier layer)，连线金属可选用诸如金、铝、铜、银、铬或镍等，通常选用铝为连线金属，或为了改善电子迁移现象，在铝中加入少许的铜(约0.5～4％)制成铜铝合金，再经覆盖光阻、微影及蚀刻制程完成金属布线，作为不同金属层间绝缘材料的介电层可以是SiO2等适用材料，由于这是现有技术，在此不赘述，且在附图中也省略。
接着，如图5A及图5B所示，在存储数组区的第二高度上形成与第二方向平行排列的导线，定义该形成的平行排列导线的高度为第三高度，其中该第三高度的平行于第二方向排列的导线230以及第一高度的平行于第一方向平行排列的导线210，投影于第二高度交错处即是第二高度中存储数组区的存储单元220或220’形成处。
之后，在第一周边连线区的第三高度形成多个短导线图案231，其中形成的多个短导线231图案的数目与所需堆积层的数目相同，且形成该多个短导线231图案的位置是第一高度的第一周边连线区的各个短导线211投影至第三高度处向存储数组区平移一适当距离的位置，该第三高度形成的多个短导线231图案中最靠近存储数组区的短导线，以第二高度的存储数组区形成的介层插栓222a与第一高度的存储数组区的导线跨接，且所有形成的多个短导线图案231均以第二高度所形成的介层插栓222与第一高度的第一周边导线区所形成的短导线211图案跨接，如图5A所示。
如图5B所示，在第二周边连线区的第三高度形成多个短导线232图案，其中形成的多个短导线232的数目比所需堆积层的数目少一个，且形成位置是第一高度的第二周边连线区的各个短导线212投影至第三高度处向存储数组区反方向平移一适当距离的位置，且形成的多个短导线232图案以第二高度形成的介层插栓222与第一高度的第二周边导线区形成的短导线图案212跨接，第三高度的存储数组区的沿第二方向平行排列的导线230末端，以第二高度的第二周边连线区的最靠近存储数组区的介层插栓222a’与第一高度的第二外围连线区的最靠近存储数组区的短导线跨接，如图5B所示。为使本发明的叙述更为清楚易懂，图6即是该第三高度的导线布局。
如图7A及图7B所示，分别在第一及第二周边连线区的第三高度的短导线231及232上靠近存储数组区处形成介层插栓242及242’，定义此步骤形成的介层插栓242及242’的高度为第四高度，需注意的是，为避免向上堆栈的存储单元与第二高度的存储单元220连接，第一周边连线区第三高度的最靠近存储数组区的短导线上不得形成介层插栓，如图7A所示。图7B是第二周边连线区的单一短导线组群的侧面示意图。定义第一高度区自第四高度区为一堆栈态，第一周边连线区的堆栈态为堆栈态a，第二周边连线区的堆栈态为堆栈态a’。
如图8A及图8B所示，使用与第一至第四高度完全相同的光罩组合，重复第一至第四高度的步骤数次，即可完成本发明的三维式存储器的堆栈。图8A为第一周边连线区其中一导线组群与沿第一方向平行排列的存储数组组群向上堆栈的侧面示意图，图8B为第二周边连线区其中一导线组群与沿第二方向的存储数组组群向上堆栈的侧面示意图。其中，如图8A所示的各个堆栈态a及图8B所示的各个堆栈态a’中的上导线及下导线均使用相同的布局图案，其间再用相同的介层窗插栓进行跨接，以此堆栈态的方式重复向上堆栈。
其中，位于存储数组区的各个存储单元组群经由导线、插栓及介层窗分别连接到选择晶体管，且因其导线及插栓的特殊排列，可使导线与导线间可选择性地跨接及错开，因此，熟习此技术者可依据不同的需要设计导线与插栓的排列。
此外，以此方式堆栈的存储单元，不仅各个堆栈态可以使用相同的布局图案(若有需要，可在某些堆栈态作符合设计要求的变更)，且可利用选择晶体管连接到不同堆栈层的存储单元进行寻址。在本实施例中，选择晶体管经由周边连线区的导线及插栓的跨接连接至存储数组区堆栈层的上或下电极，在此，为了便于说明，该连接为一选择路径，由图8A及图8B可得知，本实施例的选择路径是一阶梯式的连接，且通过本发明的三维存储的层间连线结构的制法，各个选择路径会因本发明的短导线与插栓的特殊配置而相互错开，不会有两个不同选择路径交错或连接的情况发生，也就是第一周边连线区的一选择晶体管经由一选择路径，可连接至存储数组区沿第一方向成直线排列的存储单元组群的各个存储单元的下导线，如图8A所示，第二周边连线区的一选择晶体管经由一选择路径，可连接至存储数组区沿第二方向成直线排列的存储单元组群的各个存储单元的上导线，如图8B所示。第一周边连线区的选择晶体管及第二周边连线区的选择晶体管经由各自选择路径，可连接至位于存储数组区某堆栈层的下导线及上导线，因而可对位于存储数组区的存储单元寻址。
Claims (30)
1.一种三维存储器的层间连线结构的制法，其特征在于，该制法包括下列步骤：
提供一基材，该基材包括一存储数组区及二个周边连线区，二个周边连线区分为位于该存储数组区第一方向延伸的第一周边连线区及位于该存储数组区第二方向延伸的第二周边连线区；
第一高度在该基材的存储数组区上形成下电极导线；
第一高度在该基材的第一及第二周边连线区上形成短导线图案；
第二高度在该存储数组区形成多个存储单元；
第二高度在存储数组区的导线末端及二个周边连线区上形成插栓；
第三高度在存储数组区上形成上导线图案；
第三高度在第一及第二周边连线区上形成短导线图案；以及
第四高度在二个周边连线区上形成插栓。
2.如权利要求1所述的三维存储器的层间连线结构的制法，其特征在于，第一高度至第四高度为一堆栈态。
3.如权利要求2所述的三维存储器的层间连线结构的制法，其特征在于，该制法还包括重复第一高度至第四高度的步骤。
4.如权利要求1所述的三维存储器的层间连线结构的制法，其特征在于，第一方向与第二方向垂直。
5.如权利要求1所述的三维存储器的层间连线结构的制法，其特征在于，第一高度在该基材的存储数组区上形成的下电极导线是沿第一方向平行排列。
6.如权利要求1所述的三维存储器的层间连线结构的制法，其特征在于，第一高度在该基材的第一周边连线区形成的短导线图案，是形成于第一高度存储数组区的各导线图案末端沿第一方向延伸的位置，第一高度存储数组区的任一导线沿第一方向延伸处形成的短导线图案是一短导线组群。
7.如权利要求6所述的三维存储器的层间连线结构的制法，其特征在于，该短导线组群包括与要堆栈的存储数组的层数相同的短导线。
8.如权利要求7所述的三维存储器的层间连线结构的制法，其特征在于，各该短导线组群彼此是平行排列。
9.如权利要求1所述的三维存储器的层间连线结构的制法，其特征在于，第一高度在该基材的第二周边连线区上形成的短导线图案，是形成于垂直于第一高度存储数组区的导线图案且沿第二方向延伸的位置，任一个垂直于第一高度存储数组区的导线沿第二方向延伸处形成的短导线图案是一短导线组群。
10.如权利要求9所述的三维存储器的层间连线结构的制法，其特征在于，该短导线组群包括与要堆栈存储数组的层数相同的短导线。
11.如权利要求10所述的三维存储器的层间连线结构的制法，其特征在于，各该短导线组群彼此是平行排列。
12.如权利要求1所述的三维存储器的层间连线结构的制法，其特征在于，该插栓选择性跨接位于该插栓下方的下导线及位于该插栓上方的上导线。
13.如权利要求1所述的三维存储器的层间连线结构的制法，其特征在于，第二高度在存储数组区形成的多个存储单元是以二维数组方式排列。
14.如权利要求1所述的三维存储器的层间连线结构的制法，其特征在于，第三高度在存储数组区形成的上导线图案是沿第二方向平行排列。
15.如权利要求1所述的三维存储器的层间连线结构的制法，其特征在于，第三高度的第一周边连线区的短导线图案是形成于第一高度的第一周边连线区所形成的短导线图案投影于第三高度处且沿存储数组区平移一适当距离之处，并该第三高度的第一周边连线区的沿第一方向延伸处形成的短导线图案是一短导线组群。
16.如权利要求15所述的三维存储器的层间连线结构的制法，其特征在于，该短导线组群包括与要堆栈存储数组的层数相同的短导线。
17.如权利要求1所述的三维存储器的层间连线结构的制法，其特征在于，第三高度的第二周边连线区的短导线图案是形成于第三高度的存储数组区所形成的各导线图案末端沿第二方向延伸处，并该第三高度的存储数组区的任一导线沿第二方向延伸处形成的短导线图案为一短导线组群。
18.如权利要求17所述的三维存储器的层间连线结构的制法，其特征在于，该短导线组群包括比要堆栈的存储数组的层数少一层的短导线。
19.一种三维存储器的层间连线结构，其特征在于，该层间连线结构包括；
一基材，具有一存储数组区及二个周边连线区，该二个周边连线区分为位于该存储数组区的第一方向延伸的第一周边连线区及位于该存储数组区的第二方向延伸的第二周边连线区；
多个下导线，形成于该基材存储数组区的第一高度；
多个短导线，形成于第一高度的二个周边连线区；
多个存储单元，形成于该基材的存储数组区的第二高度；
多个插栓，形成于第二高度的存储数组区的导线末端及二个周边连线区；
多个上导线，形成于第三高度的存储单元数组区；以及
多个插栓，形成于第四高度的二个周边连线区。
20.如权利要求19所述的三维存储器的层间连线结构，其特征在于，定义第一高度至第四高度的结构是一堆栈态。
21.如权利要求20所述的三维存储器的层间连线结构，其特征在于，该层间连线结构还包括以该堆栈态重复向上堆栈的结构。
22.如权利要求19所述的三维存储器的层间连线结构，其特征在于，第一方向与第二方向垂直。
23.如权利要求19所述的三维存储器的层间连线结构，其特征在于，该下导线是沿第一方向平行排列。
24.如权利要求19所述的三维存储器的层间连线结构，其特征在于，位于第二高度的多个存储单元是以二维数组排列。
25.如权利要求19所述的三维存储器的层间连线结构，其特征在于，该上电极导线是沿第二方向平行排列。
26.如权利要求19所述的三维存储器的层间连线结构，其特征在于，该下导线图案和该上导线图案投影到第二高度的相交处是在第二高度形成的存储单元的形成位置。
27.如权利要求19所述的三维存储器的层间连线结构，其特征在于，该层间连线结构还包括形成于该基材的二个周边连线区上的选择晶体管、层间介电层及接触窗。
28.如权利要求27所述的三维存储器的层间连线结构，其特征在于，该选择晶体管经由周边连线区的导线及插栓的跨接，连接至存储数组区堆栈层的上或下电极，并该连接为选择路径。
29.如权利要求28所述的三维存储器的层间连线结构，其特征在于，该选择路径不得与其它选择路径交错。
30.如权利要求29所述的三维存储器的层间连线结构，其特征在于，第一方向的选择路径与第二方向的选择路径经由各自的选择晶体管对位于存储数组区的存储单元寻址。
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