CN1828890A - 具有重新路由层集成电路及堆叠管芯组 - Google Patents

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Abstract

本案涉及制造堆叠管芯组的装置及方法，第一管芯乃置于衬底上使得该管芯的背侧，亦即与接合焊盘侧相反的侧，乃耦合至该衬底，较佳地方式为藉由粘着剂。电线导线乃将该第一管芯的接合焊盘电耦接至在该衬底的接点。第二管芯乃置于该第一管芯上，及电线导线乃将该第二管芯的接合焊盘电耦接至在该衬底的接点。较佳地是，在该第一管芯及该第二管芯间设置间隔物，其它的管芯可堆叠于该第二管芯上。

Description

具有重新路由层集成电路及堆叠管芯组
技术领域
本发明乃关于半导体装置的技术领域，及更特定言之，关于具重新路由层集成电路及系关于堆叠管芯组。
背景技术
现今所许用多个电子装置包括多个相互连接的”芯片”以提供特定功能性，芯片一般包括嵌入于封装的半导体管芯，其中每一个管芯可包括由标准半导体制造方法所形成的集成电路。半导体管芯典型上具一系列接合焊盘以进行至在其中形成的集成电路的连接，管芯置于具在其中形成对应于管芯的接合焊盘的电导线的载体或衬底上，管芯及载体为封起的以保护管芯不受外界干扰。为增加集成电路的密度，常希望堆叠管芯使得二或更多的管芯可在单一管芯区域置于彼此顶部。
例如高端存储器应用如服务器应用或高端移动应用日益需要较高存储器密度，传统上高存储器密度系得自堆叠封装于彼此顶部或是放置更多存储器组件于存储器芯片组。然而，一些存储器结构的密度无法以此种方式增加，例如双倍数据速率II(DDRII)需要整体封装方案的低电寄生及在管芯间的最小差以达到400兆位每秒至800兆位每秒的高数据率，或是更高。堆叠DDRII管芯负面地影响操作因为上方芯片具至在该存储器芯片组的经定义合并点较底部芯片为长的线路长短。该高速架构亦妨碍以至该芯片组连接器的不同距离放至该存储器组件，因为对每一个组件共享长度必须保持固定。
在堆叠存储器管芯的情况下要克服的另一个技术问题为接合焊盘的放置。不像沿管芯周围具接合焊盘的逻辑管芯，存储器典型上具接合焊盘于管芯中心。当另一个管芯置于下方管芯的接合焊盘顶部时，此装置限制接合焊盘的可存取性。
发明内容
藉由提供堆叠管芯组的本发明具体实施例，这些及其它问题可普遍减少、解决或克服，且普遍达到技术优点。
在本发明一个具体实施例，组合包括多个管芯于封装内，特别是，该组合包括具数个接触垫的衬底及至少一个第一半导体装置及一个第二半导体装置。每一个装置具第一侧及第二侧及放置使得该第二侧面对该衬底的表面。该第一侧包括数个形成于该装置内部区域的接合焊盘及亦包括具重新路由线路的重新分配层，重新路由线路电耦合该接合焊盘至在该装置周围区域的重新路由接合焊盘。该第一及第二半导体装置较佳为，但非必要，在结构上相同的，第一多个电线电耦合该第一半导体装置的重新路由接合焊盘至该衬底的接触垫及第二多个电线电耦合该第二半导体装置的重新路由接合焊盘至该衬底的接触垫。在较佳具体实施例中，大部份该衬底的接触垫系耦合该第一及第二半导体装置的重新路由接合焊盘。
在较佳具体实施例中，该第一及第二半导体装置为动态随机存取存储器装置，例如这些装置可为双倍数据速率DRAMs及可具至少512兆位存储器单元的容量，如1千兆位或更多。本发明观念亦可应用于其它形式的半导体装置。
在另一具体实施例中，该第一及第二半导体装置皆具放置于该装置第一条线路左侧及右侧的接合焊盘。在此具体实施例中，该重新分配层自右侧越过该第一条线路至在半导体装置左侧的相对应重新路由接合焊盘布线多个接合焊盘及亦自左侧越过该第一条线路至在半导体装置右侧的相对应重新路由接合焊盘布线多个接合焊盘。
在另一具体实施例中，该第一及第二半导体装置的每一个的重新分配层包括地线面，该地线面包括大致上围绕该接合焊盘的线路及在一些该重新路由线路之间或在侧边的多个地线，例如，当一些该接合焊盘对应于数据输入/输出接合焊盘，较佳为使该地线在电耦合至该数据输入/输出接合焊盘的该重新路由线路之间或在侧边。
在另一具体实施例中，该第一及第二半导体装置皆具加长的重新路由接合焊盘，其自该半导体装置的一个边缘朝该半导体装置的中央区域延伸。接附于该第一装置的重新路由接合焊盘的电线系接附于较接近该边缘的该重新路由接合焊盘的部份且接附于该二装置的电线系接附于较接近该中央区域的该重新路由接合焊盘的部份之重新路由接合焊盘。可合并各种这些具体实施例。
附图说明
为本发明的更完整了解，及其优点，现在参考下列叙述及相关附图，其中：
图1为根据本发明一个具体实施例堆叠管芯组的截面视图；
图2a为根据本发明一个具体实施例重新分配层的平面视图；
图2b为根据本发明一个具体实施例存储器管芯的平面视图；
图3a-图6c为根据本发明一个具体实施例各种方法步骤已执行后晶片的平面及截面视图；
图7-图12为根据本发明一个具体实施例各种方法步骤已执行后堆叠管芯组的截面视图；及
图13为根据本发明一个具体实施例堆叠管芯组的电寄生之图标。
具体实施方式
于下文详细讨论本较佳具体实施例的制造及使用，然而，应了解本发明具体实施例提供多个可以广范围特定内文具体化的可应用发明观念，所讨论特定具体实施例仅为制造及使用本发明的特定方式之说明，及不限制本发明范围。例如，此处所揭示的本发明一个具体实施例为DRAM管芯的堆叠管芯结构。然而，本发明具体实施例可以其它形式的管芯或组合使用，于此希望重新路由一或更多接合焊盘。
参考图1，示出根据本发明一个具体实施例堆叠管芯组100的截面视图。该堆叠管芯组100包括衬底110、第一管芯112、及第二管芯114。应注意尽管图1说明两个管芯堆叠于彼此顶部的结构，熟知本技艺者要知道可利用本发明具体实施例以堆叠三个或更多的管芯以得到更大密度。有利的是，在较佳具体实施例中，该两个管芯112及114在结构上为相同的，哪一个管芯在顶部及哪一个管芯在底部之选择为完全自由的，由此简化本发明议题。
第一管芯112及第二管芯114的每一个具第一侧116及第二侧118，该第一管芯112及该第二管芯114的每一个的第一侧116具接合焊盘120及重新分配层124形成于其上，如将于下文更详细解释，该重新分配层124重新路由或电耦合该接合焊盘120至管芯的周围区域(在此叙述中，接触区域120称为”接合焊盘”即使，在该较佳具体实施例中，它们从未实际连结)。
在该较佳具体实施例中，该第一管芯112以粘着层121接附于衬底110使得该第二侧118面向该衬底110，间隔物122提供于该第一管芯112且在该重新分配层124上方，且该第二管芯114提供于该间隔物122上方。定位向该第二管芯114使得该第二管芯114的第二侧118面向该间隔物122。在一个具体实施例中，该间隔物122由粘着层123接附于该第一管芯112及/或该第二管芯114，该第一及第二管芯112、114较佳为彼此相同地定方位至另一个使得相同垫被对准。
电线导线128经由该重新分配层124电耦合该接合焊盘120至在该衬底110的接点129，换言之，该接合焊盘120由该重新分配层124重新路由至管芯的周围区域，其接着由该电线导线128电耦合至该接点129。封装130较佳为围绕该第一管芯112、该第二管芯114及该电导线128以保护组件不致受外部对象或环境损伤，可使用锡球132以电耦合该堆叠管芯组100至装置衬底(未示出)。
图2a为根据本发明具体实施例的重新分配层124(图1)的一个实例的平面图，形成该重新分配层124的一个方法参考图3a-图6c叙述于下文。
在所叙述具体实施例中，该重新分配层124包括沿管芯中心线向下以两行排列的接合焊盘120，该接合焊盘120经由重新路由线路216电耦合至该重新路由接合焊盘212，该重新路由接合焊盘212提供沿管芯周围至位于内部区域的该接合焊盘120之电连接。该重新分配层124较佳为包括大致上围绕该重新分配层124周围的地线面214以防止来自外界环境的噪声不利地影响电路的操作(未示出)。
在图2a所示具体实施例中，其为512兆位DRAM，该接合焊盘120提供至数据线路及地址/控制线路的电连接。为简化制造方法，希望设计该组合使得单衬底110(图1)可用于管芯典型上面朝下放置的单管芯构型及管芯面朝上放置的堆叠管芯构型，然而，当管芯被倒反或翻转时，在右侧的接合焊盘系在左侧及在左侧的接合焊盘系在右侧，因此必须改良衬底的配置或重新路由该接合焊盘(或是提供更新的脚位规格给使用者)。因为脚位常由如JEDEC或其它标准设定组织标准化，保持现有标准化脚位为较佳的及有利的。常常，堆叠产品的脚位仅由对单管芯组件的标准脚位的管芯选择球改良。而且标准化脚位为较佳的因为无论是否使用堆叠技术可使用单一型式的衬底。
在较佳具体实施例中，仅地址/控制线路自左至右及右至左重新路由，该地址/控制线路决定存储器位置存取的相对位置及方式，由使用者的观点来看，实体存储器位置，如哪一个电容器/晶体管储存特定相对存储器位置的数据为不相干的。因此，该地址/控制线路应自右至左及自左至右重新路由。但是数据线路不需被切换。此结构提供双倍数据速率装置的额外优点，于此数据输入/输出点以两倍时脉速率操作及因而由较短线路获益，于是，在图2a，该地址/控制线路自右至左及自左至右切换，且该数据线路未被切换。应注意并非所有在图2a所说明的具体实施例的端口皆被使用，因而，并非所有接合焊盘120皆重新路由至管芯的周围。
图2a说明可利用的另一有利特性，亦即，地线面214包括围绕或至少部份分开数据输入/输出的重新路由线路216之地线。应注意该地线面214可为单一地线面或一组地线面。例如，具接近数据输入/输出信号的数据供应引脚(VSSQ)，及接近该地址/指令信号的寻常引脚(VSS)为有利的。此地线面214配置帮助电隔离相当高频率的线路，其系特别有用于双倍数据速率SDRAM。隔线干扰及其它电噪声可由包含地线面而消除或减少。因为该地址/控制线路在较低(如一半)频率操作，地线面不需要围绕或分开这些线路。在替代具体实施例中，所有重新路由线路216系相邻地线而形成。
围绕地线的进一步优点为用做抵抗在晶片单颗化方法期间引入的污染的屏障，因为RDL(重新分配层)线路的拓仆，芯片无法完全固定于锯箔，于是，在单颗化期间清洗水会在未由RDL覆盖的芯片区域上渗透，产生无法移除的余留物，此对进一步组合及对信赖度为不利的。沿该芯片的地线用做抵抗此污染的屏障。在存在超过一个接地电位的情况，围绕线路在交会点向内些微延长，此系维持不同电位及用做抵抗污染渗入的进一步限制，其它几何(如图2a所示)亦为可考虑的，如使用其它角度。
图2b说明存储器管芯112(114)的第一侧116，其为利用本发明观点的装置的一个实例。存储器管芯112(114)以四个数组区段150组织。在一个具体实施例中，对1千兆位存储器装置每一个数组区段包括256k记忆单元(加冗余单元)。本发明观点特别有用于高密度存储器装置(如1千兆位或更多存储器)因为这些存储器单元典型上在高速操作及可自其中所指导的优点获益。
图3a-图6c说明在根据本发明一个具体实施例各种方法步骤已执行以制造重新分配层于半导体管芯上之后，管芯300，如图1的管芯112、114，的各种视图。应进一步注意所说明管芯部份包括地址/控制线路的重新路由，如上所讨论，其需要自左至右及右至左重新路由。亦可使用此处所叙述方法以形成重新分配层以重新路由数据线路，其可不需要自左至右及自右至左重新路由。
方法起始为图3a-图3c，其中晶片被提供为具形成于其上的集成电路，其中图3a为平面视图且图3b-图3c为沿图3a所显示轴的截面视图。一般言之，该管芯300包括具形成于其上的集成电路(未示出)，如DRAM，的衬底308，该衬底308，及形成于其上的集成电路，可使用本技艺中已知的标准半导体加工技术制造。
该管芯300典型上具保护层310，较佳为聚硫亚胺，形成于该管芯300的表面以保护最顶部金属层(未示出)或其它组件不致损伤及不受环境影响。接触垫312为在该保护层310露出以提供至下方结构(未示出)如集成电路的电接触。
该保护层310进一步包括选择性的介电体(未示出)以提供该重新分配层与该最上方金属层(未示出)间的低阶耦合，及以提供更佳的电寄生。该选择性的介电体可为聚硫亚胺、氧化物、或类似物，但较佳为需要低处理温度的材料如WPR、BCB(如以苯并环丁烯为基底的聚合物介电体)、probelec。在较佳具体实施例，其中该介电体层系由PI形成，该介电体层可由在约320℃的温度旋转涂覆至约3微米至约6微米的厚度而形成，亦可存在由旋转涂覆所形成的额外介电体层，如约5微米至约15微米或更多的WPR；熟化温度为150℃。
图4a-图4c说明在粘着层314及第一传导层316已形成及图案化之后的图3a-图3c的管芯300。一般言之，该粘着层314提供该保护层310及该第一传导层316间的良好粘着品质。在一个具体实施例中，该粘着层314为由使用范围自约3瓦特/公分2至约6瓦特/公分2的源极功率密度且溅镀速率自2至6纳米/秒且溅镀气体为Ar及溅镀材料为Ti溅镀所形成的钛。较佳为，该钛粘着层314为约50纳米至约100纳米厚度，及更佳为约70纳米厚度。亦可使用其它材料，如Cr、TiN。
该第一传导层316系较佳为形成于该粘着层314以提供加强的电特征。在一个具体实施例中，该第一传导层316系由铜形成，其系由如使用范围自约3瓦特/公分2至约6瓦特/公分2的源极功率密度且溅镀速率自3至6纳米/秒且溅镀气体为Ar及溅镀材料为Cu溅镀所形成。较佳为，该第一传导层316为约100纳米至约400纳米厚度，及更佳为约200纳米厚度。
该粘着层314及该第一传导层316较佳为使用该技艺中已知的标准光蚀刻技术图案化。一般言之，光蚀刻包括沉积光致抗蚀剂物质318，接着遮蔽此物质、曝光、及显像以移除光致抗蚀剂物质部份，该光致抗蚀剂物质的移除部份定义重新分配层的图案，如定义自管芯的内部区域至管芯的周围区域的接合焊盘的重新路由。较佳为，该光致抗蚀剂物质亦定义该地线面。
图5a-图5c说明在第二传导层319已形成于接触垫312之后的图4a-图4c的管芯300。在较佳具体实施例中，该传导层319为包含铜层320、镍层322、及金层324的多层结构。一般言之，该铜层320提供良好导电率，及该金层324提供具良好连结特性的传导材料以连结电线导线至该重新分配层(参考图7-图12详细讨论于下文)。因为其硬度，镍层322提供至该金层324及晶片加工的机械稳定度。该镍层322亦用做主动区域及于管芯上形成的其它下方结构的保护层。或者，该传导层320可由铝形成，然而，可使用其它材料。
于该第一传导层316上沉积及图案化的光致抗蚀剂318之使用防止铜、镍、及金粘着于晶片。如上所讨论，图案化该光致抗蚀剂物质318使得该第一传导层316露出，于此希望具重新分配线路。
在一个具体实施例中，该铜层320系由电镀形成，较佳为，该铜层320为约2微米至约10微米厚度，但更佳为约5微米厚度。
此外，该镍层322及该金层324可被电镀，较佳为，该镍层322为约1微米至约5微米厚度，但更佳为约2微米厚度。较佳为，该金层324为约0.1微米至约1微米厚度，但更佳为约0.5微米厚度。
图6a-图6c说明在该光致抗蚀剂318及该粘着层314过量材料及该第一传导层316已移除后的图5a-图5c的管芯300。该光致抗蚀剂物质可由如在习知抗蚀剂剥除机的湿浸渍而移除。在该光致抗蚀剂物质已移除后，该第一传导层316可由Cu蚀刻剂移除及该粘着层314可由0.25％HF移除。
在该重新分配线路形成后，该管芯300的背侧可向下辗制使得该总装置为所欲厚度，例如，对具二个存储器芯片加一个间隔物的堆叠，厚度可减少约600微米使得该装置总厚度为约1.2至1.25毫米或更小。之后，该管芯300根据标准技术加工以制备用于封装的个别管芯。
图7-图12说明根据本发明一个具体实施例所执行以形成堆叠管芯组100的步骤之截面视图。该方法开始于图7，其中具重新分配层124的第一管芯112接附于衬底110，说明于图7-图12的该衬底110较佳为一种普遍用于该工业的两层衬底，其具自第一侧117穿过该衬底110至第二侧119而形成的接点129。在较佳具体实施例中，数个(如十五个)衬底形成于单衬底单元，在管芯接附后这些衬底被分开。
该第一管芯112具第一侧116，该重新分配层124形成于此，及具第二侧118。如上文所讨论，该重新分配层124自管芯的内部区域至管芯的周围区域重新路由接合焊盘120。形成该重新分配层124的一个实例系参考图3a-图3b于上文讨论。
该第一管芯112系接附于该衬底110使得该第一管芯112的第二侧118接附于该衬底110的第一侧117，该第一管芯112可由任何粘着装置或技术接附于该衬底110，例如，在图7所说明具体实施例中该第一管芯112系由粘着层123接附于衬底110，粘着层123可由使用胶带或该技艺中已知的印刷技术，或类似技术施用。
图8说明根据本发明一个具体实施例在电线导线128已接附以电耦合形成于该重新分配层124的该重新路由接合焊盘至在该衬底110的接点129之后的图7的堆叠管芯组100。该电线导线128较佳为具约15至25微米直径的金线，已发现由金形成的电线导线128提供连结至该重新分配层的良好性质，其顶部层较佳为金。该电线导线128可由如标准电线连结技术而接附于该重新分配层124及该接点129。
图9说明在间隔物122已接附于该第一管芯112之后的图8的堆叠管芯组100。该间隔物122提供在该第一管芯112及第二管芯(在后续步骤要堆叠于该第一管芯112上方)之间的间隙，防止对该电线导线128的损伤。该间隔物122较佳为由电绝缘材料，如硅或类似物，所组成，以防止或减少在该第一管芯112及堆叠于该第一管芯112上方的其它管芯之间的任何电传导。硅为有用的因为其具与硅管芯112及114相同的热性质，硅间隔物典型上不具任何电路形成于其中。较佳为，该间隔物122为至少约50至约150微米厚度，但更佳为约100微米厚度。该间隔物122系由粘着层121接附于该第一管芯112，粘着层121可由使用胶带或该技艺中已知的印刷技术施用。
在另一具体实施例中，该管芯为不同侧边及被放置使得不需间隔物，例如，若底部管芯较顶部管芯为大，在该第一管芯的重新路由接合焊盘为露出的，在此情况下，间隔物不为必要的且该顶部管芯可直接放置于该底部管芯上。
图10说明在第二管芯114已堆叠于该第一管芯112上之后的图9的堆叠管芯组100。类似于该第一管芯112，该第二管芯114具第一侧116，该重新分配层124形成于此，及具第二侧118。该重新分配层124自管芯的内部区域重新路由接合焊盘120至管芯的周围区域。形成该重新分配层124的一个实例系参考图3a-图3b于上文讨论。
该第二管芯114系接附于该间隔物122使得该第二管芯114的第二侧118接附于该间隔物122，该第二管芯114可由粘着层121接附于该间隔物122，该粘着层121可由在该技艺中已知的任何技术施用，例如该第二管芯114可由使用印刷方法或胶带或该技艺中已知的印刷技术接附于该间隔物122。
图11a及图11b说明根据本发明一个具体实施例在已接附电线导线128以电耦合该重新分配层124的该重新路由接合焊盘212至在该衬底110的接点129之后的图10的堆叠管芯组100。该电线导线128较佳为具约15-25微米直径的金线。该电线导线128可由如标准电线连结技术而接附于该重新分配层124及该接点129。
在较佳具体实施例中，该第一管芯112及该第二管芯114的相对应重新路由接合焊盘212系接附于相同接点129，除了该系统所需的线路或一些线路以区别该顶部管芯及该底部管芯。特别是，已发现若每一个管芯具独特管芯选择信号，或其相当，则相同地址/控制线路及数据线路可电耦合至在堆叠管芯组的每一个管芯。该管芯选择信号使该所选择管芯能够或使之不能有效地提供一种装置以将特定管芯开或关。而且，较佳为每一个管芯具独特时钟激活信号，及特别是对DDR IIDRAM设计，管芯内终结信号。
在较佳具体实施例中，在该第二管芯114上的该电线导线128进一步朝该管芯114的中心连接至该重新分配层的该重新路由接合焊盘212如在图11b所示。在图11b，该重新路由接合焊盘212以”0”表示，该第二管芯114连结于此。为比较，提供”X”，该第一管芯112连结于此。在如上所述的较佳具体实施例中，该电线导线128系连接至较接近该第二管芯114中心的该重新分配层124的该重新路由接合焊盘212，已发现以此方式连接该电线导线减少因突出连结施与该管芯的机械应力，该第一管芯112的该电线导线128可朝该第一管芯112中心移动的距离受限于该间隔物122的大小。在此处所述的具体实施例中，其中该堆叠管芯组包括两个管芯，此可不为一个议题。在其它具体实施例中，如堆叠三或更多管芯或管芯为较薄的具体实施例中，希望减少该间隔物的大小使得该电线导线的连接点可更朝该管芯的中心移动以减少在该电线导线的机械应力。
图12说明在封装130及锡球132已形成之后的图11a的堆叠管芯组100。该封装130为介电材料，其包围该管芯112、114以提供免于损伤及环境影响的保护。该锡球132提供接附该堆叠管芯组至如印刷电路板的方法。接着执行该堆叠管芯组的单颗化以完成加工。
表1及2分别说明单管芯组合及堆叠管芯组的管芯拟电特征。图13为堆叠管芯组寄生之示意图标。
                                         表1
  Rii，[欧姆]   Lii，[H]   Cii，[H]
  数据线路   最小   0.2   2.39E-9   3.31E-13
  平均   0.21   3.14E-9   3.56E-13
  最大   0.22   3.93E-9   3.76E-13
  地址/控制线路   最小   0.17   2.05E-9   2.70E-13
  平均   0.18   2.52E-9   3.12E-13
  最大   0.21   3.22E-9   3.64E-13
                                                   表2
               上方管芯                下方管芯
  Rii，[欧姆]   Lii，[H]   Cii，[H]   Rii，[欧姆]   Lii，[H]   Cii，[H]
  数据线路   最小   0.57   4.35E-9   6.46E-13   0.54   4.02E-9   6.72E-13
  平均   0.6   4.90E-9   7.21E-13   0.55   4.28E-9   7.7E-13
  最大   0.63   5.49E-9   7.57E-13   0.58   4.97E-9   8.26E-13
  地址/控制线路   最小   0.44   5.7E-9   6.53E-13   0.42   4.83E-9   7.06E-13
  平均   0.5   6.04E-9   7.33E-13   0.53   5.3E-9   8.04E-13
  最大   0.53   6.51E-9   7.83E-13   0.57   5.71E-9   8.79E-13
每一个表列出该数据线路及地址/控制线路的最小、平均、及最大封装寄生阻抗(R)、电感(L)、及电容(C)。如所示，该单管芯组合具范围自约0.17至约0.22Ω的封装寄生阻抗，范围自约0.25至约3.93nH的电感，及范围自约0.27至约0.36pF的电容。为进行比较，该堆叠管芯组具范围自约0.42至约0.63Ω的封装寄生阻抗，范围自约4.02至约6.51nH的电感，及范围自约6.46至约8.79pF的电容。因为对线路长度及宽度的固有依存性，所叙述值可显著变化。该长度一般由芯片宽度定义，该路线宽度可根据RDL设计容量及根据所欲电特征而调整。
表3及表4显示各种RDL路线几何(100微米/50微米/20微米宽路线)及额外介电体层(5微米WPR)的影响。如可见，减少的路线宽度导致电容的减少，此是因为耦合至下方芯片金属化的较小面积，电感未显著增加，因为仅为该路线宽度的二级依存性，该减少的路线宽度导致该总封装阻抗的RDL部份的增加阻抗。对较小RDL路线宽度，如20微米，具特殊芯片保险丝处理以调整总封装+芯片阻抗为有利的。
如可由表4所见，额外介电体亦贡献电容减少，此系由RDL及芯片金属化间的较大距离及因而减少的耦合而引起。该选择性的介电体具提供减少的电容及同时保持电感及特别是阻抗于所欲较低值的优点。
                                              表3
  设置   5微米P1，w＝100微米RDL   5微米P1，w＝50微米RDL
  I/P端口   球#   Rii，[欧姆]   Lii，[nH]   Cii，[pF]   Rii，[欧姆]   Lii，[nH]   Cii，[pF]
  /RDQS   A2   1.25   5.88   6.96   1.60   6.03   4.38
  /RDQS   B3   1.20   5.92   7.06   1.55   6.07   4.36
  DQ6   B1   1.14   5.79   7.12   1.49   5.95   4.42
  DQ1   C2   1.06   5.82   6.93   1.40   5.97   4.35
  DQ3   D3   1.08   5.95   7.05   1.42   6.10   4.45
  DQ4   D1   0.84   5.18   6.86   1.19   5.34   4.26
                                          表4
  设置   5微米P1，w＝20微米RDL   5微米P1+5微米WPR，w＝50微米RDL
  I/P端口 球#   Rii，[欧姆]   Lii，[nH]   Cii，[pF]   Rii，[欧姆]   Lii，[nH]   Cii，[pF]
  /RDQS A2   2.15   6.35   2.76   1.46   6.30   2.98
  /RDQS B3   2.10   6.36   2.78   1.41   6.33   2.94
  DQ6 B1   2.04   6.25   2.80   1.35   6.21   2.98
  DQ1 C2   1.96   6.29   2.69   1.27   6.24   2.93
  DQ3 D3   1.98   6.40   2.85   1.29   6.36   2.99
  DQ4 D1   1.75   5.66   2.62   1.06   5.60   2.84
而且，对数据线路在上方管芯及下方管芯间的电感不匹配少于约0.52nH及对地址/控制线路系少于约0.8nH。已模拟CK/NCK信号线路的电感不匹配为少于约0.15nH每管芯。
表5比较对2×512M DDR2存储器单管芯组合及堆叠管芯组的管芯拟热特征，该表说明两种形式衬底1s0p衬底及2s2p衬底的预期热特征。在两种情况，该堆叠管芯组提供θJA的些微较低值，该值系得自根据JEDEC标准JESD 51的热阻抗模拟。该表显示与单管芯封装相较，该堆叠管芯封装具相同、或甚至些微更佳，热性能每标称总功率封装，此系由与单管芯封装相较，些微更高数目的球(亦即额外管芯选择球)及些微较大组件宽度所引起。该间隔物亦包括硅之事实，贡献至该堆叠管芯封装的高度平衡热行为。
                    表5
  非堆叠封装   堆叠封装
板形式   1s0p   2s2p   1s0p   2s2p
θJA(K/W)   65   38   61   35
虽然已详细叙述本发明特别具体实施例，要了解本发明并不对应地在范围受限，而是包括所有来自所附权利要求精神及条款的变化、修改、及相当。例如，可修改或变更所使用材料形式，可修改重新分配层的配置，可变更在管芯上的接合焊盘位置，可变更在衬底上的接点，及类似变更。据此，要了解本发明可延伸至其它结构及材料，及因而，该专利说明书及附图要认为是说明而非限制观点。

Claims (91)

1.一种包括多个位于一封装内的存储器的的组合，该组合包括：
一衬底，其包含形成于其表面的数个接触垫；
第一存储器管芯，其具有第一侧及第二侧，该第二侧面对该衬底的表面，该第一存储器管芯具有至少两个形成于其中的存储器数组部分，该第一侧包括多个形成于该存储器数组部分间的中央区域的接合焊盘，该第一存储器管芯更包括含有重新路由线路的重新分配层，该重新路由线路电耦合该接合焊盘以便在该第一存储器管芯的周围区域中重新路由接合焊盘；
第一多个电线，其将该第一半导体装置的重新路由接合焊盘电耦接至该衬底的接触垫；
第二存储器管芯，其具有第一侧及第二侧，该第二侧面对该衬底的表面，该第二存储器管芯具有至少两个形成于其中的存储器数组部分，该第一侧包括多个形成于该存储器数组部分间的中央区域的接合焊盘，该第二存储器管芯进一步包括含有重新路由线路的重新分配层，该重新路由线路电耦合该接合焊盘以便在该第二存储器管芯的周围区域中重新路由接合焊盘；
第二多个电线，其将该第二半导体装置的重新路由接合焊盘电耦接至该衬底的接触垫，其中超过一半的该第二多个电线乃电耦合至一重新路由接合焊盘，其乃电耦合至该第一多个电线中的其中一个。
2.根据权利要求1所述的组合，其中该第一存储器管芯在结构上与该第二存储器管芯相同。
3.根据权利要求2所述的组合，其中该第一及第二存储器管芯包括动态随机存取存储器装置。
4.根据权利要求3所述的组合，其中该第一及第二存储器管芯包括双倍数据速率动态随机存取存储器装置，每一个存储器装置包括至少512兆位存储器单元。
5.根据权利要求4所述的组合，其中，对该第一及第二存储器管芯而言，该接合焊盘乃放置于平行于穿过该装置中央区域的中间线路的左列及右列，在该左列中的每一个接合焊盘乃位于该中间线路的左边及在该右列中的每一个接合焊盘乃位于该中间线路的右边，其中该重新分配层自右侧越过该中间线路而将多个接合焊盘路由至在该存储器管芯左侧的相对应重新路由接合焊盘及亦自该左列越过该中间线路而将多个接合焊盘路由至在该存储器管芯右侧的相对应重新路由接合焊盘。
6.根据权利要求4所述的组合，其中该第一及第二存储器管芯的每一重新分配层包括地线面，该地线面包括在大致上围绕该接合焊盘的周围区域中的线路及多个在一些该重新路由线路间的地线。
7.根据权利要求6所述的组合，其中多个接合焊盘包括数据输入/输出接合焊盘，其中该多个地线乃围绕着一些但并非所有该重新路由线路，及其中该多个地线乃在电耦合至该数据输入/输出接合焊盘的该重新路由线路间运行。
8.根据权利要求2所述的组合，其中该第一存储器管芯的该重新分配层包括第一组的一或更多地线面及其中该第二存储器管芯的该重新分配层包括第二组的一或更多地线面。
9.根据权利要求8所述的组合，其中该第一组及第二组各自实质上地分别围绕在该第一存储器管芯及该第二存储器管芯上的该接合焊盘。
10.根据权利要求8所述的组合，其中该第一地线面及第二地线面的各自包括与多个该重新路由线路的左侧及右侧相邻的地线。
11.根据权利要求2所述的组合，其中，对该第一及第二存储器管芯而言，该重新路由接合焊盘包括自该存储器管芯的一边缘朝该存储器管芯的中央区域延伸的加长接合焊盘，其中该第一多个电线乃接附于在较接近该边缘的该重新路由接合焊盘的一部份上的该重新路由接合焊盘，且其中该第二多个电线乃接附于较接近该中央区域的该重新路由接合焊盘的一部份上的该重新路由接合焊盘。
12.根据权利要求2所述的组合，其中该第一及第二存储器管芯的该重新分配层包括多层结构。
13.根据权利要求12所述的组合，其中重新分配层包括：
钛层；
形成于该钛层的铜层；
形成于该铜层的镍层；及
形成于该镍层的金层。
14.根据权利要求1所述的组合，其进一步包括配置于该第一存储器管芯及第二存储器管芯间的间隔物。
15.根据权利要求14所述的组合，其中该第一存储器管芯及该第二存储器管芯皆形成于一硅衬底上及其中该间隔物包括硅间隔物。
16.根据权利要求1所述的组合，其中该衬底包括形成于该衬底内部的至少一个接线层，该接线层将该接触垫电耦合至在该衬底第二表面的传导球。
17.一种半导体装置，其包括：
一种集成电路芯片，其包括形成于一半导体衬底的主动电路及电耦合至该主动电路组件的接合焊盘；
一保护层，其位于该集成电路芯片上方且使得接合焊盘露出，该接合焊盘设置于在该集成电路芯片内部区域的第一线路的左侧及右侧；及
形成于该保护层上的重新分配层，该重新分配层包括多个重新路由线路，每一重新路由线路将在该内部区域的接合焊盘电耦接至在该集成电路芯片周围区域中相对应的一重新路由接合焊盘，其中该重新分配层自右侧而越过该第一条线路以将多个接合焊盘电耦接至在该集成电路芯片左侧的相对应重新路由接合焊盘及亦自左侧而越过该第一条线路以将多个接合焊盘电耦接至在该集成电路芯片右侧的相对应重新路由接合焊盘。
18.根据权利要求17所述的半导体装置，其中该集成电路包括动态随机存取存储器(DRAM)。
19.根据权利要求17所述的半导体装置，其中该保护层由聚硫亚胺形成。
20.根据权利要求17所述的半导体装置，其中该接合焊盘形成于沿着该保护层中央区域向下运行的两列中，每一列包括至少30个接合焊盘。
21.根据权利要求17所述的半导体装置，其中该重新分配层包括多层结构。
22.根据权利要求21所述的半导体装置，其中重新分配层包括：
形成于该保护层的钛层；
形成于该钛层的铜层；
形成于该铜层的镍层；及
形成于该镍层的金层。
23.根据权利要求17所述的半导体装置，其中该重新分配层包括地线面。
24.根据权利要求23所述的半导体装置，其中该地线面包括大致上围绕该重新路由接合焊盘的传导线路。
25.根据权利要求24所述的半导体装置，其中该地线面进一步包括配置于电耦合至该集成电路的数据线路的该重新路由线路中的数个重新路由线路间的地线。
26.一种半导体装置，其包括：
一种集成电路芯片，其包括形成于一半导体衬底中的主动电路及电耦合至该主动电路组件的接合焊盘；
一保护层，其位于该集成电路芯片上方并使该接合焊盘裸露，该接合焊盘设置在该集成电路芯片的一内部区域中；
形成于该保护层上的重新分配层，该重新分配层具重新路由线路，该重新路由线路把位于该半导体管芯内部区域的接合焊盘电耦接至在该集成电路芯片周围区域中的重新路由接合焊盘；及
形成于该保护层上的地线面，该地线面包括大致上围绕该重新路由接合焊盘的线路及介于一些该重新路由线路间的多个地线。
27.根据权利要求26所述的半导体装置，其中该多个地线是介于一些但并非所有该重新路由线路间。
28.根据权利要求26所述的半导体装置其中该集成电路芯片包括DRAM。
29.根据权利要求28所述的半导体装置，其中该集成电路芯片包括双倍数据速率DRAM及其中该多个接合焊盘包括数据输入/输出接合焊盘。
30.根据权利要求29所述的半导体装置，其中该多个地线介于一些但并非所有该重新路由线路间，及其中该多个地线介于耦合至该数据输入/输出接合焊盘的该重新路由线路间。
31.根据权利要求29所述的半导体装置，其中该接合焊盘设于左列及右列，所述的左列与右列平行于该集成电路芯片内部区域的中间线路，在该左列的每一个接合焊盘乃位于该中间线路的左边及在该右列的每一个接合焊盘系位于该中间线路的右边，及其中至少一些该重新路由线路自右列而越过该中间线路而把该多个接合焊盘电耦接至在该集成电路芯片左侧的相对应重新路由接合焊盘，且一些其它该重新路由线路自该左列而越过该中间线路将该接合焊盘电耦接至在该集成电路芯片右侧的相对应重新路由接合焊盘。
32.根据权利要求26所述的半导体装置，其中重新分配层包括：
形成于该保护层的钛层；
形成于该钛层的铜层；
形成于该铜层的镍层；及
形成于该镍层的金层。
33.一种堆叠管芯组，包括：
衬底；
位于该衬底上的第一管芯，该第一管芯具有第一侧及面对该衬底的第二侧，该第一管芯的该第一侧具有形成于其上的重新分配层，该重新分配层包括重新路由线路以便自内部区域重新路由多个接合焊盘至在周围区域的重新路由接合焊盘，及该第一管芯的该第一侧具有大致上围绕该周围区域的地线面及至少一些该重新路由线路；及
位于该第一管芯上的第二管芯，该第二管芯具有第一侧及面对该第一管芯的第二侧，该第二管芯的该第一侧具有形成于其上的重新分配层，该重新分配层包括重新路由线路以便自内部区域重新路由多个接合焊盘至在周围区域的重新路由接合焊盘，及该第一管芯的该第一侧具大致上围绕该周围区域的地线面及至少一些该重新路由线路。
34.根据权利要求33所述的堆叠管芯组，其中该第一管芯及该第二管芯包括DRAM半导体装置。
35.根据权利要求33所述的堆叠管芯组，其中该第一管芯及该第二管芯的重新分配层皆包括：
形成于该管芯的保护层上的钛层；
形成于该钛层上的铜层；
形成于该铜层上的镍层；及
形成于该镍层上的金层。
36.根据权利要求33所述的堆叠管芯组，其中该地线面包括在数据线路间的多个地线。
37.根据权利要求33所述的堆叠管芯组，其中该第一管芯及该第二管芯的至少一个重新分配层会自该左侧或该右侧而重新路由接合焊盘至另一侧。
38.根据权利要求33所述的堆叠管芯组，其进一步包括一或更多堆叠于该第二管芯的额外管芯。
39.根据权利要求33所述的堆叠管芯组，其中该第二管芯的尺寸为使得该第二管芯不会覆盖第一管芯的重新路由接合焊盘的尺寸。
40.根据权利要求33所述的堆叠管芯组，其进一步包括设置于该第一管芯及该第二管芯间的间隔物。
41.一种堆叠管芯组，包括：
衬底；
位于该衬底上的第一管芯，该第一管芯具有顶部侧及底部侧，该顶部侧具有形成于该第一管芯的内部区域的接合焊盘且具有自内部区域而重新路由接合焊盘至在该第一管芯周围区域的重新路由接合焊盘的重新分配层，而该第一管芯的第二侧乃面对该衬底；及
位于该第一管芯上的第二管芯，该第二管芯具有第一侧及第二侧，该第二管芯的该第一侧具有在该第二管芯的内部区域的接合焊盘且具有自该内部区域而重新路由接合焊盘至在该第二管芯周围区域的重新路由接合焊盘的重新分配层，且该第二管芯的第二侧乃面对该衬底；
其中该第一管芯及该第二管芯的至少一其一的至少一个接合焊盘会自该左侧或该右侧重新路由至另一侧。
42.根据权利要求41所述的堆叠管芯组，其中该第一管芯及该第二管芯包括DRAM半导体装置。
43.根据权利要求41所述的堆叠管芯组，其中该第一管芯及该第二管芯的重新分配层皆包括：
形成于该管芯的保护层的钛层；
形成于该钛层的铜层；
形成于该铜层的镍层；及
形成于该镍层的金层。
44.根据权利要求41所述的堆叠管芯组，其中该第一管芯及该第二管芯的重新分配层皆包括具有设于数据重新路由线路间的多个地线的地线面。
45.根据权利要求41所述的堆叠管芯组，其进一步包括一或更多堆叠于该第二管芯的额外管芯。
46.根据权利要求41所述的堆叠管芯组，其中该第二管芯的尺寸为使得该第二管芯不会覆盖该第一管芯的重新路由接合焊盘的尺寸。
47.根据权利要求41所述的堆叠管芯组，其进一步包括放置于该第一管芯及该第二管芯间的间隔物。
48.一种堆叠管芯组，包括：
衬底，其包括设于该衬底顶部表面周围的接触垫，每一个接触垫乃电耦合至在该衬底底部表面的导体；
多个垂直堆叠于该衬底的相同管芯，每一个管芯具有形成于顶部侧的重新分配层，该重新分配层具多个传导线路以将位于该内部区域列的多个接合焊盘重新路由至在周围区域的重新路由接合焊盘，该重新分配层具有包括将对应于数据线路的该传导线路分开的地线；
对每一对相邻的管芯而言都有设置于该两个管芯间的一间隔物；及
多个连结电线，每一个连结电线将该重新路由接合焊盘的其中一个电耦接至在该衬底的一相对应接触垫。
49.根据权利要求48所述的堆叠管芯组，其中该管芯包括DRAM半导体管芯。
50.根据权利要求48所述的堆叠管芯组，其中该地线面进一步包括大致上围绕该接合焊盘的地线。
51.根据权利要求48所述的堆叠管芯组，其中该重新分配层自该左侧重新路由多个接合焊盘至该右侧及自该右侧重新路由多个接合焊盘至该左侧。
52.根据权利要求48所述的堆叠管芯组，其中该重新路由垫包括加长垫，及其中在该重新路由垫上的连结电线的位置乃与该垫和该衬底的距离有关。
53.一种形成堆叠管芯组的方法，该方法包括：
提供具有形成于顶部表面的接点的衬底；
将第一管芯的底部侧放置于该衬底的顶部表面，该第一管芯具有拥有重新分配层的顶部侧，该重新分配层包括将位于在内部区域的第一间隙的右侧及左侧的接合焊盘重新分配至在周围区域中的相对应重新路由接合焊盘的传导线路；
放置间隔物于该第一管芯上；
将第二管芯的底部侧放置于该间隔物上，该第二管芯具有拥有重新分配层的第一侧，该重新分配层包括将位于在内部区域的第一间隙的右侧及左侧的接合焊盘重新分配至在周围区域中的相对应重新路由接合焊盘的传导线路；及
自该第一管芯及该第二管芯的该重新路由接合焊盘电耦合电线导线至该接点。
54.根据权利要求53所述的方法，其中电耦合步骤是由电线连结执行。
55.根据权利要求54所述的方法，其中该电线连结系进一步执行至相关于该第一管芯的连结的该第二管芯内部。
56.根据权利要求53所述的方法，其中该第一管芯与该第二管芯在结构上为相同的。
57.根据权利要求56所述的方法，其中该第一及第二管芯包括动态随机存取存储器装置。
58.根据权利要求57所述的方法，其中该第一及第二管芯包括双倍数据速率动态随机存取存储器装置，每一个存储器装置包括至少512兆位存储器单元。
59.根据权利要求56所述的方法，其中，对该第一及第二管芯而言，该接合焊盘乃放置于平行于穿过该内部区域的中间线路的左列及右列，在该左列中的每一个接合焊盘乃位于该中间线路的左边及在该右列中的每一个接合焊盘乃位于该中间线路的右边，其中该重新分配层系自右列越过该中间线路布线多个接合焊盘至在该半导体装置左侧的相对应重新路由接合焊盘及亦自该左列越过该中间线路布线多个接合焊盘至在该半导体装置右侧的相对应重新路由接合焊盘。
60.根据权利要求56所述的方法，其中该第一及第二管芯的每一重新分配层包括地线面，该地线面包括在大致上围绕该重新路由接合焊盘的线路及围绕一些该重新路由线路的地线。
61.根据权利要求60所述的方法，其中多个接合焊盘包括数据输入/输出接合焊盘，其中该多个接合焊盘乃围绕着一些但并非所有该重新路由线路，及其中该多个地线乃围绕电耦合至该数据输入/输出接合焊盘的该重新路由线路。
62.根据权利要求56所述的方法，其中该第一管芯的该重新分配层包括第一地线面及其中该第二管芯的该重新分配层包括第二地线面。
63.根据权利要求62所述的方法，其中该第一地线面及该第二地线面的各包括一条大致上围绕该重新路由接合焊盘的线路。
64.根据权利要求62所述的方法，其中该第一地线面及该第二地线面的各包括邻接于该多个传导线路的左侧及右侧的地线。
65.根据权利要求53所述的方法，其中，对该第一及第二管芯而言，该重新路由接合焊盘包括自该管芯的一个边缘朝该管芯的内部区域延伸的加长接合焊盘，其中电耦合电线导线包括：
对该第一管芯而言，将电线接附至在较接近该第一管芯边缘的该重新路由接合焊盘的一部份上的该重新路由接合焊盘；及
对该第二管芯而言，将电线接附至在较接近该第二管芯内部区域的该重新路由接合焊盘的一部份上的该重新路由接合焊盘。
66.根据权利要求53所述的方法，其中该第一及第二管芯的该重新分配层包括多层结构。
67.根据权利要求66所述的方法，其中重新分配层包括：
钛层；
形成于该钛层的铜层；
形成于该铜层的镍层；及
形成于该镍层的金层。
68.根据权利要求53所述的方法，其中该第一管芯及该第二管芯皆形成于一硅衬底上及其中该间隔物包括硅间隔物。
69.根据权利要求53所述的方法，其中该衬底包括形成于该衬底内部的至少一个接线层，该接线层电耦合该接触垫至在该衬底第二表面的传导球。
70.根据权利要求53所述的方法，其中将该第一管芯设于该衬底上的步骤包括以胶带粘着该第一管芯至该衬底。
71.根据权利要求53所述的方法，其中将该第一管芯设于该衬底上的步骤包括印粘着剂于该衬底并将该第一管芯置于该粘着剂。
72.根据权利要求53所述的方法，其中自该第一管芯及该第二管芯的该重新路由接合焊盘电耦合电线导线至形成于该衬底的接点的步骤包括在放置该间隔物于该第一管芯前，先电耦合来自该第一管芯的该重新路由接合焊盘的电线导线，并在放置该第二管芯于该间隔物后电耦合来自该第二管芯的该重新路由接合焊盘的电线导线。
73.一种形成堆叠管芯组的方法，该方法包括：
提供具有形成于其顶部表面的接点的衬底；
将第一管芯的底部侧放置于该衬底的顶部表面，该第一管芯具有拥有重新分配层的顶部侧，该重新分配层包括将位在内部区域的第一间隙的右侧及左侧的接合焊盘重新分配至在周围区域中的相对应重新路由接合焊盘的传导线路；
将第二管芯的底部侧放置于间隔物上，该第二管芯具有拥有重新分配层的第一侧，该重新分配层包括将位在内部区域中的第一间隙的右侧及左侧的接合焊盘重新分配至在周围区域的相对应重新路由接合焊盘的传导线路；及
自该第一管芯及该第二管芯的该重新路由接合焊盘电耦合电线导线至该接点，
其中该第一管芯的尺寸与该第二管芯的尺寸不同及该第二管芯乃位于该第一管芯上以使得该第一管芯的该重新路由接合焊盘不会被该第二管芯覆盖。
74.根据权利要求73所述的方法，其中电耦合步骤乃由电线连结执行。
75.根据权利要求74所述的方法，其中该电线连结乃进一步执行至相关于该第一管芯的连结的该第二管芯内部。
76.根据权利要求74所述的方法，其中该第一管芯与该第二管芯的至少其一包括动态随机存取存储器装置。
77.根据权利要求76所述的方法，其中该第一及第二管芯的至少其一包括双倍数据速率动态随机存取存储器装置，每一存储器装置包括至少512兆位存储器单元。
78.根据权利要求73所述的方法，其中，对该第一及第二管芯而言，该接合焊盘皆设于平行于穿过该内部区域的中间线路的左列及右列，在该左列的每一接合焊盘乃位于该中间线路的左边且在该右列的每一接合焊盘乃位于该中间线路的右边，其中该重新分配层自右列而越过该中间线路以将多个接合焊盘路由至在该半导体装置左侧的相对应重新路由接合焊盘，且亦自该左列而越过该中间线路以将多个接合焊盘路由至在该半导体装置右侧的相对应重新路由接合焊盘。
79.根据权利要求73所述的方法，其中该第一及第二管芯的每一重新分配层包括地线面，该地线面包括大致上围绕该重新路由接合焊盘的线路及围绕着一些该重新路由线路的多个地线。
80.根据权利要求79所述的方法，其中该多个接合焊盘包括数据输入/输出接合焊盘，其中该多个地线围绕一些但并非所有该重新路由线路，且其中该多个地线围绕着电耦合至该数据输入/输出接合焊盘的该重新路由线路。
81.根据权利要求73所述的方法，其中该第一管芯的该重新分配层包括第一地线面及其中该第二管芯的该重新分配层包括第二地线面。
82.根据权利要求81所述的方法，其中该第一地线面及该第二地线面的各包括一条大致上围绕着该重新路由接合焊盘的线路。
83.根据权利要求82所述的方法，其中该第一地线面及该第二地线面各包括相邻于多个该传导线路的左侧及右侧的地线。
84.根据权利要求73所述的方法，其中，对该第一及第二管芯而言，该重新路由接合焊盘包括自该管芯的一边缘朝该管芯的内部区域延伸的加长接合焊盘，其中电耦合电线导线包括：
对该第一管芯而言，将电线接附至位在较接近该第一管芯边缘的该重新路由接合焊盘的一部份上的该重新路由接合焊盘；及
对该第二管芯而言，将电线接附至位在较接近该第二管芯内部区域的该重新路由接合焊盘的一部份上的该重新路由接合焊盘。
85.根据权利要求73所述的方法，其中该第一及第二管芯的该重新分配层包括多层结构。
86.根据权利要求85所述的方法，其中重新分配层包括：
钛层；
形成于该钛层的铜层；
形成于该铜层的镍层；及
形成于该镍层的金层。
87.根据权利要求73所述的方法，其中该第一管芯及该第二管芯皆形成于一硅衬底上及其中该间隔物包括硅间隔物。
88.根据权利要求73所述的方法，其中该衬底包括至少一个形成于该衬底内部的接线层，该接线层将该接触垫电耦接至在该衬底第二表面上的传导球。
89.根据权利要求73所述的方法，其中将该第一管芯设于衬底上的步骤包括以胶带将该第一管芯粘至该衬底。
90.根据权利要求73所述的方法，其中将该第一管芯设于衬底上的步骤包括印粘着剂于该衬底及将该第一管芯置于该粘着剂中。
91.根据权利要求73所述的方法，其中自该第一管芯及该第二管芯的该重新路由接合焊盘电耦合电线导线至形成于该衬底的接点的步骤包括在放置间隔物于该第一管芯前，先电耦接来自该第一管芯的该重新路由接合焊盘的电线导线及在放置该第二管芯于该间隔物后电耦接来自该第二管芯的该重新路由接合焊盘的电线导线。
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