JP7309863B2 - ３次元メモリアレイ - Google Patents

３次元メモリアレイ Download PDF

Info

Publication number
JP7309863B2
JP7309863B2 JP2021519769A JP2021519769A JP7309863B2 JP 7309863 B2 JP7309863 B2 JP 7309863B2 JP 2021519769 A JP2021519769 A JP 2021519769A JP 2021519769 A JP2021519769 A JP 2021519769A JP 7309863 B2 JP7309863 B2 JP 7309863B2
Authority
JP
Japan
Prior art keywords
conductive
memory array
conductive lines
memory
storage element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021519769A
Other languages
English (en)
Other versions
JP2022504654A (ja
Inventor
アンナ マリア コンティ
アンドレア レダエッリ
アゴスティーノ ピロヴァーノ
Original Assignee
マイクロン テクノロジー，インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー，インク． filed Critical マイクロン テクノロジー，インク．
Publication of JP2022504654A publication Critical patent/JP2022504654A/ja
Application granted granted Critical
Publication of JP7309863B2 publication Critical patent/JP7309863B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H10B63/84—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays
    • H10B63/845—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays arranged in a direction perpendicular to the substrate, e.g. 3D cell arrays the switching components being connected to a common vertical conductor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0026—Bit-line or column circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0023—Address circuits or decoders
    • G11C13/0028—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H10B63/34—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors of the vertical channel field-effect transistor type
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/011—Manufacture or treatment of multistable switching devices
    • H10N70/061—Shaping switching materials
    • H10N70/066—Shaping switching materials by filling of openings, e.g. damascene method
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/826—Device geometry adapted for essentially vertical current flow, e.g. sandwich or pillar type devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/71—Three dimensional array
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/20—Multistable switching devices, e.g. memristors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/821—Device geometry
    • H10N70/823—Device geometry adapted for essentially horizontal current flow, e.g. bridge type devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8825—Selenides, e.g. GeSe
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N70/00—Solid-state devices having no potential barriers, and specially adapted for rectifying, amplifying, oscillating or switching
    • H10N70/801—Constructional details of multistable switching devices
    • H10N70/881—Switching materials
    • H10N70/882—Compounds of sulfur, selenium or tellurium, e.g. chalcogenides
    • H10N70/8828—Tellurides, e.g. GeSbTe

Landscapes

  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Description

本開示は一般に、半導体メモリ及び方法に関し、より具体的には、３次元（３Ｄ）メモリアレイに関する。
メモリデバイスは、通常、コンピュータまたは他の電子デバイスに、内部の半導体集積回路として、及び／または外部の取り外し可能なデバイスとして提供される。揮発性メモリ及び不揮発性メモリを含む多数の異なる種類のメモリが存在する。揮発性メモリは、データを保持するために電力が必要であり得、揮発性メモリは、数ある中でも、ランダムアクセスメモリ（ＲＡＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、及び同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）を含み得る。不揮発性メモリは、電力供給のない時も記憶データを保持することで永続的データを提供することができ、不揮発性メモリは、数ある中でも、ＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、読み出し専用メモリ（ＲＯＭ）、並びに、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）、抵抗ランダムアクセスメモリ（ＲＲＡＭ）、磁気ランダムアクセスメモリ（ＭＲＡＭ）、及びプログラム可能導体メモリなどの抵抗可変メモリを含み得る。
メモリデバイスは、高メモリ密度、高信頼性、及び低電力消費を必要とする広範囲な電子的用途の揮発性メモリ及び不揮発性メモリとして、利用することができる。不揮発性メモリは、電子デバイスの中でも特に、例えば、パーソナルコンピュータ、ポータブルメモリスティック、ソリッドステートドライブ（ＳＳＤ）、デジタルカメラ、携帯電話、ＭＰ３プレイヤなどの携帯型ミュージックプレイヤ、及びムービープレイヤにおいて使用され得る。
抵抗可変メモリデバイスは、記憶素子（例えば、可変抵抗を有する抵抗メモリ素子）の抵抗状態に基づいてデータを記憶できる抵抗メモリセルを含み得る。従って、抵抗メモリセルは、抵抗メモリ素子の抵抗レベルを変化させることによって、標的データ状態に対応するデータを記憶するようにプログラムすることができる。特定の時間、正または負の電気パルス（例えば、正または負の電圧パルスまたは電流パルス）等の電界源またはエネルギー源を、セルに（例えば、セルの抵抗メモリ素子に）印加することによって、抵抗メモリセルを（例えば、特定の抵抗状態に対応する）標的データ状態にプログラムすることができる。抵抗メモリセルの状態は、印加された問い合わせ電圧（ｉｎｔｅｒｒｏｇａｔｉｏｎ ｖｏｌｔａｇｅ）に応答してセルを流れる電流を検知することによって判定することができる。検知された電流は、セルの抵抗レベルに基づいて変化し、セルの状態を示すことができる。
抵抗メモリセルに対して、いくつかのデータ状態（例えば、抵抗状態）のうちの１つを設定することができる。例えば、シングルレベルメモリセル（ＳＬＣ）は、２つの異なるデータ状態のうちの標的とする１つにプログラムすることができる。このデータ状態は、１または０の２値単位によって表すことができ、セルが特定のレベルより上または下の抵抗にプログラムされているかどうかに応じて決まり得る。追加の例として、一部の抵抗メモリセルは、３つ以上のデータ状態（例えば、１１１１、０１１１、００１１、１０１１、１００１、０００１、０１０１、１１０１、１１００、０１００、００００、１０００、１０１０、００１０、０１１０及び１１１０）のうちの標的とするものにプログラムすることができる。このようなセルは、マルチステートメモリセル、マルチユニットセル、またはマルチレベルセル（ＭＬＣ）と呼ばれてよい。ＭＬＣは、各セルが１桁よりも大きい桁（例えば、１ビットより大きいもの）を表すことができるため、メモリセルの数を増加させることなく、より高密度のメモリを提供することができる。
本開示のある実施形態による、３次元（３Ｄ）メモリアレイの形成に関連する処理ステップの斜視図を示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの上面図を示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの上面図を示す。 本開示のある実施形態による、複数の開口部の配置の上面図を示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの様々な図を示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの様々な図を示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの様々な図を示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの様々な図を示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの様々な図を示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの様々な図を示す。 本開示のある実施形態による、図６Ａ～図６Ｃに示す３Ｄメモリアレイのメモリセルを示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの様々な図を示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの様々な図を示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの様々な図を示す。 本開示のある実施形態による、３Ｄメモリアレイの形成に関連する後続の処理ステップの様々な図を示す。 本開示のある実施形態による、３Ｄメモリアレイのフロアの数に対するデコーダの数を示すグラフである。 本開示のある実施形態による、３Ｄメモリアレイを示す。 本開示のある実施形態による、メモリデバイスの形式の装置のブロック図である。
本開示は、３Ｄメモリアレイ、及び３Ｄメモリアレイを処理する方法を含む。いくつかの実施形態は、絶縁材によって互いに分離された第１の複数の導電線と、第２の複数の導電線と、第１の複数の導電線及び第２の複数の導電線に対して実質的に垂直に延びるように配置された複数の対の導電ピラーを含み、それぞれの対の導電ピラーは、第２の複数の導電線の同じ導電線に結合され、記憶素子材料が、それぞれの対の導電ピラーの周りに部分的に形成される。
本開示による３Ｄメモリアレイは、以前の３Ｄメモリアレイと比較して、メモリセルの密度を増加させる（例えば、ビット密度を増加させる）ことができる。例えば、本開示による３Ｄメモリアレイのメモリセルの密度は、以前の３Ｄメモリアレイのメモリセルの密度と比較して、少なくとも１５％増加させることができる。さらに、本開示による３Ｄメモリアレイ内の導電線あたりのメモリセルの密度は、以前の３Ｄメモリアレイの密度の２倍であり得る。
本開示による３Ｄメモリアレイは、導電線材料と絶縁材の交互の層を貫通する千鳥配置の開口部を含む。千鳥配置は、誘電体の厚さを維持しながら開口部間の間隔を減らして、３Ｄメモリアレイに印加される電圧（複数可）を維持する。
各開口部には、記憶素子材料と導電ピラーが形成される。別の開口部（例えば、切断部）が、導電線材料及び絶縁材の交互の層と、記憶素子材料と、導電ピラーとを貫通するように形成される。別の開口部は、メモリセルの数を増やし、３Ｄメモリアレイの各フロアの静電容量を減らし、３Ｄメモリアレイの隣接するフロア間の外乱を減らす。金属材料（例えば、ビア）は、別の開口部に対して直交する向きで導電ピラーに結合され、その結果、３Ｄメモリアレイの各メモリセルは、３Ｄメモリの導電線の対（例えば、ビット線とワード線）によって一義的にアドレス指定される。すなわち、３Ｄメモリアレイの各メモリセルは、１つの可能なアドレス（例えば、複数のビット線のうちの１つのビット線と複数のワード線のうちの１つのワード線）のみを有する。結果として、本開示による３Ｄメモリアレイをデコードするためのドライバの数は、以前の３Ｄメモリアレイをデコードするためのドライバの数と比較して減らすことができる。例えば、本開示による３Ｄメモリアレイをデコードするためのドライバの数は、以前の３Ｄメモリアレイをデコードするためのドライバの数と比較して少なくとも６０分の１に減らすことができる。
本明細書で使用される場合、「ａ」または「ａｎ」は、何かの１つまたは複数を指すことができ、「複数の」は、そのようなもののうちの２つ以上を指すことができる。例えば、メモリセル（ａ ｍｅｍｏｒｙ ｃｅｌｌ）は、１つまたは複数のメモリセルを指すことができ、複数のメモリセル（ａ ｐｌｕｒａｌｉｔｙ ｏｆ ｍｅｍｏｒｙ ｃｅｌｌｓ）は、２つ以上のメモリセルを指すことができる。
本明細書の図は、最初の数字（複数可）が図面の図番号に対応し、残りの数字が図面の要素または構成要素を識別する番号付け規則に従う。異なる図面間の類似の要素または構成要素は、類似の数字を使用することで識別されてよい。例えば、１０２は、図１の要素「０２」を指してよく、類似の要素は、図２では２０２と呼ばれてよい。
図１は、本開示のある実施形態による、３Ｄメモリアレイ１００の形成に関連する処理ステップの斜視図を示す。図１は、絶縁材１０４の複数の平面によって互いにｚ方向に分離された（例えば、垂直方向に分離された）導電線材料１０２の複数の平面を示す。例えば、絶縁材１０４の第１の平面（例えば、底平面）は、エッチングストップ（例えば、基板）材料（図１には示さず）上に形成（例えば、堆積）することができ、次に、導電線材料１０２の平面を絶縁材１０４の第１の平面上に形成することができる。絶縁材１０４の追加の平面は、図１に示すように、交互に導電線材料１０２上に形成することができる。
導電線材料１０２の複数の平面のそれぞれは、以下、３Ｄメモリアレイのフロアと呼ぶ異なるレベルの３Ｄメモリアレイにあってよい（例えば、それらを形成することができる）。導電線材料１０２は、とりわけ、金属（または半金属）材料、またはドープされたポリシリコン材料などの半導体材料を含む（例えば、それから形成される）ことができる。絶縁材１０４の例には、酸化ケイ素などの誘電体材料が含まれるが、これに限定されない。導電線材料１０２及び絶縁材１０４の、それぞれ、４つの平面を図１に示す。ただし、導電線材料１０２及び絶縁材１０４の平面の数は、この数に限定されない。導電線材料１０２及び絶縁材１０４は、より多くの、またはより少ないフロアに構成することができる。
図２は、本開示のある実施形態による、３Ｄメモリアレイ２００の形成に関連する後続の処理ステップの上面図を示す。図２に示すように、複数の開口部（例えば、ホール）２０６を、絶縁材２０４（図２は示さず）と導電線材料２０２との交互の平面を貫通して形成（例えば、エッチング及び／またはパターニング）することができる。例えば、複数の開口部２０６は、導電線材料２０２を貫通して形成することができ、その結果、複数の開口部２０６のそれぞれの少なくとも一部分が、導電線材料２０２の各平面を貫通する。導電線材料２０２の一部分を取り除くことができ、結果として生じる導電線材料２０２の領域は、複数の開口部２０６を形成することによって除去された部分を除いてよい。複数の開口部２０６は、リソグラフィプロセスによって形成することができる。しかしながら、本開示による実施形態は、これに限定されない。複数の開口部２０６のそれぞれは、同時に形成することができる。例えば、複数の開口部２０６のそれぞれは、単一のマスクを使用して、単一のエッチング及び／またはパターニングで形成することができる。
複数の開口部２０６のそれぞれは、３Ｄメモリアレイ２００のメモリセルのために十分な厚さの記憶素子材料を有するのに必要な直径よりも小さい直径を有するように形成される。図２に示される処理ステップのより小さな直径は、３Ｄメモリアレイ２００の電気的性能要件（例えば、最小誘電体厚さ）を維持しながら、メモリセルの密度を増加させる（例えば、最大化する）ことを可能にする。ある実施形態では、複数の開口部２０６の直径は、２５ナノメートル（ｎｍ）から４０ｎｍまでの範囲であってよい。
図２に示すように、複数の開口部２０６は、複数の開口部２０６のそれぞれの間の間隔が等しい千鳥配置で形成されている。千鳥配置は六角形配置であってよい。例えば、複数の開口部２０６のそれぞれは、複数の開口部２０６の他の６つの開口部によって取り囲まれてよい。図２に示される複数の開口部の六角形の配置については、以下の図５に関連してさらに説明する。
図３は、本開示のある実施形態による、３Ｄメモリアレイ３００の形成に関連する後続の処理ステップの上面図を示す。図３に示すように、図２に示す複数の開口部２０６は、例えば、エッチングプロセスを介して拡大されて、拡大開口部３０８を形成する。複数の開口部２０６の直径は、増加して、３Ｄメモリアレイ３００に印加される電圧を維持するために最小の誘電体の厚さを維持しながら、複数の拡大開口部３０８のそれぞれの間の間隔を減少させる。ある実施形態では、複数の拡大開口部３０８の直径は、４０ｎｍから８０ｎｍの範囲であってよい。複数の拡大開口部３０８の直径の複数の開口部２０６の直径に対する比率は、最大で１．６であってよい。
図４は、本開示のある実施形態による、複数の開口部４０８の配置の上面図を示す。開口部が長方形配置で互いに整列して形成される以前のアプローチとは異なって、複数の開口部４０８は、千鳥状の六角形の配置で形成される。本明細書で使用される場合、「長方形配置」は、ｘ方向（例えば、行）及びｙ方向（例えば、列）の両方で互いに隣接する複数の開口部を指す。図４に示すように、複数の開口部４０８は、互いに隣接しており、ｘ方向（例えば、行）で互いに整列している。しかしながら、複数の開口部４０８は、ｙ方向では互いに隣接していない。複数の開口部４０８は、ｙ方向（例えば、列）で互いに整列しているが、ｙ方向で行を互い違いにして（例えば、スキップして）いる。
六角形４０９は、長さλの辺を有する面積の単位を表す。六角形４０９の６つの頂点は、複数の開口部４０８の６つの開口部のそれぞれの中心に位置する。６つの開口部は、複数の開口部４０８のうちの別の開口部を取り囲む。図４に示すように、六角形４０９は、複数の開口部４０８のうちの中央の１つと、６つの周囲の開口部のそれぞれの３分の１（１／３）とを含む。従って、六角形４０９は、複数の開口部４０８のうちの３つの開口部を包含する。六角形の面積は、３√３／２λ２と表すことができる。従って、複数の開口部４０８の密度は３開口部／（３√３／２λ２）であり、これは、２√３開口部／λ２、または、約１．１５開口部／λ２に簡略化することができる。複数の開口部４０８の密度は、開口部の密度が１開口部／λ ２ となる長方形配置で互いに整列して形成された密度より約１５％大きい。
図５Ａ～５Ｃは、本開示のある実施形態による、３Ｄメモリアレイ５００の形成に関連する後続の処理ステップの様々な図を示す。図５Ａは、後続の処理ステップ後の３Ｄメモリアレイ５００の上面図を示す。図５Ｂは、後続の処理ステップ後の断面線Ａ－Ａに沿った３Ｄメモリアレイ５００の概略断面図を示す。図５Ｃは、後続の処理ステップ後の断面線Ｂ－Ｂに沿った３Ｄメモリアレイ５００の概略断面図を示す。
図５Ａ～５Ｃに示すように、複数の拡大開口部５０８のそれぞれは、複数の拡大開口部５０８のそれぞれの側壁に沿って記憶素子材料５１２を形成（例えば、堆積）することによって満たすことができる。記憶素子材料５１２は、自己選択的記憶素子材料（例えば、選択デバイス及び記憶素子の両方として機能することができる材料）として機能することができるカルコゲニド合金及び／またはガラスなどのカルコゲニド材料であってよい。例えば、記憶素子材料５１２は、それに印加されるプログラムパルスなどの印加電圧に応答することができる。閾値電圧未満の印加電圧の場合、記憶素子材料５１２は、非導電状態（例えば、「オフ」状態）のままであってよい。あるいは、閾値電圧よりも大きい印加電圧に応答して、記憶素子材料５１２は、導電状態（例えば、「オン」状態）に入ってよい。さらに、所与の極性における記憶素子材料５１２の閾値電圧は、印加電圧の極性（例えば、正または負）に基づいて変化することができる。例えば、閾値電圧は、プログラムパルスの極性が正か負かに基づいて変化することができる。
記憶素子材料５１２として機能し得るカルコゲニド材料の例には、カルコゲニド材料の中でも特に、例えば、動作中に相が変化しない合金（例えば、セレンベースのカルコゲニド合金）を含む、Ｉｎ２Ｓｂ２Ｔｅ５、Ｉｎ１Ｓｂ２Ｔｅ４、Ｉｎ１Ｓｂ４Ｔｅ７等のインジウム（Ｉｎ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＩＳＴ）材料、及びＧｅ８Ｓｂ５Ｔｅ８、Ｇｅ２Ｓｂ２Ｔｅ５、Ｇｅ１Ｓｂ２Ｔｅ４、Ｇｅ１Ｓｂ４Ｔｅ７、Ｇｅ４Ｓｂ４Ｔｅ７等のゲルマニウム（Ｇｅ）－アンチモン（Ｓｂ）－テルル（Ｔｅ）（ＧＳＴ）材料が含まれる。さらに、カルコゲニド材料は、少量の他のドーパント材料を含み得る。本明細書で使用されるハイフンでつないだ化学成分の表記は、特定の混合物または化合物に含まれる要素を示し、示される要素を伴う全ての化学量論を表すことを意図している。
図５Ａ～５Ｃに示すように、導電ピラー（例えば、管）５１４を、複数の拡大開口部５０８のそれぞれに、拡大開口部内に形成された記憶素子材料５１２に隣接して（例えば、接触して）形成することができる。導電ピラー５１４は、本明細書では第２の導電線材料と呼ばれてよい。記憶素子材料５１２は、導電ピラー５１４の周りに同心円状に形成される。導電ピラー５１４は、電極シリンダであってよい。導電ピラー５１４は、数ある中でも、金属（または半金属）材料、またはドープされたポリシリコン材料などの半導体材料を含むことができる。導電ピラー５１４は、導電線材料５０２を含むことができる。ただし、他の金属、半金属、または半導体材料も使用することができる。
図５Ａ～５Ｃに示す実施形態では、複数の拡大開口部５０８のそれぞれに形成された記憶素子材料５１２及び導電ピラー５１４は、導電線材料５０２の複数の平面と絶縁材５０４の複数の平面とに実質的に垂直に延びるように配置される。複数の拡大開口部５０８のそれぞれに形成された記憶素子材料５１２及び導電ピラー５１４は、実質的に円形に同心円状に形成される。しかしながら、本開示の実施形態は、完全またはほぼ完全な円形に限定されない。例えば、本明細書で使用される場合、「同心」は、例えば、楕円形を含む任意の形状で互いに実質的に囲んでいる構造を指すことができる。
明確にするために、そして本開示の実施形態を曖昧にしないように、図５Ａ～５Ｃには示していないが、記憶素子材料５１２及び導電ピラー５１４が複数の拡大開口部５０８内に堆積されたとき、場合によっては、記憶素子材料５１２の一部分及び導電ピラー５１４の一部分は、複数の拡大開口部５０８のそれぞれの底部に形成される（例えば、を覆う）ことができる。導電ピラー５１４は中空の中心（例えば、管）を有することが示されているが、本開示の実施形態は、これに限定されず、導電ピラー５１４が中実の中心を有することもできる。
図６Ａ～６Ｃは、本開示のある実施形態による、３Ｄメモリアレイの６００形成に関連する後続の処理ステップの様々な図を示す。図６Ａは、後続の処理ステップ後の３Ｄメモリアレイ６００の上面図を示す。図６Ｂは、後続の処理ステップ後の断面線Ｃ－Ｃに沿った３Ｄメモリアレイ６００の概略断面図を示す。図６Ｃは、後続の処理ステップ後の断面線Ｄ－Ｄに沿った３Ｄメモリアレイ６００の概略断面図を示す。
図６Ａ～６Ｃに示すように、複数の追加の開口部（例えば、切断部）６１６を、複数の拡大開口部６０８のそれぞれに形成された導電ピラー６１４及び記憶素子材料６１２と、導電線材料６０２の複数の平面と、絶縁材６０４の複数の平面とを貫通して形成することができる。複数の追加の開口部６１６は、複数の拡大開口部６０８方向の間の最小距離に形成される。すなわち、複数の追加の開口部は、複数の拡大開口部６０８の千鳥（例えば、六角形）配置の３つの等しい最小距離方向、すなわち、図６Ａに示す水平方向、左上から右下に斜め方向、または、右上から左下に斜め方向に形成することができる。
複数の追加の開口部６１６は、導電線材料６０２の複数の平面と絶縁材６０４の複数の平面とに実質的に垂直に延びるように配置される。複数の追加の開口部６１６は、複数の拡大開口部６０８のそれぞれに形成された記憶素子材料６１２及び導電ピラー６１４を効果的に二等分（例えば、半分に切断）するように、複数の拡大開口部６０８の中心点と一致するように配置される。従って、複数の追加の開口部６１６のそれぞれは、その中に形成された一対の導電ピラーを有する。
複数の追加の開口部６１６の幅は、図５Ａ～５Ｃに示される導電ピラー５１４の中空の中心の直径よりも大きくてよい。従って、複数の拡大開口部６０８のそれぞれに形成された導電ピラー６１４の各半分は、実質的に湾曲した（例えば、記憶素子材料６１２の半分に隣接する半円形表面）と、複数の追加の開口部６１６に隣接した実質的に平坦な面を有することができる。二等分された記憶素子材料６１２の曲面は、二等分された記憶素子材料６１２の平面とは異なる表面積を有し、これは、ウインドウの拡大を助けることができる。記憶素子材料６１２が互いに反対側の面で異なる寸法を有する（例えば、記憶素子材料６１２の平坦面が記憶素子材料６１２の曲面の反対側にある）場合、ウインドウを改善することができる。
複数の追加の開口部６１６のそれぞれは、複数の追加の開口部６１６のそれぞれに絶縁材を形成する（例えば、堆積する）ことによって充填することができる。例えば、複数の追加の開口部６１６のそれぞれは、絶縁材で完全に満たすことができる。複数の追加の開口部６１６に形成された絶縁材は、絶縁材６０２または異なる絶縁材を含むことができる。複数の追加の開口部６１６に形成された絶縁材は、酸化ケイ素などの誘電体材料であってよい。複数の追加の開口部６１６に形成された絶縁材は、窒化ケイ素であってよい。
図６Ａに示すように、複数の追加の開口部６１６は、本明細書では複数の導電線６０２と呼ばれ得る複数の導電線６０２－１、６０２－２、６０２－３、６０２－４、６０２－５、及び６０２－６の導電線材料６０２の平面を切断する。例えば、複数の平面に形成された導電線材料６０２は、図６Ａ～６Ｃに示される処理ステップの後に、複数の導電線６０２を含むことができる。従って、複数の拡大開口部６０８のそれぞれに形成された記憶素子材料６１２及び導電ピラー６１４の半分は、３Ｄメモリアレイ６００の垂直スタックを含むことができる。すなわち、３Ｄメモリアレイ６００は、複数の垂直スタックを含むことができる。各スタックは、第１の導電ピラー６１４（例えば、図５Ａ～５Ｃに示す導電ピラー５１４の半分）と、第２の導電ピラー６１４（例えば、導電ピラー５１４の残りの半分）と、第１の導電ピラー６１４の周りに部分的に、及び第２の導電ピラー６１４の周りに部分的に形成され、複数の追加の開口部６１６に形成された絶縁材によって分離される記憶素子材料６１２とを含むことができる。
明確にするために、及び本開示の実施形態を不明瞭にしないように、図６Ａ～６Ｃには示していないが、例えば、材料の相互拡散に対する接着層またはバリアを形成するため、及び／または組成物の混合を軽減するために、他の材料が、記憶素子材料６１２、及び／または導電ピラー６１４の前、後、及び／または間に形成されてよい。さらに、図６Ａ～６Ｃに示す実施形態では、導電線材料６０２の最上面より上に形成され得る記憶素子材料６１２及び／または導電ピラー６１４の任意の部分が、それぞれの導電ピラー６１４を互いに分離するために、例えば、エッチング及び／または化学機械研磨（ＣＭＰ）によって除去されている。
図７は、本開示のある実施形態による、図６Ａ～６Ｃに示す３Ｄメモリアレイ６００のメモリセル７２０を示す。図７に示すように、３Ｄメモリアレイ６００の各メモリセル７２０は、導電線材料７０２の複数の平面のうちの１つの一部分（例えば、導電線７０２の一部分）と、複数の拡大開口部６０８のそれぞれに形成された対の導電ピラー６１４のうちの一方の導電ピラー７１４の一部分とを含む。３Ｄメモリアレイ６００の各メモリセル７２０はまた、導電線７０２と導電ピラー７１４の一部分との間にある複数の拡大開口部６０８のそれぞれに形成された記憶素子材料７１２の一部分を含む。導電線７０２は、導電ピラー７１４の一部分と実質的に同一平面上にあるが、電気的に分離されている。従って、各メモリセル７２０は、各導電線７０２の一部分と実質的に同一平面上にある。
図６Ａ～６Ｃに戻ると、複数の拡大開口部のそれぞれは、複数の追加の開口部６１６形成の結果として、３Ｄメモリアレイ６００のフロアごとに２つのメモリセル７２０を含む。従って、メモリセル７２０の数は、複数の追加の開口部６１６の形成によって２倍になる。
図８Ａ及び図８Ｂは、本開示のある実施形態による、３Ｄメモリアレイ８００の形成に関連する後続の処理ステップの様々な図を示す。図８Ａは、後続の処理ステップ後の３Ｄメモリアレイ８００の上面図を示す。図８Ｂは、後続の処理ステップ後の断面線Ｅ－Ｅに沿った３Ｄメモリアレイ８００の概略断面図を示す。
図８Ａ及び８Ｂに示すように、各接点８２８は、複数の拡大開口部８０８のそれぞれに形成された導電ピラー８１４の各対に形成される。複数の導電線（例えば、ビア）８２２－１、８２２－２、８２２－３、８２２－４、８２２－５、８２２－６、８２２－７、及び８２２－８（まとめて複数の導電線８２２と呼ばれる）は、接点８２８上に形成される（例えば、堆積される）。複数の導電線８２２は、接点８２８の交互の接点が複数の導電線８２２のそれぞれに結合されるように、ｙ方向に形成される。
フロア８２４－１、８２４－２、８２４－３、及び８２４－４（まとめてフロア８２４と呼ばれる）のそれぞれに関連付けられた導電線８０２は、３Ｄメモリアレイ８００の側面に「ステップ」を形成するように長さがずらされている。図８Ａ及び８Ｂに示すように、各接点８２６は、各フロア８２４の各導電線８０２に結合される。例えば、一番下のフロア８２４－１に関連付けられた導電線８０２は、次のフロア８２４－２に関連付けられた導電線８０２よりも長く、次のフロア８２４－２に関連付けられた導電線８０２は、次のフロア８２４－３に関連付けられた導電線８０２よりも長く、次のフロア８２４－３に関連付けられた導電線８０２は、最も上のフロア８２４－１に関連付けられた導電線８０２よりも長い。接点８２６は、導電線８０２の端部にまたは端部の近くに形成される。
図９Ａ及び図９Ｂは、本開示のある実施形態による、３Ｄメモリアレイ９００の形成に関連する後続の処理ステップの様々な図を示す。図９Ａは、後続の処理ステップ後の３Ｄメモリアレイ９００の上面図を示す。図９Ｂは、後続の処理ステップ後の断面線Ｆ－Ｆに沿った３Ｄメモリアレイ９００の概略断面図を示す。
（第３の）複数の導電線９３０（例えば、ビア）などの金属材料は、各接点９２６（明確にするため、及び本開示の実施形態を曖昧にしないために、図９Ａ及び９Ｂでは番号が付けられていない）に結合される。図９Ａ及び９Ｂに示すように、複数の導電線９３０（例えば、ビア）は、各接点９２６上に形成される（例えば、堆積される）。例えば、導電線９３０－１、９３０－２、９３０－３、９３０－４、９３０－５、及び９３０－６は、接点９２６を介して、３Ｄメモリアレイ９００の最も上のフロア９２４－４に関連付けられた（第１の）複数の導電線９０２に結合される。図９Ａ及び９Ｂに示す実施形態では、（第３の）複数の導電線９３０は、ｘ方向に形成され、（第２の）複数の導電線９２２に実質的に垂直である。
３Ｄメモリアレイ９００の代表的なメモリセル９２０の構造は、図７に示すメモリセル７２０に類似し得、また、３Ｄメモリアレイ９００は、複数の導電線９３０のうちの１つと複数の導電線９２２のうちの１つによって各メモリセル７２０が一義的にアドレス指定されることを可能にする。例えば、図９Ａに示す最も上のフロア９２４－４のメモリセル９２０をアドレス指定するために、電圧を導電線９３０－４及び導電線９２２－６に印加することができる。複数の導電線９３０（及び導電線９０２）はワード線であってよく、複数の導電線９２２（及び導電ピラー９１４）はビット線であってよい。ワード線は、アクセス線とも呼ばれてよく、ビット線は、データ線とも呼ばれてよい。
３Ｄメモリアレイ９００のメモリセルは、単一ワード線（ＷＬ）及び単一ビット線（ＢＬ）によって一義的にアドレス指定することができるので、３Ｄメモリアレイ９００をデコードするためのデコーダドライバの数は、大幅に削減される。表１は、以前の３Ｄメモリアレイをデコードするためのデコーダドライバの数と、３Ｄメモリアレイ９００などの本開示による３Ｄメモリアレイをデコードするためのデコーダドライバの数との比較を示す。
以前のアプローチは、複数の平面に形成された導電線材料に形成された各開口部に対して１つのデコーダドライバを含み得る。従って、以前のアプローチでは、デコーダドライバの数は、複数の平面に形成された導電線材料に形成された開口部の数にほぼ完全に依存している。ビット線デコーダの数は、ｘ方向の開口部の数（Ｎ）にｙ方向の開口部の数（Ｍ）を掛けたものである。ワード線デコーダの数は、３Ｄメモリアレイのフロアの数である。従って、デコーダの総数は、ビット線デコーダの数（Ｎ＊Ｍ）とワード線デコーダの数（Ｌ）の合計である。
３Ｄメモリアレイ９００などの本開示による実施形態では、ビット線デコーダの数は、ｘ方向の開口部９０８の数（Ｎ）である。ビット線デコーダの数は、ｘ方向の垂直スタックの数のみに基づいてよい。３Ｄメモリアレイ９００では、ｘ方向の開口部９０８の数は８である（上部の千鳥状の行に４つの開口部、下部の千鳥状の行に４つの開口部）。従って、ビット線デコーダの数は８である。ビット線デコーダの数は、複数の導電線９２２の数に等しい。本開示による実施形態では、ワード線デコーダの数は、フロアの数（Ｌ）にｙ方向（Ｍ）の開口部９０８の数を掛けたものである。３Ｄメモリアレイ９００の例を続けると、ｙ方向の開口部９０８の数は６（左の千鳥状の列に３つの開口部、右の千鳥状の列に３つの開口部）であり、フロアの数は４である。従って、ワード線デコーダの数は２４であり、これは、複数の導電線９３０（４つのフロアのそれぞれに６本の導電線）の数である。
本開示による実施形態では、３Ｄメモリアレイ９００のデコーダの総数は、ビット線デコーダの数（Ｎ）とワード線デコーダの数（Ｌ＊Ｍ）の合計である。従って、３Ｄメモリアレイ９００の例を続けると、デコーダの総数は、３２個のデコーダ（８＋２４）である。対照的に、ｘ方向に８つの開口部、ｙ方向に６つの開口部、４つのフロアを有する３Ｄメモリアレイへの以前のアプローチでは、３Ｄメモリアレイ９００のメモリセルの数が２倍であるにもかかわらず、５２（８＊６＋４）のデコーダが必要となり、これは、３Ｄメモリアレイ９００よりも３８％（２０個）多い。
図１０は、本開示のある実施形態による、３Ｄメモリアレイのフロアの数に対するデコーダの数を示すグラフ１０６０である。三角形１０６２は、ｘ方向に１０００個の開口部、ｙ方向に１０００個の開口部を有する３Ｄメモリアレイへの以前のアプローチに対応する。円１０６４は、ｘ方向に１０００個の開口部、ｙ方向に１０００個の開口部を有する本開示のある実施形態による３Ｄメモリアレイに対応する。グラフ１０６０の横軸は、３Ｄメモリアレイのフロアの数を表す。グラフ１０６０の縦軸は、３Ｄメモリアレイのデコーダの数を表す。グラフ１０６０に示すように、以前のアプローチでは、３Ｄメモリアレイのフロア数に関係なく、約１００万（１Ｅ６）のデコーダが必要である。対照的に、本開示による実施形態は、１つのフロアを有する３Ｄメモリに対して約２０００（２Ｅ３）のデコーダを必要とし、３２のフロアを有する３Ｄメモリアレイに対して約５０，０００（５Ｅ４）のデコーダを必要とする。一部の以前のアプローチとは対照的に、本開示によるメモリアレイ（例えば、図９Ａ及び９Ｂに示す３Ｄメモリアレイ９００）をデコードするためのデコーダの数は、３Ｄメモリアレイのフロアの数に依存するだけではなく、デコーダの数は少なくとも９５％～９９．８％削減される。
図１１は、本開示の実施形態による３Ｄメモリアレイ１１００を示す。３Ｄメモリアレイ１１００は、例えば、図９Ａ及び９Ｂに関連して前述した３Ｄメモリアレイ９００に類似し得る。すなわち、３Ｄメモリアレイ１１００は、本明細書で前述した処理ステップに従って（例えば、図１～９Ｂに関連して）処理することができる。
図１１に示すように、ワード線は、複数のフロア（例えば、レベル、立面（ｅｌｅｖａｔｉｏｎｓ）、デッキ、平面）に配置することができる。例えば、ワード線はＮ個のフロアに配置することができる。絶縁材（明確にするため、及び本開示の実施形態を曖昧にしないために図１１には示していない）によって、ワード線のフロアを分離することができる。このように、絶縁材によって分離されたワード線のフロアは、ワード線／絶縁材のスタックを形成することができる。
ビット線は、ワード線に対して実質的に垂直に配置することができ、ワード線のＮ個のフロアより上のレベル（例えば、Ｎ＋１のレベル）に位置してよい。各ビット線は、ワード線（例えば、ワード線７０２）の近くに導電ピラー（例えば、図７に示す導電ピラー７１４）を含むことができ、メモリセル（例えば、メモリセル７２０）は、導電ピラーとワード線の間に形成される。
例えば、３Ｄメモリアレイ１１００は、複数の導電線１１０２（例えば、ワード線）及び複数の導電線１１２２（例えば、ビット線）を含むことができる。複数の導電線１１０２は、複数のフロアに配置することができる。図１１に示すように、複数の導電線１１０２は４つのフロアに配置されている。しかしながら、複数の導電線１１０２を配置することができるフロアの数は、この数に限定されない。複数の導電線１１０２は、より多くの、またはより少ないフロアに配置することができる。複数の導電線１１０２は、各フロア内で互いに実質的に平行に配置されている。複数の導電線１１０２は、スタックで垂直に整列させることができる。例えば、複数のフロアのそれぞれにおける複数の導電線１１０２は、真上及び／または真下のフロアにおける複数の導電線１１０２と整列するように、各フロア内の同じ相対位置に配置することができる。絶縁材（例えば、図１に関連して前述した絶縁材１０４、図１２には示していない）は、複数の導電線１１０２が形成されたフロアの間に配置することができる。複数の追加の開口部（例えば、図６Ａ～６Ｃに関連して前述した複数の追加の開口部６１６、図１１には示さず）に形成された絶縁材は、各フロアの複数の導電線１１０２の間に配置することができる。
図１１に示すように、複数の導電線１１２２は、複数の導電線１１０２が配置されているフロアとは異なるフロア（例えば、複数の導電線１１０２が配置されているフロアの上）に、互いに実質的に平行に配置することができる。例えば、図９Ａに示すように、複数の導電線１１２２は、メモリアレイ１１００の最上部に配置することができる。追加の例として、複数の導電線１１２２は、（例えば、複数の導電線１１２２が、図６Ａ～６Ｃに示す導電ピラー６１４の底部に結合されるように）アレイ１１００の底部に配置することができる。
複数の導電線１１０２のそれぞれについて図１１に示すインデックスは、特定のフロア及びそのフロア内の複数の導電線１１０２の位置（例えば、順序付け）を示す。例えば、インデックスＷＬ２，０を有する導電線は、フロア０内の位置２に配置される（例えば、位置２に配置されたワード線のスタックの底部に配置された３Ｄメモリアレイ１１００のワード線）。例えば、インデックスＷＬ２，３を有する導電線は、フロア３内の位置２に配置される（例えば、位置２に配置されたワード線のスタックの最上部に配置された３Ｄメモリアレイ１１００のワード線）。複数の導電線１１０２を配置することができるフロアの数、及び各フロアにおける複数の導電線１１０２の数は、図１１に示す数よりも多くてもよく、少なくてもよい。
複数の導電線１１２２のうちの１つと複数の導電線１１０２のスタックとの各重なりにおいて、スタック内の複数の導電線１１０２のそれぞれの一部と交差するように、導電ピラー１１１４は、複数の導電線１１２２及び複数の導電線１１０２に対して実質的に垂直に配向される。導電ピラー１１１４は、複数の導電線１１０２の近く（例えば、隣に）形成され、その結果、メモリセル１１２０は、（例えば、図７に関連して）本明細書で前述したように形成される。
メモリセル１１２０は、導電ピラー１１１４及び複数の導電線１１０２が異なるフロアで互いに近接している場所の近くに３Ｄアーキテクチャで配置される。従って、メモリセル１１２０は、複数のフロアに配置することができ、各フロアは、導電ピラー１１１４と複数の導電線１１０２との交点にメモリセルを有する。メモリセル１１２０のフロアは、（例えば、垂直に積み重ねられた）異なるフロアに形成することができる。３Ｄメモリアレイ１１００は、複数の導電線１１２２のうちの共通の導電線を有するが、複数の導電線１１０２のうちの別個の導電線を有するメモリセル１１２０を含む。例えば、各メモリセル１１２０は、複数の導電線１１０２のうちの各導電線に対して実質的に同一平面上にあってよい。メモリセル１１２０は、複数の導電線１１０２と実質的に同じフロアに形成することができる。３Ｄメモリアレイ１１００のメモリセル１１２０は、デコーダ回路（図１１には示していない）に結合することができる。例えば、図１２に関連してさらに説明するように、デコーダ回路を使用して、プログラムまたは検知動作中にメモリセル１１２０のうちの特定の１つを選択することができる。
図１２は、本開示のある実施形態による、メモリデバイス１２７０の形式の装置のブロック図である。本明細書で使用される場合、「装置」は、例えば、回路もしくは複数の回路、ダイもしくは複数のダイ、モジュールもしくは複数のモジュール、デバイスもしくは複数のデバイス、またはシステムもしくは複数のシステム等の様々な構造または構造の組み合わせのいずれかを指すことができるが、これに限定されない。図１２に示すように、メモリデバイス１２７０は、メモリアレイ１２００を含むことができる。メモリアレイ１２００は、それぞれ図９Ａ及び９Ｂに関連して前述した３Ｄメモリアレイ９００に類似し得る。図１２は、明確にするために、そして本開示の実施形態を曖昧にしないように、単一のメモリアレイ１２００を示しているが、メモリデバイス１２７０は、任意の数のメモリアレイ１２００を含んでよい。
図１２に示すように、メモリデバイス１２７０は、メモリアレイ１２００に結合されたデコーダ回路１２７２を含むことができる。本明細書で使用される場合、「デコーダ回路」は、行デコーダ回路及び／または列デコーダ回路を含み得る、及び／またはそれらを指してよい。デコーダ回路１２７２は、メモリアレイ１２００と同じ物理デバイス（例えば、同じダイ）に含まれてよい。デコーダ回路１２７２は、メモリアレイ１２００を含む物理デバイスに通信可能に結合された別個の物理デバイスに含まれてよい。
デコーダ回路１２７２は、メモリアレイ１２００上で実行されるプログラム及び／または検知動作中に、アドレス信号を受信及びデコードして、メモリアレイ１２００のメモリセル（例えば、図１１に示すメモリセル１１２０）にアクセスすることができる。例えば、デコーダ回路１２７２は、プログラムまたは検知動作中、アクセスするメモリアレイ１２００の特定のメモリセルを選択する際に使用するデコーダ回路の部分を含むことができる。例えば、デコーダ回路の第１の部分を使用して、ビット線（例えば、図９Ａ及び９Ｂに示す複数の導電線９２２の１つ）を選択することができ、デコーダ回路の第２の部分を使用して、ワード線（例えば、図９Ａ及び９Ｂに示す複数の導電線９２４のうちの１つ）を選択することができる。メモリセル（例えば、メモリセル７２０）の導電ピラー（例えば、図７に示す導電ピラー７１４）は、例えば、導電ピラーに結合された垂直トランジスタなどのセレクタを使用して選択することができる。デコーダ回路１２７２は、メモリアレイ１２００で実行されるプログラム動作または検知動作中に、複数の垂直スタック（例えば、図１３に示され、図１３に関連して上記で説明した垂直スタック）のうちの１つの第１及び第２の導電ピラー（例えば、導電ピラー７１４）と、複数の導電線のうちの１つ（例えば、複数の導電線９２４のうちの１つ）とにアクセス電圧を印加することができる。
図１２に示す実施形態は、本開示の実施形態を不明瞭にしないように図示していない追加の回路、論理回路、及び／または構成部分を含み得る。例えば、メモリデバイス１２７０は、他の動作の中で特に、データを検知（例えば、読み取り）、プログラム（例えば、書き込み）、移動、及び／または消去する動作など、メモリアレイ１２００に対して動作を実行するコマンドを送信するコントローラを含むことができる。さらに、メモリデバイス１２７２は、入力／出力（Ｉ／Ｏ）回路を通してＩ／Ｏコネクタを介して提供されるアドレス信号をラッチするアドレス回路を含むことができる。さらに、メモリデバイス１２７２は、メモリアレイ（複数可）１２００とは別に及び／またはメモリアレイ（複数可）１２００に加えて、例えば、ＤＲＡＭまたはＳＤＲＡＭ等のメインメモリを含み得る。
本明細書では特定の実施形態を例示及び説明したが、示した特定の実施形態を、同じ結果を達成するように意図された構成と置き換えてよいことを、当業者は理解するであろう。本開示は、本開示のいくつかの実施形態の適合形態または変形形態を含むものとする。上記の説明は、例示的であり、限定的ではないことを理解されたい。上記の実施形態の組み合わせ、及び本明細書に具体的に記載していない他の実施形態は、上記の説明を検討することで、当業者には明らかとなるであろう。本開示のいくつかの実施形態の範囲は、上記の構造及び方法が使用される他の用途を含む。従って、本開示のいくつかの実施形態の範囲は、添付の特許請求の範囲と、特許請求の範囲が権利を与えられた内容と同等物の全範囲とを参照して決定されるべきである。
前述の発明を実施するための形態では、本開示を簡素化する目的で、いくつかの特徴が単一の実施形態にまとめられている。本開示の方法は、本開示の開示された実施形態が各請求項に明確に記載されたものより多くの特徴を使用する必要があるという意図を表すものとして解釈されるべきではない。むしろ、以下の請求項が表すように、発明の主題は、単一の開示された実施形態の全ての特徴よりも少ない特徴に存在する。従って、下記の請求項は、発明を実施するための形態に組み込まれ、各請求項は、別個の実施形態として独立している。

Claims (12)

  1. ３次元（３Ｄ）メモリアレイであって、
    絶縁材によって互いに分離された第１の複数の導電線と、
    第２の複数の導電線と、
    前記第１の複数の導電線及び前記第２の複数の導電線に実質的に垂直に延びるように六角形パターンに配置された複数の対の導電ピラーであって、各対の前記導電ピラーは、金属材料を含み、かつ、前記第２の複数の導電線のうちの同じ導電線に結合されており、前記六角形パターンは、ｘ方向に互いに隣接して一列に並び、かつ、ｙ方向には互いに一列に並ぶが該ｙ方向には互いに隣接しない前記複数の対の導電ピラーを含む、前記複数の対の導電ピラーと、
    各対の前記導電ピラーの周りに部分的に形成された記憶素子材料と、
    前記３Ｄメモリアレイ上で実行されるプログラム動作または検知動作中に、前記第１の複数の導電線のうちの１つ及び前記第２の複数の導電線のうちの１つを選択するように構成された回路と、
    を備える、３Ｄメモリアレイ。
  2. 複数のメモリセルをさらに備え、各メモリセルは、
    前記第１の複数の導電線のうちの１つの一部分と、
    前記複数の対の導電ピラーのうちの１つの前記導電ピラーの一方の一部分と、
    その導電ピラーの周りに部分的に形成された前記記憶素子材料の一部分と、
    を含む、請求項１に記載の３Ｄメモリアレイ。
  3. 各メモリセルは、前記第１の複数の導電線のうちのそれぞれの前記一部分に対して実質的に同一平面上にある、請求項２に記載の３Ｄメモリアレイ。
  4. 前記記憶素子材料は、自己選択的な記憶素子材料である、請求項１～３のいずれか１項に記載の３Ｄメモリアレイ。
  5. 前記絶縁材は、誘電体材料である、請求項１～３のいずれか１項に記載の３Ｄメモリアレイ。
  6. 第１の絶縁材によって互いに分離された複数の導電線と、
    六角形パターンに配置された複数の垂直スタックと、
    を備える３次元（３Ｄ）メモリアレイであって、
    前記複数の垂直スタックのそれぞれは、
    金属材料を含み、かつ、前記複数の導電線に実質的に垂直に延びるように配置された第１の導電ピラーと、
    前記金属材料を含み、かつ、前記複数の導電線に実質的に垂直に延びるように配置された第２の導電ピラーと、
    前記第１の導電ピラーの周りに部分的に、且つ、前記第２の導電ピラーの周りに部分的に形成された記憶素子材料と、
    を含み、
    前記第１の導電ピラーの周りに部分的に形成された前記記憶素子材料は、前記第２の導電ピラーの周りに部分的に形成された前記記憶素子材料から第２の絶縁材によって分離され、
    前記六角形パターンは、ｘ方向に互いに隣接して一列に並び、かつ、ｙ方向には互いに一列に並ぶが該ｙ方向には互いに隣接しない前記複数の垂直スタックを含み、
    前記３Ｄメモリアレイは、前記３Ｄメモリアレイ上で実行されるプログラム動作または検知動作中、前記複数の垂直スタックのうちの１つの前記第１及び前記第２の導電ピラーと、前記複数の導電線のうちの１つとにアクセス電圧を印加するように構成された回路を更に備える、３Ｄメモリアレイ。
  7. 前記回路は、前記３Ｄメモリアレイのフロアの数に基づくデコーダの数を含む、請求項６に記載の３Ｄメモリアレイ。
  8. 前記回路は、ｘ方向の前記複数の垂直スタックの数のみに基づくデコーダの数を含む、請求項６に記載の３Ｄメモリアレイ。
  9. 前記複数の導電線のそれぞれは、前記３Ｄメモリアレイの異なるワード線であり、
    前記複数の垂直スタックのそれぞれの前記第１及び前記第２の導電ピラーは、前記３Ｄメモリアレイのビット線に通信可能に結合される、
    請求項６～８のいずれか１項に記載の３Ｄメモリアレイ。
  10. 前記記憶素子材料は、カルコゲニド材料である、請求項６～８のいずれか１項に記載の３Ｄメモリアレイ。
  11. 絶縁材によって互いに分離された第１の複数の導電線と、
    第２の複数の導電線と、
    前記第１の複数の導電線及び前記第２の複数の導電線に実質的に垂直に延びるように六角形パターンに配置された複数の対の導電ピラーであって、各対の前記導電ピラーは、金属材料を含み、かつ、前記第２の複数の導電線のうちの同じ導電線に結合されており、前記六角形パターンは、ｘ方向に互いに隣接して一列に並び、かつ、ｙ方向には互いに一列に並ぶが該ｙ方向には互いに隣接しない前記複数の対の導電ピラーを含む、前記複数の対の導電ピラーと、
    各対の前記導電ピラーの周りに部分的に形成された記憶素子材料と、
    前記第１の複数の導電線に結合された第３の複数の導電線であって、前記第２の複数の導電線に実質的に垂直である第３の複数の導電線と、
    を備える３次元（３Ｄ）メモリアレイ。
  12. 第１の絶縁材によって互いに分離された複数の導電線と、
    六角形パターンに配置された複数の垂直スタックと、
    を備える３次元（３Ｄ）メモリアレイであって、
    前記複数の垂直スタックのそれぞれは、
    金属材料を含み、かつ、前記複数の導電線に実質的に垂直に延びるように配置された第１の導電ピラーと、
    前記金属材料を含み、かつ、前記複数の導電線に実質的に垂直に延びるように配置された第２の導電ピラーと、
    前記第１の導電ピラーの周りに部分的に、且つ、前記第２の導電ピラーの周りに部分的に形成された記憶素子材料と、
    を含み、
    前記第１の導電ピラーの周りに部分的に形成された前記記憶素子材料は、前記第２の導電ピラーの周りに部分的に形成された前記記憶素子材料から第２の絶縁材によって分離され、
    前記第１の絶縁材及び前記第２の絶縁材は、同じ絶縁材であり、
    前記六角形パターンは、ｘ方向に互いに隣接して一列に並び、かつ、ｙ方向には互いに一列に並ぶが該ｙ方向には互いに隣接しない前記複数の垂直スタックを含む、
    ３Ｄメモリアレイ。
JP2021519769A 2018-10-10 2019-09-16 ３次元メモリアレイ Active JP7309863B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/156,194 2018-10-10
US16/156,194 US10593730B1 (en) 2018-10-10 2018-10-10 Three-dimensional memory array
PCT/US2019/051228 WO2020076459A1 (en) 2018-10-10 2019-09-16 Three-dimensional memory array

Publications (2)

Publication Number Publication Date
JP2022504654A JP2022504654A (ja) 2022-01-13
JP7309863B2 true JP7309863B2 (ja) 2023-07-18

Family

ID=69778904

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021519769A Active JP7309863B2 (ja) 2018-10-10 2019-09-16 ３次元メモリアレイ

Country Status (6)

Country Link
US (3) US10593730B1 (ja)
EP (1) EP3864698A4 (ja)
JP (1) JP7309863B2 (ja)
KR (1) KR20210046814A (ja)
CN (1) CN112805834A (ja)
WO (1) WO2020076459A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10930707B2 (en) * 2019-07-02 2021-02-23 Micron Technology, Inc. Memory device with a split pillar architecture
US20230089791A1 (en) * 2021-09-23 2023-03-23 International Business Machines Corporation Resistive memory for analog computing

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010192569A (ja) 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
US20110140070A1 (en) 2008-08-14 2011-06-16 Sung-Dong Kim Three-dimensional semiconductor device and methods of fabricating and operating the same
JP2013531887A (ja) 2010-06-07 2013-08-08 マイクロン テクノロジー， インク． メモリアレイ。
JP2015534720A (ja) 2012-08-31 2015-12-03 マイクロン テクノロジー， インク． ３次元メモリアレイアーキテクチャ
US20160005762A1 (en) 2014-05-21 2016-01-07 Macronix International Co., Ltd. Multiple-bit-per-cell, independent double gate, vertical channel memory having split channel
US20160307846A1 (en) 2015-04-17 2016-10-20 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20170263615A1 (en) 2016-03-09 2017-09-14 Kabushiki Kaisha Toshiba Semiconductor memory device
JP2018500754A (ja) 2014-11-26 2018-01-11 マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ 縮小された伝導性経路面積／増進された電場のためのスペーサ領域を有する抵抗メモリセル
US10096655B1 (en) 2017-04-07 2018-10-09 Micron Technology, Inc. Three dimensional memory array

Family Cites Families (88)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7456439B1 (en) * 2001-03-22 2008-11-25 T-Ram Semiconductor, Inc. Vertical thyristor-based memory with trench isolation and its method of fabrication
AU2003243244A1 (en) * 2002-05-16 2003-12-02 Micron Technology, Inc. STACKED 1T-nMEMORY CELL STRUCTURE
US7050330B2 (en) 2003-12-16 2006-05-23 Micron Technology, Inc. Multi-state NROM device
US20060273298A1 (en) * 2005-06-02 2006-12-07 Matrix Semiconductor, Inc. Rewriteable memory cell comprising a transistor and resistance-switching material in series
FR2914482B1 (fr) * 2007-03-29 2009-05-29 Commissariat Energie Atomique Memoire magnetique a jonction tunnel magnetique
KR100866966B1 (ko) * 2007-05-10 2008-11-06 삼성전자주식회사 비휘발성 메모리 소자, 그 제조 방법 및 반도체 패키지
KR101539697B1 (ko) * 2008-06-11 2015-07-27 삼성전자주식회사 수직형 필라를 활성영역으로 사용하는 3차원 메모리 장치,그 제조 방법 및 그 동작 방법
US7719876B2 (en) * 2008-07-31 2010-05-18 Unity Semiconductor Corporation Preservation circuit and methods to maintain values representing data in one or more layers of memory
JP5376976B2 (ja) * 2009-02-06 2013-12-25 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8614917B2 (en) * 2010-02-05 2013-12-24 Samsung Electronics Co., Ltd. Vertically-integrated nonvolatile memory devices having laterally-integrated ground select transistors
US8546861B2 (en) * 2009-03-05 2013-10-01 Gwangju Institute Of Science And Technology Resistance change memory device with three-dimensional structure, and device array, electronic product and manufacturing method therefor
JP5297342B2 (ja) * 2009-11-02 2013-09-25 株式会社東芝 不揮発性半導体記憶装置
JP5259552B2 (ja) * 2009-11-02 2013-08-07 株式会社東芝 不揮発性半導体記憶装置及びその駆動方法
US8551850B2 (en) * 2009-12-07 2013-10-08 Sandisk 3D Llc Methods of forming a reversible resistance-switching metal-insulator-metal structure
JP5558090B2 (ja) * 2009-12-16 2014-07-23 株式会社東芝 抵抗変化型メモリセルアレイ
JP2011165815A (ja) * 2010-02-08 2011-08-25 Toshiba Corp 不揮発性半導体記憶装置
US8860117B2 (en) * 2011-04-28 2014-10-14 Micron Technology, Inc. Semiconductor apparatus with multiple tiers of memory cells with peripheral transistors, and methods
JP2013058592A (ja) * 2011-09-08 2013-03-28 Toshiba Corp 不揮発性半導体記憶装置
KR101811035B1 (ko) * 2011-09-30 2017-12-21 삼성전자주식회사 불휘발성 메모리 및 그것의 소거 방법
KR101832934B1 (ko) * 2012-01-27 2018-02-28 삼성전자주식회사 비휘발성 메모리 장치, 그것을 포함하는 메모리 시스템, 그것의 블록 관리 방법, 프로그램 방법 및 소거 방법
KR101868377B1 (ko) * 2012-03-06 2018-06-19 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 프로그램 방법
US8878278B2 (en) * 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
KR101996004B1 (ko) * 2012-05-29 2019-07-03 삼성전자주식회사 비휘발성 메모리 장치의 프로그램 방법 및 그것의 메모리 시스템
KR101989514B1 (ko) * 2012-07-11 2019-06-14 삼성전자주식회사 반도체 소자 및 그 제조 방법
US8841649B2 (en) 2012-08-31 2014-09-23 Micron Technology, Inc. Three dimensional memory array architecture
US9129861B2 (en) * 2012-10-05 2015-09-08 Samsung Electronics Co., Ltd. Memory device
KR20150104121A (ko) * 2013-01-09 2015-09-14 피에스5 뤽스코 에스.에이.알.엘. 반도체 장치 및 그 제조 방법
US10546998B2 (en) 2013-02-05 2020-01-28 Micron Technology, Inc. Methods of forming memory and methods of forming vertically-stacked structures
KR20150002002A (ko) * 2013-06-28 2015-01-07 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102130558B1 (ko) * 2013-09-02 2020-07-07 삼성전자주식회사 반도체 장치
KR102210520B1 (ko) * 2013-12-19 2021-02-02 삼성전자주식회사 비휘발성 메모리 장치 및 그것의 소거 방법
KR102145062B1 (ko) * 2014-03-17 2020-08-18 에스케이하이닉스 주식회사 반도체 장치
US9397110B2 (en) * 2014-05-21 2016-07-19 Macronix International Co., Ltd. 3D independent double gate flash memory
US9520485B2 (en) * 2014-05-21 2016-12-13 Macronix International Co., Ltd. 3D independent double gate flash memory on bounded conductor layer
KR20160005264A (ko) 2014-07-04 2016-01-14 삼성전자주식회사 저장 장치 및 그것의 읽기 방법들
KR20160008404A (ko) * 2014-07-14 2016-01-22 에스케이하이닉스 주식회사 반도체 장치
KR20160032910A (ko) * 2014-09-17 2016-03-25 에스케이하이닉스 주식회사 메모리 시스템 및 메모리 시스템의 동작 방법
US9780102B2 (en) * 2014-11-07 2017-10-03 Micron Technology, Inc. Memory cell pillar including source junction plug
US9472758B2 (en) * 2014-11-11 2016-10-18 Sandisk Technologies Llc High endurance non-volatile storage
KR20160060850A (ko) * 2014-11-20 2016-05-31 삼성전자주식회사 메모리 장치 및 그 형성방법
US10134750B2 (en) * 2014-12-30 2018-11-20 Toshiba Memory Corporation Stacked type semiconductor memory device and method for manufacturing the same
US9893076B2 (en) 2015-02-05 2018-02-13 Conversant Intellectual Property Management Inc. Access transistor of a nonvolatile memory device and method for fabricating same
US9524980B2 (en) * 2015-03-03 2016-12-20 Macronix International Co., Ltd. U-shaped vertical thin-channel memory
KR102415401B1 (ko) * 2015-05-21 2022-07-01 삼성전자주식회사 3차원 반도체 메모리 장치 및 그것의 동작 방법
US9837432B2 (en) * 2015-09-09 2017-12-05 Toshiba Memory Corporation Semiconductor memory device
US9613980B2 (en) * 2015-09-09 2017-04-04 Kabushiki Kaisha Toshiba Semiconductor memory device
US9947683B2 (en) * 2015-09-11 2018-04-17 Toshiba Memory Corporation Three-dimensional semiconductor memory device and method for manufacturing the same
US9842651B2 (en) * 2015-11-25 2017-12-12 Sunrise Memory Corporation Three-dimensional vertical NOR flash thin film transistor strings
KR102432793B1 (ko) * 2015-09-30 2022-08-17 에스케이하이닉스 주식회사 반도체 장치
US9899399B2 (en) 2015-10-30 2018-02-20 Sandisk Technologies Llc 3D NAND device with five-folded memory stack structure configuration
US9842851B2 (en) * 2015-10-30 2017-12-12 Sandisk Technologies Llc Three-dimensional memory devices having a shaped epitaxial channel portion
US9978810B2 (en) 2015-11-04 2018-05-22 Micron Technology, Inc. Three-dimensional memory apparatuses and methods of use
JP2017111503A (ja) * 2015-12-14 2017-06-22 株式会社東芝 半導体記憶装置及びその制御方法
US9741734B2 (en) * 2015-12-15 2017-08-22 Intel Corporation Memory devices and systems having reduced bit line to drain select gate shorting and associated methods
KR102532427B1 (ko) * 2015-12-31 2023-05-17 삼성전자주식회사 반도체 메모리 소자
US9917098B2 (en) * 2016-01-12 2018-03-13 Toshiba Memory Corporation Semiconductor memory device and manufacturing the same
US10128264B2 (en) * 2016-01-21 2018-11-13 SK Hynix Inc. Semiconductor device
US10199498B2 (en) * 2016-02-10 2019-02-05 Toshiba Memory Corporation Semiconductor memory device
US9735202B1 (en) * 2016-02-16 2017-08-15 Sandisk Technologies Llc Implementation of VMCO area switching cell to VBL architecture
JP6581012B2 (ja) * 2016-02-17 2019-09-25 東芝メモリ株式会社 半導体記憶装置及びその製造方法
US10115732B2 (en) * 2016-02-22 2018-10-30 Sandisk Technologies Llc Three dimensional memory device containing discrete silicon nitride charge storage regions
KR102535100B1 (ko) * 2016-02-23 2023-05-23 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10242994B2 (en) * 2016-03-16 2019-03-26 Sandisk Technologies Llc Three-dimensional memory device containing annular etch-stop spacer and method of making thereof
JP6164712B1 (ja) * 2016-08-18 2017-07-19 ウィンボンド エレクトロニクス コーポレーション フラッシュメモリ
IT201600090858A1 (it) * 2016-09-08 2018-03-08 Sabrina Barbato Dispositivo di memoria 3d
IT201600090867A1 (it) * 2016-09-08 2018-03-08 Sabrina Barbato Dispositivo di memoria 3d
JP2018045750A (ja) * 2016-09-16 2018-03-22 東芝メモリ株式会社 半導体記憶装置
US20180240525A1 (en) * 2017-02-22 2018-08-23 Ho-Young Shin Voltage generation circuit and semiconductor device including same
KR102353929B1 (ko) * 2017-03-07 2022-01-21 삼성전자주식회사 반도체 장치
US20180269222A1 (en) * 2017-03-17 2018-09-20 Macronix International Co., Ltd. 3d memory device with layered conductors
US10223018B2 (en) * 2017-04-19 2019-03-05 Sandisk Technologies Llc Bad page and bad block management in memory
US10460987B2 (en) * 2017-05-09 2019-10-29 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package device with integrated antenna and manufacturing method thereof
US10141331B1 (en) * 2017-05-29 2018-11-27 Sandisk Technologies Llc Three-dimensional memory device containing support pillars underneath a retro-stepped dielectric material and method of making thereof
IT201700061469A1 (it) * 2017-06-06 2018-12-06 Sabrina Barbato Dispositivo di memoria 3d con stringhe di celle di memoria ad “u”
US10297330B2 (en) * 2017-06-07 2019-05-21 Sandisk Technologies Llc Separate drain-side dummy word lines within a block to reduce program disturb
KR102391499B1 (ko) * 2017-08-11 2022-04-28 에스케이하이닉스 주식회사 저장 장치 및 그 동작 방법
US10424728B2 (en) * 2017-08-25 2019-09-24 Micron Technology, Inc. Self-selecting memory cell with dielectric barrier
JP2019040470A (ja) * 2017-08-25 2019-03-14 東芝メモリ株式会社 メモリシステム
US10410971B2 (en) * 2017-08-29 2019-09-10 Qualcomm Incorporated Thermal and electromagnetic interference shielding for die embedded in package substrate
US10453798B2 (en) * 2017-09-27 2019-10-22 Sandisk Technologies Llc Three-dimensional memory device with gated contact via structures and method of making thereof
US10453854B2 (en) * 2017-11-15 2019-10-22 Sandisk Technologies Llc Three-dimensional memory device with thickened word lines in terrace region
US10249683B1 (en) * 2017-12-15 2019-04-02 Sandisk Technologies Llc Three-dimensional phase change memory arrays and methods of manufacturing the same
US10446566B2 (en) * 2017-12-15 2019-10-15 Micron Technology, Inc. Integrated assemblies having anchoring structures proximate stacked memory cells
US10347647B1 (en) * 2017-12-21 2019-07-09 Sandisk Technologies Llc Three-dimensional memory device containing multi-threshold-voltage drain select gates and method of making the same
US10355014B1 (en) * 2017-12-22 2019-07-16 Micron Technology, Inc. Assemblies having vertically-extending structures
US10468459B2 (en) * 2017-12-26 2019-11-05 Sandisk Technologies Llc Multiple vertical TFT structures for a vertical bit line architecture
KR102460526B1 (ko) * 2018-01-04 2022-11-01 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 스토리지 장치, 불휘발성 메모리 장치, 그리고 스토리지 장치의 동작 방법
JP6494139B1 (ja) * 2018-01-11 2019-04-03 ウィンボンド エレクトロニクス コーポレーション 半導体記憶装置

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110140070A1 (en) 2008-08-14 2011-06-16 Sung-Dong Kim Three-dimensional semiconductor device and methods of fabricating and operating the same
JP2010192569A (ja) 2009-02-17 2010-09-02 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP2013531887A (ja) 2010-06-07 2013-08-08 マイクロン テクノロジー， インク． メモリアレイ。
JP2015534720A (ja) 2012-08-31 2015-12-03 マイクロン テクノロジー， インク． ３次元メモリアレイアーキテクチャ
US20160005762A1 (en) 2014-05-21 2016-01-07 Macronix International Co., Ltd. Multiple-bit-per-cell, independent double gate, vertical channel memory having split channel
JP2018500754A (ja) 2014-11-26 2018-01-11 マイクロチップ テクノロジー インコーポレイテッドＭｉｃｒｏｃｈｉｐ Ｔｅｃｈｎｏｌｏｇｙ Ｉｎｃｏｒｐｏｒａｔｅｄ 縮小された伝導性経路面積／増進された電場のためのスペーサ領域を有する抵抗メモリセル
US20160307846A1 (en) 2015-04-17 2016-10-20 SK Hynix Inc. Semiconductor device and method of manufacturing the same
US20170263615A1 (en) 2016-03-09 2017-09-14 Kabushiki Kaisha Toshiba Semiconductor memory device
US10096655B1 (en) 2017-04-07 2018-10-09 Micron Technology, Inc. Three dimensional memory array

Also Published As

Publication number Publication date
JP2022504654A (ja) 2022-01-13
WO2020076459A1 (en) 2020-04-16
US11574957B2 (en) 2023-02-07
US20210273015A1 (en) 2021-09-02
EP3864698A4 (en) 2022-08-10
KR20210046814A (ko) 2021-04-28
US20200176512A1 (en) 2020-06-04
CN112805834A (zh) 2021-05-14
US10593730B1 (en) 2020-03-17
EP3864698A1 (en) 2021-08-18
US11011582B2 (en) 2021-05-18

Similar Documents

Publication Publication Date Title
US11925036B2 (en) Three-dimensional memory array
US11587979B2 (en) Three dimensional memory array
TWI704673B (zh) 三維記憶體陣列
JP7309863B2 (ja) ３次元メモリアレイ
US11716861B2 (en) Electrically formed memory array using single element materials
US11652153B2 (en) Replacement gate formation in memory

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210422

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210422

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220531

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220607

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220901

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20221220

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20230224

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230613

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230705

R150 Certificate of patent or registration of utility model

Ref document number: 7309863

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150