TWI704673B - 三維記憶體陣列 - Google Patents

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奧格斯提諾 波羅瓦諾
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Abstract

本發明包含三維記憶體陣列。一實施例包含：第一複數個導電線，其等藉由一絕緣材料彼此分離；第二複數個導電線，其等經配置以實質上垂直於該第一複數個導電線及該絕緣材料而延伸且穿過該第一複數個導電線及該絕緣材料；及一儲存元件材料，其形成於該第一複數個導電線與該第二複數個導電線之間，其中該第二複數個導電線穿過該第一複數個導電線。該儲存元件材料介於該第一複數個導電線之每一各自者之一第一部分與該第二複數個導電線之一第一者之一部分之間並與其等直接接觸，且介於該第一複數個導電線之每一各自者之一第二部分與該第二複數個導電線之一第二者之一部分之間並與其等直接接觸。

Description

三維記憶體陣列
本發明大體係關於半導體記憶體及方法，且更特定言之，係關於三維記憶體陣列。
記憶體裝置通常提供為電腦或其他電子裝置中之內部半導體、積體電路及/或外部可移除裝置。存在諸多不同類型之記憶體，包含揮發性記憶體及非揮發性記憶體。揮發性記憶體可需要電力來維持其資料，且可包含隨機存取記憶體(RAM)、動態隨機存取記憶體(DRAM)及同步動態隨機存取記憶體(SDRAM)等等。非揮發性記憶體可在未經供電時藉由留存所儲存之資料而提供持久資料，且可包含NAND快閃記憶體、NOR快閃記憶體、唯讀記憶體(ROM)及電阻可變記憶體(諸如相變隨機存取記憶體(PCRAM)、電阻隨機存取記憶體(RRAM)、磁性隨機存取記憶體(MRAM)及可程式化導電記憶體)等等。
記憶體裝置可用作用於需要高記憶體密度、高可靠性及低功率消耗之一廣泛範圍的電子應用之揮發性及非揮發性記憶體。非揮發性記憶體可用於(例如)個人電腦、可攜式記憶體棒、固態磁碟(SSD)、數位相機、蜂巢式電話、可攜式音樂播放器(諸如MP3播放器)及電影播放器及其他電子裝置。
電阻可變記憶體裝置可包含可基於一儲存元件(例如，具有一可變電阻之一電阻式記憶體元件)之電阻狀態儲存資料之電阻式記憶體胞元。因而，電阻式記憶體胞元可經程式化以藉由改變電阻式記憶體元件之電阻位準而儲存對應於一目標資料狀態之資料。可藉由施加一電場或能量之源(諸如正或負電脈衝(例如，正或負電壓或電流脈衝))至電阻式記憶體胞元(例如，至該等胞元之電阻式記憶體元件)達一特定持續時間而將該等胞元程式化至(例如對應於一特定電阻狀態之)一目標資料狀態。一電阻式記憶體胞元之一狀態可藉由回應於一經施加訊問電壓感測通過一電阻式記憶體胞元之電流而判定該胞元之一狀態。基於胞元之電阻位準而變化之經感測電流可指示胞元之狀態。
可針對一電阻式記憶體胞元設定數個資料狀態(例如，電阻狀態)之一者。例如，一單位階記憶體胞元(SLC)可經程式化至兩個不同資料狀態之一標定者(其可藉由二進單位1或0表示)且可取決於該胞元是否經程式化至高於或低於一特定位準之一電阻。作為一額外實例，一些電阻式記憶體胞元可經程式化至兩個以上資料狀態(例如，1111、0111、0011、1011、1001、0001、0101、1101、1100、0100、0000、1000、1010、0010、0110、及1110)之一標定者。此等胞元可稱為多狀態記憶體胞元、多單元胞元或多位階胞元(MLC)。MLC可提供更高密度之記憶體，而不增大記憶體胞元之數目，此係由於各胞元可表示一個以上數位(例如，一個以上位元)。
本發明包含三維記憶體陣列及其處理方法。數項實施例包含：第一複數個導電線，其等藉由一絕緣材料彼此分離；第二複數個導電線，其等經配置以實質上垂直於該第一複數個導電線及該絕緣材料而延伸且穿過該第一複數個導電線及該絕緣材料；及一儲存元件材料，其形成於該第一複數個導電線與該第二複數個導電線之間，其中該第二複數個導電線穿過該第一複數個導電線，使得該儲存元件材料介於該第一複數個導電線之每一各自者之一第一部分與該第二複數個導電線之一第一者之一部分之間並與其等直接接觸，且該儲存元件材料介於該第一複數個導電線之每一各自者之一第二部分與該第二複數個導電線之一第二者之一部分之間與其等直接接觸。
根據本發明之三維記憶體陣列之記憶體胞元之密度可大於先前三維記憶體陣列之記憶體胞元之密度。例如，根據本發明之三維記憶體陣列之記憶體胞元可以比先前三維記憶體陣列之記憶體胞元更緊湊之一方式配置。因而，與先前三維記憶體陣列相比，根據本發明之三維記憶體陣列可具有每單位面積更大數目個記憶體胞元。
此外，相較於先前三維記憶體陣列之記憶體胞元，根據本發明之三維記憶體陣列之記憶體胞元可具有胞元之儲存元件與胞元之導電線(例如，資料線及存取線)之間的減小之接觸面積。相較於先前三維記憶體陣列之效能，此接觸面積減小可增大根據本發明之三維記憶體陣列之效能(例如，包含此等陣列之一記憶體裝置之效能)。
例如，相較於用於程式化先前三維記憶體陣列之胞元之程式化電流，接觸面積減小可降低用於將胞元程式化至其等目標資料狀態之程式化電流。作為一額外實例，接觸面積減小可改良胞元之儲存元件之電壓臨限窗，此可相較於先前三維記憶體陣列之胞元而增強用於判定胞元狀態之感測窗。
如本文使用，「一(a或an)」可係指某物之一或多者且「複數個」可係指一個以上此等事物。例如，一記憶體胞元可係指一或多個記憶體胞元，且複數個記憶體可係指兩個或兩個以上記憶體胞元。
本文中之圖遵循一編號慣例，其中首位或前幾位數字對應於圖式圖號且剩餘數字識別圖式中之一元件或組件。可藉由使用類似數字識別不同圖之間的類似元件或組件。例如，102可參考圖1中之元件「02」且一類似元件可參考為圖2A至圖2C中之202。
圖1繪示根據本發明之一實施例之與形成一三維記憶體陣列(圖1中稱為100)相關聯之一處理步驟之一視圖。例如，圖1繪示處理步驟之一示意性橫截面視圖。
圖1展示藉由一絕緣材料104彼此垂直分離之複數個水平定向平面中之一導電線材料102之形成(例如，沈積)。例如，如在圖1中展示，可在一絕緣材料(例如，基板) 103上方形成一第一導電線材料102，接著可在第一導電線材料上形成一第一絕緣材料104，接著可在第一絕緣材料上形成一第二導電線材料102，接著可在第二導電線材料上形成一第二絕緣材料104，且導電線材料102及絕緣材料104之形成可以此一交替方式繼續，其中在最後(例如，頂部)導電線材料102上形成一絕緣材料105。
導電線材料102可包括一金屬(或半金屬)材料或一半導體材料(諸如摻雜多晶矽材料等) (例如，由一金屬(或半金屬)材料或一半導體材料(諸如摻雜多晶矽材料等)形成)。絕緣材料103、104及105可(例如)為介電材料，舉例而言(諸如)氧化矽、氮化矽或氮氧化矽。在一實施例中，絕緣材料103、104及/或105可包括相同介電材料。在一額外實施例中，絕緣材料103、104或105可各包括不同介電材料。
複數個平面之每一各自者可處於(例如，形成)三維記憶體陣列之一不同層級，舉例而言(諸如)陣列之一不同高度、層疊或平面。例如，每一各自導電線材料102可為陣列之一不同(例如，單獨)資料線(例如，位元線)。雖然在圖1中繪示之實施例中展示四個此等層級，但本發明之實施例不限於此數量。
圖2A至圖2C繪示根據本發明之一實施例之與形成三維記憶體陣列(圖2A至圖2C中稱為200)相關聯之一後續處理步驟之各種視圖。例如，圖2A繪示在後續處理步驟之後圖1中展示之結構沿著圖2B及圖2C中展示之切割線W-W之一示意性橫截面視圖。此外，圖2B繪示在後續處理步驟之後圖1中展示之結構沿著圖2A及圖2C中展示之切割線B-B之一示意性橫截面視圖。此外，圖2C繪示在後續處理步驟之後圖1中展示之結構沿著圖2A及圖2B中展示之切割線P-P之一俯視圖。
如在圖2A至圖2C中展示，複數個開口(例如，通孔或孔) 206可經形成(例如，蝕刻及/或圖案化)穿過絕緣材料205、交替導電線材料202及絕緣材料204，且至絕緣材料203中，使得絕緣材料203形成每一各自開口之底部，且絕緣材料205與交替導電線材料202及絕緣材料204形成每一各自開口之側壁。例如，複數個開口206可經形成穿過交替導電線材料202及絕緣材料204，使得每一各自開口206之至少一部分穿過每一各自導電線材料202及絕緣材料204 (例如，穿過陣列之各自平面)，如在圖2A至圖2C中繪示。藉由形成開口206，可移除導電線材料202之部分，使得導電線材料202之所得區域可排除在形成開口206中移除之區域。
可同時形成複數個開口206之各者。例如，可使用一單一遮罩在一單一蝕刻及/或圖案化中形成複數個開口206之各者。雖然在圖2A至2C中繪示之實施例中展示五個此等開口，但本發明之實施例不限於此數量。
如在圖2A至圖2C中展示，每一各自開口206可以相同形狀及大小形成。例如，在圖2A至圖2C中繪示之實施例中，每一各自開口206可為矩形形狀。然而，本發明之實施例不受限於開口206之一特定形狀及/或大小。例如，圓形、橢圓形及/或成角度形開口等可經形成具有尖角或圓角。
圖3A至圖3C繪示根據本發明之一實施例之與形成三維記憶體陣列(圖3A至圖3C中稱為300)相關聯之一後續處理步驟之各種視圖。例如，圖3A繪示在後續處理步驟之後圖2A至圖2C中展示之結構沿著圖3B及圖3C中展示之切割線W-W之一示意性橫截面視圖。此外，圖3B繪示在後續處理步驟之後圖2A至圖2C中展示之結構沿著圖3A及圖3C中展示之切割線B-B之一示意性橫截面視圖。此外，圖3C繪示在後續處理步驟之後圖2A至圖2C中展示之結構沿著圖3A及圖3B中展示之切割線P-P之一俯視圖。
如在圖3A至圖3C中展示，可在複數個開口206中形成(例如，填充)一儲存元件材料308及一額外(例如，第二)導電線材料310。例如，儲存元件材料308可保形地形成於(例如，保形地沈積於)絕緣材料305上及開口206中，使得儲存元件材料308與陣列之每一各自平面中之每一各自開口206之一第一側上之第一導電線材料302之一第一部分(例如，側)、陣列之每一各自平面中之每一各自開口206之一第二(例如，相對)側上之第一導電線材料302之一第二部分(例如，側)及每一各自開口206之底部處之絕緣材料303之部分直接接觸，如在圖3A至圖3C中繪示，而且使得儲存元件材料308並不完全填充開口206。
在儲存元件材料308已經保形地形成於開口206中之後，可在儲存元件材料308上及開口206之剩餘部分中形成(例如，填充)第二導電線材料310，使得第二導電線材料310與先前形成於陣列之每一各自平面中之每一各自開口206之相對側上之儲存元件材料308直接接觸並介於其等之間，且使得第二導電線材料310處於藉由絕緣材料304及儲存元件材料308與陣列之其他平面垂直分離(例如，在其等上方)之一額外水平定向平面中，如在圖3A至圖3C中繪示。因而，第二導電線材料310可在一單一(例如，僅一個)方向(例如，從頂部至底部)上分流。
第二導電線材料310可包括一金屬(或半金屬)材料或一半導體材料(諸如摻雜多晶矽材料等) (例如，由一金屬(或半金屬)材料或一半導體材料(諸如摻雜多晶矽材料等)形成)，其可(例如)為相同於第一導電線材料302之材料。然而，可使用其他金屬、半金屬或半導體材料。此外，形成於每一各自開口206中之第二導電線材料310可為陣列之一不同(例如，單獨)存取線(例如，字線)。
儲存元件材料308可包含硫屬化物材料，諸如硫屬化物合金及/或玻璃，其可充當一自我選擇儲存元件材料(例如，可充當一選擇裝置及一儲存元件兩者)。例如，儲存元件材料308 (例如，硫屬化物材料)可回應於施加至其之一經施加電壓，諸如一程式脈衝。針對小於一臨限電壓之一經施加電壓，儲存元件材料308可保持在一「關閉」狀態中(例如，一不導電狀態)。或者，回應於大於臨限電壓之一經施加電壓，儲存元件材料308可進入一「開啟」狀態(例如，一導電狀態)。此外，一給定極性中之儲存元件材料308之臨限電壓可基於經施加電壓之極性(例如，正或負)而改變。例如，臨限電壓可基於程式脈衝是否係正或負而改變。
可充當儲存元件材料308之硫屬化物材料之實例包含銦(In)-銻(Sb)-碲(Te) (IST)材料(諸如In2 Sb2 Te5 、In1 Sb2 Te4 、In1 Sb4 Te7 等)及鍺(Ge)-銻(Sb)-碲(Te) (GST)材料(諸如Ge8 Sb5 Te8 、 Ge2 Sb2 Te5 、Ge1 Sb2 Te4 、Ge1 Sb4 Te7 、Ge4 Sb4 Te7 或等)及其他硫屬化物材料(包含(例如)在操作期間不改變相位之合金(例如，基於硒之硫屬化物合金))。此外，硫屬化物材料可包含低濃度之其他摻雜材料。如本文使用之帶有連字符之化學組合物符號指示包含於一特定混合物或化合物中之元素，且旨在表示涉及所指示元素之所有理想配比。
在一實施例中，儲存元件材料308可為無法充當一自我選擇儲存元件材料之一電阻式記憶體元件(例如，一相變材料)。在此一實施例中，可充當選擇裝置之一額外(例如，單獨)材料(未在圖3A至圖3C中展示)可在形成第二導電線材料310之前形成在儲存元件材料308上及開口206中。
此外，雖然為清楚起見且以免使本發明之實施例模糊而未在圖3A至圖3C中展示，但其他材料可在儲存元件材料308及第二導電線材料310之前、之後及/或之間形成(例如)以形成黏著層或防止材料相互擴散及/或緩解組合物混合之障壁。
圖4A至圖4C繪示根據本發明之一實施例之與形成三維記憶體陣列(圖4A至圖4C中稱為400)相關聯之一後續處理步驟之各種視圖。例如，圖4A繪示在後續處理步驟之後圖3A至圖3C中展示之結構沿著圖4B及圖4C中展示之切割線W-W之一示意性橫截面視圖。此外，圖4B繪示在後續處理步驟之後圖3A至圖3C中展示之結構沿著圖4A及圖4C中展示之切割線B-B之一示意性橫截面視圖。此外，圖4C繪示在後續處理步驟之後圖3A至圖3C中展示之結構沿著圖4A及圖4B中展示之切割線P-P之一俯視圖。
如在圖4A至圖4C中展示，複數個開口(例如，通孔或孔) 412可經形成(例如，蝕刻及/或圖案化)穿過第二導電線材料410、儲存元件材料408、絕緣材料405、交替第一導電線材料402及絕緣材料404，且至絕緣材料403中，使得絕緣材料403形成每一各自開口412之底部，且第二導電線材料410、儲存元件材料408、絕緣材料405與交替第一導電線材料402及絕緣材料404形成各自開口412之側壁。例如，複數個開口412可經形成穿過第二導電線材料410及儲存元件材料408，使得每一各自開口412之至少一部分穿過形成於絕緣材料405上之第二導電線材料410及儲存元件材料408之部分(例如，穿過在陣列之其他平面上方之陣列之額外水平定向平面)，且穿過交替第一導電線材料402及絕緣材料404，使得每一各自開口412之至少一部分穿過每一各自第一導電線材料402及絕緣材料404 (例如，穿過陣列之其他水平平面)，如在圖4A至圖4C中繪示。
藉由形成開口412，可移除第二導電線材料410之部分，使得第二導電線材料410之所得區域可排除在形成開口412中移除之區域。此外，如在圖4A至圖4C中展示，複數個開口412可形成於實質上垂直於第一導電線材料402之一方向上，使得開口412在每一各自水平平面中之每一各自第一導電線材料402之間形成。因而，開口412可在實質上垂直於第一導電線材料402之一方向上形成在第二導電線材料410之間且因此分離第二導電線材料410，如在圖4A至圖4C中繪示。
可同時形成複數個開口412之各者。例如，可使用一單一遮罩在一單一蝕刻及/或圖案化中形成複數個開口412之各者。例如，在一些實施例中，可藉由透過一條帶遮罩圖案選擇性地蝕刻曝露之材料410及408(例如，經定向使得條帶離開圖4B之平面；未展示)而形成複數個開口412。
如在圖4A至圖4C中展示，開口412之不同者可以相同形狀及/或大小形成。例如，在圖4A至圖4C中繪示之實施例中，鄰近於(例如，沿著)陣列400之側形成之開口412可具有矩形形狀，且形成於導電線材料402之間的開口412可具有正方形形狀。然而，本發明之實施例不受限於開口412之一(若干)特定形狀及/或(若干)大小。例如，圓形、橢圓形及/或成角度形開口等可經形成具有尖角或圓角。
圖5A至圖5E繪示根據本發明之一實施例之與形成三維記憶體陣列(圖5A至圖5E中稱為500)相關聯之一後續處理步驟之各種視圖。例如，圖5A繪示在後續處理步驟之後圖4A至圖4C中展示之結構沿著圖5C至圖5E中展示之切割線W-W之一示意性橫截面視圖。例如，圖5B繪示在後續處理步驟之後圖4A至圖4C中展示之結構沿著圖5C至圖5E中展示之切割線W’-W’之一示意性橫截面視圖。此外，圖5C繪示在後續處理步驟之後圖4A至圖4C中展示之結構沿著圖5A至圖5B及圖5E中展示之切割線B-B之一示意性橫截面視圖。此外，圖5D繪示在後續處理步驟之後圖4A至圖4C中展示之結構沿著圖5A至圖5B及圖5E中展示之切割線B’-B’之一示意性橫截面視圖。此外，圖5E繪示在後續處理步驟之後圖4A至圖4C中展示之結構沿著圖5A至圖5D中展示之切割線P-P之一俯視圖。
如在圖5A至圖5E中展示，可在複數個開口412中形成(例如，填充)額外絕緣材料514及516。例如，絕緣材料514可形成於第二導電線材料510上及開口412中，使得絕緣材料514直接接觸(例如，密封)每一各自開口412之一第一側上之第二導電線材料510、儲存元件材料508、絕緣材料505及交替第一導電線材料502以及絕緣材料504之一第一部分(例如，側)，絕緣材料514直接接觸每一各自開口412之一第二(例如，相對)側上之第二導電線材料510、儲存元件材料508、絕緣材料505及交替第一導電線材料502以及絕緣材料504之一第二部分(例如，側)，且絕緣材料514直接接觸每一各自開口412之底部處之絕緣材料503之部分(如在圖5A至圖5E中繪示)，而且使得絕緣材料514並不完全填充開口412。
在絕緣材料514已形成在開口412中之後，絕緣材料516可形成在絕緣材料514上及開口412之剩餘部分中(例如，填充開口412之剩餘部分)，使得絕緣材料516與先前形成於每一各自開口412之相對側上之絕緣材料514直接接觸且介於其等之間，如在圖5A至圖5E中繪示。
絕緣材料514及516可(例如)為介電材料，舉例而言(諸如)氧化矽、氮化矽或氮氧化矽。在一實施例中，絕緣材料514及516可包括相同介電材料。在一額外實施例中，絕緣材料514及516可各包括不同介電材料。此外，絕緣材料514及516可包括與絕緣材料503、504及/或505相同或不同之介電材料。
如在圖5A至圖5E中展示，形成於每一各自開口206中之儲存元件材料508及第二導電線材料510經配置以實質上垂直於形成於陣列500之複數個水平定向平面中之第一導電線材料502而延伸。結合圖5A至圖5E，第一及第二導電線材料可分別稱為導電線502及510。例如，形成於複數個水平定向平面中之導電線材料可在圖5A至圖5E中繪示之處理步驟完成之後包括導電線502，且形成於每一各自開口206中之導電線材料可在圖5A至圖5E中繪示之處理步驟完成之後包括導電線510。此外，雖然為清楚起見且以免使本發明之實施例模糊而未在圖5A至圖5E中展示，但導電線510可包含一或多個材料，諸如黏著層或障壁，如本文先前描述(例如，結合圖3A至圖3C)。
因而，形成於每一各自開口206中之儲存元件材料508及導電線510可包括陣列500之一垂直堆疊。即，陣列500可包含複數個垂直堆疊，其中每一各自堆疊包含：一導電線510，其經配置以實質上垂直於導電線502及絕緣材料504而延伸且穿過導電線502及絕緣材料504；及一儲存元件材料508，其形成於導電線502與導電線510之間，其中導電線510在堆疊中穿過導電線502，如在圖5A至圖5E中繪示。每一各自堆疊之儲存元件材料508可介於堆疊中之每一各自導電線502之一第一部分(例如，第一側)與堆疊中之導電線510之一第一部分(例如，第一側)之間並與其等直接接觸，且儲存元件材料508亦可介於堆疊中之每一各自導電線502之一第二部分(例如，相對側)與堆疊中之導電線510之一第二部分(例如，相對側)之間並與其等直接接觸，如在圖5A至圖5E中繪示。
此外，結合圖5A至圖5E，實質上平行於導電線502延伸且藉由絕緣材料505與導電線502分離之第二導電線材料510之部分(例如，在導電線502上方之陣列之額外水平定向平面中之導電線材料510之部分)可稱為一導電延伸部。如在圖5A至圖5E中展示，每一各自導電延伸部可藉由絕緣材料514及516彼此分離，且可通信地耦合至陣列500之一特定垂直平面中之各垂直堆疊之導電線510。導電延伸部可用於在對陣列500執行之一程式或感測操作期間選擇垂直堆疊之導電線510，如本文將進一步描述(例如，結合圖12)。
如在圖5A至圖5E中展示，可在由導電線502形成之陣列500之每一各自水平平面中形成複數個記憶體胞元520。例如，記憶體胞元520可實質上形成在與形成陣列500之資料(例如，位元)線相同之層級處，使得一記憶體胞元實質上與構成該胞元之導電線502共面。
例如，如在圖5A至圖5E中繪示，每一各自記憶體胞元520可包括一導電線502之一第一部分及一第二部分(例如，相對側)、一第一導電線510之一部分、一第二導電線510之一部分、儲存元件材料508之一第一部分及儲存元件材料508之一第二部分。儲存元件材料508之第一部分可在該胞元之導電線502之第一部分與該胞元之第一導電線510之部分之間並與其等直接接觸，且儲存元件材料508之第二部分可在該胞元之導電線502之第二部分與該胞元之第二導電線510之部分之間並與其等直接接觸，如在圖5A至圖5E中展示。
此外，每一各自記憶體胞元520可包括絕緣材料503、504及/或505之部分。例如，每一各自記憶體胞元可包括與該胞元之導電線502之一第三部分(例如，底部)直接接觸之絕緣材料503或504之一部分及與該胞元之導電線502之一第四部分(例如，頂部)直接接觸之絕緣材料504或505之一部分，如在圖5A至圖5E中繪示。
此外，每一各自記憶體胞元520可包括絕緣材料514及516之部分。例如，每一各自記憶體胞元可包括與該胞元之導電線502、第一及第二導電線510及儲存元件材料508直接接觸之絕緣材料514之部分，及與該胞元之絕緣材料514直接接觸之絕緣材料516之部分，如在圖5A至圖5E中繪示。
圖6繪示根據本發明之一實施例之與形成一三維記憶體陣列(圖6中稱為650)相關聯之一處理步驟之一視圖。例如，圖6繪示處理步驟之一示意性橫截面視圖。
圖6展示以類似於先前結合圖1描述之導電線材料102及絕緣材料104之一方式形成(例如，沈積)藉由一絕緣材料654彼此垂直分離之複數個水平定向平面中之一導電線材料652。例如，可在一絕緣材料(例如，基板) 653上方形成第一導電線材料652，且可在最後(例如，頂部)導電線材料652上形成一絕緣材料655，如在圖6中繪示。導電線材料652及絕緣材料654、653及655可為及/或包括分別類似於先前結合圖1描述之導電線材料102及絕緣材料104、103及105之材料。
在圖6中繪示之實例中，可在絕緣材料653中形成(例如，構建)複數個導電插塞651，使得導電插塞651藉由絕緣材料653彼此分離且與導電線材料652分離(例如，與形成於絕緣材料653上方之第一導電線材料分離)。導電插塞651可包括銅、鎢及/或鋁及/或其他導電材料及/或其等之組合，且可耦合至定位於陣列650 (例如，在絕緣材料653下面)下方之一存取裝置。雖然在圖6中繪示之實施例中展示八個此等插塞，但本發明之實施例不限於此數量。
圖7A至圖7C繪示根據本發明之一實施例之與形成三維記憶體陣列(圖7A至圖7C中稱為750)相關聯之一後續處理步驟之各種視圖。例如，圖7A繪示在後續處理步驟之後圖6中展示之結構沿著圖7B及圖7C中展示之切割線W-W之一示意性橫截面視圖。此外，圖7B繪示在後續處理步驟之後圖6中展示之結構沿著圖7A及圖7C中展示之切割線B-B之一示意性橫截面視圖。此外，圖7C繪示在後續處理步驟之後圖6中展示之結構沿著圖7A及圖7B中展示之切割線P-P之一俯視圖。
如在圖7A至圖7C中展示，複數個開口(例如，通孔或孔) 756可以類似於先前結合圖2A至圖2C描述之開口206之一方式經形成(例如，蝕刻及/或圖案化)穿過絕緣材料755、交替導電線材料752及絕緣材料754，且至絕緣材料753中。例如，開口756可經形成，使得絕緣材料755與交替導電線材料752及絕緣材料754形成每一各自開口之側壁，如在圖7A至圖7C中繪示。此外，開口756可經形成，使得藉由絕緣材料753之一部分及導電插塞751之一者或兩者之一部分形成每一各自開口756之底部，如在圖7A至圖7C中繪示。
圖8A至圖8C繪示根據本發明之一實施例之與形成三維記憶體陣列(圖8A至圖8C中稱為850)相關聯之一後續處理步驟之各種視圖。例如，圖8A繪示在後續處理步驟之後圖7A至圖7C中展示之結構沿著圖8B及圖8C中展示之切割線W-W之一示意性橫截面視圖。此外，圖8B繪示在後續處理步驟之後圖7A至圖7C中展示之結構沿著圖8A及圖8C中展示之切割線B-B之一示意性橫截面視圖。此外，圖8C繪示在後續處理步驟之後圖7A至圖7C中展示之結構沿著圖8A及圖8B中展示之切割線P-P之一俯視圖。
如在圖8A至圖8C中展示，一儲存元件材料858及一額外(例如，第二)導電線材料860可形成在複數個開口856中但不完全填充複數個開口856。儲存元件材料858及導電線材料850可為及/或包括分別類似於先前結合圖3A至圖3C描述之儲存元件材料308及導電線材料310之材料。
作為一實例，儲存元件材料858可以類似於先前結合圖3A至圖3C描述之儲存元件材料308之一方式保形地形成於(例如，保形地沈積於)絕緣材料855上及開口856中。接著可移除(例如，蝕刻及/或圖案化)在絕緣材料855上且跨各開口856之底部形成之儲存元件材料858之部分，如在圖8A至圖8C中繪示。
接著在開口856之剩餘部分中形成第二導電線材料860，使得第二導電線材料860與先前形成於陣列之每一各自平面中之每一各自開口856之相對側上之儲存元件材料858直接接觸並介於其等之間，但並不完全填充開口，如在圖8A至圖8C中繪示。例如，在開口856中形成第二導電線材料860之後，可移除(例如，蝕刻及/或圖案化)每一各自開口之底部中且跨每一各自開口之底部之第二導電線材料860之一部分，使得第二導電線材料860與陣列之每一各自平面中之每一各自開口856之兩側上之儲存元件材料858直接接觸，但每一各自開口856之一部分留在開口之每一各自側上之第二導電材料860之間(例如，分離)，如在圖8A至圖8C中繪示。
此外，形成於每一各自開口856之每一各自側上之儲存元件材料858及第二導電線材料860可與形成開口底部之導電插塞或若干插塞851之部分直接接觸，如在圖8A至圖8C中繪示。例如，形成於每一各自開口856之一個側上之儲存元件材料858及第二導電線材料860可與在該側上形成開口底部之導電插塞之部分直接接觸，且若其他導電插塞之一者之一部分在另一側上形成開口底部，則形成於開口之另一側上之儲存元件材料858及第二導電線材料860可與該側上之該導電插塞之部分直接接觸，如在圖8A至圖8C中繪示。
圖9A至圖9C繪示根據本發明之一實施例之與形成三維記憶體陣列(圖9A至圖9C中稱為950)相關聯之一後續處理步驟之各種視圖。例如，圖9A繪示在後續處理步驟之後圖8A至圖8C中展示之結構沿著圖9B及圖9C中展示之切割線W-W之一示意性橫截面視圖。此外，圖9B繪示在後續處理步驟之後圖8A至圖8C中展示之結構沿著圖9A及圖9C中展示之切割線B-B之一示意性橫截面視圖。此外，圖9C繪示在後續處理步驟之後圖8A至圖8C中展示之結構沿著圖9A及圖9B中展示之切割線P-P之一俯視圖。
如在圖9A至圖9C中展示，可在開口856之剩餘部分中形成(例如，填充)一絕緣材料962。例如，絕緣材料962可形成在絕緣材料955上及開口856之剩餘部分中，使得絕緣材料962與先前形成於陣列之每一各自平面中之每一各自開口856之相對側上之第二導電線材料960直接接觸並介於其等之間，且使得絕緣材料962處於藉由絕緣材料955與陣列之其他平面垂直分離(例如，在其等上方)之一額外水平定向平面中，如在圖9A至圖9C中繪示。
絕緣材料962可(例如)為一介電材料，舉例而言(諸如)氧化矽、氮化矽或氮氧化矽。絕緣材料962可包括與絕緣材料953、954及/或955相同或不同之介電材料。
圖10A至圖10C繪示根據本發明之一實施例之與形成三維記憶體陣列(圖10A至圖10C中稱為1050)相關聯之一後續處理步驟之各種視圖。例如，圖10A繪示在後續處理步驟之後圖9A至圖9C中展示之結構沿著圖10B及圖10C中展示之切割線W-W之一示意性橫截面視圖。此外，圖10B繪示在後續處理步驟之後圖9A至圖9C中展示之結構沿著圖10A及圖10C中展示之切割線B-B之一示意性橫截面視圖。此外，圖10C繪示在後續處理步驟之後圖9A至圖9C中展示之結構沿著圖10A及圖10B中展示之切割線P-P之一俯視圖。
如在圖10A至圖10C中展示，複數個開口(例如，通孔或孔) 1064可經形成(例如，蝕刻及/或圖案化)穿過絕緣材料1062、絕緣材料1055、交替第一導電線材料1052及絕緣材料1054，且至絕緣材料1053中，使得絕緣材料1053形成每一各自開口1064之底部，且絕緣材料1062及1055與交替第一導電線材料1052及絕緣材料1054形成每一各自開口1064之側壁。例如，複數個開口1064可經形成穿過絕緣材料1062，使得每一各自開口1064之至少一部分穿過形成於絕緣材料1055上之絕緣材料1062之部分(例如，穿過在陣列之其他平面上方之陣列之額外水平定向平面)，且穿過交替第一導電線材料1052及絕緣材料1054，使得每一各自開口1064之至少一部分穿過每一各自第一導電線材料1052及絕緣材料1054 (例如，穿過陣列之其他水平平面)，如在圖10A至圖10C中繪示。
藉由形成開口1064，可移除第二導電線材料1060之部分，使得第二導電線材料1060之所得區域可排除在形成開口1064中移除之區域。此外，如在圖10A至圖10C中展示，複數個開口1064可形成於實質上垂直於第一導電線材料1052之一方向上，使得開口1064形成在每一各自水平平面中之每一各自第一導電線材料1052之間。因而，開口1064可在實質上垂直於第一導電線材料1052之一方向上形成在第二導電線材料1060之間且因此分離第二導電線材料1060，如在圖10A至圖10C中繪示。
可同時形成複數個開口1064之各者。例如，可使用一單一遮罩在一單一蝕刻及/或圖案化中形成複數個開口1064之各者。此外，在圖10A至圖10C中繪示之實施例中，複數個開口1064之各者可為矩形形狀。然而，本發明之實施例不限於開口1064之一(若干)特定形狀及/或(若干)大小。例如，圓形、橢圓形及/或成角度形開口等可經形成具有尖角或圓角。
圖11A至圖11E繪示根據本發明之一實施例之與形成三維記憶體陣列(圖11A至圖11E中稱為1150)相關聯之一後續處理步驟之各種視圖。例如，圖11A繪示在後續處理步驟之後圖10A至圖10C中展示之結構沿著圖11C至圖11E中展示之切割線W-W之一示意性橫截面視圖。此外，圖11B繪示在後續處理步驟之後圖10A至圖10C中展示之結構沿著圖11C至圖11E中展示之切割線W’-W’之一示意性橫截面視圖。此外，圖11C繪示在後續處理步驟之後圖10A至圖10C中展示之結構沿著圖11A至圖11B及圖11E中展示之切割線B-B之一示意性橫截面視圖。此外，圖11D繪示在後續處理步驟之後圖10A至圖10C中展示之結構沿著圖11A至圖11B及圖11E中展示之切割線B’-B’之一示意性橫截面視圖。此外，圖11E繪示在後續處理步驟之後圖10A至圖10C中展示之結構沿著圖11A至圖11D中展示之切割線P-P之一俯視圖。
如在圖11A至圖11E中展示，可在複數個開口1064中形成(例如，填充)額外絕緣材料1166及1168。例如，絕緣材料1166可形成於絕緣材料1062上及開口1064中，使得絕緣材料1166直接接觸(例如，密封)每一各自開口1064之一第一側上之第二導電線材料1160、儲存元件材料1158、絕緣材料1155及交替第一導電線材料1152以及絕緣材料1154之一第一部分(例如，側)，絕緣材料1166直接接觸每一各自開口1064之一第二(例如，相對)側上之第二導電線材料1160、儲存元件材料1158、絕緣材料1155及交替第一導電線材料1152以及絕緣材料1154之一第二部分(例如，側)，且絕緣材料1166直接接觸每一各自開口1064之底部處之絕緣材料1153之部分(如在圖11A至圖11E中繪示)，而且使得絕緣材料1166並不完全填充開口1064。
在絕緣材料1166已形成在開口1064中之後，絕緣材料1168可形成在絕緣材料1166上及開口1064之剩餘部分中(例如，填充開口1064之剩餘部分)，使得絕緣材料1168與先前形成於每一各自開口1064之相對側上之絕緣材料1166直接接觸並介於其等之間，如在圖11A至圖11E中繪示。
絕緣材料1166及1168可(例如)為介電材料，舉例而言(諸如)氧化矽、氮化矽或氮氧化矽。在一實施例中，絕緣材料1166及1168可包括相同介電材料。在一額外實施例中，絕緣材料1166及1168可各包括不同介電材料。此外，絕緣材料1166或1168可包括與絕緣材料1153、1154、1155及/或1162相同或不同之介電材料。
如在圖11A至圖11E中展示，形成於每一各自開口856中之儲存元件材料1158、第二導電線材料1160及絕緣材料1162經配置以實質上垂直於形成於陣列1150之複數個水平定向平面中之第一導電線材料1152而延伸。結合圖11A至圖11E，第一導電線材料可稱為導電線1152，且形成於每一各自開口856之相對側上之第二導電線材料可稱為導電線1160。例如，形成於複數個水平定向平面中之導電線材料可在圖11A至圖11E中繪示之處理步驟完成之後包括導電線1152，形成於每一各自開口856之一個側上之導電線材料可在圖11A至圖11E中繪示之處理步驟完成之後包括一導電線1160，且形成於每一各自開口856之另一側上之導電線材料可在圖11A至圖11E中繪示之處理步驟完成之後包括一額外(例如，單獨)導電線1160。此外，雖然為清楚起見且以免使本發明之實施例模糊而未在圖11A至圖11E中展示，但導電線1160可包含一或多個材料，諸如黏著層或障壁，如本文先前描述。
因而，形成於每一各自開口856中之儲存元件材料1168、兩個單獨導電線1160及絕緣材料1162可包括陣列1150之一垂直堆疊。即，陣列1150可包含複數個垂直堆疊，其中每一各自堆疊包含：一第一導電線1160及一第二導電線1160，其等兩者經配置以實質上垂直於導電線1152及絕緣材料1154而延伸且穿過導電線1152及絕緣材料1154；一儲存元件材料1158，其形成於導電線1152與第一及第二導電線1160之間並與其等直接接觸，其中第一及第二導電線1160在堆疊中穿過導電線1152；及一絕緣材料1162，其形成於第一及第二導電線1160之間並與其等直接接觸，如在圖11A至圖11E中繪示。每一各自堆疊之儲存元件材料1158可在堆疊中之每一各自導電線1152之一第一部分(例如，第一側)與堆疊中之導電線1160之一者之間並與其等直接接觸，且儲存元件材料1158亦可在堆疊中之每一各自導電線1152之一第二部分(例如，相對側)與堆疊中之導電線1160之另一者之間並與其等直接接觸，如在圖11A至圖11E中繪示。
此外，每一各自堆疊可包含導電插塞1151之一者或兩者。例如，每一各自堆疊可包含耦合至(例如，直接接觸)該堆疊之儲存元件材料1158及導電線或若干導電線1160之導電插塞或若干導電插塞1151。導電插塞1151可用於在對陣列1150執行之一程式或感測操作期間單獨選擇垂直堆疊之導電(例如，字)線1160，如本文將進一步描述(例如，結合圖12)。
如在圖11A至圖11E中展示，可在由導電線1152形成之陣列1150之每一各自水平平面中形成複數個記憶體胞元1170。例如，記憶體胞元1170可實質上形成在與形成陣列1150之資料(例如，位元)線相同之層級處，使得一記憶體胞元實質上與構成該胞元之導電線1152共面。
例如，如在圖11A至圖11E中繪示，每一各自記憶體胞元1170可包括導電線1152之一者之一部分、導電線1160之一者之一部分、及儲存元件材料1158之一部分。構成胞元之儲存元件材料1158之部分可在構成該胞元之導電線1152及1160之部分之間並與其等直接接觸，如在圖11A至圖11E中繪示。
此外，每一各自記憶體胞元1170可包括絕緣材料1153、1154及/或1155之部分。例如，每一各自記憶體胞元可包括與該胞元之導電線1152之一第三部分(例如，底部)直接接觸之絕緣材料1153或1154之一部分及與該胞元之導電線1152之一第四部分(例如，頂部)直接接觸之絕緣材料1154或1155之一部分，如在圖11A至圖11E中繪示。
此外，每一各自記憶體胞元1170可包括絕緣材料1166及1168之部分。例如，每一各自記憶體胞元可包括與該胞元之導電線1152、導電線1160及儲存元件材料1158直接接觸之絕緣材料1166之部分，及與該胞元之絕緣材料1166直接接觸之絕緣材料1168之部分，如在圖11A至圖11E中繪示。
圖12係根據本發明之一實施例之呈一記憶體裝置1280之形式之一設備之一方塊圖。如本文使用，「設備」可係指但不限於各種結構或結構組合之任一者，諸如一或若干電路、一或若干晶粒、一或若干模組、一或若干裝置或一或若干系統。
如在圖12中展示，記憶體裝置1280可包含一記憶體陣列1282。記憶體陣列1282可(例如)為先前結合圖5A至圖5E描述之三維記憶體陣列500，或先前結合圖11A至圖11E描述之三維記憶體陣列1150。雖然為清楚起見且以免使本發明之實施例模糊而在圖12中展示一單一記憶體陣列1280，但記憶體裝置1280可包含類似於陣列1282之任何數目個記憶體陣列。
如在圖12中展示，記憶體裝置1280可包含耦合至陣列1282之解碼器電路1284。如本文使用，解碼器電路1284可包含及/或係指列解碼器及/或行解碼器電路。在一實施例中，解碼器電路1284可包含於與陣列1282相同之實體裝置(例如，相同晶粒)上。例如，解碼器電路1284可構建於陣列1282之基板中。在一實施例中，解碼器電路1284可包含於通信地耦合至包含陣列1282之實體裝置之一單獨實體裝置上。
解碼器電路1284可在對陣列1282執行之程式及/或感測操作期間接收且解碼位址信號以存取記憶體陣列1282之記憶體胞元。例如，解碼器電路1284可包含用於在一程式或感測操作期間選擇陣列1282之一特定記憶體胞元進行存取之電路。
例如，在其中記憶體陣列1282為先前結合圖5A至圖5E描述之三維記憶體陣列500之一實施例中，解碼器電路1284可包含耦合至陣列之每一各自導電延伸部(例如，耦合至陣列之每一各自垂直平面之導電延伸部)之字線驅動器電路。因而，陣列之一特定垂直平面之垂直堆疊中之經分流字線510之各者可經由該垂直平面之導電延伸部耦合至字線驅動器電路，使得解碼器電路1284可同時選擇(例如，施加一電壓至)該平面中之各垂直堆疊之字線510。此外，在此一實施例中，解碼器電路1284可包含單獨耦合至陣列之每一各自位元線502之位元線驅動器電路，使得解碼器電路1284可一次選擇一單一(例如，僅一個)位元線502。
作為一實例，在此一實施例(例如，其中記憶體陣列1282係陣列500之一實施例)中使用一特定電壓(例如，Vp)程式化記憶體陣列1282之一記憶體胞元之一程式操作期間，解碼器電路1284可使用位元線驅動器電路施加Vp/2之一電壓至包括胞元之單一位元線，且可使用字線驅動器電路施加-Vp/2之一電壓至耦合至包括胞元之字線(例如，包含該字線之垂直平面)之導電延伸部。作為一額外實例，在此一實施例中使用一特定電壓(例如，Vr)執行之一感測操作期間，解碼器電路1284可使用位元線驅動器電路施加Vr/2之一電壓至包括胞元之單一位元線，且可使用字線驅動器電路施加-Vr/2之一電壓至耦合至包括胞元之字線之導電延伸部。在兩個實例中，未經選擇位元線及字線可保持偏壓於接地。
在其中記憶體陣列1282為先前結合圖11A至圖11E描述之三維記憶體陣列1150之一實施例中，解碼器電路1284可包含耦合至陣列之每一各自導電插塞1151之字線驅動器電路。因而，陣列之每一各自字線1160可經由耦合至該字線之插塞耦合至字線驅動器電路，使得解碼器電路1284可一次選擇一單一(例如，僅一個)字線1160。此外，在此一實施例中，解碼器電路1284可包含耦合至陣列之每一各自水平平面(例如，至陣列之每一各自垂直平面之位元線)之位元線驅動器電路。因而，陣列之一特定水平平面之位元線1152之各者可一起耦合至位元線驅動器電路，使得解碼器電路1284可同時選擇該平面中之位元線1152之各者。
作為一實例，在此一實施例(例如，其中記憶體陣列1282係陣列1150之一實施例)中使用一特定電壓(例如，Vp)程式化記憶體陣列1282之一記憶體胞元之一程式操作期間，解碼器電路1284可使用位元線驅動器電路施加Vp/2之一電壓至包含包括胞元之位元線之水平平面中之位元線之各者，且可使用字線驅動器電路施加-Vp/2之一電壓至耦合至包括胞元之字線之僅單一導電插塞。作為一額外實例，在此一實施例中使用一特定電壓(例如，Vr)執行之一感測操作期間，解碼器電路1284可使用位元線驅動器電路施加Vr/2之一電壓至包含包括胞元之位元線之水平平面中之各位元線，且可使用字線驅動器電路施加-Vr/2之一電壓至耦合至包括胞元之字線之僅單一導電插塞。在兩個實例中，未經選擇位元線及字線可保持偏壓在接地。
圖12中繪示之實施例可包含未繪示以免使本發明之實施例模糊之額外電路、邏輯及/或組件。例如，記憶體裝置1280可包含一控制器以發送命令以對記憶體陣列1282執行操作，諸如感測(例如，讀取)、程式化(例如，寫入)、移動及/或抹除資料之操作以及其他操作。此外，記憶體裝置1280可包含位址電路以透過I/O電路鎖存經由I/O連接器提供之位址信號。此外，記憶體裝置1280可包含一主記憶體，諸如與(若干)記憶體陣列1282分離及/或除(若干)記憶體陣列1282以外的DRAM或SDRAM。
儘管已在本文中繪示且描述特定實施例，但一般技術者將暸解，經計算以達成相同結果之一配置可取代展示之特定實施例。本發明意欲涵蓋本發明之諸多實施例之調適或變動。應理解，已以闡釋性方式而非限制性方式做出上述描述。一般技術者在檢視以上描述後將明白在本文中未具體描述之上述實施例之組合及其他實施例。本發明之諸多實施例之範疇包含其中使用上述結構及方法之其他應用。因此，應參考隨附發明申請專利範圍以及此等發明申請專利範圍所授權之等效物之全部範圍而判定本發明之諸多實施例之範疇。
在前述實施方式中，出於簡化本發明之目的，將一些特徵集中於一單一實施例中。本發明之此方法不應解釋為反映本發明之所揭示實施例必須使用多於各技術方案中明確敘述之特徵之一意圖。實情係，如以下發明申請專利範圍反映，本發明標的物在於少於一單一所揭示實施例之所有特徵。因此，藉此將以下發明申請專利範圍併入實施方式中，其中各技術方案獨立地作為一單獨實施例。
100‧‧‧三維記憶體陣列102‧‧‧導電線材料103‧‧‧絕緣材料104‧‧‧絕緣材料105‧‧‧絕緣材料200‧‧‧三維記憶體陣列202‧‧‧導電線材料203‧‧‧絕緣材料204‧‧‧絕緣材料205‧‧‧絕緣材料206‧‧‧開口300‧‧‧三維記憶體陣列302‧‧‧第一導電線材料303‧‧‧絕緣材料304‧‧‧絕緣材料305‧‧‧絕緣材料308‧‧‧儲存元件材料310‧‧‧第二導電線材料400‧‧‧三維記憶體陣列402‧‧‧第一導電線材料403‧‧‧絕緣材料404‧‧‧絕緣材料405‧‧‧絕緣材料408‧‧‧儲存元件材料410‧‧‧第二導電線材料412‧‧‧開口500‧‧‧三維記憶體陣列502‧‧‧第一導電線材料/導電線503‧‧‧絕緣材料504‧‧‧絕緣材料505‧‧‧絕緣材料508‧‧‧儲存元件材料510‧‧‧第二導電線材料/導電線514‧‧‧絕緣材料516‧‧‧絕緣材料520‧‧‧記憶體胞元650‧‧‧三維記憶體陣列651‧‧‧導電插塞652‧‧‧導電線材料653‧‧‧絕緣材料654‧‧‧絕緣材料655‧‧‧絕緣材料750‧‧‧三維記憶體陣列751‧‧‧導電插塞752‧‧‧導電線材料753‧‧‧絕緣材料754‧‧‧絕緣材料755‧‧‧絕緣材料756‧‧‧開口850‧‧‧三維記憶體陣列851‧‧‧導電插塞855‧‧‧絕緣材料856‧‧‧開口858‧‧‧儲存元件材料860‧‧‧第二導電線材料950‧‧‧三維記憶體陣列953‧‧‧絕緣材料954‧‧‧絕緣材料955‧‧‧絕緣材料960‧‧‧第二導電線材料962‧‧‧絕緣材料1050‧‧‧三維記憶體陣列1052‧‧‧第一導電線材料1053‧‧‧絕緣材料1054‧‧‧絕緣材料1055‧‧‧絕緣材料1060‧‧‧第二導電線材料1062‧‧‧絕緣材料1064‧‧‧開口1150‧‧‧三維記憶體陣列1151‧‧‧導電插塞1152‧‧‧第一導電線材料/導電線1153‧‧‧絕緣材料1154‧‧‧絕緣材料1155‧‧‧絕緣材料1158‧‧‧儲存元件材料1160‧‧‧第二導電線材料/第一導電線/第二導電線1162‧‧‧絕緣材料1166‧‧‧絕緣材料1168‧‧‧絕緣材料1170‧‧‧記憶體胞元1280‧‧‧記憶體裝置1282‧‧‧記憶體陣列1284‧‧‧解碼器電路
圖1繪示根據本發明之一實施例之與形成一三維記憶體陣列相關聯之一處理步驟之一視圖。
圖2A至圖2C繪示根據本發明之一實施例之與形成三維記憶體陣列相關聯之一後續處理步驟之各種視圖。
圖3A至圖3C繪示根據本發明之一實施例之與形成三維記憶體陣列相關聯之一後續處理步驟之各種視圖。
圖4A至圖4C繪示根據本發明之一實施例之與形成三維記憶體陣列相關聯之一後續處理步驟之各種視圖。
圖5A至圖5E繪示根據本發明之一實施例之與形成三維記憶體陣列相關聯之一後續處理步驟之各種視圖。
圖6繪示根據本發明之一實施例之與形成一三維記憶體陣列相關聯之一處理步驟之一視圖。
圖7A至圖7C繪示根據本發明之一實施例之與形成三維記憶體陣列相關聯之一後續處理步驟之各種視圖。
圖8A至圖8C繪示根據本發明之一實施例之與形成三維記憶體陣列相關聯之一後續處理步驟之各種視圖。
圖9A至圖9C繪示根據本發明之一實施例之與形成三維記憶體陣列相關聯之一後續處理步驟之各種視圖。
圖10A至圖10C繪示根據本發明之一實施例之與形成三維記憶體陣列相關聯之一後續處理步驟之各種視圖。
圖11A至圖11E繪示根據本發明之一實施例之與形成三維記憶體陣列相關聯之一後續處理步驟之各種視圖。
圖12係根據本發明之一實施例之呈一記憶體裝置之形式之一設備之一方塊圖。
300‧‧‧三維記憶體陣列
302‧‧‧第一導電線材料
303‧‧‧絕緣材料
304‧‧‧絕緣材料
305‧‧‧絕緣材料
308‧‧‧儲存元件材料
310‧‧‧第二導電線材料

Claims (18)

  1. 一種三維記憶體陣列，其包括：第一複數個導電線，其等藉由一絕緣材料彼此分離；第二複數個導電線，其等經配置以實質上垂直於該第一複數個導電線及該絕緣材料而延伸且穿過該第一複數個導電線及該絕緣材料；及一儲存元件材料，其形成於該第一複數個導電線與該第二複數個導電線之間，其中該第二複數個導電線穿過該第一複數個導電線，使得：該儲存元件材料介於該第一複數個導電線之每一各自者之一第一部分與該第二複數個導電線之一第一者之一部分之間並與其等直接接觸；且該儲存元件材料介於該第一複數個導電線之每一各自者之一第二部分與該第二複數個導電線之一第二者之一部分之間並與其等直接接觸；及複數個記憶體胞元，其中每一各自記憶體胞元包含：該第一複數個導電線之一者之一第一部分及一第二部分；該第二複數個導電線之一第一者之一部分；該第二複數個導電線之一第二者之一部分；該儲存元件材料之一第一部分，其中該儲存元件材料之該第一部分介於該各自記憶體胞元之該第一複數個導電線之該一者之該第一部分與該各自記憶體胞元之該第二複數個導電線之該第一者之該部分之間並與其等直接接觸；及該儲存元件材料之一第二部分，其中該儲存元件材料之該第二部 分介於該各自記憶體胞元之該第一複數個導電線之該一者之該第二部分與該各自記憶體胞元之該第二複數個導電線之該第二者之該部分之間並與其等直接接觸。
  2. 如請求項1之三維記憶體陣列，其中每一各自記憶體胞元實質上與該各自記憶體胞元之該第一複數個導電線之該一者之該部分共面。
  3. 如請求項1及2中任一項之三維記憶體陣列，其中：該第一複數個導電線之每一各自者係該記憶體陣列之一不同資料線；及該第二複數個導電線之每一各自者係該記憶體陣列之一不同存取線。
  4. 如請求項1及2中任一項之三維記憶體陣列，其中該儲存元件材料係一自我選擇儲存元件材料。
  5. 一種處理一三維記憶體陣列之方法，其包括：在藉由一絕緣材料彼此分離之複數個平面中形成一第一導電線材料；形成穿過該複數個平面中之該第一導電線材料之複數個開口；在該複數個開口中形成一儲存元件材料，使得：該儲存元件材料與該複數個平面中之該複數個開口之一第一側上之該第一導電線材料之一第一部分直接接觸；及 該儲存元件材料與該複數個平面中之該複數個開口之一第二側上之該第一導電線材料之一第二部分直接接觸；及在該複數個開口中形成一第二導電線材料，使得該第二導電線材料與該複數個平面中之該複數個開口中之該儲存元件材料直接接觸且介於該複數個平面中之該複數個開口中之該儲存元件材料之間。
  6. 如請求項5之方法，其中該複數個平面係水平定向。
  7. 如請求項5及6中任一項之方法，其中該方法包含在該複數個開口中形成該第二導電線材料，使得該第二導電線材料在一單一方向上分流。
  8. 如請求項5及6中任一項之方法，其中該方法包含：在一額外平面中形成該第二導電線材料，該額外平面具有與該複數個平面相同之一定向且藉由一額外絕緣材料與該複數個平面分離；在該額外平面中之該第二導電線材料中形成複數個開口；在該第二導電線材料中之複數個開口中形成該額外絕緣材料，使得：該額外絕緣材料與該第二導電線材料中之該複數個開口之一第一側上之該第二導電線材料之一第一部分直接接觸；及該額外絕緣材料與該第二導電線材料中之該複數個開口之一第二側上之該第二導電線材料之一第二部分直接接觸；及在該第二導電線材料中之該複數個開口中形成該絕緣材料，使得該絕緣材料與該第二導電線材料中之該複數個開口中之該額外絕緣材料直接 接觸且介於該第二導電線材料中之該複數個開口中之該額外絕緣材料之間。
  9. 一種三維記憶體陣列，其包括：第一複數個導電線，其等藉由一絕緣材料彼此分離；及複數個垂直堆疊，其中該複數個垂直堆疊之每一各自者包含：一第二導電線，其經配置以實質上垂直於該第一複數個導電線及該絕緣材料而延伸且穿過該第一複數個導電線及該絕緣材料；及一儲存元件材料，其形成於該第一複數個導電線與該第二導電線之間，其中：該儲存元件材料介於該第一複數個導電線之每一各自者之一第一部分與該第二導電線之一第一部分之間並與其等直接接觸；該儲存元件材料介於該第一複數個導電線之每一各自者之一第二部分與該第二導電線之一第二部分之間並與其等直接接觸；及該第一複數個導電線之每一各自者之該第一部分與該第二複數個導電線之每一各自者之該第二部分直接接觸。
  10. 如請求項9之三維記憶體陣列，其中該陣列包含經組態以在對該陣列執行之一程式化操作或感測操作期間進行以下動作之電路：選擇該第一複數個導電線之一單一者；及選擇一特定垂直平面中之該複數個垂直堆疊之各者之該第二導電線。
  11. 如請求項9及10中任一項之三維記憶體陣列，其中該複數個垂直堆疊之每一各自者之該第二導電線經耦合至複數個導電延伸部之一者，該複數個導電延伸部實質上平行於該第一複數個導電線而延伸且藉由一額外絕緣材料與該第一複數個導電線分離。
  12. 一種三維記憶體陣列，其包括：第一複數個導電線，其等藉由一絕緣材料彼此分離；及複數個垂直堆疊，其中該複數個垂直堆疊之每一各自者包含：一第二導電線及一第三導電線，其等兩者經配置以實質上垂直於該第一複數個導電線及該絕緣材料而延伸且穿過該第一複數個導電線及該絕緣材料；及一儲存元件材料，其形成於該第一複數個導電線與每一各自垂直堆疊之該第二導電線之間連續地穿過該複數個垂直堆疊，且形成於該第一複數個導電線與每一各自垂直堆疊之該第三導電線之間，使得：該儲存元件材料介於該第一複數個導電線之每一各自者之一第一部分與每一各自垂直堆疊之該第二導電線之間並與其等直接接觸；及該儲存元件材料介於該第一複數個導電線之每一各自者之一第二部分與每一各自垂直堆疊之該第三導電線之間並與其等直接接觸。
  13. 如請求項12之三維記憶體陣列，其中該陣列包含經組態以在對該陣 列執行之一程式化操作或感測操作期間進行以下動作之電路：選擇該第一複數個導電線之一單一平面；及選擇該複數個垂直堆疊之一單一者之該第二導電線或該第三導電線。
  14. 如請求項12及13中任一項之三維陣列，其中該複數個垂直堆疊之每一各自者包含一第一導電插塞及一第二導電插塞，其中：每一各自垂直堆疊之該第一導電插塞及該第二導電插塞之一者經耦合至該各自堆疊之該第二導電線及與該各自堆疊之該第二導電線直接接觸之該儲存元件材料；及每一各自垂直堆疊之該第一導電插塞及該第二導電插塞之另一者經耦合至該各自堆疊之該第三導電線及與該各自堆疊之該第三導電線直接接觸之該儲存元件材料。
  15. 一種處理一三維記憶體陣列之方法，其包括：在藉由一第一絕緣材料彼此分離之複數個平面中形成一第一導電線材料；形成穿過該複數個平面中之該第一導電線材料之複數個開口；在該複數個開口中形成一儲存元件材料，使得：該儲存元件材料與該複數個平面中之該複數個開口之一第一側上之該第一導電線材料之一第一部分直接接觸；及該儲存元件材料與該複數個平面中之該複數個開口之一第二側上之該第一導電線材料之一第二部分直接接觸； 在該複數個開口中形成一第二導電線材料，使得該第二導電線材料與該複數個平面中之該複數個開口中之該儲存元件材料直接接觸且介於該複數個平面中之該複數個開口中之該儲存元件材料之間；及在該複數個開口中形成一第二絕緣材料，使得該第二絕緣材料與該複數個平面中之該複數個開口中之該第二導電線材料直接接觸且介於該複數個平面中之該複數個開口中之該第二導電線材料之間。
  16. 如請求項15之方法，其中該方法包含：形成穿過該複數個平面中之該第一導電線材料之該複數個開口，使得藉由一第一導電插塞之一部分及一第二導電插塞之一部分形成每一各自開口之一底部；及在該複數個開口中形成該儲存元件材料，使得：與該複數個開口之該第一側上之該第一導電線材料之該第一部分直接接觸之該儲存元件材料亦與該複數個開口之該底部處之該第一導電插塞及該第二導電插塞之一者之該部分直接接觸；及與該複數個開口之該第二側上之該第一導電線材料之該第二部分直接接觸之該儲存元件材料亦與該複數個開口之該底部處之該第一導電插塞及該第二導電插塞之另一者之該部分直接接觸。
  17. 如請求項16之方法，其中該方法包含在該複數個開口中形成該第二導電線材料，使得該第二導電線材料與該複數個開口之該底部處之該第一導電插塞之該部分及該第二導電插塞之該部分直接接觸。
  18. 如請求項15至17中任一項之方法，其中該方法包含：在具有與該複數個平面相同之一定向之一額外平面中形成該第二絕緣材料；在該額外平面中之該第二絕緣材料中形成複數個開口；在該第二絕緣材料中之複數個開口中形成一第三絕緣材料，使得：該第三絕緣材料與該第二絕緣材料中之該複數個開口之一第一側上之該第二絕緣材料之一第一部分直接接觸；及該第三絕緣材料與該第二絕緣材料中之該複數個開口之一第二側上之該第二絕緣材料之一第二部分直接接觸；及在該第二絕緣材料中之該複數個開口中形成一第四絕緣材料，使得該第四絕緣材料與該第二絕緣材料中之該複數個開口中之該第三絕緣材料直接接觸且介於該第二絕緣材料中之該複數個開口中之該第三絕緣材料之間。
TW107129878A 2017-09-21 2018-08-28 三維記憶體陣列 TWI704673B (zh)

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