TW201515197A - 具有選擇裝置之三維記憶體陣列 - Google Patents
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Abstract
本發明提供三維記憶體陣列及其形成方法。一例示性三維記憶體陣列可包含:一堆疊,其包括藉由至少一絕緣材料彼此分離之複數個第一導電線;及至少一導電延伸部,其經配置以實質上垂直於該複數個第一導電線延伸,使得該至少一導電延伸部與該複數個第一導電線之各自交叉。儲存元件材料經配置圍繞該至少一導電延伸部,且一選擇裝置經配置圍繞該儲存元件材料。該儲存元件材料徑向鄰近於使該複數個第一導電線分離之一絕緣材料,且經配置圍繞該儲存元件材料之複數個材料徑向鄰近於該複數個第一導電線之各者。
Description
本發明大體上係關於半導體裝置且更特定言之係關於一種具有選擇裝置之三維記憶體陣列及其形成方法。
記憶體裝置通常提供為電腦或其他電子裝置中之內部半導體積體電路。存在許多不同類型之記憶體,包含隨機存取記憶體(RAM)、唯讀記憶體(ROM)、動態隨機存取記憶體(DRAM)、同步動態隨機存取記憶體(SDRAM)、電阻可變記憶體及快閃記憶體等。電阻可變記憶體類型包含相變材料(PCM)記憶體、可程式化導體記憶體及電阻式隨機存取記憶體(RRAM)等。
對於需要高記憶體密度、高可靠性及無電力情況下之資料保持之廣泛範圍的電子應用,利用記憶體裝置作為非揮發性記憶體。非揮發性記憶體可用於(例如)個人電腦、可攜式記憶棒、固態磁碟(SSD)、數位相機、蜂巢式電話、可攜式音樂播放器(諸如MP3播放器)、電影播放器及其他電子裝置中。
關於記憶體裝置製造之挑戰包含減小一記憶體裝置之大小、增加一記憶體裝置之儲存密度及/或限制記憶體裝置成本。一些記憶體裝置包含配置成一二維陣列之記憶體單元,其中記憶體單元全部配置於一相同平面中。相比之下,各種記憶體裝置包含配置成具有記憶體
單元之多個層級之一三維(3D)陣列之記憶體單元。選擇裝置可用於選擇3D陣列之記憶體單元之一特定者。
100‧‧‧三維記憶體陣列
102‧‧‧字線
104‧‧‧位元線
106‧‧‧導電延伸部
108‧‧‧記憶體單元
201‧‧‧基板
202‧‧‧導電線
204‧‧‧位元線
206‧‧‧導電延伸部
210‧‧‧緩衝材料
212‧‧‧儲存元件材料
214‧‧‧隔離材料
218‧‧‧緩衝材料
220‧‧‧儲存元件材料
222‧‧‧區域
224‧‧‧堆疊
226‧‧‧絕緣材料
228‧‧‧絕緣材料
230‧‧‧通孔
231‧‧‧直徑
232‧‧‧直徑/內同心導體材料
234‧‧‧外同心非金屬材料
300‧‧‧記憶體陣列
302‧‧‧導電線
304‧‧‧導電線
308‧‧‧同心記憶體單元
316‧‧‧導電延伸部
318‧‧‧緩衝材料
320‧‧‧儲存元件材料
332‧‧‧內同心導體材料/單元選擇裝置材料/選擇裝置材料
334‧‧‧外同心半導體材料/單元選擇裝置材料/選擇裝置材料
401‧‧‧基板
402‧‧‧導電材料
404‧‧‧位元線
410‧‧‧緩衝材料
412‧‧‧儲存元件材料
428‧‧‧絕緣材料
430‧‧‧通孔
432‧‧‧內選擇裝置材料
434‧‧‧外選擇裝置材料
438‧‧‧凹口
440‧‧‧凹口
A‧‧‧區域
B‧‧‧區域
C‧‧‧區域
圖1繪示根據本發明之數項實施例之一三維記憶體陣列。
圖2繪示根據本發明之數項實施例之具有選擇裝置之一三維記憶體陣列之各種剖面之一透視圖。
圖3繪示根據本發明之數項實施例在一導電線網格內具有同心選擇裝置之同心記憶體單元之位置。
圖4A至圖4F繪示根據本發明之數項實施例之用於形成具有同心選擇裝置之同心記憶體單元之一三維記憶體陣列之一簡化流程圖。
提供具有選擇裝置之三維(3D)記憶體陣列及其形成方法。一例示性3D記憶體陣列可包含:一堆疊,其包括藉由至少一絕緣材料彼此分離之複數個第一導電線;及至少一導電延伸部,其經配置以實質上垂直於複數個第一導電線延伸,使得至少一導電延伸部與複數個第一導電線之各者交叉。儲存元件材料經配置圍繞至少一導電延伸部,且一選擇裝置經配置圍繞儲存元件材料。儲存元件材料徑向鄰近於使複數個第一導電線分離之一絕緣材料,且經配置圍繞儲存元件材料之複數個材料徑向鄰近於複數個第一導電線之各者。
本發明之數項實施例實施一記憶體陣列與一相關聯選擇裝置(例如,存取裝置)之一同心整合。所揭示之三維記憶體陣列可比習知二維記憶體陣列密緻。此外,與先前方法相比,(例如)藉由減少與形成一3D陣列相關聯之一遮罩計數,製造程序可較不複雜且較不昂貴。
根據本發明形成之具有具備選擇裝置之記憶體單元之3D記憶體陣列之優點可包含具有一圓周記憶體單元區域之增加的記憶體單元電流。記憶體單元之區域可至少部分藉由導電線(例如字線)定製,厚度
藉此最小化晶粒大小影響。用於形成一3D記憶體陣列之本發明之各種方法具有不必在一作用記憶體單元區域附近蝕刻或化學機械拋光之益處。
在本發明之下列詳細描述中,參考形成本發明之一部分之隨附圖式,且其中藉由圖解展示如何可實踐本發明之一或多項實施例。足夠詳細地描述此等實施例以使熟習此項技術者能夠實踐本發明之實施例且應理解,在不脫離本發明之範疇的情況下,可利用其他實施例且可做出程序、電子及/或結構改變。
本文中之圖遵循一編號慣例,其中第一數字或(若干)第一數字對應於圖式編號且剩餘數字識別圖式中之一元件或組件。可藉由使用類似數字來識別不同圖之間之類似元件或組件。舉例而言,102可參考圖1中之元件「02」,且一類似元件可在圖2中參考為202。又,如本文使用,「數個」特定元件及/或特徵部可係指一或多個此等元件及/或特徵部。
如本文中使用,術語「實質上」意指經修改特性未必係絕對的,但足夠接近以達成特性之優點。舉例而言,「實質上平行」不限於絕對平行性,且可包含至少比一垂直定向更接近於一平行定向之定向。類似地,「實質上正交」不限於絕對正交,且可包含至少比一平行定向更接近於一垂直定向之定向。
圖1繪示根據本發明之實施例之一三維記憶體陣列100。可被稱為字線(WL)之存取線安置於複數個層級上,例如高地、甲板、平面。舉例而言,字線可安置於N個層級上。絕緣材料(例如,介電材料)可使字線之層級分離。因而,藉由絕緣材料分離之字線之層級形成WL/絕緣材料之一堆疊。絕緣材料亦可使一相同層級(例如,字線之堆疊)上之多個字線分離。
可被稱為位元線(BL)之資料線可經配置實質上垂直於字線,且可
定位於字線之N個層級上方之一層級處,例如,定位在N+1個層級處。各位元線可具有靠近字線之數個導電延伸部(例如,垂直延伸部),其中具有選擇裝置之一記憶體單元108形成於垂直延伸部與字線之間。
記憶體陣列100包含複數個字線102及位元線104。字線102配置成數個層級。字線102在圖1中展示為配置成四個層級。然而,字線102可配置成之層級之數量不限於此數量且字線102可配置成更多或更少層級。字線102實質上彼此平行配置在一特定層級內。字線102可在一堆疊中垂直對準。即,在多個層級之各者中之字線102可定位於各層級內之一相同相對位置處,以便與正上方及/正下方之字線102對準。絕緣材料(在圖1中未展示)可定位於形成字線102之層級之間及一特定層級處之字線102之間。
如在圖1中展示,位元線104可實質上彼此平行配置在不同於字線102所處之層級(例如,在字線102所處之層級上方)之一層級處。舉例而言,位元線104可定位於記憶體陣列100之頂部處。位元線104可進一步經配置實質上垂直於字線102以便具有位元線104與字線102之間之重疊(例如,在不同層級處之交叉)。然而,實施例不限於一嚴格平行/垂直組態。
在圖1中針對各字線102展示之索引指示在一特定層級內之字線之層級及位置(例如,排序)。舉例而言,字線WL2,0展示為定位於層級0(在一字線堆疊之底部處之一字線)內之位置2處,且字線WL2,3展示為定位於層級3(在一字線堆疊之頂部處之一字線)內之位置2處。字線102可配置成之層級之數量及在各層級處之字線102之數量可多於或少於在圖1中展示之數量。
在一位元線104與字線102之一堆疊之各重疊處,位元線104之一導電延伸部106可經定向實質上垂直於位元線104及字線102,以便與
字線堆疊中之各字線102交叉或靠近字線堆疊中之各字線102通過。根據本發明,一記憶體單元108包含一儲存元件及一選擇裝置,其等係個別展示在其他圖中。為簡明起見,圖1展示定位於一延伸部106與一字線102之一交叉處之具有選擇裝置之一記憶體單元108。即,如在圖1中展示,位元線104之導電延伸部106可經配置以自位元線104垂直延伸以與下方之各自字線102交叉。舉例而言,導電延伸部106可通過一字線102以便藉由字線102完全包圍。
根據各種實施例,導電延伸部106可靠近(例如,接近)一字線102通過或與一字線102之至少一部分交叉。舉例而言,導電延伸部106可通過字線102之一部分以便藉由字線102部分包圍,或導電延伸部106可在字線102附近通過,使得具有選擇裝置之一記憶體單元108可形成於導電延伸部106與字線102之間。
具有選擇裝置之記憶體單元108在圖1中展示為以一交叉點架構配置在一位元線104之導電延伸部106與定位於不同層級處之字線102之交叉處。因而,具有選擇裝置之記憶體單元108可配置成多個層級,各層級具有組織成一交叉點架構之記憶體單元108。記憶體單元108之層級可形成於彼此不同之層級處,藉此經垂直堆疊。在圖1中展示之三維記憶體陣列100可包含具有一共同位元線104但分離字線102之記憶體單元108。儘管在圖1中展示字線102之四個層級(及記憶體單元108之四個對應層級),但本發明之實施例不限於此且可包含字線102之更多(或更少)層級(及記憶體單元108之對應層級)。記憶體單元108可形成在實質上相同於形成字線102之層級處。
根據本發明之各種實施例,記憶體單元108可包含與一相關聯選擇裝置串聯連接之一儲存元件。儲存元件可包括(例如)一電阻可變材料,其等係可回應於施加電量(例如,電流、電壓)而改變電阻之材料。電阻可變材料可包含各種二元過渡金屬氧化物(TMO)、鈣鈦礦型
複合TMO、大帶隙高k介電質、氧化石墨烯及諸如相變材料(PCM)之非氧化物(例如,硫屬化物)等。相關聯選擇裝置可組態為(例如)一非歐姆裝置(NOD)堆疊(諸如一金屬-絕緣體-金屬(MIM)開關、一雙向臨限值開關(OTS)或一金屬-半導體-金屬(MSM)開關)或其他類型之兩端選擇裝置(諸如,一二極體等等)。
在各種實施例中,如下文關於圖2至圖4F更詳細解釋,一記憶體單元108可圍繞導電延伸部106同心地形成。各種實施例包含相變材料(PCM)記憶體單元之一三維記憶體陣列,其中各記憶體單元包括一PCM儲存元件及一選擇裝置。此一3D記憶體陣列可被稱為一3D PCMS(相變材料及開關)陣列。
圖2繪示根據本發明之各種實施例之具有選擇裝置之一三維記憶體陣列之各種剖面之一透視圖。下文關於圖3展示且描述具有選擇裝置之3D記憶體陣列之一俯視圖。下文關於圖4A至圖4F進一步展示且描述用於形成圖2中展示之各種結構之一例示性方法。
圖2繪示根據本發明之各種實施例之定位成靠近於複數個導電線之具有選擇裝置之同心記憶體單元。在本發明內,「同心」係指實質上彼此包圍之結構,且不限於圓形佔據面積。即,同心幾何形狀可包含其他佔據面積幾何形狀,諸如橢圓形、正方形、矩形及/或其他同心配置之幾何形狀。同心幾何形狀不限於圖中展示之該等同心幾何形狀,且不限於相同幾何形狀對。舉例而言,一橢圓形幾何形狀可圍封一圓形幾何形狀且與圓形幾何形狀同心。
圖2展示一記憶體陣列(諸如,在圖1中繪示之記憶體陣列100)之一部分。圖2展示一堆疊224,其包括在藉由導電線202之間之至少一絕緣材料228而彼此分離之數個層級處之複數個導電線202(例如,字線)。一導電延伸部206經配置以垂直於複數個導電線202延伸。導電延伸部206在一端處通信耦合至一位元線204。
導電線202可由一導電材料(諸如,一金屬,例如TiN)形成。在一堆疊224內之導電線202之間之絕緣材料228可係一介電材料,例如,SiN。在導電線202及絕緣材料228之堆疊224之間之一絕緣材料226可係一相同或不同介電材料,例如,SiOX。
諸如藉由(例如)蝕刻在導電線202及絕緣材料228之堆疊224中形成數個通孔230。如結合圖3進一步描述,在通孔230附近,導電線202可經凹入使得通過導電線202之通孔之一直徑235大於通過絕緣材料228之通孔之一直徑231。舉例而言,由TiN形成之一導電線202可藉由對層級間電介質具有選擇性之一程序(諸如藉由標準清洗1(SC1))凹入。舉例而言,通常可在攝氏75度至80度下用NH4OH(氫氧化銨)+H2O2(過氧化氫)+H2O(水)之一1:1:5溶液執行SC1達10分鐘。如藉由圖2之區域C處展示之剖面透視圖展示,隨後可過透過通孔230將(若干)材料形成(例如,沈積)至凹口中。
根據本發明之各種實施例,沈積至導電線202之凹口中之(若干)材料可係選擇裝置材料,例如,(結合導電線202之導電材料)形成與一特定記憶體單元(下文關於圖2之區域A進一步論述之記憶體單元之儲存元件)相關聯之一選擇裝置之該等材料。因而,沈積至導電線202之凹口中及因此鄰近於一導電線202之導電材料之(若干)材料可包含構成選擇裝置之該等材料。選擇裝置可組態為(例如)一非歐姆裝置(NOD)堆疊(諸如一金屬-絕緣體-金屬(MIM)開關、一雙向臨限值開關(OTS)或一金屬-半導體-金屬(MSM)開關)或其他類型之兩端選擇裝置。因此使用導電線202作為選擇裝置之一導體來形成選擇裝置。
圖2展示選擇裝置材料,其等包含一外同心非金屬材料234及一內同心導體材料232。在圖2之區域B處展示之透視圖展示沈積至圍繞通孔230之導電線202之凹口中之非金屬234及導體材料232之一剖視圖。因而,非金屬材料234夾置於兩個導體之間,例如,在一導電線
202與一內同心導體材料232之間。舉例而言,外同心非金屬材料234可係一OTS材料(例如,一硫屬化物材料)、一半導體材料(例如,p摻雜矽(p矽))、一絕緣體材料(例如,介電質)、包括多個半導體及/或多個絕緣體(包含半導體與絕緣體兩者之組合)之層狀堆疊及/或表現為一非歐姆裝置(NOD)之任何其他非金屬導體。外同心非金屬材料234可形成於凹口之一外直徑處。
內同心導體材料232可形成於凹口之一內直徑處,且可由(例如)相同於用於形成導電線202之材料(例如,TiN)形成。一間隔物蝕刻可用於在層級之間隔離選擇裝置(例如,外同心非金屬材料234及內同心導體材料232)。儘管圖2展示包括鄰近於導電線202之兩個材料(例如,非金屬材料234及導體材料232)之選擇裝置,但選擇裝置材料可包含與圖2及圖3(下文論述)中展示之材料數量不同之一材料數量。若選擇裝置形成為一OTS,則OTS可包括硫屬化物材料,諸如相同或不同於用於相關聯儲存元件之材料之一硫屬化物材料。
圖2之區域A係通過形成在通孔230中之材料(包含導電延伸部206及儲存元件之材料)之一剖視圖。圖2之區域A亦展示形成在堆疊224上方之結構之一剖視圖。根據各種實施例,如在區域222中展示,一選擇裝置及記憶體單元串聯配置於一MSMCM組態中,其中M可係任何導體,S可係任何NOD材料且C係任何電阻切換記憶體單元材料(或材料堆疊)。如在圖2之區域A中繪示,在MSMCM組態中,一導電線202對應於一M,導體材料232對應於一第二M,且位元線204對應於第三M。在MSMCM組態中,非金屬材料234對應於S,且儲存元件材料212對應於C。
舉例而言,圖2展示通過導電線202之各者且延伸至一基板201之導電延伸部206。一記憶體單元108形成於靠近一導電線202之各區域222中,一導電延伸部206通過該導電線202。各區域222之記憶體單元
108可對應於一記憶體單元,諸如在圖1中展示之記憶體單元108。舉例而言,導電延伸部206可耦合至形成於堆疊224上方之一層級處之位元線204。
位元線204及導電延伸部206之各者可由一導電材料(諸如一金屬,例如鎢(W))形成。位元線204及導電延伸部206之各者可由一相同導電材料形成。然而,本發明之實施例並不限於此,且根據一些實施例,位元線204及導電延伸部206可彼此耦合且由不同導電材料形成。
圖2之區域A展示形成於通孔230中通孔230之一最外直徑處且鄰近於內同心導體材料232(其形成於導電線202之凹口中)之一儲存元件材料220(例如,電阻切換材料)。儲存元件材料220包括記憶體單元之作用區域。圖2之區域A亦展示形成在通孔230中儲存元件材料220與導電延伸部206之間之一緩衝材料218,使得緩衝材料218圍繞導電延伸部206同心配置,且儲存元件材料220圍繞緩衝材料218同心配置。如本文中使用,術語「緩衝材料」可包含多個材料,其等可實施一離子貯集器、一固體電解質離子導體及一離子擴散障壁之至少一者。
根據各種實施例,舉例而言,儲存元件材料220係一相變材料(PCM),選擇裝置(例如,內同心導體材料232)係由一OTS材料(諸如硫屬化物)形成,且不存在緩衝材料218。
根據各種實施例,儲存元件材料220不同於PCM(諸如一絕緣金屬氧化物),且緩衝材料218係用於氧陰離子或金屬陽離子之一離子貯集器。儘管圖2展示緩衝材料經配置鄰近於導電延伸部206且儲存元件材料220可經配置與緩衝材料218同心,但本發明之實施例並不限於此。根據各種實施例,儲存元件材料220可經配置靠近導電延伸部206,且緩衝材料218可經配置與儲存元件材料220同心。
舉例而言,額外材料可同心地形成於導電延伸部206與一各自導電線202之間,諸如(若干)材料形成於儲存元件材料220/緩衝材料218
與(若干)單元選擇裝置材料之間以分離儲存元件材料220/緩衝材料218與(若干)選擇裝置材料及/或在儲存元件材料220/緩衝材料218與(若干)選擇裝置材料之間提供保護以緩解組合物混合。
其中導電延伸部206、同心緩衝材料218及儲存元件材料220靠近一各自導電線202、一同心記憶體單元(包含與一各自單元選擇裝置串聯連接之一儲存元件)通過之例項可形成於導電延伸部206與導電線202之間。同心記憶體單元可形成在實質上與形成導電線202相同之層級處,使得一同心記憶體單元108實質上與一導電線202共面。
如在圖2之區域A中展示,形成於通孔230中之導電延伸部206可耦合至形成於堆疊224上方之一位元線204,形成於通孔230中之同心緩衝材料218可耦合至形成於堆疊224上方之一緩衝材料210,且形成於通孔230中之儲存元件材料220可耦合至形成於堆疊224上方之儲存元件材料212。舉例而言,儲存元件材料212、緩衝材料210及位元線204可藉由沈積或一雙道金屬鑲嵌沈積程序形成在堆疊224上方形成於堆疊224上方之隔離材料214之間。
儲存元件材料220及/或儲存元件材料212可係一電阻可變儲存元件材料,且除其他電阻可變儲存元件材料外亦可包含(例如)PCM。在其中電阻可變儲存元件包括PCM之實施例中,除其他相變材料外,相變材料亦可係硫屬化物合金,諸如銦(In)-銻(Sb)-碲(Te)(IST)材料(例如,In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等等)或鍺(Ge)-銻(Sb)-碲(Te)(GST)材料(例如,Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7或等等)。如本文中使用之用連字符連接之化學組合物標記法指示包含於一特定混合物或化合物中之元素,且旨在表示涉及經指示元素之所有理想配比。舉例而言,其他相變材料可包含Ge-Te、In-Se、Sb-Te、Ga-Sb、In-Sb、As-Te、Al-Te、Ge-Sb-Te、Te-Ge-As、In-Sb-Te、Te-Sn-Se、Ge-Se-Ga、Bi-Se-Sb、Ga-Se-Te、Sn-Sb-Te、In-Sb-
Ge、Te-Ge-Sb-S、Te-Ge-Sn-O、Te-Ge-Sn-Au、Pd-Te-Ge-Sn、In-Se-Ti-Co、Ge-Sb-Te-Pd、Ge-Sb-Te-Co、Sb-Te-Bi-Se、Ag-In-Sb-Te、Ge-Sb-Se-Te、Ge-Sn-Sb-Te、Ge-Te-Sn-Ni、Ge-Te-Sn-Pd及Ge-Te-Sn-Pt。電阻可變材料之其他實例包含二元金屬氧化物材料或包含兩個或兩個以上金屬(例如,過渡金屬、鹼土金屬及/或稀土金屬)之混價氧化物。實施例不限於一特定電阻可變材料或與記憶體單元之儲存元件相關聯之材料。舉例而言,可用於形成儲存元件之電阻可變材料之其他實例包含硫屬化物材料、龐磁阻材料及/或各種基於聚合物之電阻可變材料等。
包括經形成與一相變材料串聯之一選擇裝置之記憶體單元可被稱為相變材料及開關(PCMS)記憶體單元。在各種實施例中,經同心形成之儲存元件可用作兩端相變儲存元件。然而,本發明之實施例不限於PCMS交叉點陣列或一特定單元選擇開關。舉例而言,本發明之方法及設備可應用至其他交叉點陣列,諸如除利用其他類型之記憶體單元外亦利用例如電阻隨機存取記憶體(RRAM)單元、導電橋接隨機存取記憶體(CBRAM)單元及/或自旋力矩轉移隨機存取記憶體(STT-RAM)單元。
在各種實施例中,電阻可變儲存元件材料可包括與選擇裝置材料相同之(若干)材料之一或多者。舉例而言,選擇裝置及儲存元件之系列可包括一互補背對背式儲存裝置組態。然而,實施例並不限於此。舉例而言,電阻可變儲存元件材料及(若干)選擇裝置材料可包括不同材料。
在各種實施例中,經同心配置之選擇裝置可組態為(例如)兩端OTS。(若干)OTS材料可包含(例如)回應於跨OTS之一施加電壓之硫屬化物材料。對於小於一臨限值電壓之一施加電壓,OTS保持於一「關斷」狀態(例如,一不導電狀態)。替代地,回應於大於臨限值電
壓之跨OTS之一施加電壓,OTS進入一「接通」狀態(例如,一導電狀態)。回應於接近一臨限值電壓之一施加電壓,跨OTS之電壓可「折回」至一保持電壓。
雖然本文描述且繪示之材料可形成為層,但材料不限於此且可以其他三維組態形成。關於圖4A至圖4F進一步論述製造技術。
圖3繪示根據本發明之各種實施例在一導電線網格內具有同心選擇裝置之同心記憶體單元308之位置。圖3展示一記憶體陣列300之一部分之一俯視圖。記憶體陣列300包含複數個導電線302(例如,字線)及經配置垂直於導電線302之複數個導電線304(例如,位元線)。可在圖3中展示之字線下方呈現導電線302之其他層級(例如,字線之其他層級)。導電線302與導電線304重疊且藉此形成一導電線網格。
在圖3中,具有與關於圖1及圖2展示且描述之結構類似之一結構之同心記憶體單元308係形成於導電線302與304重疊之位置處。即,同心記憶體單元308可形成於當自上方觀看時導電線302與304看似交叉之處。然而,導電線302與304形成於不同層級處,故其等實際上並未彼此交叉。一同心記憶體單元308可經形成靠近各字線-位元線重疊(例如,複數個導電線層級之各層級處)。
圖3以橫截面展示通過各導電線302(例如,通過一各自導電線302之一中心線)之一導電延伸部316。一緩衝材料318圍繞導電延伸部316同心配置。一儲存元件材料320(例如,電阻切換材料)圍繞緩衝材料318同心配置。形成選擇裝置之材料圍繞儲存元件材料320同心配置。圖3展示圍繞儲存元件材料320同心配置之一內同心導體材料332及圍繞內同心導體材料332同心配置之一外同心半導體材料334。
儘管圖3展示通過導電線302之各者之導電延伸部316使得導電延伸部316之一橫截面藉由一各自導電線302完全包圍,但本發明之實施例並不限於此,且導電延伸部316可經配置以便與一各自導電線302之
一部分交叉,使得導電延伸部316未藉由導電線302完全包圍。即,導電延伸部316可經配置以便不與一各自導電線302及/或304之一中心線交叉。替代地,導電延伸部316可經配置以便靠近一各自導電線302通過而非通過各自導電線302之任何部分。靠近意指足夠接近使得記憶體單元308可以一可操作方式形成於導電延伸部316與導電線302之間。
一同心記憶體單元308之結構在圖3中展示為具有一圓形佔據面積。假定記憶體單元308具有一半徑「r」,則圓周(電流沿著圓周(在記憶體單元308與導電線302之間流動)係2π r。根據各種實施例,具有一圓周選擇裝置之一記憶體單元組態之一優點係選擇裝置與儲存元件之間之增大的介面區域。因此,對於可支援一固定電流密度之一選擇裝置,圓周選擇裝置與儲存元件之較大介面區域可按比例提供較大電流至儲存元件。在圓周選擇裝置與儲存元件之間之增大的介面區域與圓周及導電線302之厚度成比例。即,在圓周選擇裝置與儲存元件之間之介面區域可藉由改變導電線302之厚度或改變圓周選擇裝置之圓周而改變。
歸因於儲存元件材料320及/或(若干)單元選擇裝置材料(例如,332及334)之同軸配置及體積,本發明之一同心記憶體單元(例如,在圖3中展示之308)之有效大小相較於其他記憶體單元組態可係大。因而,具有選擇裝置之一單一同心記憶體單元308可能並非一給定技術節點之一最小大小。然而,由於無需針對各額外層級界定導電線302(例如,字線)及導電線304(例如,位元線),故製造程序容許在相同區域佔據面積內堆疊若干記憶體單元層級而不按比例增大陣列遮罩計數。
儘管圖3展示經配置鄰近於導電延伸部316之緩衝材料318及儲存元件材料320以及經配置與緩衝材料318及儲存元件材料320同心之選
擇裝置材料(例如,332及334),但本發明之實施例並不限於此,且各種材料可(例如)以一不同(反向)順序配置。另外,儘管圖3描繪對於各種材料近似相等之圓周材料尺寸,但本發明之實施例並不限於此,且在絕對量測中或相對於其他材料可不同於所展示者。又,儘管在圖2中將材料厚度描繪為相等,但本發明之實施例並不限於此,且在絕對量測中或相對於其他材料可不同於所展示者。
如在圖3中展示,導電延伸部316亦可經配置以垂直延伸穿過導電線304之中心線上之一位置。然而,實施例並不限於此,且導電延伸部316可耦合至一各自導電線304以(例如)藉由自圖3中展示之定位稍微改變水平定位而自一中心線位置偏移同時仍通過導電線302之一中心線。
圖4A至圖4F繪示根據本發明之各種實施例用於形成具有(同心)選擇裝置(例如,切換裝置)之同心記憶體單元之一三維記憶體陣列之一簡化流程圖。在圖4A至圖4F中展示之視圖類似於在圖2中展示之剖面透視圖。如先前關於圖2及圖3論述,在圖4A至圖4F中展示之流程圖導致與離散記憶體單元相關聯之(若干)選擇裝置沈積於字線中超出形成一通孔之一徑向距離之一凹口中(例如,與儲存元件同心)。
圖4A展示在一蝕刻停止材料(諸如基板401)上方沈積數個交替絕緣材料428(例如,介電質)及導電材料402。藉由形成通孔430,可移除導電材料402與絕緣材料428之一部分。一通孔430可全部或部分通過導電材料402之佔據面積。通孔430可經蝕刻穿過交替絕緣材料428及導電材料402,(例如)停止在基板401處。在通孔430形成後或在一些實施例中在通孔430形成期間,導電材料402可經凹入以導致在圖4A中繪示之組態(包含凹口438之形成)。導電材料402中之凹口438(例如)可藉由一非定向蝕刻(諸如一濕式蝕刻,例如,針對TiN導電材料402之SC1清洗)選擇性地蝕刻通孔430中之導電材料402之一曝露區域
而形成。
圖4B展示沈積至通孔430中之外選擇裝置材料434(例如,一外同心半導體材料)。舉例而言,如展示,外選擇裝置材料434可例如藉由CVD、ALD等等(例如)保形沈積至通孔430之側壁上,藉此亦填充對應於導電線之導電材料402中之凹口438。
本文中描述之材料可藉由各種薄膜技術形成,包含(但不限於)旋轉塗佈、毯覆式塗佈、化學氣相沈積(CVD)(諸如低壓CVD)、電漿增強型化學氣相沈積(PECVD)、原子層沈積(ALD)、電漿增強型ALD、熱分解及/或熱生長等。若縱橫比不太高,則本文中描述之一些材料(例如,提供直接「視線」可達性之堆疊之某些部分)可藉由物理氣相沈積(PVD)形成。
通孔縱橫比約束及用於沈積外選擇裝置材料434(及沈積至包含凹口438之通孔430中之其他材料)之沈積程序之類型可基於選擇裝置(例如,二極體)電流密度,例如藉由選擇裝置電流密度判定。舉例而言,PVD可用於對應於縱橫比在4:1至6:1之範圍中之通孔430(例如,3E6埃/cm2之縱橫比)之對於1至5個層級(例如,導電材料402(外加中間絕緣材料428)之數目)在20nm至60nm之範圍中之記憶體單元直徑。ALD可用於對應於縱橫比在9:1至大於11:1(且小於11.5:1)之範圍中之通孔430(例如,1E6埃/cm2之縱橫比)之對於14至19個層級(例如,導電材料402(外加中間絕緣材料428)之數目)在20nm至60nm之範圍中之具有選擇裝置之記憶體單元之直徑。
圖4C展示在自通孔430及凹口438之一部分內移除後之外選擇裝置材料434(例如,一外同心半導體材料),藉此留下具有比圖4A中展示之凹口438小之容積之凹口440。可(例如)藉由一間隔物蝕刻(或替代地一濕式回蝕)如圖4C中展示般移除外選擇裝置材料434以在層級之間隔離外選擇裝置材料434。
圖4D展示(例如)藉由CVD、ALD等等沈積至通孔430中之內選擇裝置材料432(一內同心導體材料)。舉例而言,內選擇裝置材料432可保形地沈積至通孔430之側壁上,從而亦填充圖4C中展示之導電材料402之凹口440。內選擇裝置材料432可藉由各種薄膜技術(諸如上文關於沈積外選擇裝置材料434描述之該等技術)而形成。
圖4E展示在自堆疊(在圖2中展示之224)之頂部表面(即,上絕緣材料428上方)及通孔430內(例如,側壁及底部)移除後之內選擇裝置材料432,然而留下圖4C中展示之內選擇裝置材料432凹口440。例如,可藉由一間隔物蝕刻(或替代地一濕式回蝕)如圖4E中展示般移除內選擇裝置材料432以在層級之間隔離內選擇裝置材料432。由於可期望使內選擇裝置材料432保留於凹口440中(在圖4C中展示),故可在自通孔430移除內選擇裝置材料432中使用一定向(例如,各向異性乾式)蝕刻。
在如圖4E中展示般使用內選擇裝置材料432填充凹口440且自通孔430內移除過量內選擇裝置材料432後,進一步處理可包含在通孔430中沈積各種材料,如圖4F中展示。位元線404可連同其他材料一起圖案化於堆疊上方。舉例而言,如先前關於圖2描述,同心儲存元件材料、同心緩衝材料及導電延伸部材料可形成於通孔430中,且儲存元件材料412、緩衝材料410及位元線404可形成於堆疊上方。根據一些實施例,各種材料可沈積於通孔430中且同時沈積於堆疊之頂部上(例如,以用於位元線(諸如在圖2中展示之204))。根據本發明之一些實施例,各種材料可沈積於通孔430中,其中隨後拋光堆疊,此後圖案化形成於堆疊上方之材料。根據一些實施例,各種材料可沈積於通孔430中且雙道金屬鑲嵌沈積可用於在堆疊上方形成材料,此後可拋光堆疊及位元線。
儘管本文中已繪示且描述特定實施例,但一般技術者將瞭解經
計算以達成相同結果之一配置可取代所展示之特定實施例。本發明旨在涵蓋本發明之各種實施例之調適或變動。應理解,上述描述係以闡釋性方式而非限制性方式做出。熟習此項技術者在審閱上述描述後應明白上述實施例之組合及本文中未明確描述之其他實施例。本發明之各種實施例之範疇包含其中使用上述結構及方法之其他應用。因此,應參考隨附申請專利範圍連同此等申請專利範圍所授權之等效物之全範圍而判定本發明之各種實施例之範疇。
在前述實施方式中,為簡化本發明之目的將各種特徵一起集合於一單項實施例中。本發明之此方法不應被視為反映本發明之所揭示實施例必須使用比明確陳述於每一技術方案中更多之特徵之一意圖。實情係,如下列申請專利範圍反映,本發明標的在於少於一單項所揭示實施例之全部特徵。因此,特此將下列申請專利範圍併入實施方式中,其中每一技術方案獨立地作為一單獨實施例。
201‧‧‧基板
202‧‧‧導電線
204‧‧‧位元線
206‧‧‧導電延伸部
210‧‧‧緩衝材料
212‧‧‧儲存元件材料
214‧‧‧隔離材料
218‧‧‧緩衝材料
220‧‧‧儲存元件材料
222‧‧‧區域
224‧‧‧堆疊
226‧‧‧絕緣材料
228‧‧‧絕緣材料
230‧‧‧通孔
231‧‧‧直徑
232‧‧‧直徑/內同心導體材料
234‧‧‧外同心非金屬材料
A‧‧‧區域
B‧‧‧區域
C‧‧‧區域
Claims (30)
- 一種三維記憶體陣列,其包括:一堆疊,其包括藉由至少一絕緣材料彼此分離之複數個第一導電線;至少一導電延伸部,其經配置以實質上垂直於該複數個第一導電線延伸,使得該至少一導電延伸部與該複數個第一導電線交叉;儲存元件材料,其經配置圍繞該至少一導電延伸部;及一選擇裝置,其經配置圍繞該儲存元件材料,其中該儲存元件材料徑向鄰近於使該複數個第一導電線分離之一絕緣材料,且經配置圍繞該儲存元件材料之該選擇裝置徑向鄰近於該複數個第一導電線之各者。
- 如請求項1之記憶體陣列,其中經配置圍繞該儲存元件材料之該選擇裝置包含:一內同心導體材料;及一外同心非金屬材料,其經配置圍繞該內同心導體材料,其中該外同心非金屬材料包含一半導體材料及一絕緣體材料,且其中該外同心非金屬材料包含表現為一歐姆裝置之一非金屬導體。
- 如請求項2之記憶體陣列,其中該外同心非金屬材料包含一層狀堆疊,該層狀堆疊包含交替半導體及絕緣體材料。
- 如請求項2之記憶體陣列,其中該複數個第一導電線及內同心導體材料包含一相同金屬材料,且該外同心非金屬材料包含矽。
- 如請求項2之記憶體陣列,其中該複數個第一導電線及內同心導體材料包含氮化鈦(TiN)。
- 如請求項1之記憶體陣列,其中該選擇裝置係一金屬-半導體-金屬選擇裝置。
- 如請求項1之記憶體陣列,其進一步包括經配置圍繞該儲存元件材料之緩衝材料,該緩衝材料定位於該選擇裝置與該儲存元件材料之間。
- 一種三維記憶體陣列,其包括:一堆疊,其包括藉由至少一絕緣材料彼此分離之複數個第一導電線;至少一導電延伸部,其經配置以實質上垂直於該複數個第一導電線延伸,使得該至少一導電延伸部與該複數個第一導電線交叉;緩衝材料、儲存元件材料、導體材料及半導體材料,其等經配置圍繞該至少一導電延伸部,其中該導體材料之一第一例項鄰近於該半導體材料之一第一例項,且該導體材料及該半導體材料之該等第一例項與該導體材料及該半導體材料之第二例項隔離,及其中該至少一導電延伸部、該緩衝材料及該儲存元件材料在該導體材料及該半導體材料之該等第一及第二例項之間係連續的。
- 如請求項8之記憶體陣列,其中該緩衝材料、該儲存元件材料、該導體材料及該半導體材料圍繞該至少一導電延伸部同心配置。
- 如請求項8之記憶體陣列,其中該導體材料配置於該半導體材料與該至少一導電延伸部之間。
- 如請求項8之記憶體陣列,其中該導體材料及該半導體材料之該等第一例項藉由使該複數個第一導電線分離之至少該絕緣材料 而與該導體材料及該半導體材料之該等第二例項隔離。
- 如請求項8之記憶體陣列,其中該緩衝材料配置於該儲存元件材料與該至少一導電延伸部之間。
- 如請求項8之記憶體陣列,其進一步包括複數個第二導電線,其等經配置以在與配置該複數個第一導電線之層級不同之層級處實質上垂直於該複數個第一導電線延伸,且經配置以實質上垂直於該至少一導電延伸部延伸,其中該至少一導電延伸部耦合至該複數個第二導電線之至少一者。
- 如請求項13之記憶體陣列,其進一步包括第二緩衝材料,該第二緩衝材料經配置以在與配置該複數個第一導電線之該等層級不同之層級處實質上垂直於且沿該複數個第一導電線之兩個邊緣之各者延伸,且經配置以實質上垂直於該至少一導電延伸部延伸,其中該第二緩衝材料耦合至該緩衝材料。
- 如請求項13之記憶體陣列,其進一步包括第二儲存元件材料,該第二儲存元件材料經配置以在與配置該複數個第一導電線之該等層級不同之層級處實質上垂直於且沿該第二緩衝材料之兩個邊緣之各者延伸,且經配置以實質上垂直於該至少一導電延伸部延伸,其中該第二儲存元件材料耦合至該儲存元件材料。
- 一種三維記憶體陣列,其包括:一交替導電線及絕緣材料層級堆疊;一導電延伸部,其經配置以實質上垂直於該等導電線延伸,使得該導電延伸部與該等導電線之各者交叉;儲存元件材料,其圍繞該導電延伸部之一長度同心配置,該 儲存元件材料沿該導電延伸部之該長度係連續的;及複數個離散選擇裝置,該複數個離散選擇裝置各具有一環形幾何形狀,該複數個離散選擇裝置之一各自者經定位鄰近於一各自導電線,其中該複數個離散選擇裝置之各者包含該環形幾何形狀之一外徑處之一非金屬材料及該環形幾何形狀之一內徑處之一導體材料。
- 如請求項16之記憶體陣列,其中該等導電線及該環形幾何形狀之該內徑處之該導體材料包括一相同金屬材料。
- 如請求項16之記憶體陣列,其中該環形幾何形狀之該外徑處之該非金屬材料包括一半導體材料及一介電材料。
- 一種形成一三維記憶體陣列之方法,其包括:形成包括藉由絕緣材料彼此分離之複數個第一導電線之一堆疊;形成通過該堆疊之一通孔,使得該通孔之至少一部分通過該複數個第一導電線之各者;在該複數個第一導電線之至少一者中形成鄰近該通孔之一凹口;在該凹口中形成一選擇裝置;在該通孔內形成儲存元件材料;及在該通孔內形成一導電延伸部。
- 如請求項19之方法,其進一步包括在該通孔中形成鄰近該儲存元件材料及該導電延伸部之一緩衝材料。
- 如請求項19之方法,其中在該凹口中形成一選擇裝置包含:首先在該凹口中形成非金屬材料;及隨後在該凹口中形成導體材料。
- 如請求項21之方法,其中在該凹口中形成該導體材料包含:形成具有與該複數個第一導電線相同之一材料之該導體材料。
- 如請求項21之方法,其中在該凹口中形成該非金屬材料包含:在該凹口中沈積一半導體材料;及僅移除該凹口中之該半導體材料之一部分以形成一第二凹口。
- 如請求項23之方法,其中在該凹口中沈積該半導體材料包含:在該複數個第一導電線包含小於六(6)個第一導電線且該通孔具有小於六比一(6:1)之一縱橫比時,藉由一化學氣相沈積(CVD)在該通孔及該凹口中保形沈積該半導體材料。
- 如請求項23之方法,其中在該凹口中沈積該半導體材料包含:在該複數個第一導電線包含介於(含)十四(14)個與(含)十九(19)個層級之間之第一導電線且該通孔具有介於九比一(9:1)與十一比一(11:1)之間之一縱橫比時,藉由一原子層沈積(ALD)在該通孔及該凹口中保形沈積該半導體材料。
- 如請求項21之方法,其中形成該凹口包含:藉由對該等第一導電線比對該絕緣材料更具選擇性之一非定向蝕刻,在該通孔之一壁中該等第一導電線之各者之一曝露區域處形成該凹口;及其中在該凹口中形成該導體材料包含:在該凹口內沈積該導體材料,及移除不在該凹口內之該導體材料。
- 如請求項19之方法,其進一步包括形成複數個第二導電線,其等經配置以在與配置該複數個第一導電線之數個層級不同之一層級處實質上垂直於該複數個第一導電線延伸,且經配置以實質上垂直於該導電延伸部延伸,其中該導電延伸部耦合至藉由一雙道金屬鑲嵌程序形成之該 複數個第二導電線之至少一者。
- 一種形成一三維記憶體陣列之方法,其包括:形成包括藉由絕緣材料彼此分離之複數個第一導電線之一堆疊;形成通過該堆疊之一通孔,使得該通孔之至少一部分通過該數個第一導電線之各者;在該數個第一導電線之至少一者中形成鄰近該通孔之一凹口;在該數個第一導電線中之該凹口中形成鄰近該通孔之一選擇裝置;在該通孔內形成鄰近該選擇裝置之儲存元件材料;及在該儲存元件材料內同心地形成一導電延伸部。
- 如請求項28之方法,其中在該凹口中形成該選擇裝置包含:使用該數個第一導電線之一者形成一金屬-半導體-金屬裝置及一金屬-絕緣體-金屬裝置之一者。
- 如請求項28之方法,其中形成該通孔包含形成該通孔以具有一特定縱橫比,且形成該選擇裝置包含在該凹口中沈積構成該選擇裝置之材料,其中該通孔之該特定縱橫比及在該凹口中沈積構成該選擇裝置之該材料所憑藉之程序係基於該選擇裝置之電流密度。
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