KR20120021539A - 비휘발성 메모리요소 및 이를 포함하는 메모리소자 - Google Patents

비휘발성 메모리요소 및 이를 포함하는 메모리소자 Download PDF

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KR20120021539A
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김창정
김영배
이명재
허지현
이동수
장만
이창범
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Abstract

비휘발성 메모리요소 및 이를 포함하는 메모리소자가 개시되어 있다. 개시된 비휘발성 메모리요소는 두 전극 사이에 메모리층을 포함할 수 있고, 상기 메모리층과 제1 전극 사이에 형성된 제1 버퍼층 및 상기 메모리층과 제2 전극 사이에 형성된 제2 버퍼층을 포함할 수 있다. 상기 메모리층은 다층 구조를 가질 수 있다. 예컨대, 상기 메모리층은 제1 및 제2 물질층을 포함할 수 있다. 상기 제1 및 제2 물질층은 동종 또는 이종의 금속산화물을 포함할 수 있다.

Description

비휘발성 메모리요소 및 이를 포함하는 메모리소자{Nonvolatile memory element and memory device including the same}
비휘발성 메모리요소 및 이를 포함하는 메모리소자에 관한 것이다.
비휘발성 메모리소자로는 MRAM(magnetic random access memory), FRAM(ferroelectric random access memory), PRAM(phase-change random access memory) 및 RRAM(resistance random access memory) 등이 있다. 여기서, RRAM, 즉, 저항성 메모리소자는 저항변화 특성을 이용하여 데이터를 저장하는 메모리소자이다. 저항변화 물질에 세트 전압(set voltage) 이상의 전압이 인가되면 상기 저항변화 물질의 저항이 낮아진다. 이때를 온(ON) 상태라 한다. 그리고 저항변화 물질에 리세트 전압(reset voltage) 이상의 전압이 인가되면 상기 저항변화 물질의 저항이 높아진다. 이때를 오프(OFF) 상태라 한다.
일반적으로, 저항성 메모리소자는 저항변화층을 포함하는 스토리지노드(storage node)와 이에 전기적으로 연결된 스위칭소자를 포함한다. 스위칭소자는 그에 연결된 스토리지노드로의 신호 접근(access)을 제어하는 역할을 한다.
전술한 저항성 메모리소자를 비롯한 다양한 비휘발성 메모리소자의 고성능화 및 고집적화에 대한 요구가 증가하고 있다.
저항변화 특성을 이용한 비휘발성 메모리요소를 제공한다.
상기 비휘발성 메모리요소를 포함하는 메모리소자를 제공한다.
본 발명의 한 측면(aspect)에 따르면, 제1 전극; 상기 제1 전극과 이격된 제2 전극; 상기 제1 전극과 상기 제2 전극 사이에 구비된 것으로 상기 제1 전극에 접촉된 제1 버퍼층; 상기 제2 전극과 상기 제1 버퍼층 사이에 구비된 것으로 상기 제2 전극에 접촉된 제2 버퍼층; 및 상기 제1 버퍼층과 상기 제2 버퍼층 사이에 구비된 것으로 제1 및 제2 물질층을 포함하고 저항변화 특성을 갖는 메모리층;을 포함하는 비휘발성 메모리요소가 제공된다.
상기 제1 물질층은 제1 금속산화물로 형성될 수 있다.
상기 제1 금속산화물은 Ta 산화물, Zr 산화물, YSZ(yttria-stabilized zirconia), Ti 산화물, Hf 산화물, Mn 산화물, Mg 산화물 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
상기 제1 금속산화물은, 예컨대, TaOx 를 포함할 수 있다. 여기서, x는 0＜x＜2.5 또는 0.5≤x≤2.0 을 만족할 수 있다.
상기 제2 물질층은 상기 제1 금속산화물과 동종 또는 이종의 제2 금속산화물로 형성될 수 있다.
상기 제2 금속산화물은 Ta 산화물, Zr 산화물, YSZ(yttria-stabilized zirconia), Ti 산화물, Hf 산화물, Mn 산화물, Mg 산화물 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
상기 제2 물질층의 산소 농도는 상기 제1 물질층의 산소 농도보다 높을 수 있다.
상기 제2 물질층의 산소 이동도(oxygen mobility)는 상기 제1 물질층의 산소 이동도보다 크거나 같을 수 있다.
상기 제2 물질층의 산소 확산도(oxygen diffusivity)는 상기 제1 물질층의 산소 확산도보다 크거나 같을 수 있다.
상기 메모리층은 상기 제1 및 제2 물질층 사이의 이온종(ionic species) 이동에 기인하여 상기 저항변화 특성을 가질 수 있다.
상기 제1 물질층의 두께는 1?100 nm 정도일 수 있고, 상기 제2 물질층의 두께는 1?50 nm 정도일 수 있다. 상기 제1 물질층의 두께는 상기 제2 물질층의 두께보다 두꺼울 수 있다.
상기 제1 및 제2 버퍼층 중 적어도 하나는 원소간 결합에너지(interatomic bonding energy)가 상기 메모리층보다 큰 물질을 포함할 수 있다.
상기 제1 및 제2 버퍼층 중 적어도 하나는 그에 접촉하는 전극과 상기 메모리층 사이의 전위 장벽(potential barreir)을 높이는 물질을 포함할 수 있다.
상기 제1 및 제2 버퍼층 중 적어도 하나는 상기 메모리층보다 비저항이 높은 물질을 포함할 수 있다.
상기 제1 및 제2 버퍼층은 각각 상기 제1 및 제2 물질층에 접촉될 수 있다.
상기 제1 및 제2 버퍼층 중 적어도 하나는 AlOx, SiOx, SiNx, ZrOx, HfOx 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
상기 제1 및 제2 버퍼층은 10 nm 이하의 두께를 가질 수 있다. 이때, 상기 제1 물질층의 두께는 5?50 nm 정도일 수 있고, 상기 제2 물질층의 두께는 5?20 nm 정도일 수 있으며, 상기 제1 물질층의 두께는 상기 제2 물질층의 두께보다 두꺼울 수 있다.
상기 제1 및 제2 전극 중 적어도 하나는 Pt, Ir, Pd, Au, Ru, Ti, Ta, TiN, TiW, TaN, W, Ni 및 이들의 합금과 도전성 산화물(conductive oxide)로 구성된 그룹에서 선택되는 적어도 하나를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 전술한 비휘발성 메모리요소를 포함하는 메모리소자가 제공된다.
상기 메모리소자는 상기 비휘발성 메모리요소에 연결된 스위칭요소를 더 포함할 수 있다.
본 발명의 다른 측면에 따르면, 서로 평행하게 배열된 복수의 제1 배선; 상기 제1 배선과 교차하고, 서로 평행하게 배열된 복수의 제2 배선; 및 상기 제1 및 제2 배선의 교차점 각각에 구비된 메모리셀;을 포함하고, 상기 메모리셀은 상기 제1 배선에 접촉된 제1 버퍼층; 상기 제1 버퍼층과 상기 제2 배선 사이에 구비된 것으로 제1 및 제2 물질층을 포함하고 저항변화 특성을 갖는 메모리층; 및 상기 메모리층과 상기 제2 배선 사이에 구비된 것으로 상기 메모리층에 접촉된 제2 버퍼층;을 포함하는 메모리소자가 제공된다.
상기 메모리셀은 상기 제2 버퍼층에 접촉된 중간전극; 및 상기 중간전극과 상기 제2 배선 사이에 구비된 스위칭요소;를 더 포함할 수 있다.
상기 제1 물질층은 제1 금속산화물로 형성될 수 있다.
상기 제1 금속산화물은 Ta 산화물, Zr 산화물, YSZ(yttria-stabilized zirconia), Ti 산화물, Hf 산화물, Mn 산화물, Mg 산화물 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
상기 제1 금속산화물은, 예컨대, TaOx 를 포함할 수 있다. 여기서, x는 0＜x＜2.5 또는 0.5≤x≤2.0 을 만족할 수 있다.
상기 제2 물질층은 상기 제1 금속산화물과 동종 또는 이종의 제2 금속산화물로 형성될 수 있다.
상기 제2 금속산화물은 Ta 산화물, Zr 산화물, YSZ(yttria-stabilized zirconia), Ti 산화물, Hf 산화물, Mn 산화물, Mg 산화물 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
상기 메모리층은 상기 제1 및 제2 물질층 사이의 이온종(ionic species) 이동에 기인하여 상기 저항변화 특성을 가질 수 있다.
상기 제1 및 제2 버퍼층 중 적어도 하나는 AlOx, SiOx, SiNx, ZrOx, HfOx 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
상기 제2 배선 상에 상기 제2 배선과 교차하도록 배열된 복수의 제3 배선; 및 상기 제2 및 제3 배선의 교차점 각각에 구비된 제2 메모리셀;이 더 구비될 수 있다.
상기 제2 메모리셀은 상기 제2 배선과 상기 제3 배선 사이에 구비된 제3 버퍼층; 상기 제3 버퍼층과 상기 제3 배선 사이에 구비된 것으로 제3 및 제4 물질층을 포함하고 저항변화 특성을 갖는 제2 메모리층; 및 상기 제2 메모리층과 상기 제3 배선 사이에 구비된 것으로 상기 제2 메모리층에 접촉된 제4 버퍼층;을 포함할 수 있다.
상기 제2 메모리셀은 상기 제2 배선과 상기 제3 버퍼층 사이에 제2 스위칭요소 및 상기 제3 버퍼층에 접촉된 제2 중간전극을 더 포함할 수 있다.
상기 제2 메모리층은 상기 제3 및 제4 물질층 사이의 이온종(ionic species) 이동에 기인한 저항변화 특성을 가질 수 있다.
신뢰성 및 재현성이 우수한 비휘발성 메모리요소 및 이를 포함하는 메모리소자를 구현할 수 있다.
저가의 전극 물질을 적용할 수 있는 비휘발성 메모리요소 및 이를 포함하는 메모리소자를 구현할 수 있다.
도 1은 본 발명의 실시예에 따른 메모리요소를 보여주는 단면도이다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 메모리요소의 동작 메커니즘을 설명하기 위한 단면도이다.
도 3은 본 발명의 실시예와 비교되는 비교예에 따른 메모리요소(Pt/TaOx/Ta2O5/Pt)의 전압-전류 특성을 보여주는 그래프이다.
도 4는 본 발명의 실시예와 비교되는 다른 비교예에 따른 메모리요소(W/Al2O3/TaOx/Ta2O5/Ru)의 전압-전류 특성을 보여주는 그래프이다.
도 5는 본 발명의 실시예에 따른 메모리요소(W/Al2O3/TaOx/Ta2O5/Al2O3/Ru)의 전압-전류 특성을 보여주는 그래프이다.
도 6은 본 발명의 실시예에 따른 메모리요소(W/Al2O3/TaOx/Ta2O5/Al2O3/Ru)의 스위칭 횟수에 따른 온(ON) 및 오프(OFF) 전류의 변화를 보여주는 그래프이다.
도 7은 본 발명의 실시예에 따른 메모리요소를 적용한 메모리소자의 일례를 보여주는 사시도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 제1 물질층(산소 저장층) 20 : 제2 물질층(산소 교환층)
B1?B4 : 베리어층 E1, E2 : 전극
M1, M2 : 메모리층 ME1 : 메모리요소
N1, N2 : 중간전극 S1, S2 : 스위칭요소
SS1, SS2 : 적층구조물 W1?W3 : 배선
이하, 본 발명의 실시예에 따른 비휘발성 메모리요소 및 이를 포함하는 메모리소자를 첨부된 도면을 참조하여 상세하게 설명한다. 첨부된 도면에 도시된 층이나 영역들의 폭 및 두께는 명세서의 명확성을 위해 과장되게 도시된 것이다. 그리고 첨부된 도면들에서 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리요소(ME1)를 보여주는 단면도이다.
도 1을 참조하면, 본 발명의 실시예에 따른 비휘발성 메모리요소(이하, 메모리요소)(ME1)는 제1 및 제2 전극(E1, E2) 사이에 다층 구조의 메모리층(M1)을 포함할 수 있다. 메모리층(M1)은, 예컨대, 제1 물질층(10) 및 제2 물질층(20)으로 구성된 이중층 구조를 가질 수 있다. 메모리층(M1)은 제1 물질층(10)과 제2 물질층(20) 사이의 이온종(ionic species) 이동에 의한 저항변화 특성을 가질 수 있다. 이에 대해서는 추후에 보다 상세히 설명한다. 메모리층(M1)과 제1 전극(E1) 사이, 즉, 제1 물질층(10)과 제1 전극(E1) 사이에 제1 버퍼층(B1)이 구비될 수 있다. 메모리층(M1)과 제2 전극(E2) 사이, 즉, 제2 물질층(20)과 제2 전극(E2) 사이에 제2 버퍼층(B2)이 구비될 수 있다. 제1 및 제2 버퍼층(B1, B2)에 의해 메모리요소(ME1)의 신뢰성, 재현성, 안정성 등이 개선될 수 있다. 이하에서는, 전술한 본 실시예에 따른 메모리요소(ME1)에 대해 보다 상세히 설명한다.
메모리층(M1)의 제1 물질층(10)은 제1 금속산화물로 형성될 수 있다. 예컨대, 상기 제1 금속산화물은 Ta 산화물, Zr 산화물, YSZ(yttria-stabilized zirconia), Ti 산화물, Hf 산화물, Mn 산화물, Mg 산화물 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 상기 제1 금속산화물이 Ta 산화물을 포함하는 경우, 상기 제1 금속산화물은 TaOx(여기서, x는 0＜x＜2.5 또는 0.5≤x≤2.0)일 수 있다. 제1 물질층(10) 내에 산소 이온 및/또는 산소 공공(vacancy)이 존재할 수 있다. 이러한 제1 물질층(10)은 "산소 저장층"(oxygen reservoir layer)이라 할 수 있다. 제1 물질층(10)의 두께는 1 내지 100 나노미터(nm) 정도, 예컨대, 5 내지 50 nm 정도일 수 있다.
제2 물질층(20)은 제1 물질층(10)과 산소 이온 및/또는 산소 공공(vacancy)을 주고 받으며, 메모리층(M1)의 저항변화를 유도하는 층일 수 있다. 이런 점에서, 제2 물질층(20)은 "산소 교환층"(oxygen exchange layer)이라 할 수 있다. 제2 물질층(20)은 상기 제1 금속산화물과 동종 또는 이종의 제2 금속산화물로 형성될 수 있다. 예컨대, 상기 제2 금속산화물은 Ta 산화물, Zr 산화물, YSZ(yttria-stabilized zirconia), Ti 산화물, Hf 산화물, Mn 산화물, Mg 산화물 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 상기 제2 금속산화물은 화학양론적(stoichiometric) 조성 또는 그에 가까운 조성을 가질 수 있다. 구체적인 예로, 상기 제2 금속산화물 중에서 Ta 산화물은 Ta2O5층이거나, 이에 가까운 조성을 가질 수 있다. 이러한 제2 물질층(20)은 제1 물질층(10)과 유사하게 산소 이온 및/또는 산소 공공(vacancy)을 포함할 수 있다. 제2 물질층(20)의 산소 이동도(oxygen mobility)(또는 산소 확산도)는 제1 물질층(10)의 산소 이동도(또는 산소 확산도)와 유사하거나 그보다 클 수 있다. 제2 물질층(20)의 비저항은 제1 물질층(10)의 비저항과 다를 수 있다. 예컨대, 제2 물질층(20)의 비저항은 제1 물질층(10)의 비저항보다 클 수 있다. 제2 물질층(20)에 전류 경로(current path)가 형성된 온(ON) 상태에서 메모리층(M1)의 저항은 제1 물질층(10)의 저항에 의해 결정될 수 있고, 제2 물질층(20)에 전류 경로가 없는 오프(OFF) 상태에서 메모리층(M1)의 저항은 제2 물질층(20)의 저항에 의해 결정될 수 있다. 제2 물질층(20)의 산소 농도는 제1 물질층(10)의 산소 농도보다 높을 수 있다. 그러나 경우에 따라서는 제2 물질층(20)의 산소 농도는 제1 물질층(10)의 산소 농도보다 높지 않을 수도 있다. 제2 물질층(20)이 제1 물질층(10)과 동종의 금속산화물로 형성된 경우, 제2 물질층(20)의 산소 농도는 제1 물질층(10)의 산소 농도보다 높을 수 있다. 제2 물질층(20)이 제1 물질층(10)과 이종의 금속산화물로 형성된 경우, 제2 물질층(20)의 산소 농도가 제1 물질층(10)의 산소 농도보다 반드시 높아야 하는 것은 아니다. 제2 물질층(20)은 1 내지 50 nm 정도의 두께, 예컨대, 5 내지 20 nm 정도의 두께를 가질 수 있다. 제2 물질층(20)의 두께는 제1 물질층(10)보다 얇을 수 있다. 제2 물질층(20), 즉, 산소 교환층(oxygen exchange layer)의 물성에 따라 메모리요소(ME1)의 저항변화 특성(속도 및 ON/OFF ratio 등)이 달라질 수 있다.
제1 및 제2 버퍼층(B1, B2)은 메모리층(M1)의 저항변화 특성의 신뢰성, 재현성, 안정성 등을 개선하는 역할을 할 수 있다. 이러한 제1 및 제2 버퍼층(B1, B2)은 원소간 결합에너지(interatomic bonding energy)가 메모리층(M1)보다 큰 물질을 포함할 수 있다. 즉, 제1 버퍼층(B1)에서 원소간 결합에너지는 제1 물질층(10)에서의 원소간(ex, Ta-O) 결합에너지보다 클 수 있고, 이와 유사하게, 제2 버퍼층(B2)에서 원소간 결합에너지는 제2 물질층(20)에서의 원소간 결합에너지보다 클 수 있다. 다시 말해, 제1 및 제2 버퍼층(B1, B2)은 결합에너지 측면에서 메모리층(M1)보다 안정적인 물질로 구성될 수 있다. 또한, 제1 및 제2 버퍼층(B1, B2)은 그에 대응하는 전극(E1, E2)과 메모리층(M1) 사이의 전위 장벽(potential barreir)을 높이는 물질을 포함할 수 있다. 다시 말해, 제1 버퍼층(B1)과 제1 전극(E1) 사이의 전도대 오프셋(conduction band offset)은 제1 물질층(10)과 제1 전극(E1) 사이의 전도대 오프셋보다 클 수 있고, 이와 유사하게, 제2 버퍼층(B2)과 제2 전극(E2) 사이의 전도대 오프셋은 제2 물질층(20)과 제2 전극(E2) 사이의 전도대 오프셋보다 클 수 있다. 이는 곧 제1 및 제2 버퍼층(B1, B2)이 제1 전극(E1)과 제1 물질층(10) 사이 및 제2 전극(E2)과 제2 물질층(20) 사이의 과도한 전류 흐름을 억제하는 물질로 구성될 수 있음을 의미한다. 또한, 이와 유사한 관점에서, 제1 및 제2 버퍼층(B1, B2)은 메모리층(M1)보다 비저항이 높은 물질을 포함할 수 있다.
구체적인 예로, 제1 및 제2 버퍼층(B1, B2)은 AlOx, SiOx, SiNx, ZrOx, HfOx 및 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 제1 및 제2 버퍼층(B1, B2)은 화학양론적(stoichiometric) 조성을 가질 수 있지만, 그렇지 않을 수도 있다. 제1 및 제2 버퍼층(B1, B2)은 버퍼(buffer)의 역할을 하면서 전류의 흐름은 허용하는 적절한 조성 및 두께를 가질 수 있다. 제1 및 제2 버퍼층(B1, B2) 각각의 두께는, 예컨대, 약 10 nm 이하일 수 있다. 만약, 제1 및 제2 버퍼층(B1, B2)이 화학양론적 조성을 갖는 경우, 이들의 두께는 약 5 nm 이하일 수 있다. 이는 제1 및 제2 버퍼층(B1, B2)이 과도하게 두꺼운 경우, 이들의 절연 특성이 커질 수 있기 때문이다. 그러므로, 전술한 바와 같이, 제1 및 제2 버퍼층(B1, B2)은 약 10 nm 이하의 두께로 형성하는 것이 적절할 수 있다.
제1 및 제2 전극(E1, E2)은 Ti, Ta, TiN, TiW, TaN, W, Ni 와 같은 비귀금속이나 Ru 와 같은 비교적 저가의 귀금속 또는 전술한 물질의 합금으로 형성될 수 있다. 또한, 제1 및 제2 전극(E1, E2)은 도전성 산화물(conductive oxide)로 형성될 수도 있다. 상기 도전성 산화물은, 예컨대, IZO(indium zinc oxide)와 같은 ZnO 계열 산화물 또는 ITO(indium tin oxide)와 같은 SnO 계열 산화물일 수 있다. 본 실시예에서는 제1 및 제2 버퍼층(B1, B2)이 있기 때문에, 제1 및 제2 전극(E1, E2)을 고가의 귀금속으로 형성하지 않아도 안정적인 메모리 특성을 확보할 수 있다. 반응성이 낮은 고가의 귀금속 물질을 제1 및 제2 전극(E1, E2)으로 적용하는 경우, 제1 및 제2 버퍼층(B1, B2)이 필요치 않을 수 있지만, 이 경우 제조 단가가 증가하는 문제가 있다. 또한 상기 귀금속을 제1 및 제2 전극(E1, E2)으로 적용한다 하더라도, 제1 및 제2 버퍼층(B1, B2)이 없는 경우, 저항변화 특성의 재현성/안정성을 확보하기 어려울 수 있다. 본 실시예에서는 제1 및 제2 버퍼층(B1, B2)을 사용하기 때문에, 저가의 물질을 제1 및 제2 전극(E1, E2) 물질로 적용하더라도 메모리 특성의 재현성/안정성 등을 용이하게 확보할 수 있다. 그러나 본 실시예에서 제1 및 제2 전극(E1, E2) 물질로 귀금속 물질을 배제하는 것은 아니다. 필요에 따라, Pt, Ir, Pd, Au 와 같은 귀금속을 제1 및 제2 전극(E1, E2) 물질로 적용할 수도 있다. 그러므로, 제1 및 제2 전극(E1, E2)은 Pt, Ir, Pd, Au, Ru, Ti, Ta, TiN, TiW, TaN, W, Ni 및 이들의 합금과 다양한 도전성 산화물(conductive oxide)로 구성된 그룹에서 선택되는 적어도 어느 하나를 포함할 수 있다. 그 밖에도, 여기서 개시하지는 않았지만, 반도체 소자 분야에서 일반적으로 사용하는 다양한 전극 물질을 제1 및 제2 전극(E1, E2) 물질로 적용할 수 있다.
이하에서는, 도 2a 및 도 2b를 참조하여 메모리요소(ME1)의 저항변화 메커니즘에 대해 보다 구체적으로 설명하도록 한다.
도 2a에 도시된 바와 같이, 제1 전극(E1)에 양(+)의 전압이 인가되고 제2 전극(E2)에 음(-)의 전압이 인가되는 세트 동작시, 산소 공공(vacancy)이 제1 물질층(10)에서 제2 물질층(20)으로 이동하여 제2 물질층(20) 내에 전류 경로(current path)(미도시)가 형성될 수 있다. 이에 메모리층(M1)의 저항은 낮아질 수 있다. 즉, 메모리층(M1)은 오프(OFF) 상태에서 온(ON) 상태로 변화될 수 있다. 상기 세트 동작에서, 산소 이온은 산소 공공(vacancy)과 반대 방향, 즉, 제2 물질층(20)에서 제1 물질층(10)으로 이동할 수 있다.
한편, 도 2b에 도시된 바와 같이, 제1 전극(E1)에 음(-)의 전압이 인가되고 제2 전극(E2)에 양(+)의 전압이 인가되는 리세트 동작시, 산소 공공(vacancy)이 제2 물질층(20)에서 제1 물질층(10)으로 이동하면서, 즉, 산소 이온이 제1 물질층(10)에서 제2 물질층(20)으로 이동하면서 제2 물질층(20) 내에 형성되었던 전류 경로(current path)(미도시)가 끊어질 수 있다. 따라서, 메모리층(M1)의 저항은 높아질 수 있다. 즉, 메모리층(M1)은 온(ON) 상태에서 오프(OFF) 상태로 변화될 수 있다.
앞서 언급한 바와 같이, 제1 및 제2 버퍼층(B1, B2)은 상기 세트/리세트 동작시 저항변화 특성의 안정성, 신뢰성 및 재현성을 개선하는 역할을 할 수 있다. 제1 및 제2 버퍼층(B1, B2)이 없는 경우, 상기 세트/리세트 동작시 저항변화에 관여하는 산소 이온 및/또는 산소 공공(vacancy)이 전극(E1, E2) 쪽으로 이동하여 전극(E1, E2)과 물리/화학적 반응을 일으키거나, 메모리층(M1) 자체와 전극(E1, E2)이 물리/화학적 반응을 일으킬 수 있다. 이에 따라 저항변화 특성의 안정성, 신뢰성 및 재현성 등에 문제가 발생할 수 있다. 예컨대, 제1 전극(E1)과 제2 전극(E2) 사이의 전류가 급격히 증가하는 절연파괴(breakdown) 현상이 나타날 수 있다. 또한, 메모리층(M1)과 전극(E1, E2)간 반응에 의해 이들의 계면에 원치 않는 물질층이 형성되고, 그에 따라 저항변화 특성이 열화될 수 있다. 이러한 문제들은 전극(E1, E2)으로 저가의 비귀금속을 사용하는 경우에, 더욱 심각하게 나타날 수 있다. 또한 온(ON)/오프(OFF) 동작을 반복함에 따라, 위 문제들이 발생할 가능성이 커질 수 있다. 특히, TaOx층을 저항변화 물질로 적용한 경우에는, TaOx층의 형성 방법, 증착 조건 및 산소 함량 등에 따라 특성 변화가 크기 때문에, 재현성 및 안정성을 확보하기 어려운 문제가 있다. 그러나 본 실시예에서와 같이, 제1 전극(E1)과 메모리층(M1) 사이에 제1 버퍼층(B1)을 적용하고, 제2 전극(E2)과 메모리층(M1) 사이에 제2 버퍼층(B2)을 적용하면, 전술한 문제점들을 억제/방지하고 저항변화 특성의 안정성, 신뢰성 및 재현성을 개선/확보할 수 있다. 특히, 제1 버퍼층(B1)은 최초의 세트 동작시(즉, forming 동작시), 제1 전극(E1)과 제1 물질층(10) 사이, 그리고, 제1 전극(E1)과 제1 물질층(10)의 이온종(ionic species) 사이의 화학적 반응을 억제/방지하는 역할을 할 수 있다. 또한 제1 버퍼층(B1)은 제1 물질층(10)을 형성할 때, 제1 물질층(10)과 제1 전극(E1)이 반응하는 것도 방지할 수 있다. 제2 버퍼층(B2)은 제2 전극(E2)과 제2 물질층(20) 사이, 그리고, 제2 전극(E2)과 제2 물질층(20)의 이온종(ionic species) 사이의 화학적 반응을 방지하는 역할을 할 수 있다. 예컨대, 제2 버퍼층(B2)은 세트 동작시, 과도한 양의 산소 공공(vacancy)이 제2 전극(E2) 쪽으로 이동하는 것을 억제/방지할 수 있다.
버퍼층들(B1, B2)의 도입으로, 귀금속뿐 아니라 저가의 비귀금속 및 도전성 산화물도 전극(E1, E2) 물질로 적용할 수 있다. 버퍼층(B1, B2) 없이, 반응성이 큰 비귀금속 또는 도전성 산화물을 전극(E1, E2) 물질로 적용하는 것은 현실적으로 매우 어려울 수 있다. 전극(E1, E2) 물질로 귀금속만을 사용해야 하는 경우, 제조 비용이 증가할 뿐 아니라 공정적으로도 여러 가지 제약이 있을 수 있다. 그러나 본 실시예에서는 귀금속뿐 아니라 비귀금속 및 도전성 산화물 등을 전극(E1, E2) 물질로 용이하게 적용할 수 있으므로, 제조 비용이 낮아지고 공정적으로도 다양한 잇점을 기할 수 있다.
도 3은 본 발명의 실시예와 비교되는 비교예에 따른 메모리요소의 전압-전류 특성을 보여주는 그래프이다. 상기 비교예에 따른 메모리요소는 Pt/TaOx/Ta2O5/Pt 구조를 갖는다. 즉, 상기 비교예에 따른 메모리요소는 버퍼층 없이 귀금속(Pt) 전극을 사용한다. 상기 비교예에서 TaOx 및 Ta2O5는 각각 도 1의 제1 물질층(10) 및 제2 물질층(20)에 대응되고, 상?하부 Pt는 전극이다.
도 3을 참조하면, 저항변화 특성의 셀간(cell-to-cell) 불균일성이 심하고, 하나의 셀에 대해서도 측정 횟수에 따라 온(ON) 및 오프(OFF) 전류의 산포가 큰 것을 알 수 있다. 또한, 세트 동작시, 적정한 수준의 추종 전류(compliance current)를 사용하여 메모리요소에 흐르는 전류량을 조절하지 않으면, 메모리요소에 흐르는 전류량이 급격히 증가하여 절연파괴(breakdown)가 발생하기도 한다. 이와 같이 버퍼층을 사용하지 않는 비교예에 따른 메모리요소는 메모리 특성의 안정성, 신뢰성 및 재현성에 문제를 가지고 있고, 정상적인 동작 펄스(pulse)를 사용해서 장시간 온/오프 구동을 반복하기는 현실적으로 불가능하다.
도 4는 본 발명의 실시예와 비교되는 다른 비교예에 따른 메모리요소의 전압-전류 특성을 보여주는 그래프이다. 상기 다른 비교예에 따른 메모리요소는 W/Al2O3/TaOx/Ta2O5/Ru 구조를 갖는다. 즉, 본 비교예에 따른 메모리요소는 하부에만 버퍼층을 형성하였고, 상부에는 버퍼층 없이 Ru 전극을 사용하였다. 본 비교예에서 TaOx 및 Ta2O5 는 각각 도 1의 제1 물질층(10) 및 제2 물질층(20)에 대응된다.
도 4를 참조하면, 도 3의 경우와 유사하게 저항변화 특성의 셀간(cell-to-cell) 불균일성이 심하고, 하나의 셀에 대해서도 측정 횟수에 따라 온(ON) 및 오프(OFF) 전류의 산포가 큰 것을 알 수 있다. 따라서 버퍼층을 한 쪽에만 사용한 경우에도 메모리 특성의 안정성, 신뢰성 및 재현성에 문제가 있음을 알 수 있다.
도 5는 본 발명의 실시예에 따른 메모리요소의 전압-전류 특성을 보여주는 그래프이다. 상기 실시예에 따른 메모리요소는 W/Al2O3/TaOx/Ta2O5/Al2O3/Ru 구조를 갖는다. 즉, 상기 실시예에 따른 메모리요소는 도 1의 구조를 갖되, 제1 전극(E1), 제1 버퍼층(B1), 제1 물질층(10), 제2 물질층(20), 제2 버퍼층(B2) 및 제2 전극(E2) 물질로 각각 W, Al2O3, TaOx, Ta2O5, Al2O3 및 Ru 를 사용한다.
도 5를 참조하면, 셀간(cell-to-cell) 균일성이 도 3 및 도 4에 비해 향상되고, 안정적인 저항변화 특성(즉, 바이폴라 메모리 스위칭 특성)을 나타내는 것을 알 수 있다. 세트 동작시 추종 전류(compliance current)를 사용하지 않아도 급격한 전류량 증가가 자체적으로 억제/방지되어, 절연파괴(breakdown) 현상이 발생하지 않았다. 전극 물질로 W 및 Ru 와 같은 비교적 저가의 물질을 사용하더라도 안정적인 특성이 나타나는 것을 확인할 수 있다.
도 6은 본 발명의 실시예에 따른 메모리요소의 스위칭 횟수에 따른 온(ON) 및 오프(OFF) 전류의 변화를 보여주는 그래프이다. 도 6의 결과는 도 5에서 설명한 메모리요소, 즉, W/Al2O3/TaOx/Ta2O5/Al2O3/Ru 구조에 대한 것이다. 도 6에서 제1 그래프(G1)는 온(ON) 전류를 나타내고, 제2 그래프(G2)는 오프(OFF) 전류를 나타낸다.
도 6을 참조하면, 스위칭 동작, 즉, 온/오프 동작을 106 회 이상 반복하더라도 안정적인 저항변화 특성을 나타내는 것을 확인할 수 있다.
이상에서 설명한 본 발명의 실시예에 따른 메모리요소는 다양한 구조의 메모리소자에 적용될 수 있다. 이때, 상기 메모리소자는 상기 메모리요소에 연결된 스위칭요소를 더 포함할 수 있다.
도 7은 본 발명의 실시예에 따른 메모리요소를 적용한 메모리소자의 일례를 보여주는 사시도이다. 본 실시예에 따른 메모리소자는 교차점 저항성 메모리소자이다.
도 7을 참조하면, 제1 방향, 예컨대, X축 방향으로 상호 나란히 형성된 복수의 제1 배선(W1)이 구비될 수 있다. 제1 배선(W1)과 교차하는 방향, 예컨대, Y축 방향으로 형성된 복수의 제2 배선(W2)이 구비될 수 있다. 제1 배선(W1) 및 제2 배선(W2)의 교차점에 제1 적층구조물(제1 메모리셀)(SS1)이 구비될 수 있다. 제1 적층구조물(SS1)은 제1 배선(W1) 상에 차례로 적층된 제1 버퍼층(B1), 제1 메모리층(M1), 제2 버퍼층(B2), 제1 중간전극(N1) 및 제1 스위칭요소(S1)를 포함할 수 있다. 제1 적층구조물(SS1)에서 제1 중간전극(N1)을 기준으로 하부구조(즉, B1+M1+B2)와 상부구조(즉, S1)의 위치는 서로 바뀔 수 있다. 제1 버퍼층(B1), 제1 메모리층(M1) 및 제2 버퍼층(B2)은 각각 도 1의 제1 버퍼층(B1), 메모리층(M1) 및 제2 버퍼층(B2)에 대응될 수 있다. 제1 스위칭요소(S1)는 양방향 다이오드(two-way diode), 문턱 스위칭소자(threshold switching device) 또는 바리스터(varistor) 등으로 형성할 수 있다. 제1 스위칭요소(S1)가 양방향 다이오드인 경우, 상기 양방향 다이오드는 산화물 다이오드일 수 있다. 실리콘 다이오드의 경우, 800℃ 정도의 고온 공정으로 형성해야 하므로, 기판을 선택하는데 제약이 있고, 고온 공정에 따른 다양한 문제들이 발생할 가능성이 있다. 따라서 상온에서 용이하게 형성되는 산화물층으로 제1 스위칭요소(S1)를 구성할 때, 다양한 이점을 기할 수 있다. 그러나 본 발명에서 제1 스위칭요소(S1)의 물질로 실리콘을 배제하는 것은 아니다. 경우에 따라, 제1 스위칭요소(S1)는 실리콘이나 그 밖의 다양한 다른 물질로 구성될 수도 있다. 제1 배선(W1) 및 제1 중간전극(N1)은 각각 도 1의 제1 전극(E1)과 제2 전극(E2)에 대응될 수 있다. 따라서, 제1 배선(W1) 및 제1 중간전극(N1)은 중 적어도 하나는 Pt, Ir, Pd, Au, Ru, Ti, Ta, TiN, TiW, TaN, W, Ni 및 이들의 합금과 다양한 도전성 산화물(conductive oxide)로 구성된 그룹에서 선택되는 적어도 어느 하나를 포함할 수 있다. 제2 배선(W2)은 제1 배선(W1)과 동일한 물질로 형성될 수 있지만, 경우에 따라서는 그렇지 않을 수도 있다.
제2 배선(W2)의 상면과 일정 간격 이격하여 제3 배선(W3)들이 더 구비될 수 있다. 제3 배선(W3)은 제2 배선(W2)과 교차할 수 있고, 등간격으로 배열될 수 있다. 제2 배선(W2)과 제3 배선(W3)의 교차점에는 제2 적층구조물(제2 메모리셀)(SS2)이 구비될 수 있다. 제2 적층구조물(SS2)은 제2 배선(W2) 상에 차례로 적층된 제2 스위칭요소(S2), 제2 중간전극(N2), 제3 버퍼층(B3), 제2 메모리층(M2) 및 제4 버퍼층(B4)을 포함할 수 있다. 제2 적층구조물(SS2)에서 제2 중간전극(N2)을 기준으로 하부구조(즉, S2)와 상부구조(즉, B3+M2+B4)의 위치는 서로 바뀔 수 있다. 제3 및 제4 버퍼층(B3, B4)은 제1 및 제2 버퍼층(B1, B2)과 동일한 물질층일 수 있다. 제2 메모리층(M2)은 도 1의 메모리층(M1)의 적층 구조를 위?아래로 뒤집은 구조(즉, 역구조)를 갖거나, 그와 동일한 적층 구조를 가질 수 있다. 제2 스위칭요소(S2)는 제1 스위칭요소(S1)의 역구조 또는 제1 스위칭요소(S1)와 동일한 적층 구조를 가질 수 있다. 즉, 제2 스위칭요소(S2)의 스위칭 방향은 제1 스위칭요소(S1)와 반대이거나 동일할 수 있다. 제3 배선(W3) 및 제2 중간전극(N2)은 각각 도 1의 제1 전극(E1) 및 제2 전극(E2)에 대응되거나, 제2 전극(E2) 및 제1 전극(E1)에 대응될 수 있다. 따라서, 제3 배선(W3) 및 제2 중간전극(N2) 중 적어도 하나는 Pt, Ir, Pd, Au, Ru, Ti, Ta, TiN, TiW, TaN, W, Ni 및 이들의 합금과 다양한 도전성 산화물(conductive oxide)로 구성된 그룹에서 선택되는 적어도 어느 하나를 포함할 수 있다.
도 7에서 제1 및 제2 적층구조물(SS1, SS2)은 원 기둥 형상으로 도시되어 있지만, 이들은 사각 기둥 또는 아래로 갈수록 폭이 넓어지는 형태 등 다양한 변형 형상을 가질 수 있다. 예를 들어, 제1 및 제2 적층구조물(SS1, SS2)은 제1 및 제2 배선(W1, W2)의 교차점과 제2 및 제3 배선(W2, W3)의 교차점 외부로 확장된 비대칭적 모양을 가질 수도 있다. 그 밖에도 도 7의 구조는 다양하게 변형될 수 있다.
여기서, 도시하지는 않았지만, 도 7의 저항성 메모리소자는 제3 배선(W3) 상에 상기 제1 적층구조물(SS1)과 제2 배선(W2)의 적층구조물과 동일한 구조를 갖는 적층구조물을 더 포함할 수 있다.
또는 본 발명의 실시예에 따른 저항성 메모리소자는 제3 배선(W3) 상에 상기 제1 적층구조물(SS1), 제2 배선(W2), 제2 적층구조물(SS2) 및 제3 배선(W3)의 적층구조물과 동일한 구조를 갖는 적층구조물을 적어도 한 세트 이상 더 포함할 수 있다.
또는 본 발명의 실시예에 따른 저항성 메모리소자는 제3 배선(W3) 상에 상기 제1 적층구조물(SS1), 제2 배선(W2), 제2 적층구조물(SS2), 제3 배선(W3), 제1 적층구조물(SS1) 및 제2 배선(W2)이 차례로 적층된 적층구조물과 동일한 구조를 갖는 적층구조물을 적어도 한 세트 이상 더 포함할 수 있다.
상기한 설명에서 많은 사항이 구체적으로 기재되어 있으나, 그들은 발명의 범위를 한정하는 것이라기보다, 실시예의 예시로서 해석되어야 한다. 예들 들어, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면, 본 발명의 실시예에서 메모리소자의 구조를 다양하게 변형할 수 있음을 알 수 있을 것이다. 구체적인 예로, 도 1의 메모리요소에 적어도 하나의 추가적인 물질층이 더 구비될 수 있음을 알 수 있을 것이고, 또한 도 1의 메모리요소는 도 7과 같은 교차점 메모리소자뿐 아니라 그 밖의 다양한 메모리소자에 적용될 수 있음을 알 수 있을 것이다. 따라서, 본 발명의 범위는 설명된 실시예에 의하여 정하여 질 것이 아니고 특허 청구범위에 기재된 기술적 사상에 의해 정하여져야 한다.

Claims (30)

  1. 제1 전극;
    상기 제1 전극과 이격된 제2 전극;
    상기 제1 전극과 상기 제2 전극 사이에 구비된 것으로, 상기 제1 전극에 접촉된 제1 버퍼층;
    상기 제2 전극과 상기 제1 버퍼층 사이에 구비된 것으로, 상기 제2 전극에 접촉된 제2 버퍼층; 및
    상기 제1 버퍼층과 상기 제2 버퍼층 사이에 구비된 것으로, 제1 및 제2 물질층을 포함하고 저항변화 특성을 갖는 메모리층;을 포함하는 비휘발성 메모리요소.
  2. 제 1 항에 있어서,
    상기 제1 물질층은 제1 금속산화물로 형성된 비휘발성 메모리요소.
  3. 제 2 항에 있어서,
    상기 제1 금속산화물은 Ta 산화물, Zr 산화물, YSZ(yttria-stabilized zirconia), Ti 산화물, Hf 산화물, Mn 산화물, Mg 산화물 및 이들의 혼합물 중 적어도 하나를 포함하는 비휘발성 메모리요소.
  4. 제 3 항에 있어서,
    상기 제1 금속산화물은 TaOx(여기서, x는 0＜x＜2.5)를 포함하는 비휘발성 메모리요소.
  5. 제 2 내지 4 항 중 어느 한 항에 있어서,
    상기 제2 물질층은 상기 제1 금속산화물과 동종 또는 이종의 제2 금속산화물로 형성된 비휘발성 메모리요소.
  6. 제 5 항에 있어서,
    상기 제2 금속산화물은 Ta 산화물, Zr 산화물, YSZ(yttria-stabilized zirconia), Ti 산화물, Hf 산화물, Mn 산화물, Mg 산화물 및 이들의 혼합물 중 적어도 하나를 포함하는 비휘발성 메모리요소.
  7. 제 1 항에 있어서,
    상기 제2 물질층의 산소 농도는 상기 제1 물질층의 산소 농도보다 높은 비휘발성 메모리요소.
  8. 제 1 항에 있어서,
    상기 제2 물질층의 산소 이동도는 상기 제1 물질층의 산소 이동도보다 크거나 같은 비휘발성 메모리요소.
  9. 제 1 항에 있어서,
    상기 메모리층은 상기 제1 및 제2 물질층 사이의 이온종(ionic species) 이동에 기인하여 상기 저항변화 특성을 갖는 비휘발성 메모리요소.
  10. 제 1 항에 있어서,
    상기 제1 물질층의 두께는 1?100 nm 이고,
    상기 제2 물질층의 두께는 1?50 nm 이며,
    상기 제1 물질층의 두께는 상기 제2 물질층의 두께보다 두꺼운 비휘발성 메모리요소.
  11. 제 1 항에 있어서,
    상기 제1 및 제2 버퍼층 중 적어도 하나는 원소간 결합에너지(interatomic bonding energy)가 상기 메모리층보다 큰 물질을 포함하는 비휘발성 메모리요소.
  12. 제 1 항에 있어서,
    상기 제1 및 제2 버퍼층 중 적어도 하나는 그에 접촉하는 전극과 상기 메모리층 사이의 전위 장벽(potential barreir)을 높이는 물질을 포함하는 비휘발성 메모리요소.
  13. 제 1 항에 있어서,
    상기 제1 및 제2 버퍼층 중 적어도 하나는 상기 메모리층보다 비저항이 높은 물질을 포함하는 비휘발성 메모리요소.
  14. 제 1 항에 있어서,
    상기 제1 및 제2 버퍼층은 각각 상기 제1 및 제2 물질층에 접촉하는 비휘발성 메모리요소.
  15. 제 1 항에 있어서,
    상기 제1 및 제2 버퍼층 중 적어도 하나는 AlOx, SiOx, SiNx, ZrOx, HfOx 및 이들의 혼합물 중 적어도 하나를 포함하는 비휘발성 메모리요소.
  16. 제 1 항에 있어서,
    상기 제1 및 제2 버퍼층은 10 nm 이하의 두께를 갖는 비휘발성 메모리요소.
  17. 제 16 항에 있어서,
    상기 제1 물질층의 두께는 5?50 nm 이고,
    상기 제2 물질층의 두께는 5?20 nm 이며,
    상기 제1 물질층의 두께는 상기 제2 물질층의 두께보다 두꺼운 비휘발성 메모리요소.
  18. 제 1 항에 있어서,
    상기 제1 및 제2 전극 중 적어도 하나는 Pt, Ir, Pd, Au, Ru, Ti, Ta, TiN, TiW, TaN, W, Ni 및 이들의 합금과 도전성 산화물(conductive oxide)로 구성된 그룹에서 선택되는 적어도 하나를 포함하는 비휘발성 메모리요소.
  19. 청구항 1에 기재된 비휘발성 메모리요소를 포함하는 메모리소자.
  20. 제 19 항에 있어서,
    상기 비휘발성 메모리요소에 연결된 스위칭요소를 더 포함하는 메모리소자.
  21. 서로 평행하게 배열된 복수의 제1 배선;
    상기 제1 배선과 교차하고, 서로 평행하게 배열된 복수의 제2 배선; 및
    상기 제1 및 제2 배선의 교차점 각각에 구비된 메모리셀;을 포함하고,
    상기 메모리셀은,
    상기 제1 배선에 접촉된 제1 버퍼층;
    상기 제1 버퍼층과 상기 제2 배선 사이에 구비된 것으로, 제1 및 제2 물질층을 포함하고 저항변화 특성을 갖는 메모리층; 및
    상기 메모리층과 상기 제2 배선 사이에 구비된 것으로, 상기 메모리층에 접촉된 제2 버퍼층;을 포함하는 메모리소자.
  22. 제 21 항에 있어서, 상기 메모리셀은,
    상기 제2 버퍼층에 접촉된 중간전극; 및
    상기 중간전극과 상기 제2 배선 사이에 구비된 스위칭요소;를 더 포함하는 메모리소자.
  23. 제 21 항에 있어서,
    상기 제1 물질층은 제1 금속산화물로 형성되고,
    상기 제2 물질층은 상기 제1 금속산화물과 동종 또는 이종의 제2 금속산화물로 형성된 메모리소자.
  24. 제 23 항에 있어서,
    상기 제1 금속산화물은 Ta 산화물, Zr 산화물, YSZ(yttria-stabilized zirconia), Ti 산화물, Hf 산화물, Mn 산화물, Mg 산화물 및 이들의 혼합물 중 적어도 하나를 포함하는 메모리소자.
  25. 제 23 항에 있어서,
    상기 제1 금속산화물은 TaOx(여기서, x는 0＜x＜2.5)를 포함하는 메모리소자.
  26. 제 23 내지 25 항 중 어느 한 항에 있어서,
    상기 제2 금속산화물은 Ta 산화물, Zr 산화물, YSZ(yttria-stabilized zirconia), Ti 산화물, Hf 산화물, Mn 산화물, Mg 산화물 및 이들의 혼합물 중 적어도 하나를 포함하는 메모리소자.
  27. 제 21 항에 있어서,
    상기 제1 및 제2 버퍼층 중 적어도 하나는 AlOx, SiOx, SiNx, ZrOx, HfOx 및 이들의 혼합물 중 적어도 하나를 포함하는 메모리소자.
  28. 제 21 항에 있어서, 상기 메모리셀은 제1 메모리셀이고,
    상기 제2 배선 상에 상기 제2 배선과 교차하도록 배열된 복수의 제3 배선; 및
    상기 제2 및 제3 배선의 교차점 각각에 구비된 제2 메모리셀;을 더 포함하는 메모리소자.
  29. 제 28 항에 있어서, 상기 제2 메모리셀은,
    상기 제2 배선과 상기 제3 배선 사이에 구비된 제3 버퍼층;
    상기 제3 버퍼층과 상기 제3 배선 사이에 구비된 것으로, 제3 및 제4 물질층을 포함하고 저항변화 특성을 갖는 제2 메모리층; 및
    상기 제2 메모리층과 상기 제3 배선 사이에 구비된 것으로, 상기 제2 메모리층에 접촉된 제4 버퍼층;을 포함하는 메모리소자.
  30. 제 29 항에 있어서,
    상기 제2 메모리셀은 상기 제2 배선과 상기 제3 버퍼층 사이에 제2 스위칭요소 및 상기 제3 버퍼층에 접촉된 제2 중간전극을 더 포함하는 메모리소자.
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