KR102578801B1 - 가변 저항 메모리 장치 - Google Patents
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Abstract
본 발명의 실시예에 따른 가변 저항 메모리 장치는 기판 상에 적층된 절연막들, 상기 절연막들을 관통하는 제 1 도전라인, 상기 절연막들과 상기 제 1 도전라인 사이의 스위칭 패턴들, 상기 제 1 도전라인과 상기 스위칭 패턴들 각각 사이의 상변화 패턴, 및 상기 상기 상변화 패턴과 상기 제 1 도전라인 사이에 배치되며, 상기 상변화 패턴에 의해 둘러싸인 영역 내에 배치된 캡핑 패턴을 포함할 수 있다.
Description
본 발명은 가변 저항 메모리 장치에 관한 것으로, 더욱 상세하게는 수직 적층형 가변 저항 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도가 증가하고는 있지만 여전히 제한적이다. 이러한 한계를 극복하기 위해, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 장치들이 제안되고 있다. 더하여, 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다.
본 발명이 해결하고자 하는 과제는 신뢰성이 보다 개선된 가변 저항 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 보다 개선된 가변 저항 메모리 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 실시예에 따른 가변 저항 메모리 장치는 기판 상에 적층된 절연막들, 상기 절연막들을 관통하는 제 1 도전라인, 상기 절연막들과 상기 제 1 도전라인 사이의 스위칭 패턴들, 상기 제 1 도전라인과 상기 스위칭 패턴들 각각 사이의 상변화 패턴, 및 상기 상기 상변화 패턴과 상기 제 1 도전라인 사이에 배치되며, 상기 상변화 패턴에 의해 둘러싸인 영역 내에 배치된 캡핑 패턴을 포함할 수 있다.
본 발명의 실시예에 따른 가변 저항 메모리 장치는 기판 상에 적층된 절연막들, 상기 절연막들을 관통하는 제 1 도전라인, 상기 절연막들과 상기 제 1 도전라인 사이의 스위칭 패턴들, 및 상기 제 1 도전라인과 상기 스위칭 패턴들 각각 사이의 상변화 패턴을 포함하되, 상기 상변화 패턴은 상기 스위칭 패턴들 각각의 일측면 상에서 교대로 적층된 제 1 물질막들 및 제 2 물질막들을 포함할 수 있다.
본 발명의 실시예에 따른 가변 저항 메모리 장치는 기판 상에서 서로 평행하며, 제 1 방향으로 이격 배치된 제 1 도전 라인들, 상기 기판의 상면에 대해 수직 방향으로 연장하며, 상기 제 1 도전 라인들 사이에 배치되는 제 2 도전라인, 및 상기 제 1 도전 라인들 각각과 상기 제 2 도전 라인 사이의 상변화 패턴을 포함하되, 상기 상변화 패턴은 상기 제 2 도전 라인과 접하는 상기 상변화 패턴의 일측면으로부터 리세스된 영역을 가질 수 있다.
본 발명의 실시예에 따르면, 고밀도의 상변화막을 형성하기 위해, 원자 층 증착 공정을 수행하여 형성될 수 있다. 이에 따라, 상변화막을 패터닝하여 형성된 상변화 패턴들 내에 보이드가 형성되는 것을 방지하여, 가변 저항 메모리 장치의 신뢰성이 향상될 수 있다.
본 발명의 실시예에 따르면, 원자 층 증착 공정을 사용하여 형성된 상변화 패턴들의 부피들은 작을 수 있다. 상변화 패턴들의 부피들이 작아질수록 리셋 전류가 감소하기 때문에, 가변 저항 메모리 장치의 소비 전력을 감소할 수 있다.
도 1은 본 발명의 실시예에 따른 가변 저항 메모리 장치를 나타낸 평면도이다.
도 2는 본 발명의 실시예에 따른 가변 저항 메모리 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 3a는 도 1의 상변화 패턴을 확대한 도면이다.
도 3b는 도 2의 A를 확대한 도면이다.
도 4a 내지 도 9a는 본 발명의 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 나타낸 평면도들이다.
도 4b 내지 도 9b는 본 발명의 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 나타낸 것으로, 도 4a 내지 도 9a의 Ⅰ-Ⅰ'선 방향들로 자른 단면도들이다.
도 2는 본 발명의 실시예에 따른 가변 저항 메모리 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다.
도 3a는 도 1의 상변화 패턴을 확대한 도면이다.
도 3b는 도 2의 A를 확대한 도면이다.
도 4a 내지 도 9a는 본 발명의 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 나타낸 평면도들이다.
도 4b 내지 도 9b는 본 발명의 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 나타낸 것으로, 도 4a 내지 도 9a의 Ⅰ-Ⅰ'선 방향들로 자른 단면도들이다.
도 1은 본 발명의 실시예에 따른 가변 저항 메모리 장치를 나타낸 평면도이다. 도 2는 본 발명의 실시예에 따른 가변 저항 메모리 장치를 나타낸 것으로, 도 1의 Ⅰ-Ⅰ'선 방향으로 자른 단면도이다. 도 3a는 도 1의 상변화 패턴을 확대한 도면이다. 도 3b는 도 2의 A를 확대한 도면이다.
도 1 및 도 2를 참조하면, 절연막들(200)이 기판(100) 상에 차례로 적층될 수 있다. 예를 들어, 절연막들(200)은 기판(100)의 상면에 대해 수직인 제 3 방향(Z)으로 기판(100) 상에 이격 배치될 수 있다. 절연막들(200)을 중 최하층 절연막(200)은 기판(100)의 상면과 접촉할 수 있다. 절연막들(200)은 예를 들어, 실리콘 질화막을 포함할 수 있다. 기판(100)은 예를 들어, 실리콘, 게르마늄 또는 실리콘/게르마늄과 같은 반도체 기판, SOI(silicon on insulator) 기판 또는 GOI(germanium on insulator)기판일 수 있다. 매립 절연 패턴들(210)이 기판(100) 상에 배치될 수 있다. 매립 절연 패턴들(210)은 기판(100)의 상면 상에서 절연막들(200)을 관통할 수 있다. 예를 들어, 매립 절연 패턴들(210)은 일정 간격으로 이격되어 제 1 방향(X)으로 배열될 수 있다. 매립 절연 패턴들(210)은 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 장축을 가질 수 있다. 매립 절연 패턴들(210)은 예를 들어, 산화막, 실화막, 또는 산화질화막을 포함할 수 있다.
제 1 도전 라인들(CL1)이 매립 절연 패턴들(210)의 양측에 배치될 수 있다. 예를 들어, 평면적 관점에서, 매립 절연 패턴들(210)은 한 쌍의 제 1 도전 라인들(CL1) 사이에 배치될 수 있다. 제 1 도전 라인들(CL1) 각각은 제 3 방향(Z)으로 인접하는 절연막들(200) 사이에서 제 1 방향(X)으로 연장할 수 있다. 제 3 방향(Z)으로 적층된 제 1 도전 라인들(CL1)은 절연막들(200)을 사이에 두고 서로 이격 배치될 수 있다. 제 1 도전 라인들(CL1)은 절연막들(200)의 상하면들 및 매립 절연 패턴들(210)의 측면들과 접촉할 수 있다. 제 1 도전 라인들(CL1)은 예를 들어, 워드 라인들일 수 있다. 제 1 도전 라인들(CL1)은 금속 물질(예를 들어, 텅스텐, 구리, 알루미늄)을 포함할 수 있다.
제 2 도전 라인들(CL2)이 매립 절연 패턴들(210) 사이에 배치될 수 있다. 제 2 도전 라인들(CL2)은 기판(100)의 상면 상에서 매립 절연 패턴들(210) 사이에 배치된 절연막들(200)을 관통할 수 있다. 제 2 도전 라인들(CL2)은 기판(100)의 상면과 접촉할 수 있다. 제 2 도전 라인들(CL2)은 매립 절연 패턴들(210)을 사이에 두고 제 1 방향(X)으로 이격 배치될 수 있다. 제 2 도전 라인들(CL2) 각각은 금속 패턴(221) 및 금속 베리어 패턴(223)을 포함할 수 있다. 금속 패턴(221)은 기판(100)의 상면 상에서 제 3 방향(Z)으로 연장하며 절연막들(200)을 관통할 수 있다. 금속 베리어 패턴(223)은 금속 패턴(221)의 측벽을 감쌀 수 있다. 금속 패턴(221)은 금속 물질(예를 들어, 텅스텐)을 포함할 수 있다. 금속 베리어 패턴(223)은 금속 질화막(예를 들어, TiN)을 포함할 수 있다.
메모리 셀들(MC1, MC2)이 제 1 도전 라인들(CL1)과 제 2 도전 라인들(CL2) 사이에 배치될 수 있다. 메모리 셀들(MC1, MC2)은 제 3 방향(Z)으로 인접하는 절연막들(200) 사이에 배치될 수 있다. 구체적으로, 메모리 셀들(MC1, MC2)은 제 1 방향(X)으로 인접하는 매립 절연 패턴들(210) 사이 및 제 3 방향(Z)으로 인접하는 절연막들(200) 사이의 공간들(SA) 내에 배치될 수 있다. 메모리 셀들(MC1, MC2)은 제 1 메모리 셀들(MC1) 및 제 2 메모리 셀들(MC2)을 포함할 수 있다. 제 1 메모리 셀들(MC1)은 제 2 도전 라인들(CL2)의 일측들에 배치될 수 있고, 제 2 메모리 셀들(MC2)은 제 2 도전 라인들(CL2)의 타측들에 배치될 수 있다. 제 1 메모리 셀들(MC1) 및 제 2 메모리 셀들(MC2)은 제 2 도전 라인들(CL2)을 사이에 두고 제 2 방향(Y)으로 서로 이격 배치될 수 있다. 예를 들어, 제 2 도전 라인들(CL2) 각각이 한 쌍의 제 1 메모리 셀(MC1)과 제 2 메모리 셀(MC2) 사이에 배치될 수 있다.
평면적 관점에서, 제 1 방향(X)으로 배열된 메모리 셀들(MC1, MC2)은 매립 절연 패턴들(210)을 사이에 두고 서로 이격 배치될 수 있다. 예를 들어, 제 1 메모리 셀들(MC1)은 매립 절연 패턴들(210)을 사이에 두고 제 1 방향(X)으로 이격될 수 있고, 제 2 메모리 셀들(MC2)은 매립 절연 패턴들(210)을 사이에 두고 제 1 방향(X)으로 이격될 수 있다. 메모리 셀들(MC1, MC2)은 절연막들(200)을 사이에 두고 제 3 방향(Z)으로 서로 이격 배치될 수 있다. 일 예에 있어서, 제 2 방향(Y)으로 이격된 한 쌍의 제 1 메모리 셀들(MC1) 및 제 2 메모리 셀들(MC2) 각각은 이들 사이에 배치된 제 2 도전 라인들(CL2) 각각과 공통으로 연결될 수 있다. 일 예에 있어서, 동일한 레벨에 배치되며, 제 1 방향(X)으로 이격된 메모리 셀들(MC1, MC2)은 제 1 도전 라인들(CL1) 각각과 공통으로 연결될 수 있다. 예를 들어, 동일한 레벨에 배치된 제 1 메모리 셀들(MC1)은 하나의 제 1 도전 라인(CL1)과 공통으로 연결될 수 있고, 동일한 레벨에 배치된 제 2 메모리 셀들(MC2)은 하나의 제 1 도전 라인(CL1)과 공통으로 연결될 수 있다.
메모리 셀들(MC1, MC2) 각각은 스위칭 패턴(110), 전극(120), 상변화 패턴(130), 및 캡핑 패턴(140)을 포함할 수 있다. 스위칭 패턴(110)은 제 1 도전 라인들(CL1) 각각과 제 2 도전 라인들(CL2) 각각 사이에 배치될 수 있다. 스위칭 패턴(110)은 제 3 방향(Z)으로 인접하는 절연막들(200) 사이에 배치될 수 있다. 스위칭 패턴(110)은 다이오드이거나 비선형적(예를 들어, S자형) I-V 커브를 갖는 문턱(threshold) 스위칭 현상에 기초한 소자일 수 있다. 일 예로, 스위칭 패턴(110)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다.
일 예에 있어서, 스위칭 패턴(110)은 다이오드일 수 있다. 이 경우, 스위칭 패턴(110)은 제 1 접합 패턴(110a) 및 제 2 접합 패턴(110b)을 포함할 수 있다. 제 1 접합 패턴(110a)은 제 1 도전 라인들(CL1) 각각에 인접하게 배치될 수 있고, 제 2 접합 패턴(110b)은 제 2 도전 라인들(CL2) 각각에 인접하게 배치될 수 있다. 제 1 접합 패턴(110a)은 제 1 도전형을 가질 수 있고, 제 2 접합 패턴(110b)은 제 1 도전형과 다른 제 2 도전형을 가질 수 있다. 예를 들어, 제 1 도전형은 N형일 수 있고, 제 2 도전형은 P형일 수 있다. 일 예로, 제 2 접합 패턴(110b)은 제 2 도전형의 불순물을 포함할 수 있다. 제 1 접합 패턴(110a)은 제 1 도전형의 불순물 및 제 2 도전형을 불순물을 포함할 수 있다. 이 경우, 제 1 도전형의 불순물 농도는 제 2 도전형의 불순물 농도보다 클 수 있다. 일 예로, 스위칭 패턴(110)은 정류 특성을 갖는 실리콘 다이오드 또는 산화물 다이오드일 수 있다. 스위칭 패턴(110)은 P-Si과 N-Si이 접합된 실리콘 다이오드로 구성되거나, 또는, P-NiOx와 N-TiOx가 접합되거나 P-CuOx와 N-TiOx가 접합된 산화물 다이오드로 구성될 수 있다.
전극(120)이 스위칭 패턴(110)과 제 2 도전 라인들(CL2) 각각 사이에 배치될 수 있다. 전극(120)은 제 3 방향(Z)으로 인접하는 절연막들(200) 사이에 개재될 수 있다. 전극(120)은 스위칭 패턴(110)의 일측면(111)에 접촉할 수 있다. 예를 들어, 전극(120)은 제 2 접합 패턴(110b)의 일측면(111)과 접촉할 수 있다. 전극(120)은 금속을 포함할 수 있다. 일 예로, 전극(120)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 다른 예로, 전극(120)은 금속 실리사이드를 포함할 수 있다.
도 3a 및 도 3b를 같이 참조하면, 상변화 패턴(130)이 전극(120)과 제 2 도전 라인들(CL2) 각각 사이에 배치될 수 있다. 상변화 패턴(130)은 제 3 방향(Z)으로 인접하는 절연막들(200) 사이에 개재될 수 있다. 상변화 패턴(130)은 스위칭 패턴(110)의 일측면(111) 상에서 제 2 도전 라인(CL2) 쪽으로, 각 공간들(SA)에 의해 노출된 절연막들(200)의 각각의 상면과 하면 상으로 연장할 수 있다. 상변화 패턴(130)은 제 2 도전 라인들(CL2) 각각과 접촉하는 상변화 패턴(130)의 일측면(131)으로부터 리세스된 영역(RG)을 가질 수 있다. 영역(RG)은 상변화 패턴(130)으로 둘러싸일 수 있다.
상변화 패턴(130)은 제 1 수평 부분(P1), 제 2 수평 부분(P2), 제 1 수직 부분(V1), 제 2 수직 부분(V2), 및 제 3 수직 부분(V3)을 포함할 수 있다. 제 1 수평 부분(P1)은 각 공간들(SA)에 의해 노출된 절연막들(200) 각각의 하면 상에 배치될 수 있다. 제 2 수평 부분(P2)은 각 공간들(SA)에 의해 노출된 절연막들(200) 각각의 상면 상에 배치될 수 있다. 제 1 수평 부분(P1)과 제 2 수평 부분(P2)은 서로 평행할 수 있다. 제 1 수직 부분(V1)은 상변화 패턴(130)의 일측면(111) 상에 배치되며, 제 1 수평 부분(P1)과 제 2 수평 부분(P2) 사이를 연결할 수 있다. 제 2 수직 부분(V2)은 제 2 수평 부분(P2)으로부터 각 공간들(SA)에 의해 노출된 인접하는 2개의 매립 절연 패턴들(210) 중 하나의 제 1 측면(211a) 상으로 연장할 수 있다. 제 2 수직 부분(V2)은 인접하는 2개의 매립 절연 패턴들(210) 중 하나의 제 1 측면(211a)과 접촉할 수 있다. 제 2 수직 부분(V2)은 제 1 수직 부분(V1), 제 1 수평 부분(P1) 및 제 2 수평 부분(P2)과 연결될 수 있다. 제 3 수직 부분(V3)은 제 2 수평 부분(P2)으로부터 각 공간들(SA)에 의해 노출된 인접하는 2개의 매립 절연 패턴들(210) 중 다른 하나의 제 1 측면(221b) 상으로 연장할 수 있다. 제 3 수직 부분(V3)은 매립 절연 패턴들(210) 중 다른 하나의 제 1 측면(221b)과 접촉할 수 있다. 매립 절연 패턴들(210) 중 하나의 제 1 측면(221a)과 매립 절연 패턴들(210) 중 다른 하나의 제 1 측면(221b)은 서로 대향할 수 있다. 제 3 수직 부분(V3)은 제 1 수직 부분(V1), 제 1 수평 부분(P1) 및 제 2 수평 부분(P2)과 연결될 수 있다. 제 2 수직 부분(V2)과 제 3 수직 부분(V3)은 서로 평행할 수 있다.
상변화 패턴(130)은 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. 상변화 패턴(130)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 상변화 패턴(130)은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 상변화 패턴(130)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함할 수 있다. 상변화 패턴(130)은 불순물을 포함할 수 있다. 불순물은 예를 들어, 탄소(C), 질소(N) 또는 실리콘(Si)일 수 있다.
상변화 패턴(130)은 도 3에 도시된 것과 같이, 복수 개의 물질막들(132, 134)을 포함할 수 있다. 복수 개의 물질막들(132, 134)은 제 1 물질막들(132) 및 제 2 물질막들(134)을 포함할 수 있다. 제 1 물질막들(132)과 제 2 물질막들(134)은 상변화 패턴(130)의 일측면(111) 상에서 제 2 방향(Y)으로 교대로 적층될 수 있다. 제 1 물질막들(132) 및 제 2 물질막들(134)은 각 공간들(SA)에 의해 노출된 절연막들(200) 각각의 상면, 하면, 및 인접하는 2개의 매립 절연 패턴들(210)의 제 1 측면들(221a, 221b) 상으로 연장할 수 있다. 제 1 물질막들(132)과 제 2 물질막들(134)은 서로 다른 물질을 포함할 수 있다. 제 1 물질막들(132)과 제 2 물질막들(134)은 상변화 물질을 포함할 수 있다. 일 예로, 제 1 물질막들(132)은 GeTe, InTe, 및 GeTe 중 어느 하나일 수 있고, 제 2 물질막들(134)은 Sb2Te3 및 Bi2Te3 중 어느 하나일 수 있다.
일부 실시예에 있어서, 상변화 패턴(130)은 도 3에서 도시된 것과 달리, 교대로 적층된 2개 이상의 막들로 이루어지지 않을 수 있다. 상변화 패턴(130)은 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중 적어도 하나를 포함할 수 있다. 상변화 패턴(130)은 도전성 금속 산화막과 터널 절연막의 이중 구조이거나, 제1 도전성 금속 산화막, 터널 절연막, 및 제2 도전성 금속 산화막의 삼중 구조일 수 있다. 이 경우, 상기 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
캡핑 패턴(140)이 상변화 패턴(130)의 영역(RG) 내에 배치될 수 있다. 캡핑 패턴(140)은 상변화 패턴(130)과 제 2 도전 라인들(CL2) 각각 사이에 배치될 수 있다. 단면적 관점에서, 제 2 도전 라인들(CL2) 각각과 접촉하는 캡핑 패턴(140)의 일측면(141)은 제 2 도전 라인(CL2) 각각의 측벽과 정렬될 수 있다. 캡핑 패턴(140)은 예를 들어, 실리콘 산화막 및 실리콘 질화막을 포함할 수 있다.
분리 절연 패턴들(150)이 기판(100)의 상면 상에서 제 3 방향(Z)으로 연장할 수 있다. 분리 절연 패턴들(150)은 기판(100)의 상면과 접촉할 수 잇다. 분리 절연 패턴들(150)은 제 1 도전 라인들(CL1) 및 절연막들(200)을 관통할 수 있다. 평면적 관점에서, 분리 절연 패턴들(150)은 절연막들(200)의 양측에 배치될 수 있으며, 제 1 방향(X)을 따라 연장할 수 있다. 제 1 도전 라인들(CL1) 각각은 분리 절연 패턴들(150) 각각에 의해 분리된 제 1 분리 도전 라인(SCL1) 및 제 2 분리 도전 라인(SCL2)을 포함할 수 있다.
도 4a 내지 도 9a는 본 발명의 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 나타낸 평면도들이다. 도 4b 내지 도 9b는 본 발명의 실시예에 따른 가변 저항 메모리 장치의 제조 방법을 나타낸 것으로, 도 4a 내지 도 9a의 Ⅰ-Ⅰ'선 방향들로 자른 단면도들이다.
도 4a 및 도 4bf를 참조하면, 막 구조체(LS)가 기판(100) 상에 형성될 수 있다. 막 구조체(LS)는 절연막들(200) 및 희생막들(300)을 포함할 수 있다. 절연막들(200) 및 희생막들(300)은 기판(100) 상에서 교대로 적층될 수 있다. 최하층 절연막(200)은 막 구조체(LS)의 최하층 막일 수 있고, 최상층 절연막(200)은 막 구조체(LS)의 최상층 막일 수 있다. 절연막들(200)은 예를 들어, 실리콘 질화막일 수 있다. 일 실시예에 있어서, 희생막들(300)은 칼코게나이드(chalcogenide) 물질을 포함할 수 있다. 칼코게나이드 물질은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 실시예에 있어서, 희생막들(300)은 불순물(일 예로, C, N, B, 및 O 중 적어도 하나)을 더 포함할 수 있다.
매립 절연 패턴들(210)이 막 구조체(LS) 내에 형성될 수 있다. 매립 절연 패턴들(210)는 막 구조체(LS)을 식각하여 오프닝들(O)을 형성하고, 오프닝들(O) 내에 절연 물질을 채운 후 막 구조체(LS)의 상면이 노출될 때까지 평탄화 공정을 수행하여 형성될 수 있다. 매립 절연 패턴들(210)은 제 1 방향(X)으로 이격되어 형성될 수 있고, 제 1 방향(X)에 교차하는 제 2 방향(Y)으로 장축을 가질 수 있다. 매립 절연 패턴들(210)은 예를 들어, 산화막, 실화막, 또는 산화질화막을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 트렌치들(T)이 막 구조체(LS) 내에 형성될 수 있다. 트렌치들(T)은 막 구조체(LS) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 사용하여, 막 구조체(LS)를 식각하여 형성될 수 있다. 트렌치들(T)은 매립 절연 패턴들(210)의 양측에 형성될 수 있고, 제 1 방향(X)으로 연장할 수 있다. 일 예에 있어서, 트렌치들(T)이 형성됨에 따라, 막 구조체(LS)가 복수 개의 막 구조체들(SLS)로 분리될 수 있다. 복수 개의 막 구조체들(SLS)은 제 2 방향(Y)으로 이격 배치될 수 있다.
트렌치들(T)에 의해 노출된 희생막들(300)의 일부들을 식각하여 희생막들(300)의 측면들을 리세스할 수 있다. 이에 따라, 기판(100)의 상면에 대해 수직인 제 3 방향(Z)으로 인접하는 절연막들(200) 사이에 제 1 리세스 영역들(R1)이 형성될 수 있다. 제 1 리세스 영역들(R1)이 형성되어, 제 2 방향(Y)으로 인접하는 트렌치들(T) 사이의 희생막들(300)의 제 2 방향(Y)으로의 폭이 감소될 수 있다. 일 예로, 트렌치들(T)의 측벽들은 제 2 방향(Y)에 평행한 매립 절연 패턴들(210)의 측면들을 노출할 수 있다. 트렌치들(T)은 절연막들(200)의 측면들, 희생막들(300)에 의해 노출된 절연막들(200)의 상하면들, 및 희생막들(300)의 측면들을 노출할 수 있다. 일 예에 있어서, 제 1 리세스 영역들(R1)이 형성됨에 따라, 복수 개의 막 구조체들(SLS) 각각은 제 1 방향(X)으로 인접하는 매립 절연 패턴들(210) 사이에 배치될 수 있다. 막 구조체들(SLS)은 제 1 방향(X)으로 이격 배치될 수 있다.
도 6a 및 도 6b를 참조하면, 제 1 리세스 영역들(R1)에 의해 노출된 희생막들(300)의 일부분들에 제 1 도전형의 불순물이 도핑될 수 있다. 이에 따라, 희생막들(300) 각각의 양 측에 제 1 접합 패턴들(110a)이 형성될 수 있다. 제 1 도전형의 불순물은 제 2 도전형의 불순물과 다를 수 있다. 일 예에 있어서, 희생막들(300)은 제 2 도전형의 불순물을 포함할 수 있다. 이에 따라, 제 1 접합 패턴들(110a)은 제 1 도전형의 불순물 및 제 2 도전형의 불순물을 포함할 수 있다.
제 1 접합 패턴들(110a)이 형성된 후, 제 1 도전 라인들(CL1)이 제 1 리세스 영역들(R1) 내에 형성될 수 있다. 제 1 도전 라인들(CL1)은 제 1 리세스 영역들(R1) 및 트렌치들(T)을 채우는 도전막을 형성하고, 기판(100)의 상면이 노출될 때까지 트렌치들(T) 내의 도전막을 제거하여 형성될 수 있다. 제 1 도전 라인들(CL1)은 제 1 리세스 영역들(R1) 내에 국부적으로 형성될 수 있다. 제 1 도전 라인들(CL1)은 제 1 방향(X)으로 연장할 수 있다. 제 1 도전 라인들(CL1)은 제 1 접합 패턴들(110a)의 일측면들, 제 1 리세스 영역들(R1)에 의해 노출된 절연막들(200)의 상하면들, 및 매립 절연 패턴들(210)의 측면들과 접촉할 수 있다.
분리 절연 패턴들(150)이 트렌치들(T) 내에 형성될 수 있다. 분리 절연 패턴들(150)은 트렌치들(T) 내를 채우고 막 구조체들(SLS)의 상면을 덮는 절연막을 형성하고, 막 구조체들(SLS)의 상면들이 노출될 때까지 절연막에 평탄화 공정을 수행하여 형성될 수 있다. 분리 절연 패턴들(150) 각각은 제 1 방향(X)으로 연장할 수 있으며, 제 2 방향(Y)으로 인접하는 제 1 도전 라인들(CL1) 사이에 개재될 수 있다. 분리 절연 패턴들(150)은 예를 들어, 산화물, 질화물, 및/또는 산화질화물을 포함할 수 있다.
도 7a 및 도 7b를 참조하면, 전극홀들(EH)이 막 구조체들(SLS) 내에 형성될 수 있다. 전극홀들(EH)은 막 구조체들(SLS) 및 매립 절연 패턴들(210) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 식각 마스크로 사용하여 막 구조체들(SLS)를 식각하여 형성될 수 있다. 식각 공정은 예를 들어, 이방성 식각 공정이 수행될 수 있다. 전극홀들(EH)은 제 1 방향(X)으로 이격 배치될 수 있다. 전극홀들(EH) 각각은 제 1 방향(X)으로 인접하는 제 1 도전 라인들(CL1) 사이에 배치되며, 제 2 방향(Y)으로 마주보는 제 1 접합 패턴들(110a) 사이에 형성될 수 있다. 전극홀들(EH) 각각은 막 구조체들(SLS) 각각을 제 2 방향(Y)으로 분리할 수 있다. 다시 말해, 전극홀(EH)은 매립 절연 패턴들(210) 사이에 배치된 하나의 막 구조체(SLS)를 제 2 방향(Y)으로 이격된 두 개의 막 구조체들(SLS)로 형성할 수 있다. 전극홀(EH)은 제 2 방향(Y)으로 인접하는 매립 절연 패턴들(210)의 측면 일부분들, 제 2 방향(Y)으로 이격된 막 구조체들(SLS)의 측면들, 및 기판(100)의 상면 일부분들을 노출할 수 있다.
전극홀들(EH)에 의해 노출된 희생막들(300)의 일부분들을 식각하여 제 2 리세스 영역들(R2)이 형성될 수 있다. 예를 들어, 제 2 리세스 영역들(R2)은 막 구조체들(SLS)의 희생막들(300)의 일부분들을 식각하여 형성될 수 있다. 제 2 리세스 영역들(R2)은 제 3 방향(Z)으로 인접하는 절연막들(200) 사이에 형성될 수 있다. 희생막들(300)의 일부분들이 식각되어, 희생막들(300)의 측면들이 절연막들(200)의 측면들로부터 리세스될 수 있다. 제 2 리세스 영역들(R2)이 형성되어, 제 2 방향(Y)으로의 희생막들(300)의 폭들이 감소될 수 있다. 제 2 리세스 영역들(R2)에 의해 희생막들(300)의 측면들, 절연막들(200)의 일부 상하면들, 및 매립 절연 패턴들(210)의 측면들의 일부분들이 노출될 수 있다.
제 2 리세스 영역들(R2)에 의해 노출된 희생막들(300)의 일 측면들 상에 전극들(120)이 형성될 수 있다. 일 예에 있어서, 전극들(120)을 형성하는 것은, 제 2 리세스 영역들(R2)에 의해 노출된 희생막들(300)의 일 측면들을 덮는 금속막을 형성하는 것, 열처리 공정을 수행하여 희생막들(300)의 일측면들과 금속막을 반응시키는 것, 및 희생막들(300)의 일측면들과 반응하지 않은 금속막의 나머지를 제거하는 것을 포함할 수 있다. 이 경우, 전극(120)은 금속 실리사이드를 포함할 수 있다. 금속과 반응하지 않는 희생막들(330)의 나머지 부분들은 제 2 접합 패턴들(110b)로 지칭될 수 있다. 제 2 접합 패턴들(110b)은 제 2 도전형의 불순물을 포함할 수 있다. 제 1 접합 패턴들(110a) 각각 및 제 2 접합 패턴들(110b) 각각은 스위칭 패턴(110)을 구성할 수 있다.
다른 예에 있어서, 전극(120)을 형성하는 것은, 제 2 리세스 영역들(R2)을 채우고 전극홀들(EH)의 일부들을 채우는 금속막을 형성하는 것, 전극홀들(EH) 내에 형성된 금속막을 제거하는 것, 및 제 2 리세스 영역들(R2) 내에 형성된 금속막을 원하는 두께로 남을 때까지 식각하는 것을 포함할 수 있다. 이 경우, 전극(120)은 금속을 포함할 수 있다. 절연막들(200) 사이에 잔존하는 희생막들(300)은 제 2 접합 패턴들(110b)로 지칭될 수 있다.
도 8a 및 도 8b를 참조하면, 상변화막(310)이 최상층 절연막(200) 상에 형성될 수 있다. 상변화막(310)은 최상층 절연막(200)의 상면, 전극홀들(EH)에 의해 노출된 절연막들(200)의 측면들 및 매립 절연 패턴들(210)의 측면들, 제 2 리세스 영역들(R2)에 의해 노출된 절연막들(200)의 상하면들, 및 제 2 리세스 영역들(R2)에 의해 노출된 전극들(120)의 일측면들을 컨포말하게 덮을 수 있다. 상변화막(310)은 전극홀들(EH)에 의해 노출된 기판(100)의 상면 일부분들을 덮을 수 있다.
일 실시예에 있어서, 상변화막(310)은 저항 변화에 따라 정보를 저장하는 물질을 포함할 수 있다. 상변화막(310)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 상변화막(310)은 칼코겐(chalcogen) 원소인 Te 및 Se 중에서 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 적어도 하나가 조합된 화합물을 포함할 수 있다. 일 예로, 상변화막(310)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중에서 적어도 하나를 포함할 수 있다. 상변화막(310)은 불순물을 포함할 수 있다. 불순물은 예를 들어, 탄소(C), 질소(N) 또는 실리콘(Si)일 수 있다.
다른 실시예에 있어서, 상변화막(310)은 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중 적어도 하나를 포함할 수 있다. 상변화막(310)은 도전성 금속 산화막과 터널 절연막의 이중 구조이거나, 제 1 도전성 금속 산화막, 터널 절연막, 및 제 2 도전성 금속 산화막의 삼중 구조일 수 있다. 이 경우, 상기 터널 절연막은 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 또는 실리콘 산화물(silicon oxide)을 포함할 수 있다.
상변화막(310)은 예를 들어, 원자 층 증착 공정(ALD Process)을 수행하여 형성될 수 있다. 도 3을 같이 참조하면, 상변화막(310)을 형성하는 것은, 제 1 반응물을 기판(100) 상에 공급하여, 제 1 반응물이 전극홀들(EH) 및 제 2 리세스 영역들(R2)에 의해 노출된 절연막들(200)의 표면들 및 매립 절연 패턴들(210)의 측면들, 기판(100)의 상면 일부분들, 및 전극들(120)의 일측면들 상에 흡착되어 제 1 물질막(132)을 형성하는 것, 제 1 물질막(132)으로 형성되지 않은 제 1 반응물을 불활성 가스를 이용하여 제거하는 것, 제 2 반응물을 기판(100) 상에 공급하여, 제 2 반응물이 제 1 물질막(132)의 표면 상에 흡착되어 제 2 물질막(134)을 형성하는 것, 및 제 2 물질막(134)으로 형성되지 않은 제 2 반응물을 불활성 가스를 이용하여 제거하는 것을 포함하는 하나의 사이클을 복수 회를 반복함으로써 형성될 수 있다. 예를 들어, 제 1 물질막들(132) 및 제 2 물질막들(134)은 전극홀들(EH) 및 제 2 리세스 영역들(R2)에 의해 노출된 절연막들(200)의 표면들 및 매립 절연 패턴들(210)의 측면들, 기판(100)의 상면 일부분들, 및 전극들(120)의 일측면들 상에서 교대로 형성될 수 있다. 즉, 상변화막(310)은 제 1 물질막들(132) 및 제 2 물질막들(134)을 포함할 수 있다. 제 1 물질막(132) 및 제 2 물질막(134)은 상변화 물질을 포함할 수 있다. 일 예로, 제 1 물질막들(132)은 GeTe, InTe, 및 GeTe 중 어느 하나일 수 있고, 제 2 물질막들(134)은 Sb2Te3 및 Bi2Te3 중 어느 하나일 수 있다.
상변화막(310)은 약 10ÅA 내지 약 100ÅA의 두께를 갖도록 형성될 수 있다. 상변화막(310)을 형성한 후에, 열처리 공정이 수행될 수 있다. 열처리 온도는 약 250°C 내지 350°C일 수 있다.
본 발명의 실시예에 따르면, 상변화막(310)을 원자 층 증착 공정을 사용하여 형성함으로써 고밀도의 상변화막(310)이 형성될 수 있다. 이에 따라, 상변화막(310)을 패터닝하여 형성된 상변화 패턴들(130) 내에 보이드가 형성되는 것을 방지하여, 가변 저항 메모리 장치의 신뢰성이 향상될 수 있다.
본 발명의 실시예에 따르면, 상변화막(310)을 원자 층 증착 공정을 사용하여 형성된 상변화 패턴들(130)의 부피들은 제 2 리세스 영역들(R2) 전체를 채워 형성된 상변화 패턴들(130)의 부피들보다 작게 형성될 수 있다. 상변화 패턴들(130)의 부피들이 작아질수록 리셋 전류가 감소하기 때문에, 가변 저항 메모리 장치의 소비 전력을 감소할 수 있다.
캡핑막(320)이 상변화막(310) 상에 형성될 수 있다. 캡핑막(320)은 상변화막(310)의 상면을 덮고, 상변화막(310)으로 둘러싸인 제 2 리세스 영역들(R2) 및 전극홀들(EH)을 채울 수 있다. 캡핑막(320)은 예를 들어, 원자 층 증착 공정(ALD Process)을 수행하여 형성될 수 있다. 증착 공정 동안에 사용되는 증착 소스는 저온 증착이 가능하고, 상변화막(310)과 반응성이 적은 물질을 사용할 수 있다. 증착 소스는 예를 들어, SiH4, SiH2I2 또는 SiI4일 수 있다. 공정 온도는 약 100°C 내지 300°C일 수 있다. 캡핑막(320)을 증착한 후에, 추가 열처리 공정이 수행될 수 있다. 추가 열처리 공정은 약 200°C 내지 약 400°C에서 진행될 수 있다.
도 9a 및 도 9b를 참조하면, 전극홀들(EH) 내에 형성된 상변화막(310) 및 캡핑막(320)을 제거하여, 제 2 리세스 영역들(R2) 내에 상변화 패턴들(130) 및 캡핑 패턴들(140)이 형성될 수 있다. 상변화 패턴들(130) 및 캡핑 패턴들(140)은 제 2 리세스 영역들(R2) 내에 국부적으로 형성될 수 있다. 예를 들어, 상변화 패턴들(130)은 제 2 리세스 영역들(R2)에 의해 노출된 매립 절연 패턴들(210)의 측면들, 전극들(120)의 일측면들, 및 절연막들(200)의 상하면들을 컨포말하게 덮을 수 있다. 캡핑 패턴들(140)은 상변화 패턴들(130)로 둘러싸인 제 2 리세스 영역들(R2) 내를 채울 수 있다. 제거 공정으로 인해, 캡핑 패턴들(140)의 일측면들, 매립 절연 패턴들(210)의 측면들, 및 상변화 패턴들(130)의 일측면들이 전극홀들(EH)로부터 노출될 수 있다. 제거 공정은 등방성 식각 공정이 수행될 수 있다. 일 예로, 제거 공정은 H, Br, I, 또는 F를 포함하는 식각 가스를 사용할 수 있다. 제거 공정은 약 1 MHz 내지 약 5 GHz 주파수와 펄스(pulse)를 이용하여 수행될 수 있다.
상변화 패턴들(130) 및 캡핑 패턴들(140)을 형성한 후에, 전극홀들(EH)의 측벽들 상에 표면처리 공정이 수행될 수 있다. 표면처리 공정으로 인해, 전극홀들(EH)의 측벽들은 울퉁불퉁한 표면들에서 평평한 표면들로 균질화될 수 있다. 표면처리 공정은 예를 들어, 불산(HF)을 사용할 수 있다.
다시 도 1 및 도 2를 참조하면, 제 2 도전 라인들(CL2)이 전극홀들(EH) 내에 형성될 수 있다. 제 2 도전 라인들(CL2)을 형성하는 것은 금속 베리어 패턴들(223)을 형성하는 것과 금속 패턴들(221)을 형성하는 것을 포함할 수 있다. 금속 베리어 패턴들(223)은 저온 증착 공정을 수행하여 형성될 수 있다. 금속 베리어 패턴들(223)은 전극홀들(EH)에 의해 노출된 기판(100)의 상면 일부분들, 매립 절연 패턴들(210)의 측면들, 상변화 패턴들(130)의 일측면들, 및 캡핑 패턴들(140)의 일측면들을 컨포말하게 덮을 수 있다. 증착 공정은 약 200°C 내지 약 400°C에서 수행될 수 있다. 금속 베리어 패턴들(223)이 저온에서 형성됨에 따라, 상변화 패턴들(130)의 휘발을 막을 수 있다. 금속 베리어 패턴들(223)은 상변화 패턴들(130)과 금속 패턴들(221) 사이의 베리어막 및 금속 패턴들(221)을 형성하기 위한 씨드막으로써 사용될 수 있다.
금속 패턴들(221)은 금속 베리어 패턴들(223)로 둘러싸인 전극홀들(EH) 내에 형성될 수 있다. 금속 패턴들(221)은 기판(100)의 상면과 접촉할 수 있으며, 전극홀들(EH)을 채울 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (20)
- 기판 상에 적층된 절연막들;
상기 절연막들을 관통하는 제 1 도전라인;
상기 절연막들과 상기 제 1 도전라인 사이의 스위칭 패턴들;
상기 제 1 도전라인과 상기 스위칭 패턴들 각각 사이의 상변화 패턴; 및
상기 상변화 패턴과 상기 제 1 도전라인 사이에 배치되며, 상기 상변화 패턴에 의해 둘러싸인 영역 내에 배치된 캡핑 패턴을 포함하는 가변 저항 메모리 장치.
- 제 1 항에 있어서,
상기 상변화 패턴 및 상기 캡핑 패턴은 상기 제 1 도전라인과 접촉하는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 캡핑 패턴은 실리콘 질화막 또는 실리콘 산화막인 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 상변화 패턴은 상기 스위칭 패턴들 각각의 일측면 상에서 교대로 적층된 제 1 물질막들 및 제 2 물질막들을 포함하는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 제 1 도전라인은 상기 기판과 접촉하는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 절연막들 중 적어도 하나는 상기 기판과 접촉하는 가변 저항 메모리 장치. - 제 1 항에 있어서,
평면적 관점에서, 상기 제 1 도전라인을 사이에 두고 일 방향으로 이격 배치된 제 1 매립 절연 패턴 및 제 2 매립 절연 패턴을 더 포함하되,
상기 상변화 패턴은:
상기 절연막들 각각의 상면 상에 배치된 제 1 수평 부분;
상기 절연막들 각각의 하면 상에 배치된 제 2 수평 부분;
상기 스위칭 패턴의 일측면 상에 배치되며, 상기 제 1 수평 부분과 상기 제 2 수평 부분을 연결하는 제 1 수직 부분;
상기 제 2 수평 부분으로부터 상기 제 1 매립 절연 패턴의 일측면 상으로 연장하는 제 2 수직 부분; 및
상기 제 2 수평 부분으로부터 상기 제 1 매립 절연 패턴의 상기 일측면과 대향하는 상기 제 2 매립 절연 패턴의 일측면 상으로 연장하는 제 3 수직 부분을 포함하는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 스위칭 패턴들 각각과 상기 상변화 패턴 사이의 전극;
상기 기판의 상면 상에서, 상기 절연막들의 양 측에 배치되는 분리 절연 패턴들; 및
상기 분리 절연 패턴들 각각과 상기 스위칭 패턴들 각각 사이의 제 2 도전라인을 더 포함하는 가변 저항 메모리 장치. - 제 8 항에 있어서,
상기 제 2 도전라인은 상기 절연막들 사이에 개재되는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 스위칭 패턴들은 다이오드인 가변 저항 메모리 장치. - 기판 상에 적층된 절연막들;
상기 절연막들을 관통하는 제 1 도전라인;
상기 절연막들과 상기 제 1 도전라인 사이의 스위칭 패턴들; 및
상기 제 1 도전라인과 상기 스위칭 패턴들 각각 사이의 상변화 패턴을 포함하되,
상기 상변화 패턴은 상기 스위칭 패턴들 각각의 일측면 상에서 교대로 적층된 제 1 물질막들 및 제 2 물질막들을 포함하는 가변 저항 메모리 장치. - 제 11 항에 있어서,
상기 제 1 물질막들은 GeTe, InTe, 및 GeTe 중 어느 하나이고,
상기 제 2 물질막들은 Sb2Te3 및 Bi2Te3 중 어느 하나인 가변 저항 메모리 장치. - 제 11 항에 있어서,
상기 상변화 패턴은,
상기 스위칭 패턴들 상기 각각의 상기 일측면 상에 배치된 수직 부분;
상기 제 1 도전라인 쪽으로, 상기 절연막들 각각의 상면 상으로 연장하는 제 1 수평부분; 및
상기 제 1 도전라인 쪽으로, 상기 절연막들 각각의 하면 상으로 연장하되, 상기 제 1 수평부분과 평행한 제 2 수평부분을 포함하는 가변 저항 메모리 장치. - 제 13 항에 있어서,
상기 상변화 패턴과 상기 제 1 도전라인 사이의 캡핑 패턴을 더 포함하되,
상기 캡핑 패턴은 상기 상변화 패턴으로 둘러싸인 영역 내에 배치되고,
상기 상변화 패턴은 상기 제 1 도전라인과 접촉하는 가변 저항 메모리 장치. - 제 11 항에 있어서,
상기 상변화 패턴과 상기 제 1 도전라인 사이의 캡핑 패턴을 더 포함하되,
상기 캡핑 패턴은 상기 제1 도전 라인과 접촉하는 가변 저항 메모리 장치. - 제 11 항에 있어서,
상기 상변화 패턴과 상기 제 1 도전라인 사이의 캡핑 패턴을 더 포함하되,
상기 제 1 도전라인과 접하는 상기 캡핑 패턴의 일측면은 상기 제 1 도전라인의 측벽과 정렬된 가변 저항 메모리 장치. - 제 11 항에 있어서,
상기 제 1 도전라인은:
상기 절연막들을 관통하는 금속 패턴; 및
상기 금속 패턴을 둘러싸는 금속 베리어 패턴을 더 포함하는 가변 저항 메모리 장치. - 제 1 항에 있어서,
상기 제 1 도전라인을 사이에 두고 양 옆에 배치되고, 상기 절연막들 사이에 개재된 제 2 도전라인들을 더 포함하되,
상기 스위칭 패턴들 각각은 상기 제 2 도전라인들 각각과 상기 상변화 패턴 사이에 배치되는 가변 저항 메모리 장치. - 기판 상에서 서로 평행하며, 제 1 방향으로 이격 배치된 제 1 도전 라인들;
상기 기판의 상면에 대해 수직 방향으로 연장하며, 상기 제 1 도전 라인들 사이에 배치되는 제 2 도전라인;
상기 제 1 도전 라인들 각각과 상기 제 2 도전 라인 사이의 스위칭 패턴; 및
상기 스위칭 패턴과 상기 제2 도전 라인 사이의 상변화 패턴을 포함하되,
상기 상변화 패턴은 상기 제 2 도전 라인과 접하는 상기 상변화 패턴의 일측면으로부터 리세스된 영역을 가지는 가변 저항 메모리 장치. - 제 19 항에 있어서,
상기 영역 내에 배치되는 캡핑 패턴을 더 포함하되,
상기 캡핑 패턴은 상기 제 2 도전라인과 접촉하는 가변 저항 메모리 장치.
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