KR101115512B1 - 상변화 메모리 장치 및 제조 방법 - Google Patents
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Abstract
본 발명은 상변화 메모리 장치 및 제조 방법을 공개한다. 이 방법은 반도체 기판 상에 제1 도전막 및 폴리실리콘 막을 형성하는 단계; 상기 제1 도전막 및 상기 폴리실리콘막을 식각하여 서로 절연된 복수개의 워드라인 및 다이오드용 라인 패턴들을 형성하는 단계; 상기 복수개의 워드라인 및 다이오드용 라인 패턴들 상에 서로 절연된 복수개의 하부 전극 콘택용 라인 패턴들을 형성하는 단계; 상기 하부 전극 콘택용 라인 패턴들과 교차하는 방향으로 상기 복수개의 하부 전극 콘택용 라인패턴들 및 상기 다이오드용 라인 패턴들을 식각하여 서로 절연된 복수개의 하부 전극 콘택들 및 다이오드들을 형성하는 단계; 및 상기 복수개의 하부 전극 콘택들 상에 전기적으로 연결되는 상변화 물질 패턴 및 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다. 따라서 본 발명에 의할 경우, 하부 전극 콘택을 2회 식각함에 따라 발생할 수 있는 액세스 소자와 하부 전극 콘택의 정렬이 틀어질 가능성을 방지하고, 상부 전극막 및 상변화 물질막의 식각량 및 식각 시간을 감소시켜 상변화층의 식각 손상으로 인한 동작 불량을 방지함으로써 데이터의 신뢰성을 향상할 수 있다.
Description
본 발명은 상변화 메모리 장치 및 제조 방법에 관한 것으로, 특히 액세스 소자를 구비하고 하부 전극 콘택을 라인 형태로 형성하는 상변화 메모리 장치 및 제조 방법에 관한 것이다.
최근에 정보통신 기술의 급격한 발전에 따라 대용량의 정보를 무선으로 처리하는 휴대 정보통신 시스템 및 기기의 개발에 적합한 초고속ㆍ대용량ㆍ저 소비전력 등의 특성을 구비하는 차세대 반도체 메모리 장치의 필요성이 크게 요구되고 있다.
즉, 차세대 반도체 메모리 장치는 종래의 플래시(flash) 메모리 장치의 비휘발성, SRAM 장치의 고속 동작, DRAM 장치의 고집적성 등을 구비하면서도 더 낮은 소비 전력 특성을 가져야 한다.
이러한 차세대 반도체 메모리 장치들 중에서 PRAM( 이하, 상변화 메모리 장치라 칭함)은 단순한 구조를 가지면서도 저렴한 비용으로 고집적화를 이룰 수 있으며, 고속 동작이 가능하다는 장점으로 인해 최근들어 가장 주목받는 차세대 메모리 장치중의 하나로 떠오르고 있다.
상변화 메모리 장치는 크게 액세스 소자(access device)와 상변화 물질을 포함하여 이루어진다. 여기에서, 액세스 소자는 상변화 물질에 정보를 저장시키거나, 상변화 물질에 저장되는 정보를 독출할 수 있도록 소정의 간격을 두고 교차되면서 구성되는 워드 라인과 비트 라인에 전기적으로 연결된다.
또한, 상변화 물질은 액세스 소자의 상부에 형성되고, 상변화 물질을 중심으로 상부 전극과 하부 전극에 접촉되도록 형성된다.
이러한 상변화 메모리 장치에서의 데이터 저장은 상변화 물질의 결정 구조 변화에 의한 저항 차이를 이용하여 이루어진다. 이러한 상변화 물질로서는, 게르마늄(Ge), 안티몬(Sb) 및 텔레늄(Te)으로 구성된 칼코겐화합물(GST: Ge-Sb-Te)이 사용될 수 있는데, 상변화 물질은 공급되는 전류의 크기 및 공급 시간에 의존하여 결정 구조가 달라진다.
즉, 상기 상변화 물질은 소정의 조건에서 비정질 상태(amorphous state) 또는 결정 상태(crystalline state)를 갖는다. 상기 비정질 상태의 상변화 물질은 상기 결정 상태의 상변화 물질에 비하여 높은 비저항을 갖는다. 이에 따라, 상기 상변화 물질을 통하여 흐르는 전류량의 차이를 감지함으로써 상기 상변화 메모리 장치의 단위 셀에 저장된 논리 정보를 판별할 수 있다.
한편, 상변화 물질을 동작시키기 위해서는 하부 전극 콘택을 통하여 유입되는 전류와 하부 전극 콘택의 저항에 의하여 발생하는 열이 중요하며 하부 전극 콘택의 상부와 접촉되는 상변화 물질, 즉 상변화 영역을 작은 전류에도 쉽게 비결정질 혹은 결정질 상변화 물질로 변환시키기 위해서는 하부 전극 콘택의 저항이 커야 하며 하부 전극 콘택과 상변화 물질의 접촉 면적이 작아야 한다.
하지만, 종래의 하부 전극 콘택을 라인 형태로 형성하는 기술은 하부 전극 콘택을 워드 라인 방향 및 워드 라인과 교차하는 방향으로 2회 식각함에 따라 하부 전극 콘택과 억세스 소자 간의 정렬이 틀어질 가능성이 있고, 상변화층 및 상부 전극을 증착후 패터닝할 때 라인으로 형성된 하부 전극 콘택을 분리시키는데 있어서 식각해야 하는 대상이 커서 공정 개발에 어려움이 있으며 식각 시간의 증가로 인한 상변화층 어택(attack)에 의한 식각 손상 가능성이 증가되는 문제점이 있었다.
본 발명의 목적은 액세스 소자와 하부 전극 콘택을 동시에 식각하여 자동으로 정렬되어 형성되게 하고, 상부 전극막 및 상변화 물질막 식각을 하부 전극 콘택 식각과 분리하여 독립적으로 수행하는 상변화 메모리 장치의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 본 발명의 상변화 메모리 장치의 제조 방법에 의하여 제조된 상변화 메모리 장치를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법은 반도체 기판 상에 제1 도전막 및 폴리실리콘 막을 형성하는 단계; 상기 제1 도전막 및 상기 폴리실리콘막을 식각하여 서로 절연된 복수개의 워드라인 및 다이오드용 라인 패턴들을 형성하는 단계; 상기 복수개의 워드라인 및 다이오드용 라인 패턴들 상에 서로 절연된 복수개의 하부 전극 콘택용 라인 패턴들을 형성하는 단계; 상기 하부 전극 콘택용 라인 패턴들과 교차하는 방향으로 상기 복수개의 하부 전극 콘택용 라인패턴들 및 상기 다이오드용 라인 패턴들을 식각하여 서로 절연된 복수개의 하부 전극 콘택들 및 다이오드들을 형성하는 단계; 및 상기 복수개의 하부 전극 콘택들 상에 전기적으로 연결되는 상변화 물질 패턴 및 상부 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 복수개의 하부 전극 콘택용 라인 패턴들은 상기 다이오드용 라인 패턴들과 동일한 방향으로 연장되는 L자 형태의 라인 형상을 가지며 상기 다이오드용 라인 패턴들 각각의 일부분 상에 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 복수개의 하부 전극 콘택용 라인 패턴들을 형성하는 단계는 서로 인접하는 2개의 하부 전극 콘택용 라인 패턴들 사이에 형성되어 상기 서로 인접하는 2개의 하부 전극 콘택용 라인패턴들 각각의 적어도 일부를 노출시키는 복수개의 트렌치들을 갖는 제1 절연막을 형성하는 단계; 상기 제1 절연막 상에 하부 전극 콘택용 제2 도전막과 제1 스페이서 막을 증착하는 단계; 및 상기 하부 전극 콘택용 제2 도전막과 상기 제1 스페이서 막을 식각하여 상기 하부 전극 콘택용 제2 도전막을 분리시키는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 상변화 물질 패턴 및 상부 전극을 형성하는 단계는 상기 하부 전극 콘택들 상에 상변화층 콘택홀을 형성하는 단계; 상기 상변화층 콘택홀 상에 상변화 물질막 및 상부 전극막을 순차적으로 증착하는 단계; 상기 상부 전극막 및 상기 상변화 물질막을 동시에 식각하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 제1 도전막 및 폴리실리콘 막을 형성하는 단계는 상기 반도체 기판 및 상기 제1 도전막 사이에 제1 층간 절연막을 증착하는 단계; 노광 및 식각 공정을 이용하여 상기 제1 도전막을 부분 식각한 후에 제2 층간 절연막으로 갭필하는 단계; 상기 제1 도전막의 상부 면이 노출될 때까지 상기 제2 층간 절연막에 연마 공정을 수행하는 단계; 상기 제1 도전막 및 상기 제2 층간 절연막 상에 상기 폴리실리콘 막을 증착하는 단계; 를 더 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 상변화층 콘택홀을 형성하는 단계는 상기 복수개의 하부 전극 콘택용 라인 패턴 및 상기 다이오드용 라인 패턴의 적층들 사이를 갭필 절연막으로 상기 다이오드용 라인 패턴과 동일한 방향으로 갭필하는 단계; 상기 하부 전극 콘택들의 상부 면이 노출될 때까지 상기 갭필 절연막에 연마 공정을 수행하는 단계; 상기 제1 절연막을 증착하고 부분 식각하여 상기 하부 전극 콘택들을 노출시키는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 복수개의 하부 전극 콘택들 및 다이오드들을 형성하는 단계는 상기 제2 층간 절연막 및 상기 폴리실리콘 막들 상에 제3 층간 절연 막을 증착하는 단계; 상기 제3 층간 절연막 및 상기 폴리실리콘 막들 상에 금속 실리사이드막을 형성하고 열처리하여 상기 폴리실리콘 막들 상부의 소정 깊이만큼 금속을 확산시킬 수 있는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 금속 실리사이드막은 코발트 실리사이드막, 니켈 실리사이드막 또는 타이타늄 실리사이드막을 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법은 상기 상변화 물질막 증착 전에 상기 상변화층 콘택홀을 제2 스페이서 막으로 갭필하는 단계; 상기 제1 절연막의 상부면 및 상기 하부 전극 콘택들의 상부면이 부분적으로 노출되도록 식각하여 제2 스페이서를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 폴리실리콘 막은 PN-다이오드 또는 쇼트키 배리어 다이오드인 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 하부 전극 콘택들은 불순물로 도핑된 폴리실리콘, 금속 및 도전성 금속 질화물 중 어느 하나를 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 중 어느 하나를 이용하여 형성되는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 제조 방법의 상기 상부 전극막은 불순물로 도핑된 폴리실리콘, 금속 및 도전성 금속 질화물 중 어느 하나를 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 중 어느 한 공정을 이용하여 형성하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 상변화 메모리 장치는 반도체 기판 상에 적층되는 제1 도전막 및 폴리실리콘 막; 상기 제1 도전막 및 상기 폴리실리콘막을 식각하여 형성되는 서로 절연된 복수개의 워드라인 및 다이오드용 라인 패턴들; 상기 복수개의 워드라인 및 다이오드용 라인 패턴들 상에 형성되는 서로 절연된 복수개의 하부 전극 콘택용 라인 패턴들; 상기 하부 전극 콘택용 라인 패턴들과 교차하는 방향으로 상기 복수개의 하부 전극 콘택용 라인패턴들 및 상기 다이오드용 라인 패턴들을 식각하여 형성되는 서로 절연된 복수개의 하부 전극 콘택들 및 다이오드들; 및 상기 복수개의 하부 전극 콘택들 상에 적층되어 전기적으로 연결되는 상변화 물질 패턴 및 상부 전극을 구비하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 상기 복수개의 하부 전극 콘택용 라인 패턴들은 상기 다이오드용 라인 패턴들과 동일한 방향으로 연장되는 L자 형태의 라인 형상을 가지며 상기 다이오드용 라인 패턴들 각각의 일부분 상에 형성되는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 상기 복수개의 하부 전극 콘택용 라인 패턴들은 서로 인접하는 2개의 하부 전극 콘택용 라인 패턴들 사이에 형성되는 복수개의 트렌치들을 갖는 제1 절연막을 형성하고, 상기 제1 절연막 상에 하부 전극 콘택용 제2 도전막과 제1 스페이서 막을 증착한 후에, 상기 하부 전극 콘택용 제2 도전막과 상기 제1 스페이서 막을 식각하여 상기 하부 전극 콘택용 제2 도전막을 분리시켜 형성하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 상기 상변화 물질 패턴 및 상기 상부 전극은 상기 하부 전극 콘택들 상에 상변화층 콘택홀을 형성하고 상변화 물질막 및 상부 전극막을 순차적으로 증착한 후에 상기 상부 전극막 및 상기 상변화 물질막을 동시에 식각하여 형성하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 상기 제1 도전막 및 상기 폴리실리콘 막은 상기 반도체 기판 및 상기 제1 도전막 사이에 제1 층간 절연막을 증착하고 상기 제1 도전막을 부분 식각한 후에 제2 층간 절연막으로 갭필하고 상기 제1 도전막의 상부 면이 노출될 때까지 상기 제2 층간 절연막에 연마 공정을 수행 한 후에 상기 제1 도전막 및 상기 제2 층간 절연막 상에 상기 폴리실리콘 막을 증착하여 형성하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 상기 상변화층 콘택홀은 상기 복수개의 하부 전극 콘택용 라인 패턴 및 상기 다이오드용 라인 패턴의 적층들 사이를 갭필 절연막으로 갭필하고 상기 하부 전극 콘택들의 상부 면이 노출될 때까지 상기 갭필 절연막에 연마 공정을 수행한 후에 상기 제1 절연막을 증착하고 부분 식각하여 형성하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 상기 복수개의 하부 전극 콘택들 및 다이오드들은 상기 제2 층간 절연막 및 상기 폴리실리콘 막들 상에 제3 층간 절연 막을 증착한 후에 상기 제3 층간 절연막 및 상기 폴리실리콘 막들 상에 금속 실리사이드막을 형성하고 열처리하여 상기 폴리실리콘 막들 상부의 소정 깊이만큼 금속을 확산시켜 형성할 수 있는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 상기 금속 실리사이드막은 코발트 실리사이드막, 니켈 실리사이드막 또는 타이타늄 실리사이드막을 포함하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 상변화 메모리 장치는 상기 상변화 물질막 증착 전에 상기 상변화층 콘택홀을 제2 스페이서 막으로 갭필하고 상기 제1 절연막의 상부면 및 상기 하부 전극 콘택들의 상부면이 부분적으로 노출되도록 식각하여 제2 스페이서를 형성하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 상기 폴리실리콘 막은 PN-다이오드 또는 쇼트키 배리어 다이오드인 것을 특징하는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 상기 하부 전극 콘택들은 불순물로 도핑된 폴리실리콘, 금속 및 도전성 금속 질화물 중 어느 하나를 스퍼터링 공정, 화학 기상 증착 공정, 및 원자층 적층 공정 중 어느 하나를 이용하여 형성되는 것을 특징으로 한다.
상기 다른 목적을 달성하기 위한 본 발명의 상변화 메모리 장치의 상기 상부 전극막은 불순물로 도핑된 폴리실리콘, 금속 및 도전성 금속 질화물 중 어느 하나를 스퍼터링 공정, 화학 기상 증착 공정, 및 원자층 적층 공정 중 어느 한 공정을 이용하여 형성하는 것을 특징으로 한다.
본 발명의 상변화 메모리 장치 및 제조 방법은 하부 전극 콘택을 2회 식각함에 따라 발생할 수 있는 액세스 소자와 하부 전극 콘택의 정렬이 틀어질 가능성을 방지하고, 상부 전극막 및 상변화 물질막의 식각량 및 식각 시간을 감소시켜 상변화층의 식각 손상으로 인한 동작 불량을 방지함으로써 데이터의 신뢰성을 향상할 수 있다.
도 1a 내지 도 11c는 본 발명에 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정별 평면도, 정면도 및 측면도이다.
도 12는 본 발명의 실시예에 따른 상변화 메모리 장치를 설명하기 위한 사시도이다.
도 12는 본 발명의 실시예에 따른 상변화 메모리 장치를 설명하기 위한 사시도이다.
이하, 본 발명의 상변화 메모리 장치 및 제조 방법을 설명하면 다음과 같다.
도 1a 내지 도 11c는 본 발명에 실시예에 따른 상변화 메모리 장치의 제조 방법을 설명하기 위한 공정별 평면도, 정면도 및 측면도로서, 각 공정별 도면의 a도는 평면도, b도는 a도에서 절단선 A-A'에 의해 절단된 정면도, c도는 a도에서 절단선 B-B'에 의해 절단된 측면도를 나타낸다.
도 1b 및 도 1c에 도시한 것과 같이, 기판(100) 상에 제1 층간 절연막(110) 및 제 1 도전막(120)을 순차적으로 증착하고 노광 및 식각 공정을 이용하여 제 1 도전막(120)을 부분 식각한 후에 제2 층간 절연막(130)으로 갭필한다.
상기 제 1 도전막(120)은 메모리 셀들을 소정의 방향으로 연결하는 배선인 워드 라인으로 사용되므로 반도체 장치의 속도를 증가시키기 위해 비저항이 낮은 물질인 금속성 물질들 중의 하나로 형성될 수 있다.
제 1 도전막(120)의 상부 면이 노출될 때까지 제2 층간 절연막(130)에 에칭 백 공정 또는 화학적 기계적 연마(Chemical Mechanical Polishing, CMP) 공정을 수행한 후에 폴리실리콘 막(140)을 두껍게 증착한다.
폴리실리콘 막(140)은 화학기상증착(CVD) 기술 또는 물리기상증착(PVD) 기술을 이용하여 형성하는데, 증착 공정에서 인시튜(in-situ)로 도핑되는 제 1 도전형(예를 들면, N형)의 불순물들을 포함할 수 있고 에피택시얼 공정을 수행하여 다결정 구조를 단결정 구조로 바꾸어 형성할 수도 있다.
상기 폴리실리콘 막(140)은 PN-다이오드, P형 쇼트키 배리어 다이오드, 또는 N형 쇼트키 배리어 다이오드일 수 있다.
노광 및 식각 공정을 이용하여 워드 라인 방향으로 폴리실리콘 막(140) 및 제 1 도전막(120)을 부분 식각한다.
도 1a를 참조하면 폴리실리콘 막(140)은 워드 라인 방향으로 평행하게 2개의 벽 형태(wall type)로 형성되고 제2 층간 절연막(130)은 폴리실리콘 막(140) 외의 영역에 형성된다.
도 2b 및 도 2c에 도시한 것과 같이, 제2 층간 절연막(130) 및 2 개의 서로 분리된 폴리실리콘 막(140) 상에 제3 층간 절연막(150)으로 덮은 후에 2 개의 폴리실리콘 막(140)의 상부 면이 노출될 때까지 제3 층간 절연막(150)에 에치 백 공정 또는 화학적 기계적 연마 공정을 수행하여 평탄화한다.
도 2a를 참조하면 폴리실리콘 막(140)은 워드 라인 방향으로 평행하게 2개의 벽 형태(wall type)로 형성되고 제3 층간 절연막(150)은 폴리실리콘 막(140) 외의 영역에 형성된다.
도 3b 및 도 3c에 도시한 것과 같이, 제3 층간 절연막(150) 및 2 개의 벽 형태의 폴리실리콘 막(140) 상에 금속 실리사이드막(160)를 형성한 후에 어닐링(annealing)하여 2 개의 폴리실리콘 막(140) 상부의 소정 깊이만큼 금속을 확산시킨다. 그 후에 2 개의 서로 분리된 금속 실리사이드막(160)의 상부 면이 노출될 때까지 제3 층간 절연막(150)에 에치 백 공정 또는 화학적 기계적 연마 공정을 수행하여 평탄화한다.
여기에서, 상기 금속 실리사이드막(160)은 후술하는 하부 전극 콘택과의 접촉 저항을 줄이기 위한 것으로서, 코발트 실리사이드막, 니켈 실리사이드막 또는 타이타늄 실리사이드막으로 형성할 수 있다.
도 3a를 참조하면 금속 실리사이드막(160)은 워드 라인 방향으로 평행하게 2개의 벽 형태(wall type)로 형성되고 제3 층간 절연막(150)은 금속 실리사이드막(160) 외의 영역에 형성된다.
도 4b 및 도 4c에 도시한 것과 같이, 금속 실리사이드막(160) 및 제3 층간 절연막(150) 상에 제4 층간 절연막(170)을 형성하고, 노광 및 식각 공정을 이용하여 제4 층간 절연막(170)을 부분적으로 식각함으로써, 제4 층간 절연막(170)에 금속 실리사이드막(160) 및 제3 층간 절연막(150)의 일부를 부분적으로 노출시키는 하부 전극 콘택홀(180H)을 형성한다.
제4 층간 절연막(170) 및 하부 전극 콘택홀(180H) 상에 제2 도전막(180)을 증착한다.
상기 제2 도전막(180)은 하부 전극 콘택용으로 금속 또는 도전성 금속 질화물을 사용하여 형성되는데, 예를 들어 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 알루미늄 질화물(AlN) 또는 티타늄 알루미늄 질화물(TiAlN) 등을 사용하여 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정을 이용하여 형성된다.
증착된 제2 도전막(180) 상에 제1 스페이서 막(190)을 증착하는데, 하부 전극 콘택홀(180H) 측벽에 형성된 제2 도전막(180)을 식각으로부터 보호하도록 제2 도전막(180)에 대하여 식각 선택성을 갖는 물질을 사용하여 형성된다.
여기에서, 식각 선택성은 두 물질에 특정 식각 가스 또는 식각 용액을 사용하여 식각하였을 때 두 물질 중 어느 한 물질만 선택적으로 식각되는 것을 말한다.
제1 스페이서 막(190)은 실리콘 질화물과 같은 질화물이나 실리콘 옥시나이트라이드(SiON) 또는 티타늄 옥시나이트라이드(TiON) 등의 산질화물을 사용하여 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 또는 원자층 적층 공정을 이용하여 형성된다.
도 4a를 참조하면 제1 스페이서 막(190)이 증착하여 형성되어 있다.
도 5b 및 도 5c에 도시한 것과 같이, 제1 스페이서 막(190) 및 제2 도전막(180)을 이방성 식각하여 분리된 제1 스페이서(195) 및 분리된 하부 전극 콘택(185)을 형성하는데, 제1 스페이서(195)은 제4 층간 절연막(170)에 대하여 식각 선택성을 갖는 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막일 수 있다.
예를 들어, 제4 층간 절연막(170)이 실리콘 산화막인 경우 제1 스페이서(195)는 실리콘 질화막 또는 실리콘 산화질화막일 수 있고, 제4 층간 절연막(170)이 실리콘 질화막인 경우 제1 스페이서(195)은 실리콘 산화막일 수 있다.
도 5a를 참조하면 하부 전극 콘택(185)은 워드 라인 방향으로 평행하게 2개의 라인 형태(line type)로 형성되고, 제1 스페이서(195)은 하부 전극 콘택의 두 라인들 사이를 분리하여 형성되며, 제4 층간 절연막(170)은 하부 전극 콘택(185) 라인 외의 영역에 형성된다.
도 6b 및 도 6c에 도시한 것과 같이, 분리된 제1 스페이서(195) 사이를 제1 갭필 절연막(197)으로 하부 전극 콘택홀(180H)을 갭필(gap fill)하고 분리된 제1 스페이서(195) 및 제4 층간 절연막(170)의 상부 면이 노출될 때까지 제1 갭필 절연막(197)에 에치 백 공정 또는 화학적 기계적 연마 공정을 수행하여 평탄화한다.
도 6a를 참조하면 하부 전극 콘택(185)은 워드 라인 방향으로 평행하게 2개의 라인 형태(line type)로 형성되고 제4 층간 절연막(170)은 하부 전극 콘택(185) 라인 외측부에 형성되며 제1 갭필 절연막(197) 및 제1 스페이서(195)은 하부 전극 콘택(185) 라인 내측부에 하부 전극 콘택의 두 라인들 사이를 분리하여 형성된다.
도 7b 및 도 7c에 도시한 것과 같이, 노광 및 식각 공정을 이용하여 노출된 제4 층간 절연막(170), 하부 전극 콘택(185), 금속 실리사이드막(160), 폴리실리콘 막(140)을 워드 라인과 교차하는 방향으로 동시에 식각하여 분리된 다이오드(145), 금속 실리사이드층(165) 및 하부 전극 콘택(185)의 적층들을 만든다.
이때, 노광 및 식각은 한번의 식각 공정을 통해 형성되기 때문에 다이오드(145)와 하부 전극 콘택(185)이 자동으로 정렬(self-aligned)되어 형성되므로 종래에 하부 전극 콘택(185)을 워드 라인 방향 및 워드 라인과 교차하는 방향으로 2회 식각함에 따른 하부 전극 콘택과 액세스 소자인 다이오드(145) 간의 정렬이 틀어질 가능성을 방지할 수 있게 된다.
도 7a를 참조하면 복수개의 직사각형들이 워드 라인 방향으로 라인 상에 평행하게 분리되어 정렬되고 제 1 도전막(120)이 복수개의 직사각형들 외의 영역에 형성된다.
각 직사각형 내에는 하부 전극 콘택(185)이 워드 라인 방향으로 라인 형태(line type)로 형성되고 제4 층간 절연막(170)이 하부 전극 콘택(185) 라인 외측부에 형성되며 제1 갭필 절연막(197) 및 제1 스페이서(195)가 하부 전극 콘택(185) 라인 내측부에 하부 전극 콘택의 두 라인들 사이를 분리하여 형성된다.
도 8b 및 도 8c에 도시한 것과 같이, 분리된 다이오드(145)들 사이를 제2 갭필 절연막(200)으로 갭필하고 하부 전극 콘택(185)의 상부 면이 노출될 때까지 제2 갭필 절연막(200)에 에치 백 공정 또는 화학적 기계적 연마 공정을 수행하여 평탄화한다.
도 8a를 참조하면 복수개의 정사각형들이 워드 라인 방향으로 2개의 라인 상에 평행하게 분리되어 정렬되고 제2 갭필 절연막(200)이 복수개의 정사각형들 외의 영역에 형성된다.
각 정사각형 내에는 하부 전극 콘택(185)이 워드 라인 방향으로 라인 형태(line type)로 형성되고 제4 층간 절연막(170)이 하부 전극 콘택(185) 라인 외측부에 형성되며 제1 스페이서(195)가 하부 전극 콘택(185) 라인 내측부에 하부 전극 콘택의 두 라인들 사이를 분리하여 형성된다.
도 9b 및 도 9c에 도시한 것과 같이, 하부 전극 콘택(185) 및 제2 갭필 절연막(200) 상에 제5 층간 절연막(210)을 형성하고, 노광 및 식각 공정을 이용하여 제5 층간 절연막(210)을 부분적으로 식각함으로써 제5 층간 절연막(210)에 하부 전극 콘택(185)을 부분적으로 노출시키는 상변화층 콘택홀(230H)을 형성한다.
제5 층간 절연막(210) 상부 및 상변화층 콘택홀(230H) 내부에 제2 스페이서 막(미도시)을 증착하고 이방성 식각 공정을 이용하여 상변화층 콘택홀(230H)의 측벽에 증착된 제2 스페이서 막 외의 제5 층간 절연막(210) 상부 및 상변화층 콘택홀(230H) 하부에 증착된 제2 스페이서 막을 식각하여 워드 라인과 수직 방향으로 평행한 제2 스페이서(220)을 형성한다.
제2 스페이서 막은 실리콘 질화물과 같은 질화물이나 실리콘 옥시나이트라이드(SiON) 또는 티타늄 옥시나이트라이드(TiON) 등의 산질화물 등으로서 제5 층간 절연막(210)에 대하여 식각 선택성을 갖는 물질을 사용하여 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 또는 원자층 적층 공정을 이용하여 형성된다.
이때 제2 스페이서(220)은 상변화층 콘택홀(230H)의 하부 면적을 작게 하여 하부 전극 콘택(185)과 상변화층과의 접촉면적을 감소시키므로 하부 전극 콘택의 저항이 증가하고 리셋 전류 량이 감소됨에 따라 소모 전력을 절감할 수 있게 된다.
도 9a를 참조하면 복수개의 직사각형들이 워드 라인 방향으로 2개의 라인 상에 평행하게 분리되어 정렬되고 제2 스페이서(220)가 워드 라인과 수직 방향으로 각각의 직사각형들의 좌우측면상에 라인 형태로 형성된다.
각 직사각형 내에는 하부 전극 콘택(185)이 워드 라인 방향으로 데시 라인 형태(dash line type)로 형성되고 제4 층간 절연막(170)이 하부 전극 콘택(185) 라인 외측부에 형성되며 제1 스페이서(195)가 하부 전극 콘택(185) 라인 내측부에 하부 전극 콘택(185)의 두 데시 라인들 사이를 분리하여 형성된다.
도 10b 및 도 10c에 도시한 것과 같이, 제5 층간 절연막(210), 제2 스페이서(220) 및 부분적으로 노출된 하부 전극 콘택(185)을 모두 덮도록 상변화 물질막(230)을 증착하여 상변화층 콘택홀(230H)을 갭필(gap fill)한 후에 상변화 물질막(230) 상에 제3 도전막(240)을 증착한다.
여기에서, 상변화 물질막(230)은 칼코겐 화합물을 포함하는데, 예로서는 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 비소-안티몬-텔루륨(As-Sb-Te), 주석-안티몬-텔루륨(Sn-Sb-Te), 주석-인듐-안티몬-텔루륨(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루륨(As-Ge-Sb-Te) 등을 들 수 있다.
또한, 제3 도전막(240)은 상부 전극용 물질로서 증착성과 스텝 카버리지(STEP Coverage)가 좋은 금속 또는 도전성 금속 질화물을 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정을 이용하여 형성할 수 있다.
도 10a를 참조하면 제3 도전막(240)이 증착하여 형성되어 있다.
도 11b 및 도 11c에 도시한 것과 같이, 상기 제3 도전막(240) 상에 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하여 제3 도전막(240) 및 상변화 물질막(230)을 동시에 식각하여 상변화 물질막 패턴(235)과 상부 전극(245)을 형성한다.
도 11a를 참조하면 복수개의 제5 층간 절연막(210)들이 워드 라인과 수직 방향으로 복수개의 제3 도전막(245)들 사이에 라인 형태로 형성된다.
이때, 식각되는 대상이 상부 전극용 제3 도전막(240) 및 상변화 물질막(230) 뿐이므로 상부 전극용 제3 도전막(240), 상변화 물질막(230) 및 하부 전극(185)을 동시에 식각해야 하는 종래 기술보다 식각량 및 식각 시간이 감소할 수 있어 식각에 공격을 받기 쉬운 상변화 물질막(230)을 안정적으로 보호할 수 있게 된다.
도 12는 본 발명의 실시예에 따른 상변화 메모리 장치를 설명하기 위한 사시도로서, 도 11b의 원점(0)에서 X축상 X1 지점 및 도 11c의 원점(0)에서 Y축상 Y1 지점 까지의 단면을 나타낸다.
도 1 내지 도 12를 참조하여 본 발명에 따른 반도체 장치를 설명하면 다음과 같다.
기판(10) 상에 제1 층간 절연막(110)이 적층되고 제1 층간 절연막(110) 상에 제 1 도전막(120)이 증착되며 노광 및 식각 공정을 이용하여 제 1 도전막(120)이 부분 식각된 후에 제2 층간 절연막(130)에 의해 갭필된다.
상기 제 1 도전막(120)은 메모리 셀들을 소정의 방향으로 연결하는 배선인 워드 라인으로 사용되므로, 반도체 장치의 속도를 증가시키기 위해 비저항이 낮은 물질인 금속성 물질들 중의 하나로 형성될 수 있다.
제 1 도전막(120) 상에 폴리실리콘 막(도 1c, 140)이 두껍게 증착되는데, 폴리실리콘 막(도 1c, 140)은 화학기상증착(CVD) 기술 또는 물리기상증착(PVD) 기술을 이용하여 형성되며 증착 공정에서 인시튜(in-situ)로 도핑되는 제 1 도전형(예를 들면, N형)의 불순물들을 포함할 수 있고 에피택시얼 공정을 수행하여 다결정 구조를 단결정 구조로 바꾸어 형성할 수도 있다.
상기 폴리실리콘 막(도 1c, 140)은 PN-다이오드, P형 쇼트키 배리어 다이오드, 또는 N형 쇼트키 배리어 다이오드일 수 있다.
노광 및 식각 공정에 의하여 워드 라인 방향으로 폴리실리콘 막(도 1c, 140) 및 제 1 도전막(120)이 부분 식각되어 노출된 제2 층간 절연막(130) 상에 제3 층간 절연막(150)이 갭필되고, 제3 층간 절연막(150) 및 2 개의 폴리실리콘 막(도 1c, 140) 상에 금속 실리사이드막(도 3b, 160)를 형성한 후에 어닐링(annealing)하여 2 개의 폴리실리콘 막(도 1c, 140) 상부의 소정 깊이만큼 침투시킨다.
여기에서, 금속 실리사이드막(도 3b, 160)은 하부 전극 콘택(185)과의 접촉 저항을 줄이고 이상 반응을 방지하기 위한 것으로서 코발트 실리사이드막, 니켈 실리사이드막 또는 타이타늄 실리사이드막으로 형성할 수 있다.
금속 실리사이드막(도 3b, 160) 및 제3 층간 절연막(150) 상에 제4 층간 절연막(170)을 형성하고, 노광 및 식각 공정을 이용하여 제4 층간 절연막(170)을 부분적으로 식각함으로써, 제4 층간 절연막(170)에 금속 실리사이드막(도 3b, 160)을 부분적으로 노출시키는 하부 전극 콘택홀(도 4c, 180H)을 형성한다.
제4 층간 절연막(170) 및 부분적으로 노출된 금속 실리사이드막(도 3b, 160) 상에 제2 도전막(도 4c, 180)을 증착하고, 증착된 제2 도전막(도 4c, 180) 상에 제1 스페이서 막(도 4c, 190)을 증착한 후에 이방성 식각하여 분리된 제1 스페이서(195) 및 분리된 하부 전극 콘택(185)을 형성한다.
상기 제2 도전막(도 4c, 180)은 금속 또는 도전성 금속 질화물을 사용하여 형성되는데, 예를 들어 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta), 알루미늄(Al), 구리(Cu), 텅스텐 질화물(WN), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 알루미늄 질화물(AlN) 또는 티타늄 알루미늄 질화물(TiAlN) 등을 포함한다.
또한, 제1 스페이서 막(도 4c, 190)은 하부 전극 콘택(185)의 두 라인들 사이를 분리하고 하부 전극 콘택홀(도 4c, 180H) 측벽에 형성된 하부 전극 콘택(185)을 식각으로부터 보호하도록 제2 도전막(도 4c, 180)에 대하여 식각 선택성을 갖는 물질, 예를 들어 실리콘 질화물과 같은 질화물이나 실리콘 옥시나이트라이드(SiON) 또는 티타늄 옥시나이트라이드(TiON) 등의 산질화물을 사용하여 형성된다.
분리된 제1 스페이서(195) 사이를 제1 갭필 절연막(197)으로 하부 전극 콘택홀(도 4c, 180H)을 갭필(gap fill)하고 노광 및 식각 공정을 이용하여 노출된 제4 층간 절연막(170), 하부 전극 콘택(185), 금속 실리사이드막(도 3b, 160), 폴리실리콘 막(도 1c, 140)을 워드 라인과 교차하는 방향으로 동시에 식각하여 분리된 다이오드(145), 금속 실리사이드층(165) 및 하부 전극 콘택(185)의 적층들이 워드 라인 방향으로 2개의 라인 상에 평행하게 분리되어 정렬된다.
이때, 노광 및 식각은 한번의 식각 공정을 통해 형성되기 때문에 다이오드(145)와 하부 전극 콘택(185)이 자동으로 정렬(self-aligned)되어 형성되게 되므로 종래에 하부 전극 콘택(185)을 워드 라인 방향 및 워드 라인과 교차하는 방향으로 2회 노광 및 식각함에 따른 하부 전극 콘택(185)과 액세스 소자간의 정렬이 틀어질 가능성을 방지할 수 있게 된다.
분리된 다이오드(145), 금속 실리사이드층(165) 및 하부 전극 콘택(185)의 적층들 사이를 워드 라인과 교차하는 방향으로 제2 갭필 절연막(도 8b, 200)으로 갭필하고 하부 전극 콘택(185) 및 제2 갭필 절연막(도 8b, 200) 상에 제5 층간 절연막(210)이 형성되고, 노광 및 식각 공정을 이용하여 제5 층간 절연막(210)이 부분적으로 식각됨으로써 제5 층간 절연막에 하부 전극 콘택(185)을 부분적으로 노출시키는 상변화층 콘택홀(도 9b, 230H)이 형성된다.
제3 갭필 절연막으로 상변화층 콘택홀(도 9b, 230H)을 갭필(gap fill)하고 이방성 식각 공정을 이용하여 제5 층간 절연막의 상부면 및 하부 전극 콘택(185)의 상부면이 부분적으로 노출되도록 식각하여 제2 스페이서(220)을 형성한다.
상기 제2 스페이서(220)은 상변화층 콘택홀(도 9b, 230H)의 내측벽에 상변화층을 정의하기 위한 것으로서, 실리콘 산화막 및 실리콘 질화막을 포함하는 절연성 물질들 중에서 선택된 한가지로 워드 라인과 수직 방향으로 형성된다.
제5 층간 절연막(210), 제2 스페이서(220) 및 부분적으로 노출된 하부 전극 콘택(185)을 모두 덮도록 상변화 물질막(도 10b, 230)이 증착되어 상변화층 콘택홀(도 9b, 230H)을 갭필(gap fill)한 후에 상변화 물질막 상에 제3 도전막(도 10b, 240)이 증착된다.
여기에서, 상변화 물질막(도 10b, 230)은 게르마늄-안티몬-텔루륨(Ge-Sb-Te), 비소-안티몬-텔루륨(As-Sb-Te), 주석-안티몬-텔루륨(Sn-Sb-Te), 주석-인듐-안티몬-텔루륨(Sn-In-Sb-Te), 비소-게르마늄-안티몬-텔루륨(As-Ge-Sb-Te)과 같은 칼코겐 화합물을 포함하고, 제3 도전막은 상부 전극(245)용 물질로서 증착성과 스텝 카버리지(STEP Coverage)가 좋은 금속 또는 도전성 금속 질화물을 포함한다.
제3 도전막(도 10b, 240) 상에 마스크 패턴을 식각 마스크로 사용하여 제3 도전막(도 10b, 240) 및 상변화 물질막(도 10b, 230)을 동시에 식각하여 상변화 물질막 패턴(235)과 상부 전극(245)이 형성한다.
이때, 식각되는 대상이 제3 도전막(도 10b, 240) 및 상변화 물질막(도 10b, 230) 뿐이므로 제3 도전막, 상변화 물질막(도 10b, 230) 및 하부 전극(185)을 동시에 식각해야 하는 종래 기술보다 식각량 및 식각 시간이 감소할 수 있어 식각 손상을 받기 쉬운 상변화 물질막(도 10b, 230)을 안정적으로 보호할 수 있게 된다.
이와 같이, 본 발명의 상변화 메모리 장치 및 제조 방법은 액세스 소자와 하부 전극 콘택을 동시에 식각하여 자동으로 정렬되어 형성되게 하고, 상부 전극막 및 상변화 물질막 식각을 하부 전극 콘택 식각과 분리하여 독립적으로 수행함으로써 하부 전극 콘택을 2회 식각함에 따라 발생할 수 있는 액세스 소자와 하부 전극 콘택의 정렬이 틀어질 가능성을 방지하고, 상부 전극막 및 상변화 물질막의 식각량 및 식각 시간을 감소시켜 상변화층의 식각 손상으로 인한 동작 불량을 방지함으로써 데이터의 신뢰성을 향상할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 당업계에서 통상의 지식을 가진 자라면 이하의 특허 청구범위에 기재된 본 발명의 사상 및 영역을 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 기판 110 : 제1 층간 절연막
120 : 제 1 도전막 130 : 제2 층간 절연막
140 : 폴리실리콘 막 150 : 제3 층간 절연막
160 : 금속 실리사이드막 170 : 제4 층간 절연막
180 : 제2 도전막 185 : 하부 전극 콘택
190 : 제1 스페이서 막 195 : 제1 스페이서
197 : 제1 갭필 절연막 200 : 제2 갭필 절연막
210 : 제5 층간 절연막 220 : 제2 스페이서
230 : 상변화 물질막 235 : 상변화 물질막 패턴
240 : 제3 도전막 245 : 상부 전극
120 : 제 1 도전막 130 : 제2 층간 절연막
140 : 폴리실리콘 막 150 : 제3 층간 절연막
160 : 금속 실리사이드막 170 : 제4 층간 절연막
180 : 제2 도전막 185 : 하부 전극 콘택
190 : 제1 스페이서 막 195 : 제1 스페이서
197 : 제1 갭필 절연막 200 : 제2 갭필 절연막
210 : 제5 층간 절연막 220 : 제2 스페이서
230 : 상변화 물질막 235 : 상변화 물질막 패턴
240 : 제3 도전막 245 : 상부 전극
Claims (24)
- 반도체 기판 상에 워드 라인용 제1 도전막 및 폴리실리콘 막을 형성하는 단계;
상기 제1 도전막 및 상기 폴리실리콘막을 식각하여 서로 절연된 복수개의 워드라인 및 다이오드용 라인 패턴들을 형성하는 단계;
상기 복수개의 워드라인 및 다이오드용 라인 패턴들 상에 서로 절연된 복수개의 하부 전극 콘택용 라인 패턴들을 형성하는 단계;
상기 하부 전극 콘택용 라인 패턴들과 교차하는 방향으로 상기 복수개의 하부 전극 콘택용 라인패턴들 및 상기 다이오드용 라인 패턴들을 식각하여 서로 절연된 복수개의 하부 전극 콘택들 및 다이오드들을 형성하는 단계; 및
상기 복수개의 하부 전극 콘택들 상에 전기적으로 연결되는 상변화 물질 패턴 및 상부 전극을 형성하는 단계를 포함하고,
상기 제1 도전막 및 폴리실리콘 막을 형성하는 단계는
상기 반도체 기판 및 상기 제1 도전막 사이에 제1 층간 절연막을 증착하는 단계;
노광 및 식각 공정을 이용하여 상기 제1 도전막을 부분 식각한 후에 제2 층간 절연막으로 갭필하는 단계;
상기 제1 도전막의 상부 면이 노출될 때까지 상기 제2 층간 절연막에 연마 공정을 수행하는 단계;
상기 제1 도전막 및 상기 제2 층간 절연막 상에 상기 폴리실리콘 막을 증착하는 단계;를 더 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제 1항에 있어서,
상기 복수개의 하부 전극 콘택용 라인 패턴들은
상기 다이오드용 라인 패턴들과 동일한 방향으로 연장되는 L자 형태의 라인 형상을 가지며 상기 다이오드용 라인 패턴들 각각의 일부분 상에 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,
상기 복수개의 하부 전극 콘택용 라인 패턴들을 형성하는 단계는
서로 인접하는 2개의 하부 전극 콘택용 라인 패턴들 사이에 형성되어 상기 서로 인접하는 2개의 하부 전극 콘택용 라인패턴들 각각의 적어도 일부를 노출시키는 복수개의 트렌치들을 갖는 제1 절연막을 형성하는 단계;
상기 제1 절연막 상에 하부 전극 콘택용 제2 도전막과 제1 스페이서 막을 증착하는 단계; 및
상기 하부 전극 콘택용 제2 도전막과 상기 제1 스페이서 막을 식각하여 상기 하부 전극 콘택용 제2 도전막을 분리시키는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 상변화 물질 패턴 및 상부 전극을 형성하는 단계는
상기 하부 전극 콘택들 상에 상변화층 콘택홀을 형성하는 단계;
상기 상변화층 콘택홀 상에 상변화 물질막 및 상부 전극막을 순차적으로 증착하는 단계;
상기 상부 전극막 및 상기 상변화 물질막을 동시에 식각하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 삭제
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 상변화층 콘택홀을 형성하는 단계는
상기 복수개의 하부 전극 콘택용 라인 패턴 및 상기 다이오드용 라인 패턴의 적층들 사이를 갭필 절연막으로 상기 다이오드용 라인 패턴과 동일한 방향으로 갭필하는 단계;
상기 하부 전극 콘택들의 상부 면이 노출될 때까지 상기 갭필 절연막에 연마 공정을 수행하는 단계;
상기 제1 절연막을 증착하고 부분 식각하여 상기 하부 전극 콘택들을 노출시키는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 복수개의 하부 전극 콘택들 및 다이오드들을 형성하는 단계는
상기 제2 층간 절연막 및 상기 폴리실리콘 막들 상에 제3 층간 절연 막을 증착하는 단계;
상기 제3 층간 절연막 및 상기 폴리실리콘 막들 상에 금속 실리사이드막을 형성하고 열처리하여 상기 폴리실리콘 막들 상부의 소정 깊이만큼 금속을 확산시킬 수 있는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제 7 항에 있어서,
상기 금속 실리사이드막은
코발트 실리사이드막, 니켈 실리사이드막 또는 타이타늄 실리사이드막을 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제 4 항에 있어서,
상기 상변화 물질막 증착 전에
상기 상변화층 콘택홀을 제2 스페이서 막으로 갭필하는 단계;
상기 제1 절연막의 상부면 및 상기 하부 전극 콘택들의 상부면이 부분적으로 노출되도록 식각하여 제2 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 폴리실리콘 막은
PN-다이오드 또는 쇼트키 배리어 다이오드인 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 하부 전극 콘택들은
불순물로 도핑된 폴리실리콘, 금속 및 도전성 금속 질화물 중 어느 하나를 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 중 어느 하나를 이용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제 1 항에 있어서,
상기 상부 전극막은
불순물로 도핑된 폴리실리콘, 금속 및 도전성 금속 질화물 중 어느 하나를 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 중 어느 한 공정을 이용하여 형성하는 것을 특징으로 하는 상변화 메모리 장치의 제조 방법.
- 반도체 기판 상에 적층되는 워드 라인용 제1 도전막 및 폴리실리콘 막;
상기 제1 도전막 및 상기 폴리실리콘막을 식각하여 형성되는 서로 절연된 복수개의 워드라인 및 다이오드용 라인 패턴들;
상기 복수개의 워드라인 및 다이오드용 라인 패턴들 상에 형성되는 서로 절연된 복수개의 하부 전극 콘택용 라인 패턴들;
상기 하부 전극 콘택용 라인 패턴들과 교차하는 방향으로 상기 복수개의 하부 전극 콘택용 라인패턴들 및 상기 다이오드용 라인 패턴들을 식각하여 형성되는 서로 절연된 복수개의 하부 전극 콘택들 및 다이오드들; 및
상기 복수개의 하부 전극 콘택들 상에 적층되어 전기적으로 연결되는 상변화 물질 패턴 및 상부 전극을 포함하고,
상기 제1 도전막 및 상기 폴리실리콘 막은
상기 반도체 기판 및 상기 제1 도전막 사이에 제1 층간 절연막을 증착하고 상기 제1 도전막을 부분 식각한 후에 제2 층간 절연막으로 갭필하고 상기 제1 도전막의 상부 면이 노출될 때까지 상기 제2 층간 절연막에 연마 공정을 수행 한 후에 상기 제1 도전막 및 상기 제2 층간 절연막 상에 상기 폴리실리콘 막을 증착하여 형성하는 것을 특징으로 하는 상변화 메모리 장치.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제 13항에 있어서,
상기 복수개의 하부 전극 콘택용 라인 패턴들은
상기 다이오드용 라인 패턴들과 동일한 방향으로 연장되는 L자 형태의 라인 형상을 가지며 상기 다이오드용 라인 패턴들 각각의 일부분 상에 형성되는 것을 특징으로 하는 상변화 메모리 장치.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,
상기 복수개의 하부 전극 콘택용 라인 패턴들은
서로 인접하는 2개의 하부 전극 콘택용 라인 패턴들 사이에 형성되는 복수개의 트렌치들을 갖는 제1 절연막을 형성하고,
상기 제1 절연막 상에 하부 전극 콘택용 제2 도전막과 제1 스페이서 막을 증착한 후에,
상기 하부 전극 콘택용 제2 도전막과 상기 제1 스페이서 막을 식각하여 상기 하부 전극 콘택용 제2 도전막을 분리시켜 형성하는 것을 특징으로 하는 상변화 메모리 장치.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제 13 항에 있어서,
상기 상변화 물질 패턴 및 상기 상부 전극은
상기 하부 전극 콘택들 상에 상변화층 콘택홀을 형성하고 상변화 물질막 및 상부 전극막을 순차적으로 증착한 후에 상기 상부 전극막 및 상기 상변화 물질막을 동시에 식각하여 형성하는 것을 특징으로 하는 상변화 메모리 장치.
- 삭제
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.제 13 항에 있어서,
상기 상변화층 콘택홀은
상기 복수개의 하부 전극 콘택용 라인 패턴 및 상기 다이오드용 라인 패턴의 적층들 사이를 갭필 절연막으로 갭필하고 상기 하부 전극 콘택들의 상부 면이 노출될 때까지 상기 갭필 절연막에 연마 공정을 수행한 후에 상기 제1 절연막을 증착하고 부분 식각하여 형성하는 것을 특징으로 하는 상변화 메모리 장치.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제 13 항에 있어서,
상기 복수개의 하부 전극 콘택들 및 다이오드들은
상기 제2 층간 절연막 및 상기 폴리실리콘 막들 상에 제3 층간 절연 막을 증착한 후에 상기 제3 층간 절연막 및 상기 폴리실리콘 막들 상에 금속 실리사이드막을 형성하고 열처리하여 상기 폴리실리콘 막들 상부의 소정 깊이만큼 금속을 확산시켜 형성할 수 있는 것을 특징으로 하는 상변화 메모리 장치.
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제 19 항에 있어서,
상기 금속 실리사이드막은
코발트 실리사이드막, 니켈 실리사이드막 또는 타이타늄 실리사이드막을 포함하는 것을 특징으로 하는 상변화 메모리 장치.
- 청구항 21은(는) 설정등록료 납부시 포기되었습니다.제 16 항에 있어서,
상기 상변화 물질막 증착 전에
상기 상변화층 콘택홀을 제2 스페이서 막으로 갭필하고 상기 제1 절연막의 상부면 및 상기 하부 전극 콘택들의 상부면이 부분적으로 노출되도록 식각하여 제2 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 상변화 메모리 장치.
- 청구항 22은(는) 설정등록료 납부시 포기되었습니다.제 13 항에 있어서,
상기 폴리실리콘 막은
PN-다이오드 또는 쇼트키 배리어 다이오드인 것을 특징으로 하는 상변화 메모리 장치.
- 청구항 23은(는) 설정등록료 납부시 포기되었습니다.제 13 항에 있어서,
상기 하부 전극 콘택들은
불순물로 도핑된 폴리실리콘, 금속 및 도전성 금속 질화물 중 어느 하나를 스퍼터링 공정, 화학 기상 증착 공정, 및 원자층 적층 공정 중 어느 하나를 이용하여 형성되는 것을 특징으로 하는 상변화 메모리 장치.
- 청구항 24은(는) 설정등록료 납부시 포기되었습니다.제 13 항에 있어서,
상기 상부 전극막은
불순물로 도핑된 폴리실리콘, 금속 및 도전성 금속 질화물 중 어느 하나를 스퍼터링 공정, 화학 기상 증착 공정, 및 원자층 적층 공정 중 어느 한 공정을 이용하여 형성하는 것을 특징으로 하는 상변화 메모리 장치.
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|---|---|---|---|
| KR1020100003230A KR101115512B1 (ko) | 2010-01-13 | 2010-01-13 | 상변화 메모리 장치 및 제조 방법 |
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|---|---|
| KR20110083160A KR20110083160A (ko) | 2011-07-20 |
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| KR1020100003230A KR101115512B1 (ko) | 2010-01-13 | 2010-01-13 | 상변화 메모리 장치 및 제조 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10153327B1 (en) | 2017-07-06 | 2018-12-11 | Samsung Electronics Co., Ltd. | Semiconductor device including data storage pattern between isolation lines |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090010427A (ko) * | 2007-07-23 | 2009-01-30 | 삼성전자주식회사 | 하부전극을 갖는 상변화 기억 소자들 및 그 제조방법들 |
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2010
- 2010-01-13 KR KR1020100003230A patent/KR101115512B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20090010427A (ko) * | 2007-07-23 | 2009-01-30 | 삼성전자주식회사 | 하부전극을 갖는 상변화 기억 소자들 및 그 제조방법들 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10153327B1 (en) | 2017-07-06 | 2018-12-11 | Samsung Electronics Co., Ltd. | Semiconductor device including data storage pattern between isolation lines |
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| KR20110083160A (ko) | 2011-07-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |